KR100867457B1 - 반도체 기판 및 집적 통신 회로 - Google Patents

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Abstract

본 발명에서는 적어도 하나의 전기 또는 전자 요소(16,58)를 격리하기 위하여, 예를 들면 반도체 기판(12)상에 집적된 상호 접속이 제공되는데, 이러한 디바이스는 기판 내에서 연장되는 격리층(84,86,90) 및 높이가 요소의 높이를 초과하는 어셈블리(assembly)로부터 선택된 적어도 하나의 격리 수단을 포함하며, 그 어셈블리는 요소의 양쪽에, 기판 내에 집적되고 요소를 따라 연장되는 적어도 두 개의 중첩된 도전체(60,62,64,66,68,70)를 포함한다.

Description

반도체 기판 및 집적 통신 회로{INTEGRATED ELECTROMAGNETIC SHIELDING DEVICE}
도 1은 전술한 간섭 접속부를 격리시키려고 의도된 알려진 디바이스의 도식적 단면도,
도 2는 본 발명에 따른 디바이스의 구체적 실시예의 도식적 단면도,
도 3은 본 발명에 따른 디바이스의 다른 구체적 실시에의 일부 도면,
도 4는 도 3에 도시된 디바이스의 변형의 일부 도면,
도 5는 본 발명에 따른 디바이스의 또 다른 구체적 실시예의 일부 평면도,
도 6은 본 발명에 따른 디바이스의 또 다른 구체적 실시예의 일부 도면,
도 7은 도 6의 라인 Ⅶ-Ⅶ 상에서 본 단면도,
도 8은 도 7의 변형을 도시한 도면,
도 9는 본 발명에 따른 디바이스의 또 다른 구체적 실시예의 일부를 도시한 도면,
도 10은 본 발명에 따른 디바이스의 구체적 실시에의 도식적 단면도,
도 11은 본 발명에 따라 "트리 플레이트(tri-plate)" 구조를 형성하는 디바이스의 도식적 단면도,
도 12는 본 발명에 따라 도파관을 형성하는 또 다른 디바이스의 도식적 단면도.
도면의 주요 부분에 대한 부호의 설명
2,12 : 기판 6 : 간섭 접속부
8,10,16,18,58 : 도전체 라인 14,77 : 절연층
20 : N 타입 매립 반도체 층 22 : DC 전압원
24 : 전기적 컨택트
26,74a,78a,120,122 : 비아
28,30,32,38,42,44,50,52,80,82,88 : 트렌치
29,34,36,40,46,48,54,56,84,86,90,106,112,126 : 격리층
60,62,64,66,70,92,94,96,98,114 : 도전체
100 : 실리콘 산화물 층
110,118,124,128 : 도전층
134 : 도파관 영역
본 발명은 집적 전자기 차폐(an integrated electromagnetic shielding) 디 바이스, 보다 구체적으로는 반도체 기판 상에 집적된 전기적 또는 전자적 요소를 격리하기 위한 디바이스에 관한 것이다.
특히, 본 발명은 반도체 기판 상에 형성된 접속부 내를 전파해 나가거나 집적 회로 또는 그러한 회로의 요소 내에 생성되는 전기적 신호를 격리하기 위한 것이다.
전자 디바이스, 예를 들면, 다양한 유형의 신호가 공존하는 집적 에미터-수신기 회로(integrated emitter-receiver circuits)가 알려져 있다. 이들 신호는 그 주파수가 다르다는 점 또는 그 신호들이 전달하는 정보의 종류가 다르다는 점, 즉 몇몇 신호는 로직 신호인 반면 다른 신호는 아날로그 신호일 수 있다는 점에서 서로 다를 수 있다.
이런 다른 신호의 공존은 회로의 기능에 악영향을 준다. 예컨대, 클럭 신호와 같은 디지털 신호는 아날로그 신호와 간섭되기 쉽다.
게다가, 유도성 요소(inductive element)를 이들 회로 내에 집적하는 것은 이들 유도성 요소와 전기적 접속부 사이의 전자기적 결합(coupling)을 일으켜 다른 신호의 전파(propagation)로 귀결된다.
그러므로, 집적 수신기에서는 전압 제어 발진기(voltage-controlled oscillator)에 의해 생성된 주파수의 스펙트럼의 특성(spectral quality)이 클럭 신호의 스위칭 동작에 의해 방해받을 위험이 있다.
따라서, 전자 디바이스에서는 디바이스의 신호를 방해하기 쉬운 신호가 전파하는 전기적 접속부를 효율적으로 격리하는 것이 필요하다.
알려진 방법에 따르면, 간섭 접속부(interfering connection)를 두 개의 도전체 라인(lines) 사이에 삽입하고 이들 도전체 라인을 후속적으로 접지 또는 DC 전원에 접속하는 것에 의해 이 문제를 일부 해결할 수 있다.
이 해결 방법은 도 1의 단면도에 도식적으로 도시되는데, 간섭 접속부(6) 뿐만 아니라 두 개의 도전체 라인(8, 10)도 제공되는 실리콘 이산화물 박막으로 덮여 있는 실리콘 기판(2)이 도시되어 있다.
또한, 케이 조아다(K. Joardar)의 "Signal isolation in BiCMOS mixed mode integrated circuit(1995, IEEE, P.178)"라는 간행물도 이 주제를 다루고 있다.
이 알려진 해결 방법은 부분적인 차폐(partial shielding)만을 제공할 뿐이다. 다시 말해 그것은 간섭 접속부(6)와 다른 접속부 또는 도시되지는 않았지만 역시 기판(2) 상에 형성되는 요소 사이의 전자기적 결합을 배제하지는 못한다.
게다가, 이 알려진 해결 방법은 간섭 접속부(6)가 밀리미터 및 하이퍼주파수 범위(millimetric and hyperfrequency ranges)에서 상기 다른 접속부 또는 요소에 대해 적절하게 격리될 수 있도록 하지는 못한다. 즉, 전술한 주파수의 신호는 기판(2)을 매개로 전술한 다른 접속부 또는 요소와 간섭 접속부(6) 사이에서 쉽게 교환된다.
본 발명의 목적은 전술한 결점을 극복하는 것이다.
본 발명은 반도체 기판 상에 집적되는 적어도 하나의 전기적 또는 전자적 요 소를 격리하는 디바이스를 제공하는 것인데, 전술한 격리 디바이스는,
- 기판으로 연장하는 격리층(an isolation layer)과
- 높이가 요소의 높이를 초과하고, 요소의 하나의 측면상에 적어도 두 개의 중첩된 전기적 도전체 - 이 도전체는 기판 내에 집적되고 요소를 따라 연장함 - 를 포함하는 어셈블리로부터 선택된 적어도 하나의 격리 수단을 포함하는 것을 특징으로 한다.
전기적 또는 전자적 요소는 전기적 접속부 뿐만 아니라 전기적 요소, 전자적 요소, 집적 회로 또는 그 회로의 일부이거나 심지어는 기판 내에 집적되고 디바이스에 의해 구획된 영역일 수도 있는데, 밀리미터, 무선 주파수 또는 하이퍼주파수(hyperfrequency) 범위 내의 신호는 전술한 영역 내에서 전파하며, 그 결과 디바이스가 또한 (말하자면, 자기 차폐적인(self-shielding)) 집적된 전파 매체를 형성하게 된다.
본 발명에 따른 디바이스의 구체적 실시예에 따르면, 격리층은 요소 아래로 연장하며 기판의 도핑 타입과 반대되는 도핑 타입을 제공하여 전술한 기판과 PN 접합을 형성하도록 기판 내에 매립되는 반도체 층이고, 디바이스는 PN 접합의 역 바이어스 수단을 더 포함한다.
또 다른 구체적 실시예에 따르면, 디바이스는 기판 내에서 기판의 표면에 대해 수직(right angle)으로 그리고 요소를 따라 연장하는 적어도 하나의 트렌치를 부가적으로 포함하고, 이 요소와 다른 전기적 또는 전자적 요소 사이에서 격리층은 요소를 서로 격리하기 위해 전술한 트렌치를 충진한다.
본 발명에 따른 디바이스는 두 개의 격리층을 포함할 수 있는데, 이 두 격리층은 요소의 한쪽 측면상에서, 기판 내에 기판의 표면에 대해 수직으로 그리고 요소를 따라 연장하는 두개의 트렌치를 충진한다.
각각의 트렌치는 두 개의 중첩된 도전체 아래로 연장할 수 있다.
그러나, 다른 구체적 실시예에 따르면, 디바이스는 기판 내에서 기판의 표면에 대해 수직으로, 요소의 하부로 그리고 전술한 요소쪽으로 횡으로(transversely) 연장하되, 각각이 격리층으로 충진되는 다수의 평행 트렌치를 포함한다.
본 발명에 따른 바람직한 디바이스의 구체적 실시예에 따라, 중첩된 전기적 도전체는 전기적 절연 재료를 통해 형성된 적어도 하나의 비아(via)에 의해 전기적으로 상호접속된다.
이 경우에, 각각의 비아는 중첩된 도전체 한 끝단으로부터 다른 끝단까지 연장할 수 있거나 중첩된 전기적 도전체는 공간적으로 격리된 다수의 비아에 의해 상호 접속될 수 있다.
또 다른 구체적 실시예에 따르면, 본 발명에 따른 디바이스는 요소 위로 연장하고 두 개의 최상부 전기적 도전체를 서로 접속시키는 전기적 도전층을 부가적으로 포함하는데, 상기 도전체는 요소의 양쪽에 배열된다.
또 다른 구체적 실시예에 따라, 본 발명에 따른 디바이스는 기판 내에서 요소 아래로 연장하고, 요소가 형성되는 기판의 일부를 기판의 나머지 부분과 격리시키는 부가적인 격리층을 포함한다.
또 다른 구체적 실시예에 따르면, 격리층은 기판 내에서 요소 아래로 연장하 고 요소가 형성되는 기판의 일부를 기판의 나머지 부분과 격리하고, 격리 수단은 기판 내에 집적되는 두 개의 전기적 도전체를 포함하는데, 그것들은 각각 이 요소의 한 쪽 측면상에 형성되고, 이 요소를 따라 연장한다.
본 발명의 전술한 특성들 및 다른 특성들은 이하 기술될 실시예로부터 명백해지고 그 실시예를 참조하여 설명될 것인데, 이는 단지 정보로서 역할을 하고 한정하는 의미로 해석되어져서는 안되며, 실시예는 첨부한 도면을 참조하여 기술될 것이다.
도 2는, 예를 들어, P 타입 실리콘 반도체 기판(12)을 포함하는 본 발명에 따른 예를 도시하고 있다. 이 기판(12)은 가령, 두께가 10 ㎛ 미만인 실리콘 이산화물로 구성되는 전기적인 절연층(14)으로 덮여 있다. 격리되는 요소는 절연층(14) 상에 형성되는 도전체 라인(16)이다.
예를 들면, 도전체 라인(16)을 도전체 라인(16)과 평행하게 연장하고 또한 절연층(14) 상에 형성되는 다른 도전체 라인(18)과 격리하는 것이 바람직하다.
이를 위해, 도 2에 도시된 예에서 절연층(14)을 형성하기 전에 기판 내로의 확산에 의해 달성되는 N 타입의 매립 반도체 층(20)인 격리층을 사용한다. 이러한 매립 반도체 층(20)은 도 2에 도시된 바와 같이 도전체 라인(16) 아래에서 연장하며, 전술한 도전체 라인(16)보다 더 넓다.
DC 전원(22)을 매립 반도체 층(20) 및 기판에 의해 형성된 PN 접합을 역 바이어스시키기 위해 제공한다. 소스(22)의 음극(- pole)은 전기적 컨택트(24)에 의해 기판(12)에 접속되고, 소스(22)의 양극(+ pole)은 절연층(14)을 통해 비아(26)에 의해 매립 반도체 층(20)에 접속된다.
이러한 방법으로, 도전체 라인(16)의 용량적 격리를 달성할 수 있다.
기판(12)이 N 타입 반도체 재료로 형성되는 경우에는 P 타입이어야 하는 매립 반도체 층(20)이 형성되며, 음극이 이러한 P 타입의 매립 반도체 층에 접속되고 양극이 기판에 접속되는 DC 전원이 사용된다.
본 발명에 따른 다른 예가 도 3에 도시되어 있는데, 도 3은 반도체 기판(12)과 도 3의 표면에서 형성되는 절연층(14)을 도시하고 있다. 도 3은 또한 본 발명에 따른 서로 격리되어 있는 도전체 라인(16, 18)을 도시하고 있다.
이를 위해, 도전체 라인(16, 18)에 평행하게 연장하는 깊은 트렌치(28)가 형성되고 전술한 라인들 사이에 위치하게 된다. 이 트렌치는 절연층(14)의 두께를 가로질러 형성되고 기판(12) 내에서 가령, 6 ㎛인 깊이 P와 가령, 2 ㎛인 폭 L로 연장한다.
트렌치(28)가 형성된 후에는 전기적 절연 재료로부터 제조되거나 도전성 또는 반도체 재료로 제조될 수 있는 절연층(29)으로 충진된다.
본 발명에 따른 또 다른 실시예가 도 4에 도시되는데, 역시 도전체 라인(16)을 포함한다. 도전체 라인(16)으로부터 격리되는 다른 도전체 라인(18)과 가능한 다른 요소는 이 도면에서는 도시되지 않았다.
도 4는 서로 그리고 도전체 라인(16)과 평행하게 연장하는 두 개의 깊은 트렌치(30, 32)를 도시하고 있다. 이들 두 트렌치는 절연층(14)의 두께를 가로질러 형성되고 기판(12) 내에서 연장한다.
이러한 트렌치의 깊이 P 및 폭 L 은 가령 위에서 언급된 바처럼 동일할 수 있다.
이러한 트렌치가 형성된 후, 그들은 전기적으로 절연하는 물질 또는 도전성 및 반도전성 물질로 구성된 격리층(isolating layers)(34, 36)으로 각기 충진된다.
본 발명에 따른 또 다른 실시예는 도 5에 도시되며, 기판(12)(도 5에는 도시되지 않음)을 피복하는 절연층(14) 상에 형성된 도전체 라인(16)을 또한 포함한다.
몇 개의 평행한 깊은 트렌치(38)는 기판 내에서 그의 표면에 대해 수직으로 연장하며, 절연층(14)의 두께를 가로질러 도전체 라인(16) 아래에서 형성된다. 또한, 도면에서 도시된 바처럼, 이러한 트렌치는 상기 도전체 라인(16)에 대해 수직으로 연장한다.
각 트렌치(38)는 격리층(40)으로 충진된다. 또한, 각 트렌치는 도전체 라인(16)의 폭보다 더 큰 가령 20 ㎛ 의 폭 L을 가지며, 두 인접하는 트렌치(38) 간의 공간 E는 가령 2㎛이며, 트렌치(38)의 깊이는 가령 6㎛이며, 트렌치(38)의 길이 또는 두께 e는 가령 2 ㎛이다.
먼저, 절연층(14)의 두께를 가로질러서, 트렌치(38)가 기판(12) 상에 형성되고, 각 트렌치가 격리층(40)으로 충진된 후, 도전체 라인(16)이 형성된다.
격리층(40)으로 각기 충진된 트렌치(38)는 기판 내에 종방향 전류(longitudinal currents)가 형성되지 않도록 한다.
본 발명에 따른 또 다른 실시예(도 5 참조)에서, 횡방향 트렌치(the transverse trench)(38)와 별도로, 격리층(46,48)으로 충진되며 각기 트렌치(38)의 배열의 양쪽에 배열되는 두 개의 종방향 트렌치(longitudinal trench)(42, 44)가 제공된다. 이들 트렌치(42,44)는 도 4에 도시된 트렌치(34,36)와 동일한 타입이다. 이들은 도전체 라인(16)을 따라 연장하며 이 도전체 라인의 격리가 개선되도록 한다. 이러한 목적을 성취하기 위해, 횡방향 트렌치(38)를 전기적으로 상호 접속하여 도전체 라인(16) 아래에서 등전위 그리드(an equipotential grid)가 형성되도록 반도체 기판 내에 깊은 종방향 트렌치를 형성하는 것도 가능하다.
본 발명의 또 다른 실시예(도 2 참조)에서, 매립층(26)의 양쪽에 도전체 라인(16)에 평행하게 연장하는 두 종방향 트렌치(50, 52)가 제공된다. 격리층(54,56)으로 충진되는 트렌치(50, 52)는 또한 도 2에서 도시된 도전체 라인(16)의 격리가 증가되도록 한다.
(트렌치가 격리된 요소를 따라 연장하든지 또는 상기 요소를 가로질러 연장하든지에 상관없이) 트렌치를 충진하는 격리층은 저 저항을 갖는 폴리실리콘 또는 실리콘 이산화물과 같은 전기 절연 물질로 구성될 수 있다.
트렌치가 격리된 요소를 따라 이 요소를 접촉하지 않으면서 연장한다면, 트렌치를 충전하는데 사용되는 격리층을 형성하기 위해 저 저항을 갖는 가령 폴리실리콘과 같은 전기 도전성 물질을 사용할 수 있다.
도 6에서 도시된 본 발명의 실시예에서, 기판(12)을 피복하는 절연층(14) 상에 형성된 도전체 라인(16)과 같은 요소는 도전체 라인(16)의 어느 한 측상의 적 어도 두 개(도 6의 실시예에서는 3개)의 중첩된(superposed) 전기 도전체의 그룹을 사용하여 격리된다. 이러한 전기 도전체는 기판(12) 내에 집적되며 도전체 라인(16)을 따라 연장한다.
각 그룹의 높이는 도전체 라인(16)의 높이를 초과한다.
본 발명에 따라, 단일 요소 뿐만 아니라 도 6에서 도시된 바처럼 두 개의 평행 도전체 라인, 즉 도전체 라인(16) 및 절연층(14) 상에 형성되며 도전체 라인(16)에 평행하게 연장하며 중첩된 도전체의 두 그룹(이 그룹의 높이는 도전체 라인(16)의 높이를 초과함)에 의해 구획된 영역 내에 위치하는 또 다른 도전체 라인(58)과 같은 다수의 요소도 격리시킬 수 있다.
절연층(14)으로부터 위쪽으로, 중첩된 도전체는 격리된 도전체 라인(16,58)의 어느 한 측면상에서는 (60, 62, 64)으로 참조 부호가 달려 있으며, 도전체 라인(16, 58)의 다른 측면 상에서는 (66, 68, 70)으로 참조 부호가 달려 있다.
도면에서 도시된 바처럼, 중첩된 도전체는 실리콘 이산화물과 같은 전기 절연 물질 가로질러 형성된 비아에 의해 전기적으로 상호 접속된다.
먼저, 도전체(60, 66)가 실리콘 이산화물로 형성될 수 있는 절연층(14) 상에 형성된다. 다음에, 도전체(60, 66) 뿐만 아니라 도전체 라인(16, 58)도 피복하는 실리콘 이산화물층(72)이 상기 실리콘 이산화물 층 상에 형성되며, 그 후에 각기 도전체(60, 66) 상으로 연장하는 두 개의 연속하는 비아(74, 76)(도 7 참조)가 상기 층(72)을 가로질러 형성된다.
다음에, 상기 층(72)의 표면에서, 비아(74, 76)에 의해 각기 도전체(60,66) 와 접촉하는 도전체(62, 68)이 형성된다. 다음에, 도전체(62, 68)를 피복하는 실리콘 이산화물층(77)이 층(72) 상에 형성되며, 그 후에, 각기 상기 도전체(62, 68)과 접촉하는 두 비아(78,79)가 상기 층(77)을 가로질러 형성된다.
다음에, 비아(78, 79)를 통해 각기 도전체(62, 68)와 접촉하는 도전체(64, 70)가 이 층(77)의 표면 상에 형성된다.
이와 달리, 두 인접하는 중첩된 도전체을 상호접속하기 위해 연속적인 비아를 사용(도 7 참조)하는 것 대신, 두 도전체를 격리시키는 격리층을 통해 이 두 도전체를 상호접속하는 비아(74a, 78a)의 배열(도 8 참조)과 같은 몇몇 불연속 비아(several discrete vias)를 사용할 수 있다.
도 8에 도시된 비아(74a, 78a)는 실질적으로 와이어 모양(wire-shaped)이며 이 와이어 간의 간격은 격리된 전기 신호의 주파수에 따라 선택된다.
본 발명의 다른 실시예에서, 도 4에서 도시된 트렌치(30, 32)와 동일한 타입이며 각기 도전체(60, 66) 아래에 배열된 두 트렌치(80, 82)(도 6 참조)가 제공된다. 이 트렌치는 전기 절연 물질 또는 이와 반대로 전기 도전성 물질로 구성될 수 있는(그 이유는 이러한 물질이 도전체(60, 66)와 접촉하기 때문임) 격리층(84, 86)으로 충진된다.
트렌치(80, 82)에 추가하여 또는 그것이 존재하지 않을 때에 도 5에서 도시된 트렌치(38)와 동일한 타입의 횡방향 트렌치(88)를 제공하는 것도 가능하다. 이들 트렌치(88)는 도 6에서 도시된 바처럼 격리된 요소 아래에서 연장하며, 그들은 전기 절연 물질로 구성된 격리층(90)으로 충진된다.
절연층(77) 상에 전기 도전성 층(91)━상기 전기 도전성 층은 격리된 요소(도전체 라인(16, 58)) 위로 연장하며, 집적된 전자기 차폐(an intergrated electromagnetic screen)를 형성하기 위해 상기 요소의 양쪽에 각기 배열된 두 최상부 도전체(64, 70)을 상호접속함━을 제공할 수도 있다.
본 발명의 또 다른 실시예가 도 9에서 도시되며, 격리된 도전체 라인(16)이 도시된다. 이 도전체 라인(16)의 양쪽에 상기 라인을 따라 전기 도전체의 두 쌍(92-94, 96-98)이 제공된다. 도전체(92, 96)는 절연층(14) 상에 형성된다. 다른 실리콘 이산화물층(100)이 절연층(14) 상에 형성되어 도전체(92, 96) 뿐만 아니라 도전체 라인(16)도 피복한다.
도전체(94, 98)가 이 층(100) 상에 형성되며, 연속적인(도 7에서 도시된 실시예에서) 또는 비연속적인(도 8에서 도시된 실시예에서) 비아(102, 104)가 층(100)을 경유하여 각기 도전체(92, 94) 및 도전체(96, 98)를 상호접속한다.
또한, 도전체 라인(16)이 형성된 기판으로부터 영역(107)을 격리시키기 위해 격리층(106)이 도전체(92, 96) 및 도전체 라인(16) 아래로 연장하여 다시 도전체(92) 및 도전체(96)의 방향으로 절연층(14)의 표면까지 이른다.
격리 물질은 격리층(106)에 대해 사용될 수 있는데, 이 경우에 다음과 같은 방법이 실행된다. 먼저 실리콘 기판이 매립된 산화물 박막을 포함하며, 이후에 산화물로 충진된 트렌치가 상기 산화물층과 접촉하도록 추가되어 이로써 격리 웰(isolation well)을 형성한다.
고주파수 신호의 효과에 대한 최적 격리를 얻기 위해, 추가적인 격리층(106)이 기판(12) 및 절연층(14)으로의 깊은 확산에 의해 형성될 수 있다. 만일 기판이 P 타입(또는 N 타입)이면, 격리층(106)은 N 타입(또는 P 타입)이 사용된다.
실리콘 이산화물층(100)의 표면에서, 도전체 라인(16) 상에서 형성되어 직선의 도전체(94, 98)를 상호접속하는 도전성 층(108)을 제공하는 것도 가능하다.
본 발명의 다른 실시예가 도 10에서 도시된다. 이 도 10에서 도시된 격리 디바이스는 도 9에서 도시된 격리 디바이스보다 단순하다. 도 10의 경우에는, 도전체(92, 96) 뿐만 아니라 부분(107)을 기판(12)으로부터 격리시키는 격리층(106)도 사용된다.
본 발명에 따른 디바이스의 크기를 신중하게 선택함으로써, 하이퍼주파수(hyperfrequencies)에 적합한 집적된 전파 매체(도 11)(an integrated propagation medium) 및 밀리미터 주파수(milimetric frequencies)에 대한 집적된 도파관(도 12)(waveguide)도 얻을 수 있다.
도 11은 실리콘 이산화물로 형성될 수 있는 절연층(14)으로 피복된 기판(12)을 도시한다. 저 저항을 갖는 가령 폴리실리콘의 도전성 층(110)은 이 절연층(14) 상에 형성된다.
가령 실리콘 이산화물층의 격리층(112)은 이 도전성 층(11)을 피복하며, 직선의 도전체(114)는 이 격리층(112) 상에 형성된다. 이 도전체(114)는 도전성 층(110) 상에서 이 층을 따라 연장한다.
이 격리층(112) 및 이 도전체(114)는 다른 실리콘 이산화물 격리층(116)에 의해 피복된다. 다음에, 실질적으로 층(110)과 동일하며 이 층(11) 상에서 연장하는 다른 도전성 층(118)은 이들 두 격리층(112, 116)을 결합함으로써 얻어진 층 상에 형성된다.
결과적으로, 도전체(114)는 이들 두 도전성 층(110, 118) 간에 위치하며, 이들 층으로부터 격리되어 "트리 플레이트(tri-plate)" 구조물을 형성한다.
이러한 구조물에 의해 전송되는 신호의 주파수에 따라, 각기 도전체(114)의 양쪽에 배열되며 격리층(112, 116)을 경유하여 도전성 층(110, 118)을 상호 접속하는 비아(120, 122)(바람직하게는 두 연속적인 비아)를 제공할 수도 있고 하지 않을 수 도 있다. 도전성 층(110, 118) 뿐만 아니라 비아(120, 122)는 유리하게는 동일한 전압 기준 단자에 접속된다.
본 발명에 따른 이러한 "트리 플레이트" 구조물에 의해 전송되는 신호는 이 "트리 플레이트" 구조물 외부의 기판(12) 상의 다른 요소 내에 전송되는 다른 전기 신호로부터 격리된다.
본 발명의 또 다른 실시예는 도 12에 도시되며, 여기에서 반도체 기판(12)은 또한 실리콘 이산화물로 형성될 수 있는 절연층(14)에 의해 피복된다. 도전성 층(124)은 이러한 절연층(14) 상에 형성된다.
가령 실리콘 이산화물의 격리층(126)은 이러한 도전성 층(124)을 피복한다. 다른 도전성 층(128)은 이러한 격리층(126)의 표면에서, 도전성 층(124) 상에서 형성되며, 이러한 도전성 층(124, 128)은 비아(130, 132)(바람직하게는 두 연속적인 비아)에 의해 격리층(126)을 가로질러 상호접속된다. 도전성 층(124, 128) 뿐만 아니라 비아(130, 132)는 유리하게는 동일한 기준 전압 단자에 접속된다.
이러한 방식으로 도파관 타입 전파 매체가 형성된다.
(도전성 층(124, 128) 및 비아(130, 132)에 의해 경계가 지워지는 격리 영역(134) 내의) 이러한 도파관에 의해 전송되는 전기 신호(상기 전기 신호의 주파수는 밀리미터 범위 내에 존재함)는 (도파관 외부의) 기판(12) 상에 형성된 다른 요소 내에서 전파되는 전기 신호로부터 격리된다.
위에서 언급된 도전체, 도전체 라인 또는 트랙 및 도전성 층은 가령 알루미늄과 같은 금속으로 구성된다.
비아는 가령 텅스텐과 같은 금속으로 구성된다.
또한, 오직 도 2에서 도시된 실시예만이 바이어스 소스를 사용한다. 그러나, 이러한 소스는 n 또는 p 타입 확산에 의해 얻어진 격리층이 사용될 때 유리하게 사용될 수 있다.
도 2 내지 도 10에서 도시된 실시예에서, 반도성 기판의 표면상에 제공된 격리층이 사용될 수 있다. 그러나. 도 11 내지 도 12에 대해 기술된 실시예의 경우에는 이 층을 생략하는 것도 가능하다.
더욱이, 도 2 내지 10에 관하여 기술된 예에서, 하나 또는 다수의 도전체 트랙이 격리된다. 그러나, 이들 본 발명의 예들은 또한, 예를 들면 외부 전자기 간섭(external electromagnetic interference)에 의해서 영향을 받기 쉬운 회로의 일부를 격리할 수 있다.
본 발명에서는 하나 또는 다수의 도전체 트랙이 격리되며, 또한 외부 전자기 간섭(external electromagnetic interference)에 의해서 영향을 받기 쉬운 회로의 일부를 격리할 수 있다.

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  16. 반도체 기판(12)에 있어서,
    상기 반도체 기판(12)상에 집적되며, 종방향 축을 갖는 제 1 전기 또는 전자 요소(16,58)와,
    상기 반도체 기판에서 연장되는 다수의 횡방향 트렌치(38)―상기 횡방향 트렌치는 평행하게, 상기 반도체 기판의 표면에 대해 수직으로, 상기 제 1 요소(16,58) 아래에서, 그리고 상기 제 1 요소(16,58)의 상기 종방향 축에 대해 횡적으로 배열되며, 각각의 횡방향 트렌치는 격리층(40)으로 충진됨―를 포함하는
    반도체 기판.
  17. 제 16 항에 있어서,
    높이가 상기 제 1 요소(16, 58)의 높이를 초과하며, 상기 제 1 요소(16,58)의 상기 종방향 축의 양쪽에, 상기 반도체 기판 내에 집적되고 상기 제 1 요소(16,58)의 상기 종방향 축을 따라 연장되는 적어도 두 개의 중첩된 전기 도전체(60-64,66-70)를 포함하는 어셈블리를 포함하는 반도체 기판.
  18. 제 16 항에 있어서,
    상기 반도체 기판(12)에서 상기 반도체 기판의 표면에 대해 수직으로, 상기 제 1 요소(16,58)의 상기 종방향 축과 평행하게 연장되는 종방향 트렌치(42-44,80-82)를 더 포함하되, 상기 종방향 트렌치는 상기 제 1 요소(16,58)와 제 2 전기 또는 전자 요소(18) 사이에 배열되고, 격리층으로 충진되는 반도체 기판.
  19. 제 18 항에 있어서,
    상기 제 1 요소(16,58)의 상기 종방향 축의 양쪽에, 상기 반도체 기판의 표면에 대해 수직으로 상기 제 1 요소(16,58)의 상기 종방향 축을 따라 상기 반도체 기판(12)에서 연장되는 두 개의 종방향 트렌치(42,44;80,82)를 포함하는 반도체 기판.
  20. 제 19 항에 있어서,
    각각의 트렌치(80,82)는 두 개의 중첩된 전기 도전체(60-64,66-70) 아래로 연장되는 반도체 기판.
  21. 제 17 항 또는 제 20 항에 있어서,
    상기 두 개의 중첩된 전기 도전체(60-64)는 전기적인 절연 물질(72,77)을 통하여 형성된 적어도 하나의 비아(via)(74-78,74a-78a,76-79)에 의해서 전기적으로 상호접속되는 반도체 기판.
  22. 제 21 항에 있어서,
    각각의 비아(74,78)는 상기 두 개의 중첩된 전기 도전체(60-64)의 한쪽 끝으로부터 다른쪽 끝으로 연장되는 반도체 기판.
  23. 제 21 항에 있어서,
    상기 두 개의 중첩된 전기 도전체(60-64)는 다수의 이격된 비아(74a,78a)에 의해서 상호 접속되는 반도체 기판.
  24. 제 17 항 또는 제 20 항에 있어서,
    상기 제 1 요소(16,58)의 위로 연장되며, 상기 제 1 요소(16,58)의 상기 종방향 축의 한쪽 상의 상기 두 개의 중첩된 전기 도전체(60-64) 중 최상부 전기 도전체(64)를 상기 제 1 요소(16,58)의 상기 종방향 축의 다른쪽 상의 상기 두 개의 중첩된 전기 도전체(66-70) 중 최상부 전기 도전체(70)와 접속하는 전기 도전층(91)을 더 포함하는 반도체 기판.
  25. 제 16 항의 반도체 기판(12)을 포함하는 집적 통신 회로.
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