CN1503274A - 移位寄存器块及具备它的数据信号线驱动电路、显示装置 - Google Patents

Abstract

在本发明的移位寄存器块中，在构成移位寄存器SR的级联连接而成的多个触发器F/F(1)、F/F(2)、...、F/F(n)中的各触发器F/F之间，各配置1个依次被输入来自该移位寄存器SR的输出信号的波形处理电路WR(1)～WR(n)之中的对应的波形处理电路，移位寄存器SR和波形处理电路WR(1)～WR(n)排列成一条直线。据此，减少了具有移位寄存器块的信号线驱动电路的占有面积，并求得了显示装置的边框部变窄。

Description

移位寄存器块及具备它的数据信号线驱动电路、显示装置

技术领域

本发明涉及例如适用于以有源矩阵方式驱动的显示装置的移位寄存器块以及具备它的数据信号线驱动电路、显示装置。

背景技术

近年来，使用薄膜晶体管(TFT)等的有源矩阵型的图像显示装置(显示装置)，作为图像品质高的显示装置正引人注目。

这里，首先参照图20，对有源矩阵型图像显示装置进行说明。

如图20所示，该图像显示装置具备：具有配置成矩阵状的多个像素108…的像素阵列102；驱动像素阵列102的数据信号线s1…的数据信号线驱动电路103；驱动像素阵列102的扫描信号线g1…的扫描信号线驱动电路104；向两驱动电路103、104供给电力的电源电路105；以及向两驱动电路103、104供给控制信号的控制电路106。

在像素阵列102中设置了上述的多个像素108…以及多条数据信号线s1…、与这些数据信号线s1…交叉的多条扫描信号线g1…，上述像素108与各数据信号线s1和各扫描信号线g1的组合对应地配置。

控制电路106输出表示应在像素阵列102中显示的图像的影像信号dat。这里，影像信号dat以时分方式传送表示图像的各像素108的显示状态的影像数据。上述控制电路106向数据信号线驱动电路103输出时钟信号sck和启动脉冲信号ssp，向扫描信号线驱动电路104输出时钟信号gck和启动脉冲信号gsp，与影像信号dat一起，作为在像素阵列102上正确显示影像信号dat的定时信号。

扫描信号线驱动电路104与上述时钟信号gck等定时信号同步地依次选择多条扫描信号线g1…。另外，数据信号线驱动电路103与上述时钟信号sck等定时信号同步工作，定出与各数据信号线s1相应的时序。然后，再按各时序对上述影像信号dat取样，将相应于取样结果的信号写入各数据信号线s1。

另一方面，各像素108在与各自对应的扫描信号线g1被选择的期间(水平期间)，根据输出到与各自对应的数据信号线s1上的数据控制各自的明亮度。据此，在像素阵列102上显示影像信号dat所表示的图像。

下面说明上述数据信号线驱动电路的电路结构。在所处理的影像信号dat是模拟信号时与是数字信号时，数据信号线驱动电路是不同的，但无论那种场合，都是由移位寄存器和对其被分别输入从该移位寄存器的各级依次输出的选择信号，并对该输出信号进行处理的多个波形处理电路(处理电路)构成。

移位寄存器是根据另外输入了输入脉冲的时钟信号进行输出的多个触发器(单元电路)级联连接而成的结构，各触发器构成移位寄存器的1个输出级。当启动脉冲信号(输入信号)输入到移位寄存器时，以其输入侧的第1级触发器作为初级，各级按时钟信号的时序依次输出启动脉冲信号。

图17示出了设置了1个系列的移位寄存器sr的数据信号线驱动电路的现有布局。

如该图所示，与各数据信号线s1的排列对应地配置1个触发器F/F。这里，与n条数据信号线s1对应地，触发器F/F(1)、F/F(2)、…、F/F(n)被排列成一条直线，级联连接而成。即，时钟信号(控制信号)sck被共用地输入各触发器F/F，同时启动脉冲信号(控制信号)ssp被输入到初级触发器F/F(1)的输入端子IN，来自触发器F/F(1)的输出端子OUT的输出信号被输入至下一级触发器F/F(2)的输入端子IN和波形处理电路WR(1)的输入端子IN。另外，来自第2级触发器F/F(2)的输出端子OUT的输出信号被输入至第3级触发器F/F(3)的输入端子IN和波形处理电路WR(2)的输入端子IN，以下依此类推。

然后，被输入从该移位寄存器的各触发器F/F输出的信号的多个波形处理电路WR(1)、WR(2)、…、WR(n)配置在对应的触发器F/F的数据信号线s1的线方向，即在靠近数据信号线s1的起始端一侧。

用该1个触发器F/F和与之对应的1个波形处理电路WR构成驱动1条数据信号线s1的电路块。再有，在本说明书中，以下称各数据信号线s1的排列方向，即扫描信号线g1的线方向为水平方向，称与之正交的方向，即数据信号线s1的线方向为垂直方向。

另一方面，在数据信号线驱动电路中，也还有将移位寄存器制成多个系列，而将各系列的移位寄存器的输出级数，亦即触发器F/F的数目减少的结构。在本说明书中，无论移位寄存器的系列数如何，都将可以确保必要的输出级数的移位寄存器的集合作为整体，定义为移位寄存器块。

将移位寄存器制成多个系列的目的之一是为了降低驱动电路的驱动频率。例如，通过将移位寄存器制成2个系列，可以使驱动频率为原来的1/2。

图18示出了具有2个系列的移位寄存器的结构的数据信号线驱动电路中的现有的布局。如该图所示，由触发器F/F1(1)、F/F1(2)….、F/F1(m)构成，被输入时钟信号sck1和启动脉冲信号ssp1作为控制信号的第1系列移位寄存器sr1；以及由触发器F/F2(1)、F/F2(2)、…、F/F2(m)构成，被输入时钟信号sck2和启动脉冲信号ssp2作为控制信号的第2系列移位寄存器sr2在垂直方向上并排配置。

然后，被输入来自构成第1系列移位寄存器sr1的触发器F/F1(1)～F/F1(m)的输出信号的多个波形处理电路WR1(1)～WR1(m)配置在第1系列移位寄存器sr1与第2系列移位寄存器sr2之间，同样地，被输入来自构成第2系列移位寄存器sr2的触发器F/F2(1)～F/F2(m)的输出信号的多个波形处理电路WR2(1)～WR2(m)与第2系列移位寄存器平行地配置。

另外，这样的在数据信号线驱动电路中将移位寄存器制成多个系列的结构除去以降低驱动频率为目的外，还用于除具有正规的移位寄存器外，还备有冗余的移位寄存器作为为缺陷备用的冗余电路这样的目的等(例如参照美国专利第5889504说明书(日本国公开专利公报《特开平8-212793号公报》1996年8月20日公开))。

另外，现在在有源矩阵型显示装置中，还存在将影像信号分割，生成分割影像信号，对传送至多条影像信号线的分割影像信号同时进行取样的驱动方法(例如参照日本国公开专利公报《特开平11-24632号公报》1999年1月29日公开)。

这样的驱动称为相展开，现利用图19进行说明。在不对影像信号dat进行分割的无相展开的结构中，将红(R)绿(G)蓝(B)三个像素作为1组，每1组需要1个电路块。这里，借助于由1个触发器F/F和与之对应的1个波形处理电路WR构成的上述电路块之一的输出，上述三个像素作为1组同时被驱动。

与此相对照，在将影像信号一分为二的2相展开中，与不进行相展开的结构相比，虽然影像信号线的条数加了一倍，但是由于能够在相同的时刻对将RGB三个像素作为1组进行驱动的数据信号线SL的2组进行取样，所以可以对2组配置1个电路块。

然后，在4相展开中，由于能够在相同的时刻对将RGB三个像素作为1组进行驱动的数据信号线SL的4组进行取样，所以可以对4组配置1个电路块，在8相展开中，可以对8组配置1个电路块。

这样，借助于相展开，虽然影像信号线的条数随着分割数而增加，但由于能够用1个电路块驱动其数量等于分割数的多个组，所以能够拓宽分配给1个电路块的、由像素间距规定的水平方向的空间，并且可以降低取样频率。

如上所述，在数据信号线驱动电路中，逐渐采用了将影像信号进行分割的相展开。由于通过进行相展开可以同时驱动多条数据信号线SL…，所以在水平方向拓宽了用于配置电路块的配置空间。由图19可知，在2相展开中拓宽至2倍，在4相展开中拓宽至4倍，在8相展开中拓宽至8倍。

但是，以往，在数据信号线驱动电路中，由于处理移位寄存器sr的输出的各波形处理电路WR采用了在移位寄存器sr的输出侧(参照图17)，即在垂直方向依次配置的结构，所以特意通过进行相展开而拓宽了的水平方向的空间不能得到一点有效利用，成为白白被浪费的空间。

另外，采用在垂直方向上并排配置多个系列的移位寄存器sr1、sr2的结构(参照图18)，随着系列的不同，与数据信号线SL的距离产生了差异，因而移位寄存器输出的延迟(延迟时间)产生分散性。这种延迟的分散性降低了显示品质。

再有，也可以通过对输入到各移位寄存器sr1、sr2的时钟信号sck等进行加工使这种延迟的分散性一致。但是，由于电路结构会变得复杂，增大了电路规模，因而是不希望的。

发明内容

本发明的第1个目的在于：提供能够使显示装置的边框部更窄的移位寄存器块以及具备它的信号线驱动电路、数据信号线驱动电路，提供边框较窄的显示装置。

另外，本发明的第2个目的在于：提供能够抑制具备多个系列的移位寄存器的结构中在系列之间的移位寄存器输出的延迟分散，不使电路结构复杂化，同时又解决延迟问题的移位寄存器块以及具备它的信号线驱动电路、数据信号线驱动电路，提供边框窄且显示品位高的显示装置。

为达到上述目的，本发明的移位寄存器块是至少具备1个系列的根据时钟信号对输入信号进行输出的多个单元电路级联连接而成的、从由各单元电路构成的输出级依次输出选择信号的移位寄存器的移位寄存器块，隔着与构成该系列的移位寄存器的单元电路不同的另外的电路，配置构成前一输出级的单元电路和构成下一输出级的单元电路。这里，作为上述另外的电路例如是被输入来自构成该系列的移位寄存器的单元电路的输出信号，并对该输出信号进行处理的处理电路，或者是构成系列不同的移位寄存器的单元电路。

在上述结构中，在由级联连接而成构成1个系列的移位寄存器的多个单元电路中的单元电路之间配置了与该移位寄存器的工作无关的另外的电路。因此，通过采用这样的移位寄存器块的结构，即使是现有的结构，由于在移位寄存器的输出侧，沿着移位寄存器并排设置的其他电路组被分散配置在单元电路之间，所以与采用现有的移位寄存器块的结构的情形相比，可以削减在移位寄存器的输出方向所需的布局面积。

特别是在此情形下，通过在构成1个系列的移位寄存器的单元电路之间，配置构成不同系列的移位寄存器的单元电路，系列不同的移位寄存器被设置在同一条直线上。因此，不像将系列不同的移位寄存器在各移位寄存器的输出方向并排配置的结构那样，由于供给输出信号的距离之差，在各移位寄存器的输出信号之间发生延迟分散性的现象。

另外，作为上述另外的电路，可以制成被输入来自构成该系列的移位寄存器的单元电路的输出信号，并对该输出信号进行处理的处理电路；构成系列不同的移位寄存器的单元电路；以及被输入构成与该系列不同的移位寄存器的单元电路的输出信号，并对该输出信号进行处理的处理电路。

在这样的结构中，由于多个系列的移位寄存器配置成一条直线，同时对来自构成这些移位寄存器的各单元电路的输出信号进行处理的处理电路也配置在一条直线上，所以通过采用该移位寄存器块的结构，不存在系列不同的移位寄存器之间的输出信号的延迟分散性的问题，而且可以更有效地削减在移位寄存器的输出方向所需的布局面积。

为达到上述目的，本发明的信号线驱动电路是具有移位寄存器块、利用从该移位寄存器块依次输出的选择信号驱动多条信号线的信号线驱动电路，上述移位寄存器块至少具备1个系列的根据时钟信号对输入信号进行输出的多个单元电路级联连接而成的、从由各单元电路构成的输出级依次输出选择信号的移位寄存器，并且隔着与构成该系列的移位寄存器的单元电路不同的另外的电路，配置构成前一输出级的单元电路和构成下一输出级的单元电路。

如已说明过的那样，本发明的移位寄存器块可以有效地削减在移位寄存器的输出方向所需的布局面积，另外，当移位寄存器是多个系列时，可以解决系列不同的移位寄存器之间的输出信号的延迟分散性的问题。

因此，通过采用具有这样的移位寄存器块的信号线驱动电路作为显示装置的扫描信号线驱动电路及数据信号线驱动电路，可以有效地减小显示部周围的边框部的尺寸，另外，还可以同时使显示品质良好。

另外，为达到上述目的，本发明的数据信号线驱动电路是具有对应该基于从移位寄存器块依次输出的选择信号、来自影像信号传送至各数据信号线的影像数据进行取样的取样部，驱动多条数据信号线的数据信号线驱动电路，上述移位寄存器块至少具备1个系列的根据时钟信号对输入信号进行输出的多个单元电路级联连接而成的、从由各单元电路构成的输出级依次输出选择信号的移位寄存器，并且隔着与构成该系列的移位寄存器的单元电路不同的另外的电路，配置构成前一输出级的单元电路和构成下一输出级的单元电路。

如已说明过的那样，本发明的移位寄存器块可以有效地削减在移位寄存器的输出方向所需的布局面积，另外，当移位寄存器是多个系列时，可以解决系列不同的移位寄存器之间的输出信号的延迟分散性的问题。

因此，通过安装具有这样的移位寄存器块的数据信号线驱动电路，可以有效地减小显示部周围的边框部的尺寸，另外，还可以同时使显示品质良好。

如上所述，本发明的显示装置具备：多条数据信号线；

与上述各数据信号线交叉地配置的多条扫描信号线；

与上述数据信号线和扫描信号线的组合对应地配置的像素；

驱动上述各扫描信号线的扫描信号线驱动电路；以及

具有对应该基于从移位寄存器块依次输出的选择信号、来自影像信号传送至各数据信号线的影像数据进行取样的取样部，驱动多条数据信号线的数据信号线驱动电路，上述数据信号线驱动电路中的移位寄存器块至少具备1个系列的根据时钟信号对输入信号进行输出的多个单元电路级联连接而成的、从由各单元电路构成的输出级依次输出选择信号的移位寄存器，并且隔着与构成该系列的移位寄存器的单元电路不同的另外的电路，配置构成前一输出级的单元电路和构成下一输出级的单元电路。

如已说明过的那样，本发明的移位寄存器块可以有效地削减在移位寄存器的输出方向所需的布局面积，另外，当移位寄存器是多个系列时，可以解决系列不同的移位寄存器之间的输出信号的延迟分散性的问题。

因此，安装了具有这样的移位寄存器块的数据信号线驱动电路的显示装置，可以有效地减小显示部周围的边框部的尺寸，另外，显示品质也变得良好。

本发明的其它目的、特征和优点根据以下的记述可以充分了解。另外，本发明的优点从参照了附图的以下的说明中变得明白。

附图说明

图1是示出本发明的一个实施例的图，是示出数据信号线驱动电路的主要部分的布局的框图。

图2是示出包含上述数据信号线驱动电路的图像显示装置的主要部分结构的框图。

图3是示出设置于上述图像显示装置中的像素的概略结构的电路图。

图4(a)、图4(b)均为示出上述数据信号线驱动电路中的波形处理电路的1个结构例的电路图，详细地说，图4(a)是影像信号为模拟信号、而且在单色下无相展开的情形；图4(b)是影像信号为模拟信号、而且在单色下进行n相展开的情形。

图5(a)、图5(b)均为示出上述数据信号线驱动电路中的波形处理电路的1个结构例的电路图，详细地说，图5(a)是影像信号为模拟信号、而且在彩色下无相展开的情形；图5(b)是影像信号为模拟信号、而且在彩色下进行n相展开的情形。

图6(a)是示出上述数据信号线驱动电路中的波形处理电路的1个结构例的电路图，详细地说，是影像信号为3位的数字信号、而且在单色下无相展开的情形；图6(b)是示出构成图6(a)的波形处理电路的数据闩锁电路的数据闩锁电路元件的结构例的电路图。

图7是示出上述数据信号线驱动电路中的波形处理电路的1个结构例的电路图，详细地说，是影像信号为3位的数字信号、而且在单色下进行n相展开的情形。

图8是示出上述数据信号线驱动电路中的波形处理电路的1个结构例的电路图，详细地说，是影像信号为3位的数字信号、而且在彩色下无相展开的情形。

图9是示出上述数据信号线驱动电路中的波形处理电路的1个结构例的电路图，详细地说，是影像信号为3位的数字信号、而且在彩色下进行n相展开的情形。

图10是示出本发明的另一实施例的图，是示出数据信号线驱动电路的主要部分的布局的框图。

图11是示出本发明的另一实施例的图，是示出数据信号线驱动电路的主要部分的布局的框图。

图12是示出本发明的另一实施例的图，是示出数据信号线驱动电路的主要部分的布局的框图。

图13是示出本发明的另一实施例的图，是示出数据信号线驱动电路的主要部分的布局的框图。

图14是示出本发明的另一实施例的图，是示出数据信号线驱动电路的主要部分的布局的框图。

图15(a)～图15(k)是示出构成上述图像显示装置的薄膜晶体管的制造工艺的图，是示出各工序中的基板剖面的工序剖面图。

图16是示出上述薄膜晶体管的结构的剖面图。

图17是示出现有的数据信号线驱动电路的主要部分的布局的框图。

图18是示出现有的数据信号线驱动电路的主要部分的另一布局的框图。

图19是说明像素阵列进行相展开并且驱动的情形的相展开数、所需的电路块数以及被分配于电路块的配置的空间的关系的图。

图20是示出包含上述数据信号线驱动电路的图像显示装置的主要部分结构的框图。

具体实施方式

现基于图1～图16说明本发明的各实施例如下。

首先，说明本发明的各实施例中共同的图像显示装置(显示装置)。如图2所示，该图像显示装置1具备：具有配置成矩阵状的多个像素8…的像素阵列2；驱动像素阵列2的多条数据信号线SL…的数据信号线驱动电路3；驱动像素阵列2的多条扫描信号线GL…的扫描信号线驱动电路4；对两驱动电路3、4供电的电源电路5；以及对两驱动电路3、4供给控制信号的控制电路6。其中，数据信号线驱动电路3和扫描信号线驱动电路4与像素阵列2一样，在绝缘基板7上形成。

多条数据信号线SL…和与各数据信号线SL分别交叉的多条扫描信号线GL…被设置在像素阵列2中。然后，与这些数据信号线SL和这些扫描信号线GL的组合对应地配置上述像素8。在本图像显示装置1中，各像素8被配置于用邻接的2条数据信号线SL、SL和邻接的2条扫描信号线GL、GL包围的部分。

作为一例，说明当像素显示装置1为液晶显示装置时的像素8。当为液晶显示装置时，如图3所示，上述像素8例如具备：作为开关元件，栅被连接在扫描信号线GL上、漏被连接在数据信号线SL上的场效应晶体管SW；其一个电极被连接在该场效应晶体管SW的源上的像素电容Cp。另外，像素电容Cp的另一端被连接在为全部像素8…共用的共用电极线上。上述像素电容Cp由液晶电容CL和根据需要而添加的辅助电容Cs构成。

在上述像素8中，如选择扫描信号线GL，则场效应晶体管SW导通，施加在数据信号线SL上的电压被施加到像素电容Cp上。另一方面，在该扫描信号线GL的选择期间结束、场效应晶体管SW受到屏蔽的期间，像素电容Cp继续保持屏蔽时的电压。这里，液晶的透射率或反射率随施加在液晶电容CL上的电压而变化。因此，如果选择扫描信号线GL，将对应于加到该像素8的影像数据D的电压施加到数据信号线SL，，则可使该像素8的显示状态与影像数据D一致地变化。

再有，上面以液晶的情形为例进行了说明，但如果对于像素8，在表示所作选择的信号被施加于扫描信号线GL的期间，根据施加于数据信号线SL上的信号的值来调整像素8的明亮度，则无论是否是自发光，均可使用其它结构的像素。

控制电路6将表示应显示的图像的影像信号DAT输出到像素阵列2中。这里，影像信号DAT系表示图像的各像素8的显示状态的影像数据D…被时分传送而成。上述控制电路6将时钟信号SCK和启动脉冲信号CCP作为用于将影像信号DAT正确地在像素阵列2中显示出来的定时信号，与影像信号DAT一起输出到数据信号线驱动电路3中，将时钟信号GCK和启动脉冲信号GSP输出到扫描信号线驱动电路4中。

扫描信号线驱动电路4将例如电压信号等表示是否是选择期间的信号输出到各扫描信号线GL。另外，扫描信号线驱动电路4可以基于例如从控制电路6给出的时钟信号GCK和启动脉冲信号GSP等的定时信号来变更输出表示选择期间的信号的扫描信号线GL。由此，以预先确定的时序依次选择各扫描信号线GL。

另外，数据信号线驱动电路3通过以规定的时序进行取样，分别抽取以时分方式被输入的加到各像素8的影像数据D…，作为影像信号DAT。进而，数据信号线驱动电路3将加到各数据信号线SL的与影像数据对应的输出信号经各数据信号线SL输出到扫描信号线驱动电路4与选择中的扫描信号线GL对应的各像素8中。

另外，作为数据信号线驱动电路3，可采取对影像信号DAT进行相展开的结构。这时，控制电路6将从外部输入的影像信号DAT分割为规定的分割数，作为分割影像信号输入到数据线驱动电路3中。如果数据信号线驱动电路3根据影像信号DAT的分割数一分为二，则同时对传送给2条影像信号线的分割影像信号进行取样。另外，在彩色显示装置的情形，由于2条影像信号线被分配给各色系列，所以同时对传送给各色系列的2条影像信号线的分割影像信号进行取样。

另一方面，各像素8在选择自然地对应的扫描信号线GL的期间，根据给予自然地对应的数据信号线SL的输出信号，调整亮度及透射率等，决定自然的明亮度。如上所述，由于扫描信号线驱动电路4依次选择各扫描信号线GL，所以可将像素阵列2的全部像素8…设定为加到各像素8的影像数据所表现出的明亮度，可更新进入像素阵列2而被显示的图像。

以下，对数据信号线驱动电路3中所采用的布局进行详细说明。

首先，在图1中示出数据信号线驱动电路3是具备了1个系列的移位寄存器的结构时的布局。

数据信号线驱动电路3由移位寄存器SR和从该移位寄存器SR的各输出级分别被输入依次输出的信号、并对该输出信号进行处理的处理电路即多个波形处理电路WR(1)、WR(2)、…、WR(n)构成。

移位寄存器SR是根据各自另行输入了输入脉冲的时钟信号而输出的单元电路即多个触发器F/F(1)、F/F(2)、…、F/F(n)级联连接而成，各触发器F/F构成移位寄存器SR的1个输出级。

与时钟信号SCK被共同地输入到各触发器F/F的同时，启动脉冲信号SSP被输入到初级触发器F/F(1)的输入端子IN，来自触发电路F/F(1)的输出端子OUT的输出信号被输入到下一级触发电路F/F(2)的输入端子IN和波形处理电路WR(1)的输入端子IN。然后，来自第2级触发电路F/F(2)的输出信号端子OUT的输出信号被输入到第3级触发电路F/F(3)的输入端子IN和波形处理电路WR(2)的输入端子IN，以下依此类推。

在这样的结构中，如果启动脉冲信号(输入信号)SSP被输入到移位寄存器SR中，则在其输入侧以第1级触发器F/F(1)为初级，各级按时钟信号SCK的时序依次输出启动脉冲信号SSP。而且，用1个触发器F/F和1个波形处理电路WR构成驱动按1条或各色系列各1条的1组数据信号线SL的电路块。

这里，应注意的方面在于输入从该移位寄存器SR的多个触发器F/F(1)～F/F(n)输出的各信号的多个波形处理电路WR(1)～WR(n)的配置位置。如该图所示，在图1的结构中，在构成移位寄存器SR的级联连接的各多个触发器F/F(1)～F/F(n)之间，配置波形处理电路WR(1)～WR(n)各1个。

也就是说，在初级触发器F/F(1)与第2级触发器F/F(2)之间，配置输入了初级触发器F/F(1)的输出信号的波形处理电路WR(1)。然后，在第2级触发器F/F(2)与第3级触发器(未图示)之间，配置输入了第2级触发器F/F(2)的输出信号的波形处理电路WR(2)。此后也依此类推。

通过形成这样的布局，由于移位寄存器SR和波形处理电路WR(1)～WR(n)的块并排排列，所以比起图17所示的现有的结构，也就是说在移位寄存器sr的输出侧(垂直方向)将各波形处理电路WR配置于与移位寄存器sr不同的列的结构，可以削减移位寄存器SR的输出方向亦即垂直方向的布局面积。由此，可以使在图像显示装置的像素阵列2的周围示出的边框部进一步变窄。

作为上述波形处理电路WR，当影像信号DAT是模拟信号时，例如如图4(a)、(b)或图5(a)、(b)所示，可采取由波形整形电路12、缓冲电路13、取样电路14构成的结构。其中，图4(a)、(b)均用单色显示，图4(a)是无相展开的情形，图4(b)是进行了n相展开的情形。

另外，图5(a)、(b)均为其模拟影像信号DAT由RGB3色的色数据构成的彩色显示用的情形，其中，图5(a)是无相展开的情形，图5(b)是进行了n相展开的情形。再有，在有相展开的情形与无相展开的情形中，不同之处是，在缓冲电路13的输出端，工作中的取样电路14的取样元件14a的个数在无相展开的单色情形为1个，在无相展开的彩色情形为3个(RGB)，在n相展开的单色情形(与n条影像信号线一致)为n个，在n相展开的彩色情形为3×n个(RGB×n)，此外均相同，从而在图4(b)、图5(b)中仅示出取样电路14的结构。

在波形整形电路12中，调整来自移位寄存器SR的对应的触发器F/F的输出信号(选择信号)的脉冲宽度；在缓冲电路13中，对脉冲宽度经调制后的输出信号进行缓冲。而且，在取样电路14中，在来自缓冲电路13的输出信号表现出高电平的期间，对模拟影像信号DAT进行取样，并输出到数据信号线SL中。

这里，如果是无相展开的单色显示，则从1条影像信号线对影像信号DAT进行取样，并输出到1条数据信号线SL中。另外，如果是n相展开的单色显示，则从n条影像信号线对影像信号DAT1～DATn同时进行取样，并同时输出到n条数据信号线SL中。另外，如果是无相展开的彩色显示，则从按RGB各色每色各设置1条的3条影像信号线对影像信号DAT(R)、DAT(G)、DAT(B)同时进行取样，并输出到按每色各1条的数据信号线SL中。另外，如果是n相展开的彩色显示，则从按RGB各色每色各设置n条的3×n条影像信号线对影像信号DAT(R)1～DAT(R)n、DAT(G)1～DAT(G)n、DAT(B)1～DAT(B)n同时进行取样，并同时输出到按每色各n条的数据信号线SL中。

再有，图4(a)、4(b)或图5(a)、5(b)中所示的波形处理电路WR示出了模拟对应的数据信号线驱动电路中的代表性的波形处理电路，不过，本发明中的处理电路却不限于此。而且，在这里它由波形整形电路12、缓冲电路13和取样电路14构成，但并不总是需要其全部，另外，有时也包含电平移位电路等其它电路。

另外，当影像信号DAT为数字信号时，作为上述波形处理电路WR，例如如图6(a)、图7、图8或图9所示，可采取由数据闩锁电路15、数字/模拟转换电路(以下称为D/A转换电路)16和输出电路17构成的结构。其中，图6(a)是无相展开的3位单色显示用的情形，图7是进行了n相展开的3位单色显示用的情形。另外，图8、图9均为其3位的影像信号DAT由RGB3色的色数据构成的彩色显示用的情形，图8是无相展开的情形，图9是进行了n相展开的情形。

数据闩锁电路15是根据进行取样的数字影像信号的位数，在这里具备3个数据闩锁元件15a。而且，由数据闩锁电路15、D/A转换电路16和输出电路17构成的波形处理单元电路WRa作为1个单元，根据影像信号数而配备必要的数目。也就是说，对于图6(a)的无相展开的单色显示，配备1个波形处理单元电路WRa；对于图7所示的进行n相展开的单色显示，配备n个波形处理单元电路WRa。另外，对于图8所示的无相展开的彩色显示，配备RGB3色的按每色各1个的波形处理单元电路WRa；对于图9所示的进行n相展开的彩色显示，配备RGB3色的按每色各n个的波形处理单元电路WRa。

在图6(b)中，示出了数据闩锁电路元件15a的代表性的结构例。这里，数据闩锁电路元件15a由2个“或非”电路、2个“与”电路和1个倒相器构成。其中，在输入信号CP为高电平的期间，输出信号Q和输出信号Q的补信号(Q的反转信号)随输入信号D的高/低而变化，在输入信号CP为低电平的期间，继续保持在输入信号CP为高电平的期间随输入信号D而变化的输出信号Q和输出信号Q的补信号的电平。

因此，数据闩锁电路15使用作为输入信号CP的来自移位寄存器SR的对应的触发器F/F的输出信号即输出脉冲，通过将从外部输入的数字影像信号DAT取作输入信号D，将来自移位寄存器SR的对应的触发器F/F的输出信号即输出脉冲取作触发信号，在各数据闩锁电路元件15a中对数字影像信号DAT进行取样。

在D/A转换电路16中，根据取样结果，选择1个模拟电压，经输出电路(输出缓冲器)17，将所选择的模拟电压输出到数据信号线SL中。

这里，如果是无相展开的3位单色显示，则在1个波形处理单元电路WRa中对3位的影像信号DAT进行取样，并输出到1条数据信号线SL中。另外，如果是n相展开的3位单色显示，则在n个波形处理单元电路WRa中对各3位的影像信号DAT1～DATn同时进行取样，并同时输出到n条数据信号线SL中。另外，如果是无相展开的3位彩色显示，则在按RGB各色设置的3个波形处理单元电路WRa中同时对RGB各色的影像信号DAT(R)、DAT(G)、DAT(B)进行取样，并同时输出到按每色1条的数据信号线SL中。另外，如果是n相展开的3位彩色显示，则在按RGB各色每色各设置n个的3×n个波形处理单元电路WRa中对各3位的影像信号DAT(R)1～DAT(R)n、DAT(G)1～DAT(G)n、DAT(B)1～DAT(B)n同时进行取样，并同时输出到按每色各n条的数据信号线SL中。

再有，图6～图9中所示的波形处理电路WR也示出了数字对应的数据信号线驱动电路中的代表性的波形处理电路，不过，本发明中的处理电路却不限于此。而且，它由数据闩锁电路15、D/A转换电路16和输出电路17构成，但并不总是需要其全部，另外，有时也包含电平移位电路及译码电路等其它电路。

接着，在图10中，示出数据信号线驱动电路3是具备了2个系列的移位寄存器的结构时的布局。

如图10所示，数据信号线驱动电路3由第1系列的移位寄存器SR1、第2系列的移位寄存器SR2、以及从第1系列的移位寄存器SR1的各输出级分别被输入依次输出的信号、并对该输出信号进行处理的处理电路即多个波形处理电路WR1～WR1(m)、从第2系列的移位寄存器SR2的各输出级分别被输入依次输出的信号、并对该输出信号进行处理的处理电路即多个波形处理电路WR2～WR2(m)构成。

第1系列的移位寄存器SR1由被输入作为控制信号的时钟信号SCK1和启动脉冲信号SSP1的触发器F/F1(1)、F/F1(2)、…、F/F1(n)构成。第2系列的移位寄存器SR2由被输入作为控制信号的时钟信号SCK2和启动脉冲信号SSP2的触发器F/F2(1)、F/F2(2)、…、F/F2(n)构成。这些第1系列的移位寄存器SR1和第2系列的移位寄存器SR2被配置成在垂直方向并排排列。这方面与图18所示的具备了现有的2个系列的移位寄存器sr1、sr2的结构的布局相同。

这里，应注意的是，与图1一样，在构成第1系列的移位寄存器SR1的各多个触发器F/F1(1)～F/F1(m)之间，各配置1个波形处理电路WR1(1)～WR1(m)之中的对应的波形处理电路，而且，在构成第2系列的移位寄存器SR2的各多个触发器F/F2(1)～F/F2(m)之间，各配置1个波形处理电路WR2(1)～WR2(m)之中的对应的波形处理电路。

也就是说，在构成第1系列的移位寄存器SR1的初级触发器F/F1(1)与第2级触发器F/F1(2)之间，配置输入了初级触发器F/F1(1)的输出信号的波形处理电路WR1(1)，另外，在第2级触发器F/F1(2)与第3级触发器F/F1(3)(未图示)之间，配置输入了第2级触发器F/F1(2)的输出信号的波形处理电路WR1(2)。此后也依此类推。另外，在第2系列的移位寄存器SR2中也依此类推。

通过形成这样的布局，比起图18所示的现有的结构，可以削减垂直方向上的布局面积。由此，可以使在图像显示装置的像素阵列2的周围示出的边框部进一步变窄。

接着，应用图11、图12，示出了其数据信号线驱动电路3配备了2个系列的移位寄存器的结构的其它布局。

在图11所示的数据信号线驱动电路3中，在构成第1系列的移位寄存器SR1的各多个触发器F/F1(1)～F/F1(m)之间，构成第2系列的移位寄存器SR2的多个触发器F/F2(1)～F/F2(m)各被配置1个，使得相邻的触发器F/F所属的系列交互排列。

也就是说，在构成第1系列的移位寄存器SR1的初级触发器F/F1(1)与第2级触发器F/F1(2)之间，配置构成第2系列的移位寄存器SR2的初级触发器F/F2(1)；在构成第1系列的第2级触发器F/F1(2)与第3级触发器F/F1(3)(未图示)之间，配置第2系列的第2级触发器F/F2(2)。以下，同样地，在构成第1系列的移位寄存器的触发器F/F1中的启动脉冲信号SSP的移位侧，构成第2系列的移位寄存器的触发器F/F2被交互配置。

而且，各波形处理电路WR1、WR2在这2个系列移位寄存器的垂直方向并在触发器F/F1、F/F2中的启动脉冲信号SSP的移位侧错开的位置上，按照波形处理电路WR1(1)、WR2(1)、WR1(2)、WR2(2)、…、WR2(m)的顺序配置。

由于通过形成这样的布局，第1系列的移位寄存器SR1与第2系列的移位寄存器SR2并排排列成一条直线，所以在移位寄存器块中，在系列之间供给输出信号的布线长度整齐一致。其结果是，可以使输出信号的延迟相等，可以不增大在各系列间用于加工启动脉冲信号SSP等的电路规模而防止因延迟的离散性引起的显示品位降低。

另外，在图10所示的结构中，由于使触发器F/F1和波形处理电路WR1、触发器F/F2和波形处理电路WR2这样的功能完全不同的电路之间并排排列，所以在触发器F/F1与波形处理电路WR1之间，以及在触发器F/F2与波形处理电路WR2之间，在垂直方向的布局尺寸不同的情况下，在触发器F/F1和波形处理电路WR1的列与触发器F/F2和波形处理电路WR2的列之间，有产生无用空间的可能性。

与此相对照，在图11的结构中，虽说系列不同，但由于相同功能的电路之间有并排排列的结构，所以由移位寄存器SR1、SR2构成的列与用多个波形处理电路WR1和多个波形处理电路WR2构成的列之间，不产生构成列的各电路间的因垂直方向的布局尺寸的差异而造成的无用空间。

其结果是，可以进一步削减垂直方向上的布局面积，可以使在图像显示装置的像素阵列2的周围示出的边框部进一步变窄。

另外，在图12所示的数据信号线驱动电路3中，在构成第1系列的移位寄存器SR1的各多个触发器F/F1(1)～F/F1(m)之间，构成第2系列的移位寄存器的多个触发器F/F2(1)～F/F2(m)各被配置1个，使得相邻的触发器F/F所属的系列交互排列，与此同时，还将输入来自各触发器F/F1、F/F2的输出信号的各波形处理电路WR1、WR2配置在对应的触发器F/F1、F/F2的移位侧。

也就是说，在构成第1系列的移位寄存器SR1的初级触发器F/F1(1)与第2级触发器F/F1(2)之间，首先配置被输入初级触发器F/F1的信号的波形处理电路WR1(1)，在其横向(移位侧)，配置构成第2系列的移位寄存器SR2而进行处理的触发器F/F2(1)，而且，在其横向(移位侧)，配置被输入属于该第2系列的初级触发器F/F2(1)的信号的波形处理电路WR2(1)。此后也依此类推。

通过形成这样的布局，不仅第1系列的移位寄存器SR1与第2系列的移位寄存器SR2，而且被输入来自这些移位寄存器SR1、SR2的输出信号的各波形处理电路WR1、WR2也并排排列成一条直线。

其结果是，在移位寄存器块中，除了可使系列间的输出信号的延迟相等，可以不增大电路规模而防止因延迟的离散性引起的显示品位降低以外，与图10、图11的结构相比，最能削减垂直方向上的布局面积，最能使在图像显示装置的像素阵列2的周围形成的边框部变窄。

可是，如果使第1系列的移位寄存器SR1与第2系列的移位寄存器SR2配置成一条直线(并排排列)，各系列的移位寄存器的布线如以往那样进行，则形成上述图11、图12所示的布线。也就是说，与第1系列的移位寄存器SR1相关的信号线路径和与第2系列的移位寄存器SR2相关的信号线路径均被设置在将触发器F/F1、F/F2排列而成的触发器列的一侧(这里，是与作为移位寄存器块的输出侧相反的一侧)。

然而，如果在这样的触发器列的一侧设置多个系列的布线，则在布局上必然增加信号线之间的交叉部。在图11、图12上用P表示信号线的交叉部。

由于在交叉部P产生寄生电容，所以有可能对移位寄存器块的工作造成影响。另外，交叉部P的增加意味着连接多个金属层的接触区的增加，相关地招致布局面积的增大。因此，为了有效地利用水平方向和垂直方向的空间，谋求更为狭窄的边框，希望减少交叉部P。

在图13、图14中，示出了可减少上述交叉部P的结构。图13与图11相对应，图14与图12相对应。在图13、图14所示的数据信号线驱动电路3中，在将触发器F/F1、F/F2排列而成的触发器列的两侧，在系列间对半分配信号线路径。这里，将与第1系列的移位寄存器SR1相关的信号线路径(80)设置在与作为移位寄存器块的输出侧相反的一侧，将与第2系列的移位寄存器SR2相关的信号线路径(81)设置在作为移位寄存器块的输出侧。通过形成这样的结构，可以减少信号线间的交叉部P，作为整体可以减少交叉部P的数目。

例如，如将图11与图13进行比较，则在图11的结构中，在用虚线分隔的区划内，总计有5个交叉部P。详细地说，启动脉冲信号SSP2的布线、时钟信号SCK2的布线以及连接触发器F/F2(1)的输出端子OUT和触发器F/F2(2)的输入端子IN的布线与连接触发器F/F1(1)的输出端子OUT和触发器F/F1(2)的输入端子IN的布线交叉，形成3个交叉部P，另外，时钟信号SCK2的布线、以及连接触发器F/F2(1)的输出端子OUT和触发器F/F2(2)的输入端子IN的布线与输入到触发器F/F1(2)的时钟信号SCK1的布线交叉，形成2个交叉部。

与此相对照，在图13中，用虚线分隔的区划内的交叉部P被抑制到总计3个。详细地说，连接触发器F/F2(1)的输出端子OUT和波形处理电路WR2(1)的输入端子IN的布线与时钟信号SCK2的布线交叉，形成1个交叉部P，另外，时钟信号SCK2的布线、以及连接触发器F/F2(1)的输出端子OUT和触发器F/F2(2)的输入端子IN的布线与连接触发器F/F1(2)的输出端子OUT和波形处理电路WR1(2)的输入端子IN的布线交叉，形成2个交叉部P。

另外，如将图12与图14进行比较，则在图12的结构中，在用虚线分隔的区划内，与图11一样总计有5个交叉部P，而在图14中，用虚线分隔的区划内的交叉部P被抑制到总计4个。详细地说，时钟信号SCK2的布线以及连接触发器F/F2(1)的输出端子OUT和触发器F/F2(2)的输入端子IN的布线与波形处理电路WR2(1)和波形处理电路WR1(2)的各输出端子OUT与对应的数据信号线SL连接的各布线交叉，形成4个交叉部P。

如上所述，在本实施例中，在数据信号线驱动电路3内的移位寄存器块中，在构成前后的输出级的触发器F/F与触发器F/F之间，采用与该系列的移位寄存器工作无关的、配置了对移位寄存器的输出信号进行处理的波形处理电路WR及属于不同系列的触发器F/F的布局。

因此，与采用现有的移位寄存器块的结构的情形相比，采用这样的移位寄存器块的结构可以削减在移位寄存器的输出方向所需的布局面积。

再有，在这里，作为具备多个系列移位寄存器的结构，形成了设置2个系列的结构，但也可以形成3个系列以上。另外，如有必要，也可以将这样的移位寄存器块应用于扫描线驱动电路。此外，在上述说明中，当配置与该系列的移位寄存器工作无关的、对移位寄存器的输出信号进行处理的波形处理电路WR及属于不同系列的触发器F/F时，形成均等地配置于各触发器F/F之间的结构，但也不一定限于此。

另外，在图2的图像显示装置1中，形成经控制电路6输入影像信号DAT的结构，但在输入无相展开的数字数据的情况及另行设置模拟数据处理电路(未图示)的情况下，也可以不经控制电路6而直接从外部输入。

可是，在图2中，制成了在形成像素8…的绝缘基板7上同时形成像素阵列2和数据信号线驱动电路及扫描信号线驱动电路的结构，但也可在分别形成后，连接形成了它们的基板，或直接连接它们。

但是，在谋求降低上述各驱动电路的制造成本及降低安装成本时，希望将像素阵列2和上述各驱动电路3、4在同一基板上形成，即以单片方式形成。这时，由于在形成了它们以后，没有必要连接它们，所以还可提高其可靠性。

以下，作为以单片方式形成的图像显示装置1的例子，简单地说明用多晶硅薄膜晶体管构成上述像素阵列2和上述各驱动电路3、4的有源元件时的晶体管的结构及其制造方法。

即，在图15(a)所示的玻璃基板51上，如图15(b)所示，淀积非晶硅薄膜52。进而，如图15(c)所示，通过对该非晶硅薄膜52照射准分子激光，使非晶硅薄膜52变为多晶硅薄膜53。

进而，如图15(d)所示，将多晶硅薄膜53构制成所希望形状的图形，如图15(e)所示，在上述多晶硅薄膜53上形成由二氧化硅构成的栅绝缘膜54。

另外，在图15(f)中，在栅绝缘膜54上利用铝等形成薄膜晶体管的栅电极55后，在图15(g)和图15(h)中对成为薄膜晶体管的源、漏区的区域56和57注入杂质。在这里，对n型区56注入磷，对p型区57注入硼。再有，由于在对某一区域注入杂质前，其余区域被抗蚀剂58覆盖，所以可以仅对所希望的区域注入杂质。

进而，如图15(i)所示，在上述栅绝缘膜54和栅电极55上，淀积由二氧化硅或氮化硅等构成的层间绝缘膜59，如图15(j)所示，在开设接触孔60后，如图15(k)所示，形成铝等金属布线61。

由此，如图16所示，可以形成以绝缘基板上的多晶硅薄膜为有源层的顺交错(顶栅)结构的薄膜晶体管。再有，在该图中，示出了n沟道晶体管的例子，在上述n区56之中，以在玻璃基板51的表面方向夹持栅电极55下部的多晶硅薄膜53的方式所配置的区域56a、56b的一方成为源区，另一方成为漏区。

这样，由于利用了多晶薄膜晶体管，可在与像素阵列的同一基板上、而且用大致相同的制造工序构成具有实用上的驱动能力的数据信号线驱动电路3和扫描信号线驱动电路4。再有，如上所述，作为一例，以该结构的薄膜晶体管为例进行说明，但例如使用逆交错结构等其它结构的多晶薄膜晶体管，也可以取得大致相同的效果。

这里，在从上述图15(a)至15(k)的工序中，工艺的最高温度为栅绝缘膜形成时的600℃，例如可以使用美国康宁公司的1737玻璃等的高耐热玻璃作为基板51。

这样，由于在600℃以下形成多晶硅薄膜晶体管，可以采用廉价的大面积玻璃基板作为绝缘基板。其结果是，可以廉价地实现显示面积大的图像显示装置1。

再有，在图像显示装置1为液晶显示装置的场合，还可隔着另外的层间绝缘膜，形成透射电极(透射型液晶显示装置的场合)或反射电极(反射型液晶显示装置的场合)。

如上所述，本发明的移位寄存器块的特征在于：在至少具备1个系列的根据时钟信号对输入信号进行输出的多个单元电路级联连接而成的、从由各单元电路构成的输出级依次输出选择信号的移位寄存器的移位寄存器块中，隔着与构成该系列的移位寄存器的单元电路不同的另外的电路，配置构成前一输出级的单元电路和构成下一输出级的单元电路。

这里，作为上述另外的电路，例如制成被输入来自构成该系列的移位寄存器的单元电路的输出信号输入并对该输出信号进行处理的处理电路，或者构成系列不同的移位寄存器的单元电路。

在上述结构中，在级联连接构成1个系列的移位寄存器的多个单元电路中的单元电路之间，配置与该移位寄存器的工作无关的另外的电路。

因此，通过采用这样的移位寄存器块的结构，即使是现有的结构，由于在移位寄存器的输出侧，沿着移位寄存器并排配置的其它电路组被分散配置在单元电路之间，所以与采用现有的移位寄存器块的结构的情形相比，取得了可削减在移位寄存器的输出方向所需的布局面积的效果。

作为上述另外的电路，例如制成被输入来自构成该系列的移位寄存器的单元电路的输出信号并对该输出信号进行处理的处理电路，或者构成系列不同的移位寄存器的单元电路。

特别是，在构成1个系列的移位寄存器的单元电路之间，通过配置构成不同系列的移位寄存器的单元电路，系列不同的移位寄存器被设置在同一条直线上。

因此，像在各移位寄存器的输出方向并排配置了系列不同的移位寄存器的结构那样，按照供给输出信号的距离的差异，同时取得在各移位寄存器的输出信号之间不至产生延迟分散性的效果。

另外，作为上述另外的电路，也可制成被输入来自构成该系列的移位寄存器的单元电路的输出信号并对该输出信号进行处理的处理电路、构成系列不同的移位寄存器的单元电路、以及被输入构成该系列的不同的移位寄存器的单元电路的输出信号并对该输出信号进行处理的处理电路。

在这样的结构中，由于在将多个系列的移位寄存器配置在一条直线上的同时，还将对来自构成这些移位寄存器的各单元电路的输出信号进行处理的处理电路配置在一条直线上，所以通过采用该移位寄存器块的结构，不存在在系列不同的移位寄存器之间的输出信号的延迟分散性的问题，而且同时取得了可更加有效地削减在移位寄存器的输出方向所需的布局面积的效果。

此外，在本发明的移位寄存器块中，与各系列的移位寄存器相关的信号线路径最好形成对半分开地设置在系列之间的结构，使之位于构成多个系列的移位寄存器的单元电路列的两侧。

在多个系列的移位寄存器被配置在一条直线上的结构中，由于联结各系列的单元电路之间的信号线交叉，在该交叉部位产生寄生电容，但这样一来，在构成多个系列的移位寄存器的单元电路列的两侧，通过将信号线对半分配在系列之间，可以减少成为寄生电容的原因的信号线的交叉部，同时取得了使寄生电容的相互影响降至最小的效果。

另外，增加交叉部意味着也增加连接多个金属层的接触区，这会相关联地招致布局面积的增大。因此，通过减少交叉部，可以有效地利用水平方向和垂直方向的空间，同时取得了谋求进一步收窄边框的效果。

另外，如上所述，本发明的信号线驱动电路的特征在于：在具备移位寄存器块、利用从该移位寄存器块依次输出的选择信号驱动多条信号线的信号线驱动电路中，具备上述本发明的移位寄存器块。

如已经说明过的那样，本发明的移位寄存器块可以有效地削减在移位寄存器的输出方向所需的布局面积，另外，当移位寄存器为多个系列时，也可以解决在系列不同的移位寄存器之间的输出信号的延迟分散性的问题。

因此，通过采用具备了这样的移位寄存器块的信号线驱动装置作为显示装置的扫描信号线驱动电路及数据信号线驱动电路，可以有效地减小显示部周围的边框部的尺寸，并且同时取得也可使显示品位良好的效果。

另外，如上所述，本发明的数据信号线驱动电路是一种驱动多条数据信号线的数据信号线驱动电路，其特征在于：在具有对应该基于从移位寄存器依次输出的选择信号、来自影像信号传送至各数据信号线的影像数据进行取样的的取样部的信号线驱动电路中，具备上述本发明的移位寄存器块。

如已经说明过的那样，本发明的移位寄存器块可以有效地削减在移位寄存器的输出方向所需的布局面积，另外，当移位寄存器为多个系列时，也可以解决在系列不同的移位寄存器之间的输出信号的延迟分散性的问题。

因此，通过安装具备了这样的移位寄存器块的数据信号线驱动电路，可以有效地减小显示部周围的边框部的尺寸，并且同时取得也可使显示品位良好的效果。

特别是，在数据信号线驱动电路中，由于上述取样部在按同一时序对根据数据信号线的排列顺序进行分割的各分割影像信号进行影像信号的取样的、进行相展开的结构中，加宽由像素间距等规定的单元电路的配置间距，可以充分地确保水平方向的空间，所以与这样的移位寄存器块的结构的组合是非常有效的。

在具备了本发明的移位寄存器块的数据线驱动电路中，当影像信号为模拟信号时，上述处理电路可以制成由波形整形电路、缓冲电路、取样电路、以及电平移位电路之中的至少某1个构成的结构。当影像信号为模拟信号时，这些电路组是对传送至影像信号线的影像信号进行取样所需的电路。

另外，在具备了本发明的移位寄存器块的数据线驱动电路中，当影像信号为数字信号时，上述处理电路可以制成由数据闩锁电路、数字/模拟转换电路、输出电路、电平移位电路、以及译码电路之中的至少某1个构成的结构。当影像信号为数字信号时，这些电路组是对传送至影像信号线的影像信号进行取样所需的电路。

再有，在构成移位寄存器的单元电路之间，在配置了这样的处理电路的布局中，构成处理电路的全部电路无需容纳在单元电路的垂直方向的尺寸内，至少，通过将处理电路的一部分在水平方向与单元电路并排地配置，可以减小作为数据信号线驱动电路整体的垂直方向的尺寸。

如上所述，本发明的显示装置的特征在于：具备：多条数据信号线；与上述各数据信号线交叉地配置的多条扫描信号线；与上述数据信号线和扫描信号线的组合对应地配置的像素；驱动各扫描信号线的扫描信号线驱动电路；以及将与对应于上述各数据信号线而设置的取样部的取样结果对应的信号输出至上述数据信号线的数据信号线驱动电路，上述数据信号线驱动电路是上述本发明的数据信号线驱动电路。

如已经说明过的那样，本发明的移位寄存器块可以有效地削减在移位寄存器的输出方向所需的布局面积，另外，当移位寄存器为多个系列时，也可以解决在系列不同的移位寄存器之间的输出信号的延迟分散性的问题。

因此，通过安装具备了这样的移位寄存器块的数据信号线驱动装电路，可以有效地减小显示部周围的边框部的尺寸，并且取得也可使显示品位良好的效果。

另外，当谋求制造成本削减时，除了上述结构外，希望上述像素、数据信号线驱动电路和扫描信号线驱动电路在同一基板上形成。

按照这样的结构，由于数据信号线驱动电路和扫描信号线驱动电路与像素在同一基板上形成，所以与将它们在不同的基板上形成后，将各基板连接起来的情形相比，可削减各驱动电路的制造成本和安装成本。

此外，除了上述结构外，构成上述像素、数据信号线驱动电路和扫描信号线驱动电路的有源元件可以是多晶硅薄膜晶体管。

按照这样的结构，与用单晶硅晶体管形成上述有源元件的情形相比，可以增大基板的大小。其结果是，不仅功耗减少，而且可以用低成本制造画面宽的显示装置。

另外，除了上述结构外，上述有源元件可用600℃以下的工艺在玻璃基板上形成。按照该结构，由于有源元件用600℃以下的工艺制造，所以可以在玻璃基板上形成有源元件。其结果是，不仅功耗减少，而且可以用低成本制造画面宽的显示装置。

在发明的详细说明事项中所进行的具体的实施形态或实施例始终是用来阐明本发明的技术内容的，不应仅限于对那样的具体例子狭义地进行解释，可以在本发明的宗旨和下述权利要求的范围内进行种种变更而付诸实施。

Claims (15)

1、一种移位寄存器块，它是至少具备1个系列的根据时钟信号对输入信号进行输出的多个单元电路级联连接而成的、从由各单元电路构成的输出级依次输出选择信号的移位寄存器的移位寄存器块，其特征在于：

隔着与构成该系列的移位寄存器(SR、SR1)的单元电路(F/F，F/F1)不同的另外的电路(WR、WR1、F/F2、WR2)，配置构成前一输出级的单元电路和构成下一输出级的单元电路。

2、如权利要求1所述的移位寄存器块，其特征在于：

上述单元电路是触发电路。

3、如权利要求1所述的移位寄存器块，其特征在于：

上述另外的电路是被输入来自构成该系列的移位寄存器的单元电路的输出信号，并对该输出信号进行处理的处理电路(WR、WR1)。

4、如权利要求1所述的移位寄存器块，其特征在于：

上述另外的电路是构成系列不同的移位寄存器(SR2)的单元电路(F/F2)。

5、如权利要求1所述的移位寄存器块，其特征在于：

上述另外的电路是被输入来自构成该系列的移位寄存器(SR1)的单元电路(F/F1)的输出信号，并对该输出信号进行处理的处理电路(WR1)；构成系列不同的移位寄存器(SR2)的单元电路(F/F2)；以及被输入构成该系列不同的移位寄存器的单元电路的输出信号，并对该输出信号进行处理的处理电路(WR2)。

6、如权利要求4或5所述的移位寄存器块，其特征在于：

与各系列的移位寄存器(SR1、SR2)相关的信号线路径(80、81)以位于构成多个系列的移位寄存器的单元电路列的两侧的方式对半分开地设置在系列之间。

7、一种信号线驱动电路，它是具有移位寄存器块、利用从该移位寄存器块依次输出的选择信号驱动多条信号线(SL、GL)的信号线驱动电路(3、4)，其特征在于：

上述移位寄存器块至少具备1个系列的根据时钟信号对输入信号进行输出的多个单元电路(F/F)级联连接而成的、从由各单元电路构成的输出级依次输出选择信号的移位寄存器(SR)，并且隔着与构成该系列的移位寄存器的单元电路不同的另外的电路(WR)，配置构成前一输出级的单元电路和构成下一输出级的单元电路。

8、一种数据信号线驱动电路，它是具有对应该基于从移位寄存器块依次输出的选择信号、来自影像信号传送至各数据信号线(SL)的影像数据进行取样的取样部(14)，驱动多条数据信号线的数据信号线驱动电路(3)，其特征在于：

上述移位寄存器块至少具备1个系列的根据时钟信号对输入信号进行输出的多个单元电路级联连接而成的、从由各单元电路构成的输出级依次输出选择信号的移位寄存器(SR)，并且隔着与构成该系列的移位寄存器的单元电路(F/F)不同的另外的电路(WR)，配置构成前一输出级的单元电路和构成下一输出级的单元电路。

9、如权利要求8所述的数据信号线驱动电路，其特征在于：

上述取样部按同一时序对根据数据信号线的排列顺序进行分割的各分割影像信号进行影像数据的取样。

10、如权利要求8所述的数据信号线驱动电路，其特征在于：

影像信号是模拟信号，上述另外的电路由被输入来自构成该系列的移位寄存器的单元电路的输出信号，并对该输出信号进行处理的波形整形电路(12)、缓冲电路(13)、取样电路(14)和电平移位电路之中的至少某一个构成。

11、如权利要求8所述的数据信号线驱动电路，其特征在于：

影像信号是数字信号，上述另外的电路由被输入来自构成该系列的移位寄存器的单元电路的输出信号，并对该输出信号进行处理的数据闩锁电路(15)、数字/模拟转换电路(16)、输出电路(17)、电平移位电路和译码电路之中的至少某一个构成。

12、一种显示器器件(1)，其特征在于：

具备：

多条数据信号线(SL)；

与上述各数据信号线交叉地配置的多条扫描信号线(GL)；

与上述数据信号线和扫描信号线的组合对应地配置的像素(8)；

驱动上述各扫描信号线的扫描信号线驱动电路(4)；以及

具有对应该基于从移位寄存器块依次输出的选择信号、来自影像信号传送至各数据信号线的影像数据进行取样的取样部(14)，驱动多条数据信号线的数据信号线驱动电路(3)，

上述数据信号线驱动电路中的移位寄存器块至少具备1个系列的根据时钟信号对输入信号进行输出的多个单元电路级联连接而成的、从由各单元电路构成的输出级依次输出选择信号的移位寄存器，并且隔着与构成该系列的移位寄存器的单元电路不同的另外的电路，配置构成前一输出级的单元电路和构成下一输出级的单元电路。

13、如权利要求12所述的显示装置，其特征在于：

上述数据信号线驱动电路和扫描信号线驱动电路与上述像素在同一基板(7)上形成。

14、如权利要求13所述的显示装置，其特征在于：

构成上述像素、上述数据信号线驱动电路和扫描信号线驱动电路的有源元件是多晶硅薄膜晶体管。

15、如权利要求14所述的显示装置，其特征在于：

上述有源元件用600℃以下的工艺，在玻璃基板(51)上形成。

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