KR20040045353A - 시프트 레지스터 블록 및 이를 구비한 데이터 신호선구동회로와 표시장치 - Google Patents

Abstract

본 발명의 시프트 레지스터 블록에서는, 시프트 레지스터(ＳＲ)를 구성하는 종속 접속된 복수의 플립플롭(Ｆ／Ｆ(１）·Ｆ／Ｆ(２）·…·Ｆ／Ｆ(ｎ))에 있어서의 각 플립플롭(Ｆ／Ｆ) 사이에, 해당 시프트 레지스터(ＳＲ)로부터의 출력 신호가 순차적으로 입력되는 파형처리회로(ＷＲ(１）∼ＷＲ(ｎ)) 중 대응하는 것이 １개씩 배치되고, 시프트 레지스터(ＳＲ)와 파형처리회로(ＷＲ(１）∼ＷＲ(ｎ))가 일직선상으로 배열되어 있다．이에 의해, 시프트 레지스터 블록을 구비하는 신호선 구동회로의 점유 면적을 작게 하여 표시 장치의 테두리부를 좁게 할 수 있다．

Description

시프트 레지스터 블록 및 이를 구비한 데이터 신호선 구동회로와 표시장치 {SHIFT REGISTER BLOCK, AND DATA SIGNAL LINE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE SAME}

본 발명은 예컨대 액티브 매트릭스 방식으로 구동되는 표시장치에 적합한 시프트 레지스터 블록 및 이를 구비한 데이터 신호선 구동회로와 표시장치에 관한 것이다.

최근, 박막 트랜지스터(TFT) 등을 이용한 액티브 매트릭스형의 화상표시장치 (표시장치)가 고화질의 표시장치로서 주목되어 있다.

본 명세서에서는 먼저 도20을 참조하여 액티브 매트릭스형의 화상표시장치에 대하여 설명한다.

화상표시장치는, 도20에 도시한 바와 같이 매트릭스상으로 배치된 복수의 화소(108…)을 갖는 화소 어레이(102), 화소 어레이(102)의 데이터 신호선(s1…)을 구동하는 데이터 신호선 구동회로(103), 화소 어레이(102)의 주사신호선(g1…)을 구동하는 주사신호선 구동회로(104), 양 구동회로(103,104)에 전력을 공급하는 전원회로 (105) 및 양 구동회로(103,104)에 제어신호를 공급하는 제어회로(106)를 구비하고 있다.

화소 어레이(102)에는, 상술한 복수의 화소(108…)와 함께, 복수의 데이터 신호선(s1…)과 이들 데이터 신호선(s1…)과 교차하는 주사신호선(g1…)이 제공되어 있고, 각 데이터 신호선(s1…)과 각 주사신호선(g1…)의 조합에 대응하여 상기 화소(108)가 배치되어 있다.

제어회로(106)는 화소 어레이(102)에 표시해야 할 화상을 나타내는 영상신호 (dat)를 출력한다. 여기서, 영상신호(dat)는 영상의 각 화소(108)의 표시상태를 나타내는 영상 데이터가 시분할로 전송되어 이루어진다. 상기 제어회로(6)는 영상신호 (dat)와 함께 영상신호(dat)를 화소 어레이(102)에 올바르게 표시하기 위한 타이밍 신호로서 클록신호(sck) 및 스타트 펄스 신호(ssp)를 데이터 신호선 구동회로(103)에 출력하고, 클록신호(gck) 및 스타트 펄스 신호(gsp)를 주사신호선구동회로 (104)에 출력한다.

주사신호선 구동회로(104)는 상기 클록신호(gck) 등의 타이밍 신호에 동기하여 복수의 주사신호선(g1…)을 순차적으로 선택한다. 또한, 데이터 신호선 구동회로 (103)는 상기 클록신호(sck) 등의 타이밍 신호에 동기하여 동작하여, 각 데이터 신호선(s1)에 대응하는 타이밍을 특정한다. 그리고, 각 타이밍에서 상기 영상신호 (dat)를 샘플링하고, 샘플링 결과에 따른 신호를 각 데이터 신호선(s1)에 기입한다.

한편, 각 화소(108)는 각각에 대응하는 주사신호선(g1)이 선택되어 있는 동안 (수평기간)에 각각에 대응하는 데이터 신호선(s1)에 출력된 데이터에 대응하여, 각각의 밝기를 제어한다. 이렇게 하여 화소 어레이(102)에는 영상신호(dat)가 나타내는 화상이 표시된다.

다음, 상기 데이터 신호선 구동회로의 회로구성에 대하여 설명한다. 데이터 신호선 구동회로는 처리할 영상신호(dat)가 아날로그 데이터인 경우와 디지털 신호인 경우에 다르지만, 어떤 경우에도 시프트 레지스터와 이 시프트 레지스터의 각 단으로부터 순차출력되는 선택신호가 각각 입력되어 각 출력에 대하여 처리를 행하는 복수의 파형처리회로(처리회로)로 구성된다.

시프트 레지스터는 입력펄스를 별도 입력되는 클록신호에 대응하여 출력하는 복수의 플립플롭(단위회로)이 종속접속되는 구성이며, 각 플립플롭이 시프트 레지스터의 1개의 출력단을 구성한다. 시프트 레지스터에 스타트 펄스 신호(입력신호)가 입력되면, 그 입력측 1단째의 플립플롭을 첫번째 단으로 하여 각 단이 스타트펄스신호를 클록신호의 타이밍으로 순차 출력한다.

도17에 1계열의 시프트 레지스터(sr)를 구비한 데이터 신호선 구동회로에서의 종래의 레이아웃을 도시한다.

도17에 도시된 바와 같이, 각 데이터 신호선(s1)의 배열에 대응하여 플립플롭 (F/F)이 1개 배치되어 있다. 여기서는 n개의 데이터 신호선(s1)에 대응하여 플립플롭(F/F(1), F/F(2)·…·F/F(n))이 일직선상으로 배치되고, 종속접속되어 있다. 즉, 클록신호(제어신호;sck)가 각 플립플롭(F/F)에 공통적으로 입력됨과 동시에, 초단의 플립플롭(F/F(1))의 입력단자(1N)에 스타트 펄스신호(제어신호; ssp)가 입력되며, 플립플롭(F/F(1))의 출력단자(OUT)로부터의 출력이 다음단의 플립플롭(F/F (2))의 입력단자(1N)와 파형처리회로(WR(1))의 입력단자(1N)에 입력된다. 또한, 2단째의 플립플롭(F/F(2))의 출력단자(OUT)로부터의 출력이 3단째의 플립플롭 (F/F(3))의 입력단자(1N)와 파형처리회로(WR; 2)의 입력단자(1N)에 입력되며, 이 후 마찬가지이다.

또한, 해당 시프트 레지스터의 각 플립플롭(Ｆ／Ｆ)으로부터 출력되는 신호가 입력되는 복수의 파형처리회로(ＷＲ(１）·ＷＲ(２）·…·ＷＲ(ｎ))는, 대응하는 플립플롭(Ｆ／Ｆ)의 데이터 신호선(ｓ1)의 선 방향，즉 데이터 신호선(ｓ1)의 시작단에 가까운 쪽에 배치되어 있다．

상기 １개의 플립플롭(Ｆ／Ｆ)과 이에 대응하는１개의 파형처리회로(ＷＲ)에 의해 １개의 데이터 신호선(ｓ1)을 구동하는 회로 블록이 구성되어 있다. 또한, 이하, 본 명세서에 있어서는 각 데이터 신호선(ｓ1)의 배열 방향，즉 주사 신호선(ｇ1)의 선방향을 수평 방향으로 하고, 이것에 직교하는 방향인，데이터 신호선 (ｓ1)의 선방향을 수직 방향이라고 칭한다．

한편，데이터 신호선 구동회로에 있어서는，시프트 레지스터를 복수 계열로 하고，각 계열의 시프트 레지스터의 출력단 수，즉 플립플롭(Ｆ／Ｆ)의 수를 적게 한 구성의 것도 있다．본 명세서에서는，시프트 레지스터의 계열수에 관계없이，전체로서 필요한 출력단 수를 확보할 수 있는 시프트 레지스터의 모임을 시프트 레지스터 블록이라고 정의한다．

시프트 레지스터를 복수 계열로 하는 목적중 하나는 구동회로의 구동 주파수를 떨어드리기 때문이다．예를 들면，시프트 레지스터를 ２계열로 함으로써 구동 주파수를 1/2로 할 수 있다．

도18에 시프트 레지스터를 ２계열 구비한 구성의 데이터 신호선 구동회로에서의 종래의 레이아웃을 나타낸다．도 18에 도시한 바와 같이, 플립플롭(Ｆ／Ｆ1(１）·Ｆ／Ｆ１（２）·…·Ｆ／Ｆ１（ｍ）)으로 이루어지고, 제어 신호로서 클록신호(ｓｃｋ１)와 스타트 펄스 신호(ｓｓｐ１)가 입력되는 제１ 계열의 시프트 레지스터(sｒ1)와，플립플롭(Ｆ／Ｆ２(１）·Ｆ／Ｆ２(２）·…·Ｆ／Ｆ２(ｍ）)으로 이루어지고, 제어 신호로서 클록신호(ｓｃｋ２)와 스타트 펄스 신호(ｓｓｐ２)가 입력되는 제２ 계열의 시프트 레지스터(ｓｒ２)는，수직 방향으로 나란하도록 배치되어 있다．

또한，제１ 계열의 시프트 레지스터(ｓｒ１)를 구성하는 플립플롭(Ｆ／Ｆ１（１）∼Ｆ／Ｆ１（ｍ）)으로부터의 출력이 입력되는 복수의 파형처리회로(ＷＲ１(１）∼ＷＲ１(ｍ）)이 제１ 계열의 시프트 레지스터(ｓｒ１)와 제２ 계열의 시프트 레지스터(ｓｒ２) 사이에 배치되고，마찬가지로，제２ 계열의 시프트 레지스터(ｓｒ２)를 구성하는 플립플롭(Ｆ／Ｆ２(１）∼Ｆ／Ｆ２(ｍ）)으로부터의 출력이 입력되는 복수의 파형처리회로(ＷＲ２(１）∼ＷＲ２(ｍ）)는 제２ 계열의 시프트 레지스터와 평행을 이루도록 배치되어 있다．

또，이와 같은 데이터 신호선 구동회로에 있어서 시프트 레지스터를 복수 계열로 하는 구성은 구동 주파수를 저감시키는 것을 목적으로 하는 이외에, 결함에 대비한 용장회로로서, 정규의 시프트 레지스터에 추가하여 용장의 시프트 레지스터를 구비시켜 둔다고 하는 목적 등에도 사용되어 있다. 예를 들면，미국 특허 제５８８９５０４ 명세서（일본 공개특허공보「특개평 ８－２１２７９３호」１９９６년 ８월 ２０일 공개）참조.

또한，종래，액티브 매트릭스 형태의 표시 장치에서는, 영상 신호를 분할하여 분할 영상신호를 생성하고，복수의 영상 신호선에 전송되는 분할 영상신호를 동시에 샘플링하는 구동 방법도 있다. 예를 들면，일본 공개특허공보「특개평 １１－２４６３２호 」１９９９년 １월 ２９일 공개，참조).

이와 같은 구동은 상전개(相展開)라고 칭해지고 있는데，도19를 이용하여 설명한다．영상 신호(ｄａｔ)를 분할하지 않는 상전개 없는 경우의 구성에서는, 적(R）녹(G）청(B）의 ３ 화소를 １세트로 하여，１ 세트마다 회로 블록이 １개 필요하게 된다. 여기에서는，１개의 플립플롭(Ｆ／Ｆ)과 이에 대응하는 １개의 파형처리회로(ＷＲ)로 된 상기 회로 블록１개의 출력에 따라 상기 ３ 화소가 １세트로서 동시에 구동된다．

이에 대하여 영상 신호를 ２분할하는 ２상 전개에서는 상전개를 하지 않는 구성에 비하여 영상신호선의 갯수는 ２배로 되지만 ＲＧＢ ３화소를 １세트로서 구동하는 데이터 신호선(ＳＬ)을 ２세트 동일한 타이밍으로 샘플링할 수 있으므로 회로 블록은 ２ 세트에 １개 배치하면 바람직하게 된다．

그리고，４상 전개에서는 ＲＧＢ ３화소를 １ 세트로서 구동하는 데이터신호선(ＳＬ)을 ４ 세트 동일한 타이밍으로 샘플링할 수 있으므로 회로 블록은 ４ 세트에 １개 배치하면 바람직하고，８상 전개로는 ８ 세트에 １개 배치하면 바람직하게 된다.

이와 같이，상전개함으로써，분할수에 대응하여 영상 신호선의 갯수는 증가하지만 분할 갯수 만큼의 복수 세트를 １개의 회로 블록으로 구동할 수 있기 때문에 １개의 회로 블록에 할당되며 화소 피치로부터 규정되는 수평 방향의 스페이스를 넓게 차지할 수 있으며，샘플링 주파수의 저감도 가능해진다．

상술한 바와 같이 데이터 신호선 구동회로에 있어서는，영상 신호를 분할하는 상전개가 채용되도록 되어 있다．상전개를 함으로써 복수의 데이터 신호선(ＳＬ…)이 동시에 구동되기 때문에，회로 블록을 배치하기 위한 배치 스페이스가 수평 방향으로 넓어진다．도19로부터 알 수 있는 바와 같이, ２상 전개로는 ２배로，４층 전개로는 ４배로, 층 전개로는 ８배로 넓어진다．

그렇지만，종래，데이터 신호선 구동회로에 있어서，시프트 레지스터(ｓｒ)의 출력을 취급하는 각 파형처리회로(ＷＲ)는 시프트 레지스터(ｓｒ)의 출력 측（도 １７ 참조), 즉 수직 방향으로 순차 배치하는 구성이 채용되어 있기 때문에 애써 상전개함으로써 넓어진 수평 방향 스페이스는 전혀 유효하게 이용되지 않고 불필요한 스페이스로 된다.

또한，복수 계열의 시프트 레지스터(ｓｒ１, ｓｒ２)를 수직 방향으로 나란히 배치하는 구성에서는 (도 １８ 참조), 계열의 차이에 의해 데이터 신호선(ＳＬ)과의 거리에 차이가 생겨，시프트 레지스터 출력의 지연(지연 시간)에 변동이 발생한다．이러한 지연의 변동은 표시 품위를 저하시킨다.

또한, 이와 같은 지연의 변동은 각 시프트 레지스터(ｓｒ１, ｓｒ２)에 입력되는 클록신호(ｓｃｋ) 등을 가공함으로써 얻는 것도 가능하다．그렇지만，회로 구성이 복잡하게 되고，회로 규모를 증대시켜 버리기 때문에 바람직하지 않다．

본 발명의 제１ 목적은, 표시 장치의 테두리부를 보다 좁게 할 수 있는 시프트 레지스터 블록, 및 이를 구비한 신호선 구동회로，데이터 신호선 구동회로를 제공하여, 보다 좁은 테두리의 표시 장치를 제공하는 것에 있다．

또한，본 발명의 제２ 목적은, 시프트 레지스터가 복수 계열 갖춰지는 구성에 있어，계열간에 있어서 시프트 레지스터 출력의 지연의 고르지 않은 상태를 억제하고，회로 구성을 복잡화하지 않는 동시에 지연의 문제도 해결하는 것이 가능한 시프트 레지스터 블록， 및 그를 구비한 신호선 구동회로，데이터 신호선 구동회로를 제공하고，좁은 테두리임과 동시에，표시 품위가 높은 표시 장치를 제공하는 것에 있다．

본 발명의 시프트 레지스터 블록은，상기 목적을 달성하기 위해，입력 신호를 클록신호에 따라 출력하는 단위 회로가 복수 종속 접속되어 이루어지고，각 단위 회로에서 구성되는 출력단으로부터 선택 신호를 순차적으로 출력하는 시프트 레지스터를 적어도１ 계열 구비한 시프트 레지스터 블록에 있어서，당해 계열의 시프트 레지스터를 구성하는 단위 회로와는 다른 회로를 사이에 두고，전의 출력단을 구성하는 단위 회로와 다음의 출력단을 구성하는 단위 회로가 배치되어 있다．여기에서，상기 다른 회로로서는, 예를 들면，당해 계열의 시프트 레지스터를 구성하는 단위 회로로부터의 출력이 입력되어 당해 출력을 취급하는 처리 회로，또는，계열이 다른 시프트 레지스터를 구성하는 단위 회로로 할 수 있다．

상기 구성에서는，종속 접속되어１ 계열의 시프트 레지스터를 구성하는 복수의 단위 회로에 있어서의 단위 회로간에，당해 시프트 레지스터의 동작과는 관계 없는，다른 회로가 배치되는 것으로 된다．따라서 이와 같은 시프트 레지스터 블록의 구성을 채용함으로써，종래의 구성이라면，단위 회로의 배열 방향인　시프트 레지스터의 출력측에，시프트 레지스터를 따라 병설된 기타의 회로군이，단위 회로간에 분산되어 배치되기 때문에，종래의 시프트 레지스터 블록의 구성을 채용한 경우보다，시프트 레지스터의 출력 방향에 필요로 하는 레이아웃 면적을 삭감하는 것이 가능해진다．

특별히 이 경우，１ 계열의 시프트 레지스터를 구성하는 단위 회로간에，다른 계열의 시프트 레지스터를 구성하는 단위 회로를 배치함으로써，계열이 다른 시프트 레지스터가 동일 직선상에 제공되는 것으로 된다．따라서 계열이 다른 시프트레지스터를，각 시프트 레지스터의 출력 방향으로 나란히 배치한 구성과 같이，출력신호를 공급하는 거리의 차이에서，각 시프트 레지스터의 출력 신호 사이에，지연의 불균일한 상태가 발생하지 않는다．

또，상기 다른 회로에서는, 당해 계열의 시프트 레지스터를 구성하는 단위 회로로부터의 출력이 입력되어 상기 출력을 취급하는 처리 회로，계열이 다른 시프트 레지스터를 구성하는 단위 회로，및 상기 계열이 다른 시프트 레지스터를 구성하는 단위 회로의 출력이 입력되어 상기 출력을 취급하는 처리 회로로 하는 것도 가능한다．

이와 같은 구성에서는，복수 계열의 시프트 레지스터가 일직선상으로 배치됨과 동시에,이들 시프트레지스터를 구성하는 각 단위 회로로부터의 출력 신호를 취급하는 처리 회로도 일직선상으로 배치되기 때문에，상기 시프트 레지스터 블록의 구성을 채용함으로써，계열이 다른 시프트 레지스터 사이에서의 출력 신호의 지연 불균일 문제도 없고，또한, 시프트 레지스터의 출력 방향에 필요로 하는 레이아웃 면적을 보다 적절히 삭감할 수 있다．

본 발명의 신호선 구동회로는，상기 목적을 달성하기 위해，시프트 레지스터 블록을 갖고，상기 시프트 레지스터 블록으로부터 순차적으로 출력되는 선택 신호를 이용하여 복수의 신호선을 구동하는 신호선 구동회로에 있어서，상기 시프트 레지스터 블록이 ，입력 신호를 클록신호에 따라 출력하는 단위 회로가 복수 종속 접속되어 이루어지는，각 단위 회로에서 구성되는 출력단으로부터 선택 신호를 순차적으로 출력한 시프트 레지스터를，적어도１ 계열 구비함과 동시에，당해 계열의시프트 레지스터를 구성하는 단위 회로와는 다른 다른 회로를 사이에 두고，전의 출력단을 구성하는 단위 회로와 다음의 출력단을 구성하는 단위 회로가 배치되어 있다．

이미 설명한 바와 같이，본 발명의 시프트 레지스터 블록은，시프트 레지스터의 출력 방향에 필요로 하는 레이아웃 면적을 효과적으로 삭감하는 것이 가능하고，또，시프트 레지스터가 복수 계열인 경우는，계열이 다른 시프트 레지스터 사이에서의 출력 신호의 지연 불균일의 문제도 해결할 수 있다．

따라서 이와 같은 시프트 레지스터 블록을 구비하는 신호선 구동 장치를，표시 장치의 주사 신호선 구동회로나 데이터 신호선 구동회로로서 채용함으로써, 표시부 주위의 테두리부의 사이즈를 매우 작게 하는 것이 가능하고，또，아울러 표시 품위를 양호하게 하는 것도 가능한다．

또，본 발명의 데이터 신호선 구동회로는，상기 목적을 달성하기 위해，시프트 레지스터 블록으로부터 순차적으로 출력되는 선택 신호에 기초하여，영상 신호로부터 각 데이터 신호선에 전송해야 할 영상 데이터를 샘플링 하는 샘플링부를 구비하고，복수의 데이터 신호선을 구동하는 데이터 신호선 구동회로에 있어서，상기 시프트 레지스터 블록이，입력 신호를 클록신호에 따라 출력하는 단위 회로가 복수 종속 접속되어 이루어지는，각 단위 회로에서 구성되는 출력단으로부터 선택 신호를 순차적으로 출력하는 시프트 레지스터를，적어도１계열 구비함과 동시에，당해 계열의 시프트 레지스터를 구성하는 단위 회로와는 다른 다른 회로를 사이에 두고, 전의 출력단을 구성하는 단위 회로와 다음의 출력단을 구성하는 단위 회로가 배치되어 있다．

이미 설명한 바와 같이，본 발명의 시프트 레지스터 블록은，시프트 레지스터의 출력 방향에 필요로 하는 레이아웃 면적을 효과적으로 삭감하는 것이 가능하고，또，시프트 레지스터가 복수 계열인　경우는，계열이 다른 시프트 레지스터 사이에서의 출력 신호의 지연 불균일의 문제도 해결할 수 있다．

따라서 이와 같은 시프트 레지스터 블록을 구비한 데이터 신호선 구동회로를 탑재시킴으로써，표시부 주위의 테두리부의 사이즈를 매우 작게 할 수 있고，또, 아울러 표시 품위를 양호하게 하는 것도 가능한다．

본 발명의 표시 장치는，이상과 같이，복수의 데이터 신호선과，상기 각 데이터 신호선과 교차하도록 배치된 복수의 주사 신호선과，상기 데이터 신호선 및 주사 신호선의 조합에 대응하여 배치된 화소와，상기 각 주사 신호선을 구동하는 주사 신호선 구동회로와，시프트 레지스터 블록으로부터 순차적으로 출력되는 선택 신호에 기초하여，영상 신호로부터 각 데이터 신호선에 전송해야 할 영상 데이터를 샘플링 하는 샘플링부를 갖고，복수의 데이터 신호선을 구동하는 데이터 신호선 구동회로를 구비하고，상기 데이터 신호선 구동회로에 있어서의 시프트 레지스터 블록이，입력 신호를 클록신호에 따라 출력하는 단위 회로가 복수 종속 접속되어 이루어지는，각 단위 회로에 구성되는 출력단으로부터 선택 신호를 순차적으로 출력하는 시프트 레지스터를，적어도１ 계열 구비함과 동시에，당해 계열의 시프트 레지스터를 구성하는 단위 회로와는 상이한 별도의 회로를 사이에 두고，전의 출력단을 구성하는 단위 회로와 다음의 출력단을 구성하는 단위 회로가 배치되어 있다．

이미 설명했던 것처럼，본 발명의 시프트 레지스터 블록은，시프트 레지스터의 출력 방향에 필요로 하는 레이아웃 면적을 효과적으로 삭감할 수 있고，또，시프트 레지스터가 복수 계열인　경우는，계열이 다른 시프트 레지스터 사이에서의 출력 신호의 지연 불균일의 문제도 해결할 수 있다．

따라서, 이와 같은 시프트 레지스터 블록을 구비한 데이터 신호선 구동회로를 탑재하여 이루어지는 표시 장치는，표시부 주위의 테두리부의 사이즈를 효과적으로 작게 하고，또，표시 품위도 양호하게 된다．

본 발명의 다른 목적，특징，및 뛰어난 점은，이하의 기재에 의해 충분히 이해될 것이다．또，본 발명의 이점은，첨부 도면을 참조한 다음의 설명으로부터 명백하게 될 것이다．

도 1은 본 발명의 일 실시예를 나타내는 것으로서, 데이터 신호선 구동회로의 요부 레이아웃을 나타내는 블록도이다．

도２는 상기 데이터 신호선 구동회로를 포함하는 화상표시장치의 요부 구성을 나타내는 블록도이다.

도３은 상기 화상표시장치에 제공된 화소의 개략 구성을 나타내는 회로도이다．

도４ａ, 도４ｂ는 모두 상기 데이터 신호선 구동회로에서의 파형처리회로의 일 구성예를 나타내는 회로도로서，상세하게는 도４ａ는 영상 신호가 아날로그 신호로, 또한 흑백으로 상전개 없는 경우，도４ｂ는 영상 신호가 아날로그 신호로, 또한 흑백으로 ｎ상 전개되어 있는 경우의 것이다．

도５ａ, 도５ｂ는 공히, 상기 데이터 신호선 구동회로에서의 파형처리회로의 일 구성예를 나타내는 회로도로서, 상세하게는 도５ａ는 영상 신호가 아날로그 신호로, 또한 컬러로 상전개 없는 경우，도５ｂ는 영상 신호가 아날로그 신호로, 또한 컬러로 ｎ상 전개되어 있는 경우의 것이다．

도６ａ는 상기 데이터 신호선 구동회로에서의 파형 처리회로의 일 구성예를 나타내는 회로도로서，상세하게는 영상 신호가 ３비트의 디지털 신호로, 또한 흑백으로 상전개 없는 경우의 것이고, 도６ｂ는 도６ａ의 파형처리회로의 데이터 래치 회로를 구성하는 데이터 래치 회로 소자의 구성예를 나타내는 회로도이다．

도７은 상기 데이터 신호선 구동회로에서의 파형처리회로의 일 구성예를 나타내는 회로도로서，상세하게는 영상 신호가 ３비트의 디지털 신호로, 또한 흑백으로 ｎ상 전개되어 있는 경우의 것이다．

도８은 상기 데이터 신호선 구동회로에서의 파형처리회로의 일 구성예를 나타내는 회로도로서，상세하게는 영상 신호가 ３비트의 디지털 신호로, 또한 컬러로 상전개 없는 경우의 것이다．

도９는 상기 데이터 신호선 구동회로에서의 파형처리회로의 일 구성예를 나타내는 회로도로서，상세하게는 영상 신호가 ３비트의 디지털 신호로, 또한 컬러로 ｎ상 전개되어 있는 경우의 것이다．

도10은 본 발명의 다른 실시예를 나타내는 것으로, 데이터 신호선 구동회로의 요부 레이아웃을 나타내는 블록도이다．

도11은 본 발명의 다른 실시예를 나타내는 것으로, 데이터 신호선 구동회로의 요부 레이아웃을 나타내는 블록도이다．

도12는 본 발명의 다른 실시예를 나타내는 것으로, 데이터 신호선 구동회로의 요부 레이아웃을 나타내는 블록도이다．

도13은 본 발명의 다른 실시예를 나타내는 것으로, 데이터 신호선 구동회로의 요부 레이아웃을 나타내는 블록도이다．

도14는 본 발명의 다른 실시예를 나타내는 것으로, 데이터 신호선 구동회로의 요부 레이아웃을 나타내는 블록도이다．

도15ａ∼도15ｋ는 상기 화상표시장치를 구성하는 박막 트랜지스터의 제조 공정을 나타내는 것으로, 각 공정에 있어서 기판 단면을 나타내는 공정 단면도이다．

도16은 상기 박막 트랜지스터의 구조를 나타내는 단면도이다．

도17은 종래의 데이터 신호선 구동회로의 요부 레이아웃을 나타내는 블록도이다．

도18은 종래의 데이터 신호선 구동회로의 요부의 다른 레이아웃을 나타내는 블록도이다．

도19는 화소 어레이를 상전개하여 구동하는 경우의 상전개 수와 필요한 회로 블록수와 회로 블록의 배치에 할당되는 스페이스와의 관계를 설명하는 도면이다．

도20은 상기 데이터 신호선 구동회로를 포함하는 화상표시장치의 요부 구성을 나타내는 블록도이다．

본 발명에 관련된 각 실시예를 도1∼도16을 참조하여 설명하면 다음과 같다.

먼저，본 발명의 각 실시예에서 공통의 화상표시장치(표시장치)에 대하여 설명한다．화상표시장치(１)는 도２에 나타낸 바와 같이 매트릭스상으로 배치된 복수의 화소(８…)를 갖는 화소 어레이(２)와 화소 어레이(２)의 복수의 데이터 신호선(ＳＬ…)을 구동하는 데이터 신호선 구동회로(３)와 ，화소 어레이(2)의 복수의 주사 신호선(ＧＬ…)을 구동하는 주사 신호선 구동회로(４)와 ，양 구동회로(３·４)에 전력을 공급하는 전원 회로(5)와 ，양 구동회로(３·４)에 제어 신호를 공급하는 제어 회로(６)을 갖고 있다．이 중，데이터 신호선 구동회로(３)과 주사 신호선 구동회로(４)는 ，화소 어레이(2)와 동일한 절연 기판(７) 위에 형성되어있다．

화소 어레이(2)에는，복수의 데이터 신호선(ＳＬ…)과，각 데이터 신호선(ＳＬ)에，각각 교차하는 복수의 주사 신호선(ＧＬ…)이 제공되어 있다．그리고，이들 각 데이터 신호선(ＳＬ)과 각 주사 신호선(ＧＬ)의 조합에 대응하여，상기 화소(８)가 배치되어 있다．본 화상표시장치(１)에서는，각 화소(８)는，인접한 ２개의 데이터 신호선(ＳＬ·ＳＬ)과，인접한 ２개의 주사 신호선(ＧＬ·ＧＬ)으로 둘러싸인 부분에 배치되어 있다．

일례로서，화상표시장치(１)가 액정표시장치인 경우의 화소(８)에 대하여 설명한다．액정표시장치인 경우，상기 화소(８)는，예를 들면，도３에 나타낸 바와 같이，스위칭 소자로서，게이트가 주사 신호선(ＧＬ)에，드레인이 데이터 신호선(ＳＬ)에 접속된 전계효과 트랜지스터(ＳＷ)와，당해 전계효과 트랜지스터(ＳＷ)의 소스에，일방 전극이 접속된 화소 용량(Ｃｐ)를 갖고 있다．또，화소 용량(Ｃｐ) 타단은，전체 화소(８…)에 공통의 공통 전극선에 접속되어 있다．상기 화소용량(Ｃｐ)은，액정 용량 (ＣＬ)과 ，필요에 따라 부가되는 보조 용량(Ｃｓ)으로 구성되어 있다．

상기 화소(８)에 있어서，주사 신호선(ＧＬ)이 선택되면，전계효과 트랜지스터(ＳＷ)가 도통하고，데이터 신호선(ＳＬ)에 인가된 전압이 화소 용량(Ｃｐ)에 인가된다．한편，당해 주사 신호선(ＧＬ)의 선택 기간이 종료되고，전계효과 트랜지스터(ＳＷ)가 차단되고 있는 동안은，화소 용량(Ｃｐ)은 차단시의 전압을 계속 유지한다．여기에서，액정의 투과율 또는 반사율은，액정 용량(ＣＬ)에 인가되는 전압에 의하여 변화한다．따라서 주사 신호선(ＧＬ)을 선택하고，당해 화소(８)에의 영상 데이터(Ｄ)에 따른 전압을 데이터 신호선(ＳＬ)에 인가하면，당해 화소(８)의 표시 상태를，영상 데이터(Ｄ)에 맞추어 변화시킬 수 있다

또한, 상기에서는，액정의 경우를 예를 들어 설명했지만，화소(８)는，주사 신호선(ＧＬ)에 선택을 나타내는 신호가 인가되고 있는 동안에，데이터 신호선(ＳＬ)에 인가되는 신호의 값에 따라，화소(８)의 밝기를 조정할 수 있으면，자발광인지의 여부를 불문하고，다른 구성의 화소을 사용할 수 있다．

제어 회로(６)는，화소 어레이(2)에 표시해야 할 화상을 나타내는 영상 신호(ＤＡＴ)를 출력한다．여기에서，영상 신호(ＤＡＴ)는，화상의 각 화소(８)의 표시 상태를 나타내는 영상 데이터(Ｄ…)가 시분할로 전송되어 이루어진다．상기 제어회로(６)는，영상 신호(ＤＡＴ)와 동시에，영상 신호(ＤＡＴ)를 화소 어레이(2)에 올바르게 표시하기 위한 타이밍 신호로서，클록신호 ＳＣＫ 및 스타트 펄스 신호 ＣＣＰ를，데이터 신호선 구동회로(３)에 출력하고，클록신호 ＧＣＫ 및 스타트 펄스 신호 ＧＳＰ를，주사 신호선 구동회로(４)에 출력한다．

주사 신호선 구동회로(４)는，각 주사 신호선(ＧＬ)에，예를 들면，전압 신호등，선택 기간인지 아닌 지를 나타내는 신호를 출력하고 있다．또，주사 신호선 구동회로(４)는，선택 기간을 나타내는 신호를 출력하는 주사 신호선(ＧＬ)을，예를 들면，제어 회로(６)로부터 제공되는 클록신호 ＧＣＫ나 스타트 펄스 신호 ＧＳＰ등의 타이밍 신호에 따라 변경한다．이에 의해，각 주사 신호선(ＧＬ)은，미리 정해진 타이밍으로 순차적으로 선택된다．

또，데이터 신호선 구동회로(３)는，영상 신호(ＤＡＴ)로서，시분할로 입력되는 각 화소(８)에의 영상 데이터(Ｄ…)를，소정의 타이밍으로 샘플링함으로써, 각각 추출한다．또한，데이터 신호선 구동회로(３)는，주사 신호선 구동회로(４)가 선택중의 주사 신호선(ＧＬ)에 대응하는 각 화소(８)에，각 데이터 신호선(ＳＬ)을 통하여，각각으로의 영상 데이터에 따른 출력 신호를 출력한다．

또，데이터 신호선 구동회로(３)로서는, 영상 신호(ＤＡＴ)를 상전개한 구성으로 하는 것도 가능하다．이 경우，제어 회로(６)는，외부로부터 입력된 영상 신호(ＤＡＴ)를 소정의 분할수로 분할하고，분할 영상 신호로서 데이터 신호선 구동회로에 입력한다．데이터 신호선 구동회로(３)는，영상 신호(ＤＡＴ)의 분할수에 따라，２분할이면，２개의 영상 신호선에 전송된 분할 영상 신호를 동시에 샘플링 한다．또，컬러 표시 장치의 경우，각 색계열마다２개의 영상 신호선이 할당되기 때문에，각 색계열의 ２개의 영상 신호선에 전송되는 분할 영상 신호를 동시에 샘플링 한다．

한편，각 화소(８)는，스스로에 대응하는 주사 신호선(ＧＬ)이 선택되고 있는 동안에，스스로에 대응하는 데이터 신호선(ＳＬ)에 제공된 출력 신호에 따라, 휘도나 투과율 등을 조정하여 스스로의 밝기를 결정한다．상술한 바와 같이，주사 신호선 구동회로(４)는，각 주사 신호선(ＧＬ)을 순차적으로 선택하고 있기 때문에, 화소 어레이(2)의 전 화소(８…)를，각각으로의 영상 데이터가 나타내는 밝기로 설정할 수 있어，화소 어레이(2)에 표시된 화상을 갱신할 수 있다．

이하，데이터 신호선 구동회로(３)에 채용되어 있는 레이아웃에 관하여 상세히 설명한다．

먼저，도１에，데이터 신호선 구동회로(３)가 １ 계열의 시프트 레지스터를 구비한 구성인 경우의 레이아웃을 나타낸다．

데이터 신호선 구동회로(３)는，시프트 레지스터 ＳＲ과，당해 시프트 레지스터 ＳＲ의 각 출력단으로부터 순차적으로 출력되는 신호가 각각 입력되고，당해 출력을 취급하는 처리 회로인　복수의 파형처리회로 ＷＲ（１）·ＷＲ（２）·…·ＷＲ（ｎ）으로 이루어진다．시프트 레지스터 ＳＲ은，각각이 입력 펄스를 별도 입력되는 클록신호에 따라 출력하는 단위 회로인　복수의 플립플롭 Ｆ／Ｆ（１）·Ｆ／Ｆ（２）·…·Ｆ／Ｆ（ｎ）이 종속 접속되어 이루어지고，각 플립플롭 Ｆ／Ｆ가 시프트 레지스터 ＳＲ의 １개의 출력단을 구성한다．

각 플립플롭 Ｆ／Ｆ에는，클록신호 ＳＣＫ가 공통적으로 입력됨과 동시에, 초단의 플립플롭 Ｆ／Ｆ（１）의 입력 단자 ＩＮ에 스타트 펄스 신호 ＳＳＰ가 입력되고，플립플롭 회로 Ｆ／Ｆ（１）의 출력 단자 ＯＵＴ로부터의 출력이，차단의 플립플롭 회로 Ｆ／Ｆ（２）의 입력 단자 ＩＮ과 ，파형처리회로 ＷＲ（１）의 입력 단자 ＩＮ에 입력되어 있다．그리고，２단째의 플립플롭 회로 Ｆ／Ｆ（２）의 출력 단자 ＯＵＴ로부터의 출력이，３단째의 플립플롭 회로 Ｆ／Ｆ（３）의 입력 단자 ＩＮ과，파형처리회로 ＷＲ（２）의 입력 단자 ＩＮ에 입력되어 있고，이 후,마찬가지이다．

이와 같은 구성에 있어，시프트 레지스터 ＳＲ에 스타트 펄스 신호(입력 신호）ＳＳＰ가 입력되면，그 입력측 １단째의 플립플롭 Ｆ／Ｆ（１）를 초단으로 하여，각 단이 스타트 펄스 신호 ＳＳＰ를 클록신호 ＳＣＫ의 타이밍에 순차적으로 출력한다．그리고，１개의 플립플롭 Ｆ／Ｆ와 １개의 파형처리회로 ＷＲ에서，１개 또는 각 색계열 １개씩으로 １ 세트의 데이터 신호선(ＳＬ)을 구동하는 회로 블록이 구성된다．

여기에서 주목해야 할 점은，해당 시프트 레지스터 ＳＲ의 복수의 플립플롭 Ｆ／Ｆ（１）∼Ｆ／Ｆ（ｎ）으로부터 출력되는 각 신호가 입력되는 복수의 파형처리회로 ＷＲ（１）∼ＷＲ（ｎ）의 배치 위치에 있다．도시된 바와 같이，도１의 구성에서는，시프트 레지스터 ＳＲ을 구성하는 종속 접속된 복수의 플립플롭 Ｆ／Ｆ（１）∼Ｆ／Ｆ（ｎ）의 각 사이에，파형처리회로 ＷＲ（１）∼ＷＲ（ｎ）이 １개씩 배치되어 있다．

즉，초단의 플립플롭 Ｆ／Ｆ（１）과 ２단째의 플립플롭 Ｆ／Ｆ（２）사이에, 초단의 플립플롭 Ｆ／Ｆ（１）의 출력이 입력되는 파형처리회로 ＷＲ（１）이 배치되어 있다．그리고，２단째의 플립플롭 Ｆ／Ｆ（２）와 ３단째의 플립플롭（도시하지 않음）사이에，２단째의 플립플롭 Ｆ／Ｆ（２）의 출력이 입력되는 파형처리회로 ＷＲ（２）가 배치되어 있다．이 후도 마찬가지이다．

이와 같은 레이아웃으로 함으로써，시프트 레지스터 ＳＲ과 파형처리회로 ＷＲ（１）∼ＷＲ（ｎ）의 블록이 동렬로 나란히 있기 때문에，도１7에 도시한 종래의 구성，즉，시프트 레지스터 ｓｒ의 출력측（수직 방향）에，시프트 레지스터 ｓｒ과는 다른 열에，각 파형처리회로 ＷＲ을 배치한 구성보다도，시프트 레지스터 ＳＲ의 출력 방향이기도 한 수직 방향의 레이아웃 면적을 삭감할 수 있다．그리고,이에 의해，화상표시장치의 화소 어레이(2)의 주위에 나타나는 테두리부를 보다 좁게 할 수 있다．

상기 파형처리회로 ＷＲ로서는, 영상 신호(ＤＡＴ)가，아날로그 신호인 경우는，예를 들면，도４ａ, 도4ｂ，또는 도５ａ, 도5ｂ에 나타낸 바와 같이，파형 정형 회로(１２)，버퍼 회로(１３)，샘플링 회로(１４)로 된 구성을 채용할 수 있다. 이 중，도４ａ,ｂ는 동시에 흑백 표시용으로，도４ａ가 상전개 없는 경우이고，도４ｂ가 ｎ상 전개된 경우의 것이다．

또，도５ａ,ｂ는 동시에 아날로그의 영상 신호(ＤＡＴ)가 ＲＧＢ ３색의 색 데이터로 이루어지는 컬러 표시용으로，도５ａ가 상전개 없는 경우이고，도５ｂ가 ｎ상 전개된 경우의 것이다. 또한, 상 전개한 경우와 상 전개하지 않는 경우에서 다른 것은，버퍼 회로(１３)의 출력에 동작한 샘플링 회로(１４)의 샘플링 소자(１４ａ)의 개수가，상 전개 없는 경우의 흑백에서는 １개，상 전개 없는 경우의 컬러에서는 ３개(ＲＧＢ），ｎ상 전개의 흑백에서는（ｎ본의 영상 신호선에 맞추어）ｎ개，ｎ상 전개의 컬러에서는 ３×ｎ 개（ＲＧＢ×ｎ）로 되는 이외는 동일하기 때문에，도４ｂ，도５ｂ에 있어서는，샘플링 회로(１４)의 구성만을 나타내고 있다．

파형 정형 회로(１２)에서는，시프트 레지스터 ＳＲ이 대응하는 플립플롭 Ｆ／Ｆ로부터의 출력 신호（선택 신호）의 펄스 폭을 조정하고，버퍼 회로(１３)에서는，펄스 폭이 변조되는 출력을 버퍼링 한다．그리고，샘플링 회로(１４)에서는, 버퍼 회로(１３)로부터의 출력이 하이 레벨을 나타내는 동안，아날로그의 영상 신호(ＤＡＴ)를 샘플링하여，데이터 신호선(ＳＬ)으로 출력한다．

여기에서，상 전개 없음의 흑백 표시라면，１개의 영상 신호선으로부터 영상 신호(ＤＡＴ)를 샘플링 하여 １개의 데이터 신호선(ＳＬ)으로 출력한다．또，ｎ상 전개의 흑백 표시라면，ｎ본의 영상 신호선으로부터 영상 신호 ＤＡＴ １∼ＤＡＴｎ을 동시에 샘플링하여，ｎ본의 데이터 신호선(ＳＬ)으로 동시에 출력한다．또, 상 전개 없음의 컬러 표시라면，ＲＧＢ 각 색마다１개씩 제공되는３개의 영상 신호선으로부터 영상 신호(ＤＡＴ)（Ｒ）·ＤＡＴ（Ｇ）·ＤＡＴ（Ｂ）를 동시에 샘플링 하여，각 색 １개씩의 데이터 신호선(ＳＬ)으로 출력한다．또，ｎ상 전개의 컬러 표시라면，ＲＧＢ 각색마다 ｎ본씩 제공되는 ３×ｎ본의 영상 신호선으로부터 영상 신호(ＤＡＴ)（Ｒ）１∼ＤＡＴ（Ｒ）ｎ을 동시에 샘플링하여，각 색 ｎ본씩의 데이터 신호선(ＳＬ)으로 동시에 출력하다.

또한, 도４ａ,ｂ，또는 도５ａ,ｂ에 나타내는 파형처리회로 ＷＲ은，아날로그 대응의 데이터 신호선 구동회로에 있어서 대표적인 파형처리회로를 나타내고 있는 데 불과하며, 본 발명에 있어서의 처리 회로는 이에 한정되지 않는다．그리고, 여기에서는，파형 정형 회로(１２)，버퍼 회로(１３)，샘플링 회로(１４)로 구성되고 있으나，그 전부가 언제나 필요한 것은 아니며，또，레벨시프터 회로등 기타의 회로가 포함되는 경우도 있다．

또，영상 신호(ＤＡＴ)가 디지털인　경우는，상기 파형처리회로 ＷＲ에서는, 도６ａ，도７，도８ 또는 도９에 나타낸 바와 같이，데이터 래치 회로(１５)，디지털／아날로그 변환 회로（이하，Ｄ／Ａ 변환 회로）(1６) 및 출력 회로(１７)로 이루어지는 구성을 채용할 수 있다．이 중，도６ａ는，상 전개 없음의 ３비트 흑백표시용이고，도７은 ｎ상 전개된 ３비트 흑백 표시용의 것이다．또，도８，도９는, 동시에 ３ 비트의 영상 신호(ＤＡＴ)가 ＲＧＢ ３ 색의 색 데이터로 이루어지는 컬러 표시용으로, 도８이 상 전개 없음，도９가 ｎ상 전개된 경우의 것이다．

데이터 래치 회로(１５)는，샘플링하는 디지털 영상 신호의 비트 수에 따라, 여기에서는 ３개의 데이터 래치 회로 소자(１５ａ)를 갖고 있다．그리고，데이터 래치 회로(１５)와 ，Ｄ／Ａ 변환 회로(１６)과 ，출력 회로(１７)로 구성된 파형 처리 단위 회로 ＷＲａ를 １ 단위로 하여，영상 신호수에 따라 필요한 개수를 갖고 있다．즉，도６ａ의 상 전개 없음의 흑백 표시에서는，파형 처리 단위 회로 ＷＲａ를 １개 갖고，도７에 나타낸 ｎ상 전개한 흑백 표시에서，파형 처리 단위 회로 ＷＲａ를 ｎ개 갖고 있다．또，도８에 나타낸 상 전개 없음의 컬러 표시에서는，ＲＧＢ３색의 각 색마다１개씩 파형 처리 단위 회로 ＷＲａ를 갖고，도９에 나타낸 ｎ상 전개한 컬러 표시에서는，ＲＧＢ ３색의 각 색마다 ｎ개씩 파형 처리 단위 회로 ＷＲａ를 갖고 있다．

도６ｂ에，데이터 래치 회로 소자(１５ａ)의 대표적인 구성예를 나타낸다．여기에서，데이터 래치 회로 소자 (１５ａ)는，２개의 NOR 회로，２개의 AND 회로, 및１개의 인버터로 이루어진다．이에 있어서는，입력 신호 ＣＰ가 하이 기간에，출력 신호 Ｑ와 출력 신호 Ｑ바(Ｑ 반전）가 입력 신호 D의 하이／로우에 따라 변화하고，입력 신호 ＣＰ가 로우의 기간은，입력 신호 ＣＰ가 하이 기간에 입력 신호 Ｄ에 따라 변화하는 출력 신호 Ｑ 및 출력 신호 Ｑ바의 레벨을 계속 유지한다．

따라서, 데이터 래치 회로(１５)는，입력 신호 ＣＰ로서 시프트 레지스터 ＳＲ이 대응하는 플립플롭 Ｆ／Ｆ로부터의 출력 신호인 출력 펄스를 이용하고，외부에서 입력되는 디지털의 영상 신호(ＤＡＴ)를 입력 신호 Ｄ로 함으로써，시프트 레지스터 ＳＲ이 대응하는 플립플롭 Ｆ／Ｆ로부터의 출력 신호인　출력 펄스를 트리거 신호로서 디지털 영상 신호(ＤＡＴ)를 각 데이터 래치 회로 소자 (１５ａ)에 샘플링 한다．

Ｄ／Ａ 변환 회로(１６)에서는，샘플링 결과에 따라 １개의 아날로그 전압을 선택하고，출력 회로（출력 버퍼）(1７)를 통하여，선택된 아날로그 전압을 데이터 신호선(ＳＬ)으로 출력한다．

　여기에서，상 전개 없음의 ３ 비트 흑백 표시라면，１개의 파형 처리 단위 회로 ＷＲａ에서 ３ 비트의 영상 신호(ＤＡＴ)를 샘플링 하여１개의 데이터 신호선(ＳＬ)으로 출력한다．또，ｎ상 전개의 ３ 비트 흑백 표시라면，ｎ개의 파형 처리 단위 회로 ＷＲａ에서 ，각각 ３ 비트의 영상 신호(ＤＡＴ)１∼ＤＡＴｎ를 동시에 샘플링 하여，ｎ본의 데이터 신호선(ＳＬ)으로 동시에 출력한다．또，상 전개 없음의 ３ 비트 컬러 표시라면，ＲＧＢ 각 색마다 제공되는 ３개의 파형 처리 단위 회로 ＷＲａ에서 ＲＧＢ 각 색의 영상 신호(ＤＡＴ)（Ｒ）·ＤＡＴ（Ｇ）·ＤＡＴ (Ｂ）를 동시에 샘플링하여，각 색 １개씩의 데이터 신호선(ＳＬ)으로 출력한다. 또，ｎ상 전개의 ３ 비트 컬러 표시라면，ＲＧＢ 각 색마다 ｎ개씩 제공되는 ３×ｎ개의 파형 처리 단위 회로 ＷＲａ에서，각각 ３ 비트의 영상 신호(ＤＡＴ)（Ｒ）１∼ＤＡＴ（Ｒ）ｎ·ＤＡＴ（Ｇ）１∼ＤＡＴ（Ｇ）ｎ·ＤＡＴ（Ｂ）１∼ＤＡＴ（Ｂ）를 동시에 샘플링하여，각 색 ｎ본씩의 데이터 신호선(ＳＬ)으로 동시에 출력한다.

또한, 도６∼도９에 나타낸 파형처리회로 ＷＲ도，디지털 대응의 데이터 신호선 구동회로에 있어서 대표적인 파형처리회로를 나타내는 데 불과하고，본 발명에 있어서의 처리 회로는 이에 한정되지 않는다．그리고，데이터 래치 회로(１５),Ｄ／Ａ 변환 회로(１６)，출력 회로(１７)로 구성되고 있지만，그 전부가 언제나 필요한 것은 아니고，또，레벨시프터 회로나 디코더 회로 등 그 밖의 회로가 포함되는 경우도 있다．

다음에，도１０에，데이터 신호선 구동회로(３)가 ２ 계열의 시프트 레지스터를 구비하는 구성인　경우의 레이아웃을 나타낸다．

도１０에 나타낸 바와 같이，데이터 신호선 구동회로(３)는，제１ 계열의 시프트 레지스터 ＳＲ１과 ，제２ 계열의 시프트 레지스터 ＳＲ２와 ，제１ 계통의 시프트 레지스터 ＳＲ１의 각 출력단으로부터 순차적으로 출력되는 신호가 각각 입력되고，당해 출력을 취급하는 처리 회로인　복수의 파형처리회로 ＷＲ１∼ＷＲ１（ｍｎ），제２ 계통의 시프트 레지스터 ＳＲ２의 각 출력단으로부터 순차적으로 출력되는 신호가 각각 입력되고，당해 출력을 취급하는 처리 회로인 복수의 파형처리회로 ＷＲ２∼ＷＲ２（ｍｎ）로 이루어진다．

제１ 계열의 시프트 레지스터 ＳＲ１은，제어 신호로서 클록신호 ＳＣＫ１과 스타트 펄스 신호 ＳＳＰ１이 입력되는 플립플롭 Ｆ／Ｆ１（１）·Ｆ／Ｆ１（２）·…·Ｆ／Ｆ１（ｍ）으로 된다．제２ 계열의 시프트 레지스터 ＳＲ２는 ，제어 신호로서 클록신호 ＳＣＫ２와 스타트 펄스 신호 ＳＳＰ２가 입력되는 플립플롭 Ｆ／Ｆ２（１）·Ｆ／Ｆ２（２）·…·Ｆ／Ｆ２（ｍ）으로 된다．이들 제１ 계통의 시프트 레지스터 ＳＲ１과 제２ 계열의 시프트 레지스터 ＳＲ２는，수직 방향으로 나란하도록 배치되어 있다．이 점은，도１８에 도시한 종래의 ２ 계열의 시프트 레지스터 ｓｒ１·ｓｒ２를 구비한 구성의 레이아웃도 동일한다．

여기에서 주목해야 할 것은，도１과 같이，제１ 계열의 시프트 레지스터 ＳＲ１을 구성하는 복수의 플립플롭 Ｆ／Ｆ１（１）∼Ｆ／Ｆ１（ｍ）의 각 사이에, 파형처리회로 ＷＲ１（１）∼ＷＲ１중（ｍ）이 대응하는 것이 １개씩 배치되고，또한, 제２ 계열의 시프트 레지스터 ＳＲ２를 구성하는 복수의 플립플롭 Ｆ／Ｆ２（１）∼Ｆ／Ｆ２（ｍ）의 각 사이에，파형처리회로 ＷＲ２（１）∼ＷＲ２중（ｍ）이 대응하는 것이１개식 배치되어 있는 점이다．

즉，제１ 계열의 시프트 레지스터 ＳＲ１을 구성하는 초단의 플립플롭 Ｆ／Ｆ１（１）과 ２단째의 플립플롭 Ｆ／Ｆ１（２）사이에，초단의 플립플롭 Ｆ／Ｆ１（１）의 출력이 입력되는 파형처리회로 ＷＲ１（１）이 배치되고，또，２단째의 플립플롭 Ｆ／Ｆ１（２）과 ３단째의 플립플롭 Ｆ／Ｆ１（３）(도시하지 않음) 사이에 ，２단째의 플립플롭 Ｆ／Ｆ１（２）의 출력이 입력되는 파형처리회로 ＷＲ１（２）가 배치되어 있다．이 후도 마찬가지이다．또，제２ 계열의 시프트 레지스터 ＳＲ２에 있어서도 마찬가지이다．

이와 같은 레이아웃으로 함으로써，도１８에 도시한 종래의 구성보다도，수직 방향에 있어서 레이아웃 면적을 삭감하는 것이 가능한다．그리고，이에 의해, 화상표시장치의 화소 어레이(2)의 주위에 나타나는 테두리부를 보다 좁게 할 수 있다．

이어서，도１１，도１２를 사용하여，데이터 신호선 구동회로(３)가 ２ 계열의 시프트 레지스터를 구비하는 구성의 또 다른 레이아웃을 개시한다．

도１１에 나타낸 데이터 신호선 구동회로(３)에서는，제１ 계열의 시프트 레지스터 ＳＲ１을 구성하는 복수의 플립플롭 Ｆ／Ｆ１（１）∼Ｆ／Ｆ１（ｍ）의 각 사이에，제２ 계열의 시프트 레지스터 ＳＲ２를 구성하는 복수의 플립플롭 Ｆ／Ｆ２（１）∼Ｆ／Ｆ２（ｍ）가 １개씩，인접한 플립플롭 Ｆ／Ｆ에 속하는 계열이 교호로 되도록 배치되어 있다．

즉，제１ 계열의 시프트 레지스터 ＳＲ１을 구성하는 초단의 플립플롭 Ｆ／Ｆ１（１）과 ２단째의 플립플롭 Ｆ／Ｆ１（２）사이에，제２ 계열의 시프트 레지스터 ＳＲ２를 구성하는 초단의 플립플롭 Ｆ／Ｆ２（１）이 배치되고，제１ 계열의 ２단째의 플립플롭 Ｆ／Ｆ１（２）과 ３단째의 플립플롭 Ｆ／Ｆ１（３）（도시하지 않음）사이에，제２ 계열의 ２단째의 플립플롭 Ｆ／Ｆ２（２）가 배치되어 있다. 이 후，동일하게，제１ 계열의 시프트 레지스터를 구성하는 플립플롭 Ｆ／Ｆ１에 있어서 스타트 펄스 신호 ＳＳＰ의 시프트 측에，제２ 계열의 시프트 레지스터를 구성하는 플립플롭 Ｆ／Ｆ２가 교대로 배치되어 있다．

또한，각 파형처리회로 ＷＲ１·ＷＲ２는 ，이들 ２ 계열의 시프트 레지스터의 수직 방향으로，또한, 플립플롭 Ｆ／Ｆ１·Ｆ／Ｆ２에 있어서 스타트 펄스 신호 ＳＳＰ의 시프트 측에 어긋난 위치에，파형처리회로 ＷＲ１（１）·ＷＲ２（１）·ＷＲ１（２）·ＷＲ２（２）…·ＷＲ２（ｍ）의 순으로 배치되어 있다．

이와 같은 레이아웃으로 함으로써，제１ 계열의 시프트 레지스터 ＳＲ１과 제２ 계열의 시프트 레지스터 ＳＲ２가 일직선상에 나란히 있기 때문에，시프트 레지스터 블록에 있어，계열간에 출력 신호를 공급하는 배선 길이가 정돈된다. 그 결과，출력 신호의 지연을 동일하게 할 수 있고，지연의 불균일한 상태에 의한 표시 품위 저하를，각 계열간에서 스타트 펄스 신호 ＳＳＰ를 가공하는 등의，회로 규모를 크게 하지 않도록 방지하는 것이 가능한다．

또，도１０에 나타낸 구성에서는，플립플롭 Ｆ／Ｆ１과 파형처리회로 ＷＲ１，플립플롭 Ｆ／Ｆ２와 파형처리회로 ＷＲ２라 하는，완전히 기능이 다른 회로들을 동렬로 나란히 하기 때문에，플립플롭 Ｆ／Ｆ１과 파형처리회로 ＷＲ１ 사이，및 플립플롭 Ｆ／Ｆ２와 파형처리회로 ＷＲ２ 사이에서，수직 방향의 레이아웃 치수가 다른 경우，플립플롭 Ｆ／Ｆ１과 파형처리회로 ＷＲ１의 열과，플립플롭 Ｆ／Ｆ２와 파형처리회로 ＷＲ２의 열 사이에，불필요한 스페이스가 생길 가능성이 있다．

이에 대해，도１１의 구성에서는，계열은 다르나，동일한 기능의 회로 끼리를 동렬로 나란히 한 구성이기 때문에，시프트 레지스터 ＳＲ１·ＳＲ２로 된 열과, 복수의 파형처리회로 ＷＲ１과 복수의 파형처리회로 ＷＲ２로 구성되는 열 사이에，열을 구성하는 각 회로 간에 있어서 수직 방향의 레이아웃 치수의 차이에 의한 불필요한 스페이스가 생기지 않는다．

그 결과，보다 수직 방향에 있어서의 레이아웃 면적을 삭감하고，화상표시장치의 화소 어레이(2)의 주위에 나타나는 테두리부를 좁게 할 수 있다.

또，도１２에 나타낸 데이터 신호선 구동회로(３)에서는，제１ 계열의 시프트 레지스터 ＳＲ１을 구성하는 복수의 플립플롭 Ｆ／Ｆ１（１）∼Ｆ／Ｆ１（ｍ）의 각 사이에，제２ 계열의 시프트 레지스터를 구성하는 복수의 플립플롭 Ｆ／Ｆ２（１）∼Ｆ／Ｆ２（ｍ）를 １개씩，인접하는 플립플롭 Ｆ／Ｆ에 속하는 계열이 교대로 되도록 배치함과 동시에，각 플립플롭 Ｆ／Ｆ１·Ｆ／Ｆ２로부터의 출력이 입력되는 각 파형처리회로 ＷＲ１·ＷＲ２를，대응하는 플립플롭 Ｆ／Ｆ１·Ｆ／Ｆ２의 시프트 측에 배치한 것이다．

즉，제１ 계열의 시프트 레지스터 ＳＲ１을 구성하는 초단의 플립플롭 Ｆ／Ｆ１（１）과 ２단째의 플립플롭 Ｆ／Ｆ１（２）사이에，먼저，초단의 플립플롭 Ｆ／Ｆ１의 신호가 입력되는 파형처리회로 ＷＲ１（１）이 배치되고，그 옆（시프트 측）에，제２ 계열의 시프트 레지스터 ＳＲ２를 구성하는 처리의 플립플롭 Ｆ／Ｆ２（１）가 배치되며，또한, 그 옆(시프트 측)에，제２ 계열에 속하는 초단의 플립플롭 Ｆ／Ｆ２（１）의 신호가 입력되는 파형처리회로 ＷＲ２（１）가 배치되어 있다．이 후도 마찬가지이다．

이와 같은 레이아웃으로 함으로써，제１ 계열의 시프트 레지스터 ＳＲ１과 제２ 계열의 시프트 레지스터 ＳＲ２뿐만 아니라，이러한 시프트 레지스터 ＳＲ１·ＳＲ２로부터의 출력 신호가 입력되는 각 파형처리회로 ＷＲ１·ＷＲ２도 일직선상으로 나란하게 된다．

그 결과，시프트 레지스터 블록에 있어서，계열간에서의 출력 신호의 지연을 동일하게 할 수 있고，지연의 불균일한 상태에 의한 표시 품위 저하를，회로 규모를 크게 하는 일 없이 방지함과 동시에，도１０，도１１의 구성과 비교하여，수직방향에 있어서 레이아웃 면적을 더 삭감하여，화상표시장치의 화소 어레이(2)의 주위에 형성된 테두리부를 좁게 할 수 있다.

그런데, 제１ 계열의 시프트 레지스터 ＳＲ１과 제２ 계열의 시프트 레지스터 ＳＲ２를 일직선상(동렬)으로 배치함에 있어，각 계열의 시프트 레지스터의 배선을 종래 대로 하면，전술한 도１１，도１２에 나타낸 바와 같은 배선으로 된다. 즉，제１ 계열의 시프트 레지스터 ＳＲ１에 관련된 신호선 경로 및 제２ 계열의 시프트 레지스터 ＳＲ２에 관련된 신호선 경로는, 공히, 플립플롭 Ｆ／Ｆ１·Ｆ／Ｆ２가 배열되어 이루어어지는 플립플롭 열의 일방측（여기에서는 시프트 레지스터 블록으로서의 출력측과는 반대의 측）에 제공되게 된다．

그러나, 이와 같은 플립플롭 열의 일방측에 복수 계열의 배선을 제공하면, 레이아웃 위，신호선 끼리의 교차부가 필연적으로 증가한다．도１１，도１２에，신호선의 교차부를 Ｐ로 나타낸다．

교차부 Ｐ에는 기생 용량이 발생하기 때문에，시프트 레지스터 블록의 동작에 영향을 줄 우려가 있다．또，교차부 Ｐ의 증가는，복수의 메탈층을 접속하는 접근 영역의 증가를 의미하고 있고，레이아웃 면적의 증대를 초래하게 된다．따라서 수평 방향 및 수직 방향의 스페이스를 유효하게 이용하여，새로운 좁은 테두리부화를 도모하려면，교차부 Ｐ를 적게 하는 것이 바람직하다．

도１３，도１４에，상기 교차부 Ｐ를 줄일 수 있는 구성을 나타낸다．도１３이 도１１에 대응하고，도１４가 도１２에 대응하고 있다．도１３，도１４에 나타내는 데이터 신호선 구동회로(３)에서는，플립플롭 Ｆ／Ｆ１·Ｆ／Ｆ２가 배열되어이루어지는 플립플롭 열의 양측에，계열간에 신호선 경로를 나누고 있다．여기에서는，제１ 계열의 시프트 레지스터 ＳＲ１에 관련된 신호선 경로（８０）를 시프트 레지스터 블록으로서의 출력측과는 반대측에 제공하고，제２ 계열의 시프트 레지스터 ＳＲ２에 관련된 신호선 경로（８１）를 시프트 레지스터 블록으로서의 출력측에 제공하고 있다．이와 같은 구성으로 함으로써，신호선간의 교차부 Ｐ를 적게 할 수 있어，전체적으로 교차부 Ｐ의 수를 줄일 수 있다．

예를 들면，도１１과 도１３을 비교하면，도１１의 구성에서는，파선으로 구획하는 구획내에，합계 ５개의 교차부 Ｐ가 있다．상세히 말하면，플립플롭 Ｆ／Ｆ１（１）의 출력 단자 ＯＵＴ와 플립플롭 Ｆ／Ｆ１（２）의 입력 단자 ＩＮ을 접속하는 배선에，스타트 펄스 신호 ＳＳＰ２의 배선，클록신호 ＳＣＫ２의 배선 및 플립플롭 Ｆ／Ｆ２（１）의 출력 단자 ＯＵＴ와 플립플롭 Ｆ／Ｆ２（２）의 입력 단자 ＩＮ을 접속하는 배선이 교차하여 교차부 Ｐ가 ３개 형성되고，또，플립플롭 Ｆ／Ｆ１（２）에 입력하는 클록신호 ＳＣＫ１의 배선에，클록신호 ＳＣＫ２ 및 플립플롭 Ｆ／Ｆ２（１）의 출력 단자 ＯＵＴ와 플립플롭 Ｆ／Ｆ２（２）의 입력 단자 ＩＮ을 접속하는 배선이 교차하여，교차부 Ｐ가 ２개 형성되어 있다．

이에 대해，도１３에서는，파선으로 구획한 구획내에 있어서 교차부 Ｐ는, 합계 ３개로 억제되어 있다．상세히 말하면，클록신호 ＳＣＫ２의 배선에，플립플롭 Ｆ／Ｆ２（１）의 출력 단자 ＯＵＴ와 파형처리회로 ＷＲ２（１）의 입력 단자 ＩＮ이 접속되는 배선이 교차하여 교차부 Ｐ가 １개 형성되고，또，플립플롭 Ｆ／Ｆ１（２）의 출력 단자 ＯＵＴ와 파형처리회로 ＷＲ１（２）의 입력 단자 ＩＮ이접속되는 배선에，클록신호 ＳＣＫ２의 배선 및 플립플롭 Ｆ／Ｆ２（１）의 출력 단자 ＯＵＴ와 플립플롭 Ｆ／Ｆ２（２）의 입력 단자 ＩＮ을 접속하는 배선이 교차하여，교차부 Ｐ가 ２개 형성되어 있다．

또，도１２와 도１４를 비교하면，도１２의 구성에서는，파선으로 나눈 구획내에，도１１과 동일한 합계５개의 교차부 Ｐ가 있지만 ，도１４에서는，파선으로 나눈 구획내에 있어서의 교차부 Ｐ는，합계 ４개로 억제되어 있다．상세히 말하면, 파형처리회로 ＷＲ２（１） 및 파형처리회로 ＷＲ１（２）의 각 출력 단자 ＯＵＴ가 대응하는 데이터 신호선(ＳＬ)과 접속되는 각 배선에，클록신호 ＳＣＫ２의 배선， 및 플립플롭 Ｆ／Ｆ２（１）의 출력 단자 ＯＵＴ와 플립플롭 Ｆ／Ｆ２（２）의 입력 단자 ＩＮ을 접속하는 배선이 교차하여，교차부 Ｐ가 ４개 형성되어 있다.

이상과 같이，본 실시예에서는，데이터 신호선 구동회로(３)에 있어서 시프트 레지스터 블록에 있어서，전후의 출력단을 구성하는 플립플롭 Ｆ／Ｆ와 플립플롭 Ｆ／Ｆ 사이에，당해 계열의 시프트 레지스터 동작과는 관계가 없는，시프트 레지스터의 출력을 취급하는 파형처리회로 ＷＲ이나，다른 계열에 속하는 플립플롭 Ｆ／Ｆ를 배치한 레이아웃을 채용하고 있다．

따라서, 이와 같은 시프트 레지스터 블록의 구성을 채용하면, 종래의 시프트 레지스터 블록의 구성을 채용한 경우보다도，시프트 레지스터의 출력 방향으로 필요로 한 레이아웃 면적을 삭감하는 것이 가능해진다.

또한, 여기에서는，시프트 레지스터를 복수 계열 갖추는 구성으로 하여，２ 계열 제공한 구성으로 했지만，３ 계열 이상으로도 할 수 있다．또，이와 같은 시프트 레지스터 블록을，필요하면，주사선 구동회로에 적용해도 좋다． 또한，상기한 설명에서는，당해 계열의 시프트 레지스터 동작과는 관계가 없는，시프트 레지스터의 출력을 취급하는 파형처리회로 ＷＲ이나，다른 계열에 속하는 플립플롭 Ｆ／Ｆ를 배치함에 있어，각 플립플롭 Ｆ／Ｆ 사이에 균등하게 배치한 구성으로 하고 있지만 ，반드시 이에 한정되는 것이 아니다．

또，도２의 화상표시장치(１)에서는，영상 신호(ＤＡＴ)를，제어 회로(６)을 통해 입력하는 구성으로 하고 있지만，상 전개 없음의 디지털 데이터가 입력된 경우나 별도 아날로그 데이터 처리 회로(도시하지 않음）를 제공한 경우는，제어 회로(６)을 통하지 않고，외부에서 직접 입력시켜도 좋다．

그런데，도２에서는，화소 어레이(2)와，데이터 신호선 구동회로(３) 및 주사 신호선 구동회로(４)를，화소(８…)가 형성되어 있는 절연 기판(７) 상에 동시에 형성하고 있는 구성으로 했지만 ，별도로 형성한 후，각각이 형성된 기판을 접속하는 등으로 하여，각각을 접속해도 좋다．

단，상기 각 구동회로의 제조 비용 저감이나 실장 비용의 저감이 요구받는 경우는，화소 어레이(2)와，상기 각 구동회로(３·４)를，동일 기판상에，즉，모놀리식으로 형성하는 쪽이 바람직하다． 또한，이 경우는，각각을 형성한 후에，각각을 접속한 필요가 없기 때문에，신뢰성을 향상시킬 수 있다．

이하에서는，모놀리식으로 형성된 화상표시장치(１)의 예로서，다결정 실리콘 박막 트랜지스터로 상기 화소 어레이(2) 및 상기 각 구동회로(３·４)의 능동 소자를 구성한 경우에 있어서，트랜지스터의 구조와 그 제조 방법에 대해 간단하게설명한다．

　즉，도１５ａ에 나타낸 글라스 기판(５１) 위에 ，도１５b에 나타낸 바와 같이 비정질 실리콘 박막(５２)이 퇴적 된다． 또한，도１５ｃ에 나타낸 바와 같이, 당해 비정질 실리콘 박막(５２)에 엑시머 레이저를 조사함으로써，비정질 실리콘 박 막(５２)을 다결정 실리콘 박막(５３)으로 변화시킨다．

또한，도１５ｄ에 나타낸 바와 같이，다결정 실리콘 박막(５３)을 소망하는 형상으로 패터닝하여, 도１５ｅ에 나타낸 바와 같이，상기 다결정 실리콘 박막(５３) 상에 ，이산화 실리콘으로 된 게이트 절연막(５４)를 형성한다．

또，도１５ｆ에 있어서，게이트 절연막(５４) 위에, 알루미늄 등에 의해, 박막 트랜지스터의 게이트 전극(５５)을 형성한 후，도１５ｇ 및 도１５ｈ에 있어서, 박막 트랜지스터의 소스·드레인 영역으로 되는 영역(５6 및 ５７)에，불순물을 주입한다．여기에서，ｎ형 영역(５６)에는 인이 주입되고 ｐ형 영역(５７)에는 붕소가 주입되다. 또한, 일방의 영역에 불순물을 주입하기 전에，나머지 영역은，레지스트(５８)로 덮여 있기 때문에，소망하는 영역만에 불순물을 주입할 수 있다.

또한，도１５ｉ에 나타낸 바와 같이，상기 게이트 절연막(５４) 및 게이트 전극(５５) 상에，이산화 실리콘 또는 질화 실리콘 등으로 이루어지는 층간 절연막(５９)을 퇴적하여, 도１５ｊ에 나타낸 바와 같이，콘택트홀(６０)을 개구한 후，도１５ｋ에 나타낸 바와 같이，알루미늄 등의 금속배선(６１)을 형성한다．

이에 의해，도１６에 나타낸 바와 같이，절연성 기판상의 다결정 실리콘 박막을 활성층으로 하는 순 스태거（톱 게이트）구조의 박막 트랜지스터를 형성할 수있다. 또한, 동 도면은，ｎ－채널의 트랜지스터의 예를 나타내고 있고，상기 ｎ형 영역(５６)중, 게이트 전극(５５) 하부의 다결정 실리콘 박막(５３)을，글라스 기판(５１)의 표면 방향에 협지하도록 배치된 영역(５６ａ·５６ｂ)의 일방은，소스 영역으로 되고，타방은 드레인 영역으로 된다．

이와 같이，다결정 박막 트랜지스터를 이용함으로써，실용적인 구동 능력을 갖는 데이터 신호선 구동회로(３) 및 주사 신호선 구동회로(４)를，화소 배열과 동일 기판상에，또한, 거의 동일한 제조 공정으로 구성할 수 있다. 또한, 상기에서는, 일례로서，당해 구조의 박막 트랜지스터를 예로 들어 설명했지만，예를 들면，역 스태거 구조 등，다른 구조의 다결정 박막 트랜지스터를 이용해도 거의 동일한　효과를 얻을 수 있다．

여기에서，상기 도１５ａ 내지 도１５ｋ 까지의 공정에 있어，프로세스의 최고 온도는，게이트 절연막 형성시의 ６００℃이기 때문에，예를 들면，미국 코닝사의 １７３７ 글라스 등의 고 내열성 글라스를 기판(５１)으로서 사용할 수 있다．

이와 같이，다결정 실리콘 박막 트랜지스터를，６００℃ 이하에서 형성함으로써，절연 기판으로서，염가로 대면적의 글라스 기판을 이용하는 것이 가능한다. 그 결과，염가로 표시 면적이 큰 화상표시장치(１)을 실현할 수 있다.

또한, 화상표시장치(１)가 액정표시장치인 경우는，또한，다른 층간절연막을 통해，투과 전극(투과형 액정표시장치의 경우）이나，반사 전극（반사형 액정표시장치의 경우）이 형성된다．

　이상과 같이，본 발명의 시프트 레지스터 블록은，입력 신호를 클록신호에 따라 출력하는 단위 회로가 복수 종속 접속되어 이루어지고，각 단위 회로에 구성되는 출력단으로부터 선택 신호를 순차적으로 출력하는 시프트 레지스터를，적어도１ 계열 구비하는 시프트 레지스터 블록에 있어서，당해 계열의 시프트 레지스터를 구성하는 단위 회로와는 다른 다른 회로를 사이에 두고，전의 출력단을 구성하는 단위 회로와 다음의 출력단을 구성하는 단위 회로가 배치되어 있는 것을 특징으로 하고 있다．

여기에서，상기 다른 회로로서는, 예를 들면，당해 계열의 시프트 레지스터를 구성하는 단위 회로로부터의 출력이 입력되어 당해 출력을 취급하는 처리 회로, 또는，계열이 다른 시프트 레지스터를 구성하는 단위 회로로 할 수 있다．

상기 구성에서는，종속 접속되어 １ 계열의 시프트 레지스터를 구성하는 복수의 단위 회로에 있어서의 단위 회로간에，당해 시프트 레지스터의 동작과는 관계없는 다른 회로가 배치되게 된다．

따라서, 이와 같은 시프트 레지스터 블록의 구성을 채용함으로써，종래의 구성이라면，단위 회로의 배열 방향인　시프트 레지스터의 출력측에，시프트 레지스터를 따르도록 병설된 기타의 회로군이，단위 회로간에 분산되어 배치되기 때문에, 종래의 시프트 레지스터 블록의 구성을 채용한 경우보다도，시프트 레지스터의 출력 방향으로 필요로 하는 레이아웃 면적을 삭감하는 것이 가능해지는 효과를 나타낸다.

상기 다른 회로로서는, 예를 들면，당해 계열의 시프트 레지스터를 구성하는단위 회로로부터의 출력이 입력되어 당해 출력을 취급하는 처리 회로，또는，계열이 다른 시프트 레지스터를 구성하는 단위 회로로 할 수 있다．

특히，１ 계열의 시프트 레지스터를 구성하는 단위 회로간에，다른 계열의 시프트 레지스터를 구성하는 단위 회로를 배치함으로써，계열이 다른 시프트 레지스터가 동일 직선상에 제공되게 된다．

따라서 계열이 다른 시프트 레지스터를，각 시프트 레지스터의 출력 방향에 나란히 하여 배치한 구성과 같이，출력 신호를 공급하는 거리의 차이에，각 시프트 레지스터의 출력 신호간에，지연의 불균일한 상태가 발생하지 않는 효과를 아울러 나타낸다．

또，상기 다른 회로에서는, 당해 계열의 시프트 레지스터를 구성하는 단위 회로로부터의 출력이 입력되어 당해 출력을 취급하는 처리 회로，계열이 다른 시프트 레지스터를 구성하는 단위 회로，및 당해 계열이 다른 시프트 레지스터를 구성하는 단위 회로의 출력이 입력되어 당해 출력을 취급하는 처리 회로로 하는 것도 가능한다．

이와 같은 구성에서는，복수 계열의 시프트 레지스터가 일직선상으로 배치됨과 동시에, 이들 시프트레지스터를 구성하는 각 단위 회로로부터의 출력 신호를 취급하는 처리 회로도 일직선상으로 배치되기 때문에，해당 시프트 레지스터 블록의 구성을 채용함으로써，계열이 다른 시프트 레지스터 사이에서의 출력 신호의 지연 불균일의 문제도 없고，또한, 시프트 레지스터의 출력 방향에 필요로 하는 레이아웃 면적을 보다 효과적으로 삭감하는 것이 가능한 효과를 아울러 나타낸다．

또한，본 발명의 시프트 레지스터 블록에 있어서는，각 계열의 시프트 레지스터에 관련된 신호선 경로가，복수 계열의 시프트 레지스터를 구성하는 단위 회로열의 양측에 위치하도록，계열간에 나누어 제공되는 구성으로 하는 것이 바람직하다．

복수 계열의 시프트 레지스터가 일직선상으로 배치된 구성에서는，각 계열의 단위 회로 끼리를 연결한 신호선이 교차하기 때문에，당해 교차 부분에 기생 용량이 발생하게 되지만，이와 같이，복수 계열의 시프트 레지스터를 구성하는 단위 회로열의 양측에，계열간에 신호선을 나누는 것으로，기생 용량의 원인으로 되는 신호선의 교차부를 적게 할 수 있어，기생 용량에 의한 상호 영향을 최소로 할 수 있는 효과를 아울러 나타낸다．

또，교차부가 증가한다고 하는 것은，복수의 메탈층을 접속하는 접근 영역도 증가하는 것을 의미하고 있고，이는，레이아웃 면적의 증대를 초래하게 된다．따라서 교차부를 적게 함으로써，수평 방향 및 수직 방향의 스페이스를 유효하게 이용할 수 있어，새로운 좁은 테두리화를 도모할 수 있는 효과를 아울러 나티낸다．

또，본 발명의 신호선 구동회로는，이상과 같이，시프트 레지스터 블록을 갖고，해당 시프트 레지스터 블록으로부터 순차적으로 출력되는 선택 신호를 이용하여 복수의 신호선을 구동하는 신호선 구동회로에 있어서，상기한 본 발명의 시프트 레지스터 블록을 갖고 있는 것을 특징으로 하고 있다．

이미 설명한 바와 같이，본 발명의 시프트 레지스터 블록은，시프트 레지스터의 출력 방향으로 필요하는 레이아웃 면적을 효과적으로 삭감할 수 있고，또，시프트 레지스터가 복수 계열인　경우는，계열이 다른 시프트 레지스터 사이에서의 출력 신호의 지연 불균일의 문제도 해결할 수 있다．

따라서, 이와 같은 시프트 레지스터 블록을 구비한 신호선 구동 장치를，표시 장치의 주사 신호선 구동회로나 데이터 신호선 구동회로로서 채용함으로써，표시부 주위의 테두리부의 사이즈를 효과적으로 작게 할 수 있고，또，아울러 표시 품위를 양호하게 하는 것도 가능한 효과를 나타낸다．

또，본 발명의 데이터 신호선 구동회로는，이상과 같이，복수의 데이터 신호선을 구동하는 데이터 신호선 구동회로로서，시프트 레지스터로부터 순차적으로 출력되는 선택 신호에 기초히여，영상 신호로부터 각 데이터 신호선에 전송해야 할 영상 데이터를 샘플링하는 샘플링부를 갖는 데이터 신호선 구동회로에 있어서，상기한본 발명의 시프트 레지스터 블록을 갖고 있는 것을 특징으로 하고 있다．

이미 설명한 바와 같이，본 발명의 시프트 레지스터 블록은，시프트 레지스터의 출력 방향으로 필요로 하는 레이아웃 면적을　효과적으로 삭감할 수 있고，또, 시프트 레지스터가 복수 계열인 경우는，계열이 다른 시프트 레지스터 사이에서의 출력 신호의 지연 불균일의 문제도 해결할 수 있다．

따라서, 이와 같은 시프트 레지스터 블록을 구비하는 데이터 신호선 구동회로를 탑재함으로써，표시부 주위의 테두리부의 사이즈를 효과적으로 작게 할 수 있고，또한 표시 품위를 양호하게 할 수 있는 효과를 나타낸다．

특히，데이터 신호선 구동회로에서는，상기 샘플링부가，데이터 신호선의 배열순에 따라 분할된 각 분할 영상 신호에 대해 동일한 타이밍으로 영상 신호를 샘플링한다고 하는，상 전개를 행한 구성에서는，화소 피치 등에 의해 규정되는，단위 회로의 배치 피치가 폭넓게 되고，수평 방향의 스페이스가 충분히 확보될 수 있기 때문에，이와 같은 시프트 레지스터 블록의 구성과 조합시키는 것이 매우 효과적이다．

본 발명의 시프트 레지스터 블록을 구비한 데이터선 구동회로에서는，영상 신호가 아날로그 신호인　경우，상기 처리 회로는，파형 정형 회로，버퍼 회로，샘플링 회로， 및 레벨시프터 회로중의 적어도 어느 하나로 된 구성으로 할 수 있다. 이들 회로군은，영상 신호가 아날로그 신호인　경우에，영상 신호선에 전송된 영상 신호를 샘플링 하는데도 필요한 회로이다．

또，본 발명의 시프트 레지스터 블록을 구비하는 데이터선 구동회로에서는, 영상 신호가 디지털 신호인　경우，상기 처리 회로는，데이터 래치 회로，디지털／아날로그 변환 회로，출력 회로，레벨시프터 회로，및 디코더 회로중의 적어도 어느 하나로 된 구성으로 할 수 있다．이들 회로군은，영상 신호가 디지털인　경우에, 영상 신호선에 전송되는 영상 신호를 샘플링 하는데도 필요한 회로이다.

또한, 시프트 레지스터를 구성한 단위 회로간에，이와 같은 처리 회로가 배치된 레이아웃에 있어서는，처리 회로를 구성한 모든 회로가，단위 회로의 수직 방향의 치수내에 들어갈 필요는 없고，적어도，처리 회로의 일부가，단위 회로와 수평 방향에 나란히 배치됨으로써，데이터 신호선 구동회로 전체로서의 수직 방향의 치수를 작게 하는 것이 가능한다．

본 발명의 표시 장치는，이상과 같이，복수의 데이터 신호선과，상기 각 데이터 신호선과 교차하도록 배치된 복수의 주사 신호선과，상기 데이터 신호선 및 주사 신호선의 조합에 대응하여 배치된 화소와，상기 각 주사 신호선을 구동하는 주사 신호선 구동회로와，상기 각 데이터 신호선에 대응하여 제공된 샘플링부의 샘플링 결과에 따른 신호를，상기 데이터 신호선에 출력하는 데이터 신호선 구동회로를 갖고，상기 데이터 신호선 구동회로가 상기한 본 발명의 데이터 신호선 구동회로인　것을 특징으로 하고 있다．

이미 설명한 바와 같이, 본 발명의 시프트 레지스터 블록은，시프트 레지스터의 출력 방향에 필요로 하는 레이아웃 면적을　효과적으로 삭감할 수 있고，또, 시프트 레지스터가 복수 계열인　경우는，계열이 다른 시프트 레지스터 사이에서의 출력 신호의 지연 불균일의 문제도 해결할 수 있다．

따라서, 이와 같은 시프트 레지스터 블록을 구비하는 데이터 신호선 구동회로를 탑재하여 구성된 표시 장치는，표시부 주위의 테두리부의 사이즈가 효과적으로 작고，또，표시품도 양호한 것으로 되는 효과를 나타낸다．

또，제조 비용 삭감이 요구받는 경우에는，상기 구성에 부가하여，상기 화소, 데이터 신호선 구동회로 및 주사 신호선 구동회로가 동일 기판상에 형성되는 쪽이 바람직하다．

이와 같은 구성에 의하면，데이터 신호선 구동회로 및 주사 신호선 구동회로가 화소과 동일한 기판상에 형성되기 때문에，각각을 다른 기판에 형성한 후에，각기판을 접속한 경우보다도，각 구동회로의 제조 비용 및 실장 비용을 삭감할 수 있다．

또한，상기 구성에 부가하여，상기 화소，데이터 신호선 구동회로 및 주사 신호선 구동회로를 구성하는 능동 소자가，다결정 실리콘 박막 트랜지스터라도 좋다．

이와 같은 구성에 의하면，상기 능동 소자를 단결정 실리콘 트랜지스터로 형성한 경우보다도，기판의 크기를 크게 할 수 있다．그 결과，소비 전력이 적을 분만 아니라，화면이 넓은 표시 장치를 저비용으로 제조할 수 있다．

또，상기 구성에 부가하여，상기 능동 소자가，６００℃ 이하의 프로세스로, 글라스 기판상에 형성되어도 좋다．당해 구성에 의하면，능동 소자가 ６００℃ 이하의 프로세스로 제조되기 때문에，능동 소자를 글라스 기판상에 형성할 수 있다. 그 결과，소비 전력이 적을뿐만 아니라，화면이 넓은 표시 장치를 저비용으로 제조할 수 있다．

발명의 상세한 설명의 항에 있어 이루어진 구체적인 실시형태 또는 실시예는，어디까지나，본 발명의 기술 내용을 명확히 하기 위한 것으로，그러한 구체적인 예에만 한정하여 협의로 해석되는 것이 아니라，본 발명의 정신과 다음에 기재하는 특허청구범위내에서여러 가지로 변경하고 실시 할 수 있는 것이다．

Claims (16)

1. 입력 신호를 클록신호에 따라 출력하는 단위 회로가 복수개 종속 접속되어 이루어지며, 각 단위 회로에 의해 구성되는 출력단으로부터 선택 신호를 순차적으로 출력하는 시프트 레지스터를 적어도１ 계열 구비하는 시프트 레지스터 블록으로서,

   해당 계열의 시프트 레지스터를 구성하는 단위 회로와는 다른 별도의 회로를 사이에 두고 이전의 출력단을 구성하는 단위 회로와 다음 출력단을 구성하는 단위 회로가 배치되고 있는 시프트 레지스터 블록．
2. 제1항에 있어서, 상기 단위 회로가 플립플롭 회로인 것을 특징으로 하는 시프트 레지스터 블록．
3. 제1항에 있어서, 상기 별도의 회로는 당해 계열의 시프트 레지스터를 구성하는 단위 회로로부터의 출력이 입력되어 이 출력을 취급하는 처리 회로인 것을 특징으로 하는 시프트 레지스터 블록．
4. 제1항에 있어서, 상기 별도의 회로는 계열이 다른 시프트 레지스터를 구성하는 단위 회로인 것을 특징으로 하는 시프트 레지스터 블록.
5. 제1항에 있어서, 상기 별도의 회로는 당해 계열의 시프트 레지스터를 구성하는 단위 회로로부터의 출력이 입력되어 이 출력을 취급하는 처리 회로, 계열이 다른 시프트 레지스터를 구성하는 단위 회로, 및 이 계열이 다른 시프트 레지스터를 구성하는 단위 회로의 출력이 입력되어 이 출력을 취급하는 처리 회로인 것을 특징으로 하는 시프트 레지스터 블록．
6. 제4항에 있어서, 각 계열의 시프트 레지스터에 관련된 신호선 경로가, 복수 계열의 시프트 레지스터를 구성하는 단위 회로 열의 양측에 위치하도록 계열간에 나누어 설치되어 있는 것을 특징으로 하는 시프트 레지스터 블록．
7. 제5항에 있어서, 각 계열의 시프트 레지스터에 관련된 신호선 경로가, 복수 계열의 시프트 레지스터를 구성하는 단위 회로 열의 양측에 위치하도록 계열간에 나누어 설치되어 있는 것을 특징으로 하는 시프트 레지스터 블록．
8. 시프트 레지스터 블록을 구비하고, 이 시프트 레지스터 블록으로부터 순차적으로 출력되는 선택 신호를 이용하여 복수의 신호선을 구동하는 신호선 구동회로로서,

   상기 시프트 레지스터 블록이, 입력 신호를 클록신호에 따라 출력하는 단위 회로가 복수개 종속 접속되어 이루어지며，각 단위 회로에 의해 구성되는 출력단으로부터 선택 신호를 순차적으로 출력하는 시프트 레지스터를 적어도１ 계열 구비함과 동시에, 해당 계열의 시프트 레지스터를 구성하는 단위 회로와는 다른 별도의 회로를 사이에 두고，이전의 출력단을 구성하는 단위 회로와 다음 출력단을 구성하는 단위 회로가 배치되어 있는 신호선 구동회로．
9. 시프트 레지스터 블록으로부터 순차적으로 출력되는 선택 신호에 의거하여 영상 신호로부터 각 데이터 신호선에 전송해야 할 영상 데이터를 샘플링하는 샘플링부를 가지며, 복수의 데이터 신호선을 구동하는 데이터 신호선 구동회로로서,

   상기 시프트 레지스터 블록이, 입력 신호를 클록신호에 따라 출력하는 단위 회로가 복수개 종속 접속되어 이루어지고, 각 단위 회로에 의해 구성되는 출력단으로부터 선택 신호를 순차적으로 출력하는 시프트 레지스터를 적어도１ 계열 구비함과 동시에 해당 계열의 시프트 레지스터를 구성하는 단위 회로와는 다른 별도의 회로를 사이에 두고 이전의 출력단을 구성하는 단위 회로와 다음 출력단을 구성하는 단위 회로가 배치되어 있는 데이터 신호선 구동회로.
10. 제9항에 있어서, 상기 샘플링부는 데이터 신호선의 배열순서에 따라서 분할된 각 분할 영상 신호에 대하여 동일한 타이밍으로 영상 데이터를 샘플링하는 것을 특징으로 하는 데이터 신호선 구동회로．
11. 제9항에 있어서, 영상 신호는 아날로그 신호이고，상기 별도의 회로는 해당 계열의 시프트 레지스터를 구성하는 단위 회로로부터의 출력이 입력되어 이 출력을취급하는, 파형정형회로, 버퍼회로, 샘플링회로 및 레벨시프터 회로 중 적어도 어느 하나인 것을 특징으로 하는 데이터 신호선 구동회로．
12. 제9항에 있어서, 영상 신호는 디지털 신호이고，상기 별도의 회로는 해당 계열의 시프트 레지스터를 구성하는 단위 회로로부터의 출력이 입력되어 이 출력을 취급하는，데이터 래치 회로，디지털／아날로그 변환 회로，출력 회로，레벨시프터 회로, 및 디코더 회로 중 어느 하나인 것을 특징으로 하는 데이터 신호선 구동회로.
13. 복수의 데이터 신호선과,

    상기 각 데이터 신호선과 교차하도록 배치된 복수의 주사 신호선과,

    상기 데이터 신호선 및 주사 신호선의 조합에 대응하여 배치된 화소와,

    상기 각 주사 신호선을 구동하는 주사 신호선 구동회로와,

    시프트 레지스터 블록으로부터 순차적으로 출력되는 선택 신호에 근거하여 영상 신호로부터 각 데이터 신호선에 전송해야 할 영상 데이터를 샘플링하는 샘플링부를 가지며，복수의 데이터 신호선을 구동하는 데이터 신호선 구동회로를 구비하고,

    상기 데이터 신호선 구동회로에서의 시프트 레지스터 블록은, 입력 신호를 클록신호에 따라 출력하는 단위 회로가 복수개 종속 접속되고 이루어지며, 각 단위 회로에 의해 구성되는 출력단으로부터 선택 신호를 순차적으로 출력하는 시프트 레지스터를 적어도１ 계열 구비함과 동시에，해당 계열의 시프트 레지스터를 구성하는 단위 회로와는 다른 별도의 회로를 사이에 두고 이전의 출력단을 구성하는 단위 회로와 다음 출력단을 구성하는 단위 회로가 배치되어 있는 표시 장치.
14. 제13항에 있어서, 상기 데이터 신호선 구동회로와 주사 신호선 구동회로가 상기 화소와 동일 기판상에 형성되어 있는 것을 특징으로 하는 표시 장치．
15. 제14항에 있어서, 상기 화소, 상기 데이터 신호선 구동회로, 및 주사 신호선 구동회로를 구성하는 능동 소자가 다결정 실리콘 박막 트랜지스터인 것을 특징으로 하는 표시 장치．
16. 제15항에 있어서, 상기 능동 소자는 600℃ 이하의 공정에서 유리 기판상에 형성되어 있는 것을 특징으로 하는 표시 장치.