JP4575657B2

JP4575657B2 - 液晶表示装置

Info

Publication number: JP4575657B2
Application number: JP2003370648A
Authority: JP
Inventors: 賢二権藤; 俊明野口
Original assignee: Kyocera Display Corp
Current assignee: Kyocera Display Corp
Priority date: 2003-10-30
Filing date: 2003-10-30
Publication date: 2010-11-04
Anticipated expiration: 2023-10-30
Also published as: JP2005134645A

Description

本発明は、アクティブマトリクス方式による液晶表示装置に関し、さらに詳しく言えば、カラー表示駆動用のソースドライバーにてモノクロ表示のみを行う液晶表示装置に関するものである。

図３（ａ）にアクティブマトリクス方式による液晶表示素子が備えるアレイ基板１０とその表示駆動系２０とを模式的に示す。通常、アレイ基板１０にはＲ（赤），Ｇ（緑），Ｂ（青）の各カラー要素をストライプ状に配列してなるカラーフィルタを備えており、図３（ｂ）に示すように１画素ＭＰにはＲ，Ｇ，Ｂの３つのサブ画素ＳＰが含まれている。

そして、そのサブ画素ＳＰごとにＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ），ＴＦＤ（ＴｈｉｎＦｉｌｍＤｉｏｄｅ），ＭＩＭ（ＭｅｔａｌＩｎｓｕｌａｔｅｄＭｅｔａｌ）などの図示しない半導体スイッチ素子が設けられている。なお、Ｒ，Ｇ，Ｂに代えてシアン，マゼンタ，イエローの組み合わせが用いられる場合もある。

表示駆動系２０には、タイミングコントローラ２１とカラー表示駆動用のソースドライバー２２とが含まれている。タイミングコントローラ２１は各サブ画素ＳＰに対する表示データをクロック信号とともに出力する。ソースドライバー２２はカラーフィルタの各列に対応する多数の出力端子Ｓ１，Ｓ２，Ｓ３…を有し、タイミングコントローラ２１からの表示データに基づいて所定の階調電圧を上記半導体スイッチ素子を介してサブ画素電極に印加する。

ここで、図４のタイミングチャートを参照して、タイミングコントローラ２１およびソースドライバー２２の動作を説明する。なお、タイミングコントローラ２１から出力される各サブ画素ＳＰに対する表示データは６ビット（６４階調）であるとする。また説明の便宜上、各表示データにはそれが割り当てられる出力端子の符号Ｓ１，Ｓ２，Ｓ３…を付している。

タイミングコントローラ２１は、１クロック信号ＣＬＫごとに１画素ＭＰ単位で表示データを出力する。すなわち、第１クロック信号ＣＬＫで、第１列目の出力端子Ｓ１用としてＲ００〜Ｒ０５の６ビットを含むＲ表示用データＳ１，第２列目の出力端子Ｓ２用としてＧ００〜Ｇ０５の６ビットを含むＧ表示用データＳ２および第３列目の出力端子Ｓ３用としてＢ００〜Ｂ０５の６ビットを含むＢ表示用データＳ３を同時にサンプリングする。

次の第２クロック信号ＣＬＫでは、第４列目の出力端子Ｓ４用としてＲ００〜Ｒ０５の６ビットを含むＲ表示用データＳ４，第５列目の出力端子Ｓ５用としてＧ００〜Ｇ０５の６ビットを含むＧ表示用データＳ５および第６列目の出力端子Ｓ６用としてＢ００〜Ｂ０５の６ビットを含むＢ表示用データＳ６を同時にサンプリングする。これを１画素ＭＰ単位で順次繰り返す。

ソースドライバー２２は、タイミングコントローラ２１から送られてくるクロック信号ＣＬＫに基づいて動作し、その１クロック信号ＣＬＫごとに３画素分（この場合、３サブ画素分）の表示データをラッチしてアレイ基板１０の隣接する３つの画素（この場合、隣接する３つのサブ画素）に与える。

すなわち、最初のクロック信号ＣＬＫで上記Ｒ表示用データＳ１，上記Ｇ表示用データＳ２および上記Ｂ表示用データＳ３（合計１８ビット）をラッチし、出力端子Ｓ１，Ｓ２，Ｓ３から各表示データに相当する階調電圧を出力イネーブル信号により出力する。次のクロック信号ＣＬＫでは上記Ｒ表示用データＳ４，上記Ｇ表示用データＳ５および上記Ｂ表示用データＳ６をラッチして、同様にその各表示データに相当する階調電圧を出力イネーブル信号により出力する。以下これを繰り返す。

このように、カラー表示駆動用のソースドライバー２２は、１クロック信号ＣＬＫごとにＲ，Ｇ，Ｂの各サブ画素用の３つの表示用データをラッチするように動作する。この種の動作形態のものがカラー表示駆動用の標準ソースドライバーとして一般的に広く普及している。

上記のアクティブマトリクス方式による液晶表示素子（以下、総称としてＴＦＴ液晶表示素子ということがある。）は通常カラー表示であり、１画素ＭＰに含まれている３つのサブ画素ＳＰに対する表示データを同一とすることにより、モノクロ表示とすることができるが、例えばコスト削減を図るため、ＴＦＴ液晶表示素子でカラーフィルタを設けることなくモノクロ表示専用とする場合、次のような問題がある。

すなわち、ＴＦＴ液晶表示素子用の標準ソースドライバーは、現在のところほとんどがカラー表示駆動用であるため、モノクロ表示専用とする場合にも入手の容易性および価格的な面から、そのソースドライバーとしてカラー表示駆動用の標準ソースドライバーを使用することになる。

しかしながら、標準ソースドライバーは上記したように出力がＲ，Ｇ，Ｂ単位であるため、モノクロ表示であるにもかかわらずその使用個数はカラー表示との場合と同数必要となり所期のコスト削減の目的を達成することができない。

なお、カスタム仕様としてモノクロ表示専用のソースドライバーを用いれば、その使用個数を削減できるが、カスタム仕様のものは標準仕様のものよりも価格が高くなるため、全体的にはコスト削減とはならない。

したがって、本発明の課題は、ＴＦＴ液晶表示装置でカラーフィルタを設けることなくモノクロ表示専用とする場合、カラー表示駆動用の標準ソースドライバーを使用するにしても、その使用個数を削減できるようにすることにある。

上記課題を解決するため、本願の請求項１に係る発明は、各画素（ＭＰ）ごとに半導体スイッチ素子を有するアクティブマトリクス方式によるモノクロ表示用のアレイ基板（１００）と、上記各画素（ＭＰ）に対する表示データをクロック信号とともに出力するモノクロ表示駆動用のタイミングコントローラ（２１０）と、カラー表示駆動用のタイミングコントローラ（２１）から出力される１クロック信号ごとにＲ，Ｇ，Ｂの３サブ画素分の表示データをラッチしてカラー表示用のアレイ基板（１０）の隣接する３つのサブ画素に与えるように動作するカラー表示駆動用のソースドライバー（２２０）とを含み、上記モノクロ表示用のアレイ基板（１００）にカラーフィルタを設けることなく上記カラー表示駆動用のソースドライバー（２２０）を用いてモノクロ表示のみを行う液晶表示装置において、上記モノクロ表示駆動用のタイミングコントローラ（２１０）から上記各画素（ＭＰ）に対するモノクロ表示データが上記クロック信号とともに順次出力されるようにし、上記タイミングコントローラ（２１０）と上記ソースドライバー（２２０）との間に、上記タイミングコントローラ（２１０）から順次出力されるモノクロ表示データのうち、ｎ画素目のモノクロ表示データについては上記クロック信号の２クロック信号分保持するとともに、ｎ＋１画素目のモノクロ表示データについては上記クロック信号の１クロック信号分保持し、ｎ＋２画素目のモノクロ表示データが到来した時点から所定時間後にｎ画素目，ｎ＋１画素目およびｎ＋２画素目の各モノクロ表示データを同時に上記ソースドライバー（２２０）に出力するデータ遅延手段（２３０）（ただし、ｎは１＋３Ｎ（Ｎは０を含む正の整数））と、上記クロック信号の１／３の周波数で上記データ遅延手段（２３０）の上記ソースドライバー（２２０）に対するサンプリングタイミングを制御するデータ出力制御手段（２４０）とを備え、上記データ遅延手段（２３０）に、上記タイミングコントローラ（２１０）から出力される上記モノクロ表示データの位相を合わせる位相合わせ用の第１ラッチ回路（２３１）と、上記第１ラッチ回路（２３１）から出力される上記モノクロ表示データをラッチすると同時にシフトするシフトレジスターとしての第２ラッチ回路（２３２）とが含まれていることを特徴としている。

また、本願の請求項２に係る発明は、上記各画素間にブラックマスクが形成されることを特徴としている。

本願の請求項１に係る発明によれば、上記データ遅延手段にて３画素分のモノクロ表示データが揃えられて同時に出力されるため、カラー表示駆動用のソースドライバーが１クロック信号ごとに３画素分の表示データをラッチするという機能に合致させることができる。したがって、カラーフィルタを設けることなく、ＴＦＴ液晶表示素子をモノクロ表示専用とする場合、カラー表示駆動用のソースドライバーの使用個数を１／３に減らすことができる。

本願の請求項２に係る発明によれば、ブラックマスクが各画素間（メイン画素間）のみに設けられ、サブ画素を有するカラー表示の場合と異なり各画素内にはブラックマスクが存在しないため、その分、明るい表示が得られる。また、ソースドライバーの駆動周波数がカラー表示の場合に比べて１／３に落とされるため、不要輻射対策も容易になる。

次に、図１および図２により、本発明の実施形態について説明するが、本発明はこれに限定されるものではない。図１は本発明による液晶表示素子の要部のみを示す模式図で、図２は本発明の動作説明用のタイミングチャートである。

本発明による液晶表示装置は、アクティブマトリクス方式によるもので、図１にそのアレイ基板１００とその表示駆動系２００とを示す。アレイ基板１００には多数の画素ＭＰがマトリクス状に配列されており、各画素ＭＰにはＴＦＴなどの半導体スイッチ素子（図示省略）が設けられている。また図示しないが、アレイ基板１００と対向して共通電極基板が配置されている。

本発明の液晶表示装置は、ＴＦＴ液晶表示素子であるが、モノクロ表示専用であるためアレイ基板１００にはカラーフィルタが形成されていない。画素ＭＰのひとつあたりの大きさは先の図３（ｂ）に示したようにＲ，Ｇ，Ｂの３つのサブ画素ＳＰを含む例えば１８０×１８０μｍもしくは２４０×２４０μｍ程度であることが好ましい。

このように、好ましくは１画素ＭＰはカラー表示の場合と同じ大きさに形成されるが、サブ画素ＳＰを含まないためブラックマスク（遮光膜）ＢＭは画素ＭＰ間のみに設けられ、これによりカラー表示でのモノクロに比べて高い輝度が得られる。

表示駆動系２００には、タイミングコントローラ２１０とソースドライバー２２０とが含まれている。タイミングコントローラ２１０は、先に説明した従来例が備えているタイミングコントローラ２１と同じ機能を有するものであってよいが、本発明において、タイミングコントローラ２１０は１クロック信号ごとにアレイ基板１００の各画素列Ｌ１，Ｌ２，Ｌ３…に対するモノクロ表示データを順次サンプリングする。

また、ソースドライバー２２０については、先に説明した従来例で用いられているソースドライバー２２、すなわち１クロック信号ごとに３画素（列）分の表示データをラッチして出力するカラー表示駆動用の標準ソースドライバーがそのまま用いられる。

なお、ソースドライバー２２０は図示しないデータ信号線を介して各ＴＦＴのソース電極を駆動するドライバーであり、上記データ信号線はアレイ基板１００の列方向（図１において上下方向）に沿って配線されている。

また、アレイ基板１００には、各ＴＦＴのゲート電極に接続される図示しないゲート電極線が行方向（図１において左右方向）に沿って配線されており、その各ゲート電極線は図示しないゲートドライバーに接続されている。なお、ゲートドライバーは各ゲート電極線を所定のデューティ比で順次走査するドライバーであり、その動作は公知のものであってよいため、ここではその説明を省略する。

ソースドライバー２２０の出力端子Ｓ１，Ｓ２，Ｓ３…はアレイ基板１００の各画素列Ｌ１，Ｌ２，Ｌ３…に対してそれぞれ１：１の関係で接続されるが、タイミングコントローラ２１０からサンプリングされるのは１クロック信号あたり１画素列分のモノクロ表示データであるため、このままでは正常に動作できない。

そこで、本発明ではタイミングコントローラ２１０とソースドライバー２２０との間にデータ遅延手段２３０と、同データ遅延手段２３０のデータサンプリングタイミングを制御するデータ出力制御手段２４０とを備えている。

この例において、データ遅延手段２３０には、タイミングコントローラ２１０からソースドライバー２２０に至るデータラインＤに直列に接続された第１ラッチ回路２３１，第２ラッチ回路２３２およびバッファ回路２３３が含まれている。

データ出力制御手段２４０は、タイミングコントローラ２１０からソースドライバー２２０に至るクロックラインＣに直列に接続された基準クロック生成回路２４１と、１／３クロック生成回路２４２とを備えている。

基準クロック生成回路２４１はタイミングコントローラ２１０からのクロック信号Ｃａに基づいてそれと同一周波数の基準クロック信号Ｃｂ（＝Ｃａ）を生成し、第２ラッチ回路２３２と１／３クロック生成回路２４２と与える。１／３クロック生成回路２４２は周波数が基準クロック信号Ｃｂの周波数の１／３であるクロック信号Ｃｃを生成し、第２ラッチ回路２３２とソースドライバー２２０とに与える。

ここで、基準クロック生成回路２４１を設けている理由について説明すると、上記クロック信号Ｃａはタイミングコントローラ２１０の内部クロックで、一般的に波形が不安定である。したがって、上記クロック信号Ｃａから直接的に１／３クロックを生成するとその波形も不安定なものとなるため、基準クロック生成回路２４１にて上記クロック信号Ｃａから同一周波数の波形のしっかりした基準クロック信号Ｃｂを得るようにしている。

第１ラッチ回路２３１はタイミングコントローラ２１０から送出されるモノクロ表示データを上記クロック信号Ｃａの１周期ごとに第２ラッチ回路２３２に出力する。この例において、第２ラッチ回路２３２はシフトレジスターからなり、上記基準クロック信号Ｃｂの例えば立ち上がりエッジで第１ラッチ回路２３１からのモノクロ表示データをラッチし、上記クロック信号Ｃｃの１周期をまってデータを出力する。

次に、図２のタイミングチャートにより、データ遅延手段２３０とデータ出力制御手段２４０の動作について説明する。なお、タイミングコントローラ２１０から送出されるモノクロ表示データは６ビット（６４階調）であるとする。

まず、タイミングコントローラ２１０は１クロック信号Ｃａごとに１画素列分のモノクロ表示データ（Ｄ０〜Ｄ５を含む６ビット）を出力する。すなわち、最初の第１番目のクロック信号Ｃａで第１画素列Ｌ１用のモノクロ表示データＬＳ１，第２番目のクロック信号Ｃａで第２画素列Ｌ２用のモノクロ表示データＬＳ２，第３番目のクロック信号Ｃａで第３画素列Ｌ３用のモノクロ表示データＬＳ３…のように順次モノクロ表示データを出力する。

すると図２（ａ）に示すように、第１ラッチ回路２３１はタイミングコントローラ２１０からのクロック信号Ｃａに合わせてその１周期ごとにモノクロ表示データＬＳ１，ＬＳ２，ＬＳ３…を第２ラッチ回路２３２にサンプリングする。すなわち、この例において第１ラッチ回路２３１は位相合わせ用のラッチ回路として用いられている。

第２ラッチ回路２３２は、第１ラッチ回路２３１からのモノクロ表示データを図示しない上記基準クロック信号Ｃｂの例えば立ち上がりエッジでラッチするが、そのデータを上記クロック信号Ｃｃの１周期をまって次段のバッファ回路２３３にサンプリングする。

これを第１画素列Ｌ１〜第３画素列Ｌ３のモノクロ表示データＬＳ１〜ＬＳ３について説明すると、図２（ｂ）に示すように、第２ラッチ回路２３２は第１番目にラッチした第１画素列Ｌ１のモノクロ表示データ（Ｄ０〜Ｄ５）ＬＳ１については上記基準クロック信号Ｃｂの２クロック分保持する。第２番目にラッチした第２画素列Ｌ２のモノクロ表示データ（Ｄ１０〜Ｄ１５）ＬＳ２については上記基準クロック信号Ｃｂの１クロック分保持する。

そして、第３番目の第３画素列Ｌ３のモノクロ表示データ（Ｄ２０〜Ｄ２５）ＬＳ３をラッチしたのち、上記クロック信号Ｃｃの最初の立ち上がり時点でモノクロ表示データＬＳ１〜ＬＳ３を同時に次段のバッファ回路２３３にサンプリングする。以後、これを繰り返して３画素列分のモノクロ表示データＬＳ４〜ＬＳ６，ＬＳ７〜ＬＳ９…をそれぞれ同時にサンプリングする。

これにより、ソースドライバー２２０は上記クロック信号Ｃｃをトリガとして３画素列分の合計１８ビットのモノクロ表示データを同時にラッチすることができ、カラー表示の場合と同様に正常に動作する。すなわち、モノクロ表示データＬＳ１〜ＬＳ３をそれに対応する各出力端子Ｓ１〜Ｓ３から出力する。

したがって、カラー表示の場合において１画素ＭＰに含まれる３つのサブ画素ＳＰに割り当てられていた出力端子Ｓ１〜Ｓ３を本発明のモノクロ表示では各画素ＭＰに割り当てることができるため、ソースドライバー２２０を１／３に減らせることになる。また、ソースドライバー２２０の駆動周波数がカラー表示の場合に比べて１／３に落とされるため、不要輻射対策も容易になる。

本発明による液晶表示装置の要部のみを示す模式図。本発明におけるデータ遅延手段とデータ出力制御手段の動作説明用タイミングチャート。従来のアクティブマトリクス方式による液晶表示素子が備えるアレイ基板とその表示駆動系とを示す模式図。上記従来の液晶表示素子における表示駆動系の動作説明用タイミングチャート。

符号の説明

１００アレイ基板
２００表示駆動系
２１０タイミングコントローラ
２２０ソースドラスバー
２３０データ遅延手段
２３１第１ラッチ回路
２３２第２ラッチ回路
２３３バッファ回路
２４０データ出力制御手段
２４１基準クロック生成回路
２４２１／３ロック生成回路
ＭＰ画素
ＢＭブラックマスク

Claims

各画素（ＭＰ）ごとに半導体スイッチ素子を有するアクティブマトリクス方式によるモノクロ表示用のアレイ基板（１００）と、上記各画素（ＭＰ）に対する表示データをクロック信号とともに出力するモノクロ表示駆動用のタイミングコントローラ（２１０）と、カラー表示駆動用のタイミングコントローラ（２１）から出力される１クロック信号ごとにＲ，Ｇ，Ｂの３サブ画素分の表示データをラッチしてカラー表示用のアレイ基板（１０）の隣接する３つのサブ画素に与えるように動作するカラー表示駆動用のソースドライバー（２２０）とを含み、上記モノクロ表示用のアレイ基板（１００）にカラーフィルタを設けることなく上記カラー表示駆動用のソースドライバー（２２０）を用いてモノクロ表示のみを行う液晶表示装置において、
上記モノクロ表示駆動用のタイミングコントローラ（２１０）から上記各画素（ＭＰ）に対するモノクロ表示データが上記クロック信号とともに順次出力されるようにし、上記タイミングコントローラ（２１０）と上記ソースドライバー（２２０）との間に、上記タイミングコントローラ（２１０）から順次出力されるモノクロ表示データのうち、ｎ画素目のモノクロ表示データについては上記クロック信号の２クロック信号分保持するとともに、ｎ＋１画素目のモノクロ表示データについては上記クロック信号の１クロック信号分保持し、ｎ＋２画素目のモノクロ表示データが到来した時点から所定時間後にｎ画素目，ｎ＋１画素目およびｎ＋２画素目の各モノクロ表示データを同時に上記ソースドライバー（２２０）に出力するデータ遅延手段（２３０）（ただし、ｎは１＋３Ｎ（Ｎは０を含む正の整数））と、上記クロック信号の１／３の周波数で上記データ遅延手段（２３０）の上記ソースドライバー（２２０）に対するサンプリングタイミングを制御するデータ出力制御手段（２４０）とを備え、
上記データ遅延手段（２３０）に、上記タイミングコントローラ（２１０）から出力される上記モノクロ表示データの位相を合わせる位相合わせ用の第１ラッチ回路（２３１）と、上記第１ラッチ回路（２３１）から出力される上記モノクロ表示データをラッチすると同時にシフトするシフトレジスターとしての第２ラッチ回路（２３２）とが含まれていることを特徴とする液晶表示装置。
上記各画素間にブラックマスクが形成されていることを特徴とする請求項１に記載の液晶表示装置。