CN1294783A - 半导体集成电路器件、其上存储了单元信息库的存储媒质、以及半导体集成电路的设计方法 - Google Patents

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Abstract

一种半导体集成电路器件包含MOSFET。运行速度与MOSFET的漏电流引起的功耗被适当地协调。沿半导体集成电路器件中的信号路径中的具有经由此路径传播的信号的延迟裕度的信号路径,提供了具有高的阈值电压的MOSFET,而沿不具有经由此路径传播的信号的延迟裕度的信号路径,提供了具有低的阈值电压、大的漏电流和高的运行速度的MOSFET。

Description

半导体集成电路器件、其上存储了单元信息库 的存储媒质、以及半导体集成电路的设计方法
本发明涉及到半导体集成电路器件，确切地说是涉及到适合于高速低电压运行的半导体集成电路器件以及其上存储了单元信息库的存储媒质。
在当今制造的半导体集成电路器件中，广泛地使用了各具有高集成度和低功耗特点的MOSFET。MOSFET具有决定FET开关特性的阈值电压。为了提高驱动能力和改进电路的运行速度，需要将阈值电压设定为低的数值。
但当阈值电压被设定成过低的数值时，如1993 Symposium onVLSI Circuits Digest of Technical Papers，pp．45-46(May)1993所述，会出现由MOSFET的亚阈值特性(尾部特性)造成的MOSFET无法完全关断、亚阈值电流(以下采用“漏电流”)升高从而功耗很大的问题。
通常，为了提高MOSFET的阈值电压，已经采取了一些方法，其中采用更厚的栅氧化物或在栅氧化膜下方提供更高的杂质密度。换言之，在设计由MOSFET构成的半导体集成电路器件的过程中，首先考虑所希望的工作频率和功耗，然后确定阈值电压，最后确定半导体制造过程中的工艺条件。
半导体集成电路器件中的MOSFET通常具有恒定的阈值电压。但根据近年提出的一个发明，如IEEE International Solid StateCircuits Conference Digest of Technical Papers，pp．166-167，1996所述，已经提出了一种半导体集成电路，其中衬底的偏置电压根据工作状态是待机或运行而改变，从而控制MOSFET的阈值电压。
根据发表的未经审查的日本专利申请No．Hei 8-274620，提出了一种方法，在由多个功能块构成半导体电路的情况下，在各个功能块中独立地选择衬底偏置电压，并在高速运行很重要的功能块中提供具有低阈值电压的MOSFET，而在高速运行不重要的功能块中提供具有高阈值电压的MOSFET。
在IEEE Journal of Solid-State Circuit，Vol．30，No．8，pp．847-854，August 1995中提出了另一个建议，即在电路中提供电源馈线和伪电源馈线，并在其间安置开关MOSFET，其中主电路被馈以来自伪电源馈线的电源电压并处于待机状态，借助于关断开关MOSFET而使主电路不被馈以电源电压，从而实现低功耗。在此论文中还提出，开关MOSFET比之构成主电路的MOSFET具有更高的阈值电压，以便在运行工作条件下开关MOSFET保持开启状态同时不起开关作用。
如上所述，在现有技术中已经提出了借助于根据工作状态是待机或运行而改变衬底偏置电压；或者在各个功能块中独立地选择衬底偏置电压，并在高速运行很重要的功能块中提供具有低阈值电压的MOSFET，而在高速运行不重要的功能块中提供具有高阈值电压的MOSFET，来控制MOSFET的阈值电压。
此外，在现有技术中提出了，在运行中不要求开关速度的特定MOSFET中使用高阈值电压。但在MOSFET的阈值电压在待机状态被均匀地提高，在运行状态又被均匀地降低的方法中，为了确保运行工作状态的高速工作，无法避免漏电流造成的功耗的上升。此外，本发明的发明人通过其进行的研究已经发现，即使在同一个功能块中，在各个逻辑门中的不同的逻辑门中，也存在着必须的运行速度不同的情况。
图11示出了工作在100MHz下的半导体集成电路中的触发器之间的路径中的延迟的频率分布。横轴用来绘出路径中的延迟数值，而纵轴表示分别对应于延迟数值的路径的数目。为了在100MHz下工作，整个路径中的延迟数值的频率分布必须如图中所示的频率分布(1)那样被限制在小于10nsec的延迟数值的范围内。当半导体集成电路的运行速度为125MHz时，整个路径必须在小于8nsec的延迟数值的范围内。为了满足这一条件，根据现有技术，有二种选择；一是改变工艺条件，另一是借助于改变衬底偏压源而均匀地降低构成电路的MOSFET的阈值电压。
结果，例如，延迟数值如图11的频率分布(2)那样被改变。但此时，漏电流产生的功耗提高了，并出现了不满足对功耗提出的所需条件的危险。此外，在要求进一步降低功耗的情况下，根据现有技术，也有二种选择；一是改变工艺条件，另一是借助于改变衬底偏压源而均匀地提高构成电路的MOSFET的阈值电压。结果，延迟数值的分布例如像频率分布(3)那样被改变。亦即，运行速度被降低，从而无法实现100MHz。
因此，必须折中确定是运行速度更重要还是功耗更优先。
本发明的目的是解决现有技术已有的问题。亦即，本发明的目的是提供一种半导体集成电路器件，其中恰当地达到了在漏电流造成的功耗增大和运行速度之间的协调，从而不仅抑制了MOSFET漏电流造成的功耗的增大，而且可获得运行工作下的高速工作。
本发明的另一目的是提供一种其上存储了以适当方式设计漏电流造成的功耗增大与运行速度之间的协调所需的单元信息库的存储媒质。
本发明的又一目的是提供一种用来以适当的方式设计漏电流造成的功耗增大与运行速度之间的协调的半导体集成电路器件的设计方法。
本发明解决上述问题的最重要的一点是，即使在给定的工作条件下，例如在要求高速的运行工作条件下，也用具有不同的阈值电压的MOSFET来构成半导体集成电路器件。
特别是，本发明的半导体集成电路器件的第一特点是，为了满足工作频率的要求，考虑到时间，即信号沿信号路径传输所需的延迟，以下面方式来构造半导体集成电路器件，亦即，在电路的多个信号路径中，具有延迟裕度的路径用各具有高阈值电压的MOSFET构成，其中各个的运行速度低，但漏电流小，而没有延迟裕度的路径用各具有低阈值电压的MOSFET构成，其中各个的漏电流大，但运行速度高。
本发明的半导体集成电路器件的第二特点是，当在半导体集成电路器件的信号路径中，若路径仅仅由各具有高阈值电压的MOSFET构成，则延迟大且无法满足运行频率的要求，但若路径仅仅由各具有低阈值电压的MOSFET构成，则延迟中出现裕度且无谓地提高了漏电流造成的功耗，因此，以适当的方式沿信号路径混合各具有低阈值电压的MOSFET和各具有高阈值电压的MOSFET，从而确保满足运行频率要求的延迟，同时将漏电流抑制到最小。
本发明的半导体集成电路器件的第三特点是，在半导体集成电路器件中，当信号路径在一个节点处从一个起始节点分支，然后各个分支引向多个节点的构造含有各具有低阈值电压的MOSFET和各具有高阈值电压的MOSFET以上述适当方式的混合时，为了在总数上尽量少用各具有低阈值电压的MOSFET，沿从起始节点到分支节点的路径采用了更多的各具有低阈值电压的MOSFET，另一方面，当信号路径在一个节点处从多个起始节点汇合，然后单个信号路径引向一个最终节点的构造含有各具有低阈值电压的MOSFET和各具有高的阈值电压的MOSFET以上述适当方式的混合时，为了在总数上尽量少用各具有低的阈值电压的MOSFET，沿从汇合节点到最终节点的路径采用了更多的各具有低的阈值电压的MOSFET。
根据本发明用具有不同阈值电压的MOSFET构造半导体集成电路的第一方法是改变MOSFET的栅氧化膜下方的半导体衬底的杂质密度，构造半导体集成电路的第二方法是改变馈送到MOSFET衬底的偏置电压数值，第三方法是改变MOSFET的栅氧化膜的厚度，而第四方法是改变MOSFET的栅长度。
本发明的特点是，以四种方法的组合来构造具有不同阈值电压的MOSFET。
本发明的特点是，在构造具有不同阈值电压的MOSFET的第二方法中，为了改变馈送到MOSFET衬底的偏置电压数值，构造了彼此隔离的多个绝缘阱区，并在不同的阱区上安置具有不同阈值电压的MOSFET。
本发明的特点是，为了在不同的阱区上安置具有不同阈值电压的MOSFET，成行一维地安排了逻辑门，而沿垂直于此行的方向安排了多行逻辑门，以便二维地安置逻辑门，其中由各具有相同阈值电压的MOSFET构成的逻辑门被安排在相同的行上，并在沿行安置的相同的阱区上构造各具有相同阈值电压的MOSFET，且其中用沿与此行相同的方向的引线馈送偏压源。
本发明的特点是，当用各具有相同阈值电压的MOSFET构成的逻辑门被安排在一行上，且逻辑门被制造在沿一行排列的相同的阱区上时，若多个逻辑门由各具有相同阈值电压的MOSFET构成，则彼此相邻排列的多行逻辑门通常占有一个阱区。
本发明的特点是，其上存储有用来设计半导体集成电路的单元信息库的存储媒质登录有至少二种具有相同功能和相同尺寸，但由具有不同阈值电压的MOSFET构成的，因而具有不同延迟和不同功耗的单元。
本发明的特点是，采用了一种半导体集成电路器件的设计方法，它使用其上存储了单元信息库的存储媒质，并包含下列步骤：计算信号路径的延迟；以及用信号路径延迟计算步骤的计算结果，将一个选自至少二种由开关元件构成的单元中的具有相同的功能和相同的尺寸但阈值电压不同的单元，赋值到逻辑电路。
本发明的特点是，采用了另一种半导体集成电路器件的设计方法，它使用其上存储了单元信息库的存储媒质，并包含下列步骤：仅仅用由各具有高阈值的开关元件构成的单元来设计逻辑电路；计算信号路径的延迟；以及用由各具有相同的功能和相同的尺寸的各具有低阈值的开关元件构成的单元，来替换仅仅用由各具有高阈值的开关元件构成的单元而设计的逻辑电路的部分单元。
本发明的特点是，在应用中，半导体集成电路包含含有多个诸如锁存电路、触发电路、信号输出端子或信号输入端子之类的各保持一种信号状态的电路的信号路径，其中在电路之间的路径中提供有多个具有不同阈值的晶体管。本发明的特点是，在应用中，半导体集成电路包含多个受信号路径中的时钟信号控制的第一电路以及包括多个插入在第一电路之间的具有不同阈值的晶体管的第二电路。
作为一种设计概念，本发明的设计方法是一种半导体集成电路器件的设计方法，其中多个受时钟控制的第一电路被包括在信号路径中，而由多个具有不同阈值的晶体管构成的第二电路被插入在第一电路之间的路径中，其中构成第二电路的各个晶体管的阈值被设定成第一电路之间的信号延迟时间不超过给定的目标值。
亦即，不可避免地存在一个具有最大延迟时间的路径，它确定了多个第一电路之间的路径中的总运行速度。但路径的延迟时间可以更小，且在这种具有大的延迟时间的路径中，可以利用各具有低的阈值的高速晶体管，以适当的方式改善整个电路的工作频率。
从结合附图进行的下列描述中，本发明的这些和其它的特点、目的和优点将变得明显，其中：
图1示出了本发明的半导体集成电路器件中的逻辑门电路的典型
实施例。
图2示出了本发明的半导体集成电路器件中的逻辑门电路的第二
实施例。
图3示出了本发明的半导体集成电路器件中的逻辑门电路的第三
实施例。
图4示出了本发明的半导体集成电路器件中的逻辑门电路的第四
实施例。
图5示出了本发明的半导体集成电路实施例中的逻辑门的结构。
图6示出了栅长度与阈值电压之间的关系。
图7示出了本发明的半导体集成电路器件中的阱区实施例的结构。
图8是本发明的半导体集成电路器件实施例中的器件结构的剖面图。
图9A和9B示出了本发明的半导体集成电路器件中的阱区的第二实施例的结构。
图10示出了本发明的其上存储有单元信息库的存储媒质的实施例。
图11示出了一般信号路径中的延迟数值分布的例子。
图12示出了本发明的半导体集成电路器件中的MOSFET电路的
实施例。
图13示出了本发明的半导体集成电路器件中的MOSFET电路的第二实施例。
图14示出了本发明的半导体集成电路器件中的MOSFET电路的第三实施例。
图15示出了本发明的半导体集成电路器件的布局的实施例。
图16示出了本发明的半导体集成电路器件的布局的第二实施例。
图17示出了本发明的实施例中延迟与功耗之间的关系。
图18示出了本发明实施例中的延迟数值的分布。
图19示出了本发明的半导体集成电路中的逻辑门电路的第五实施例。
图20示出了本发明的半导体集成电路中的逻辑门电路的第六实施例。
图21示出了MOSFET电路的实施例，其中传送晶体管和互补MOSFET混合在本发明的半导体集成电路器件中。
图22是用SOI器件结构执行本发明的情况下的半导体集成电路器件的布局图。
图23示出了本发明的半导体集成电路设计方法的实施例。
图24示出了本发明的半导体集成电路设计方法的第二实施例。
图25是本发明的半导体集成电路器件第二实施例中的器件结构的剖面图。
图26是本发明的半导体集成电路器件第三实施例中的器件结构的剖面图。
图27是本发明的半导体集成电路器件第四实施例中的器件结构的剖面图。
图28示出了一个实施例，其中本发明的半导体集成电路器件被用于微处理器。
下面参照附图描述本发明的实施例。
图1示出了本发明的典型实施例。图1的电路由触发器f11-f14和NAND元件g11-g19构成。虽然为了简化描述而将逻辑门g11-g19都示为NAND，但并不限制本发明的半导体集成电路器件仅仅由NAND元件构成。图中略去了与描述无关的信号。在描述中假设图1例子的电路工作于200MHz。因此，在将时针信号CK输入到触发器f11之后直至信号被输入到触发器f12，路径中的延迟以及在将时针信号CK输入到触发器f13之后直至信号被输入到触发器f14，路径中的延迟都是在5nsec或更短的范围内。此处假设当NAND元件和触发器包含各具有高阈值MOSFET时的延迟为1nsec，而当NAND元件和触发器包含各具有低阈值MOSFET时的延迟为0．8nsec。
在图1中，灰色示出的逻辑门，亦即f13和g15-g19，含有各具有低阈值电压的MOSFET，而白色示出的元件含有各具有高阈值电压的MOSFET。用这种结构，从f11和g11-g14到f12的路径中的延迟是5nsec，而从f13和g15-g19到f14的路径中的延迟是4．8nsec，二个路径都具有等于或小于5nsec的延迟，这使电路能够工作于目标频率200MHz。
此时，当如现有技术那样，所有逻辑门都由各具有高阈值电压的MOSFET构成时，从f13和g15-g19到f14的路径中的延迟是6nsec，因此，此电路仅仅能够工作于167MHz。
然后将注意力集中到漏电流。此处假设当电路由各具有高阈值电压的MOSFET构成时，一个逻辑门的漏电流为1pA，而当电路由各具有低阈值电压的MOSFET构成时，一个逻辑门的漏电流为5pA。此时，若如图1那样，构成一个信号路径的逻辑门的MOSFET的阈值电压不同于另一个信号路径，则漏电流总和达到37pA。另一方面，若如现有技术那样，二个路径的MOSFET的阈值电压都是相同的高阈值电压，则漏电流总和为13pA，且若二个路径的MOSFET的阈值电压都是相同的低阈值电压，则漏电流总和为65pA。
换言之，虽然在图1的现有技术例子中，在总漏电流为13pA时，运行频率只能选择为167MHz，或在总漏电流为65pA时，选择为200MHz，但在根据本发明的路径中，能够在总漏电流为37pA时，实现200MHz的运行频率。图1所示实施例的主要特点是，为了抑制漏电流同时又实现目标运行频率，根据构成半导体集成电路的路径中的延迟而选择性地组合了各具有低阈值电压的MOSFET和各具有高阈值电压的MOSFET。
图2示出了本发明的半导体集成电路器件中的逻辑门电路的第二实施例。除了图2的逻辑门g17由各具有高阈值电压的MOSFET构成之外，图2的电路与图1的电路是完全相同的。在图1中，沿从f13和g15-g19到f14路径的所有逻辑门都由各具有低阈值电压的MOSFET构成，且延迟为4．8nsec。这意味着留下了0．2nsec的裕度，以便在运行频率下工作。在图2的情况下，当由各具有高阈值电压的MOSFET构成的一个元件被混合在从f13和g15-g19到f14路径中时，也可以假设延迟为5nsec，且总漏电流可以被进一步降低到33pA。亦即，图2所示实施例的重要一点是，为了将漏电流抑制到实现目标运行频率的最小值，以适当的方式，将具有不同阈值电压的MOSFET混合在甚至一个信号电路中。
图3示出了本发明的半导体集成电路器件中的逻辑门电路的第三实施例。在图3中，电路由触发器f31、f32、f33和逻辑门g301-g317构成。假设路径f31-f32和路径f31-f33的目标延迟都是10nsec。各个元件的延迟和漏电流与图1和2的相同。路径f31-f32和路径f31-f33都由11个逻辑门构成，且为了实现10nsec的延迟，11个逻辑门中的至少5个元件必须由各具有低阈值电压的MOSFET构成。
当从g301到g305的二个路径上的公共部分如图3所示由各具有低阈值的MOSFET构成时，在整个电路中可以将由各具有低阈值的MOSFET构成逻辑门的数目减为最少。此时，总漏电流为37pA。当包括在公共部分中的那些之外的逻辑门，例如逻辑门g307-g311和g313-g317由各具有低阈值电压的MOSFET构成时，总漏电流为57pA。当如现有技术那样，所有逻辑门都由各具有低阈值电压的MOSFET构成时，总漏电流为85pA。图3所示实施例的主要一点是，在从一个起始节点开始的信号路径在一个节点处被分支，致使各个分支引向多个节点的电路中，当各具有低阈值电压的MOSFET与各具有高阈值电压的MOSFET以适当的方式被混合时，为了在总数上尽量少用各具有低阈值电压的MOSFET，在从起始节点到分支节点的路径中混合了更多的各具有低阈值电压的MOSFET。
图4示出了本发明的半导体集成电路器件中的逻辑门电路的第四实施例。图4由触发器f41、f42、f43和逻辑门g401-g417构成。如图3中那样，路径f41-f42和路径f42-f43的目标延迟都是10nsec。各个元件的延迟和漏电流与图1-3中的相同。从f41延伸到f43的路径和从f42延伸到f43的路径，都包含11个逻辑门，且为了实现10nsec的延迟，11个逻辑门中的至少5个元件必须由各具有低阈值电压的MOSFET构成。
如图4所示，当路径f407-g411的公共部分都由各具有低阈值电压的MOSFET构成时，在整个电路中，由各具有低阈值电压的MOSFET构成的逻辑门的数目被减为最少。此时，总电流为37pA。当公共部分之外的逻辑门，例如逻辑门g401-g405和g412-g416由各具有低阈值电压的MOSFET构成时，总漏电流为57pA。当如现有技术那样，所有逻辑门都由各具有低阈值电压的MOSFET构成时，总漏电流为85pA。亦即，图4所示实施例的主要一点是，在来自作为起始点的多个节点的信号路径被汇合，致使汇合的路径引向一个节点的电路中，当各具有低阈值电压的MOSFET与各具有高阈值电压的MOSFET以适当的方式被彼此混合时，为了尽量少用各具有低阈值电压的MOSFET，用于从汇合节点到最终节点的公共部分的各具有低阈值电压的MOSFET，比用于其它路径中的更多。
下面用图19来描述本发明的半导体集成电路器件中的逻辑门电路的第五实施例。图19的实施例包含：第一信号路径和第二信号路径，第一信号路径含有作为起点的触发器f191、通过由一个或多个逻辑门组成的电路c191、逻辑门g191、逻辑门g192和逻辑门组gg 191、最后是触发器f192，第二信号路径含有作为起点的触发器f191、通过由一个或多个逻辑门组成的电路c191、逻辑门g191、逻辑门g193和逻辑门组gg 192、最后是触发器f193。假设若二个路径都同样仅仅由各具有高的阈值电压的MOSFET构成，则二个路径的延迟都超过目标延迟。
已经描述过，此时，公共逻辑门g191由各具有低阈值电压的MOSFET构成。以下将注意力集中到逻辑门组gg 191和gg 192。逻辑门组gg 192包含N级结构的逻辑门，而逻辑门组gg 191包含比gg 192更多的N+M级结构的逻辑门，亦即N×M级结构的逻辑门。在这一条件下，包括逻辑门组gg 191的第一信号路径的延迟大于包括逻辑门组gg 192的第二路径的延迟。在这种情况下，接收各具有低的阈值电压的MOSFET构成的逻辑门g191的输出的逻辑门g192，由各具有低的阈值电压的MOSFET构成。如有需要，逻辑门组gg 191的某些逻辑门由各具有低阈值电压的MOSFET构成，这点未示出。
下面用图20来描述本发明的半导体集成电路器件中的逻辑门电路的第六实施例。图20的实施例包含：第一信号路径和第二信号路径，第一信号路径含有作为起点的触发器f201、通过逻辑门组gg 201、逻辑门g201、逻辑门g202和由一个或多个逻辑门组成的电路c201、最后是触发器f203，第二信号路径含有作为起点的触发器f202、通过逻辑门组gg202、逻辑门g203、逻辑门g202和由一个或多个逻辑门组成的电路c201、最后是触发器f203。假设若二个路径都仅仅由各具有均匀的高的阈值电压的MOSFET构成，则二个路径的延迟都超过目标延迟。
已经描述过，此时，公共逻辑门g202由各具有低阈值电压的MOSFET构成。以下将注意力集中到逻辑门组gg 201和gg 202。逻辑门组gg202包含K级结构的逻辑门，而逻辑门组gg201包含比gg202更多的K+L级结构的逻辑门，亦即K×L级结构的逻辑门。在这一条件下，包括逻辑门组gg 201的第一信号路径的延迟大于包括逻辑门组gg 202的第二路径的延迟。在这种情况下，第一路径的的逻辑门g201由各具有低阈值电压的MOSFET构成。如有需要，逻辑门组gg201的某些逻辑门由各具有低阈值电压的MOSFET构成，这点未示出。
在图12中，将描述采用由p沟道MOSFET和n沟道MOSFET构成的互补MOSFET的实施例。触发器f121的输出脚通过一个或多个MOSFET被连接到第一p沟道MOSFET pm1的栅和第一n沟道MOSFET nm1的栅电极。p沟道MOSFET pm1被连接到第一工作电源线Vdd121和第一节点nd1，使源／漏路径位于其间，而n沟道MOSFET nm1被连接到第一节点nd1和第二工作电源线Vss121，使源／漏路径位于其间。
第一节点nd1再被连接到第二p沟道MOSFET pm2的栅和第二n沟道MOSFET nm2的栅电极。p沟道MOSFET pm2被连接到第一工作电源线Vdd 121和第二节点nd2，使源／漏路径位于其间，而n沟道MOSFET nm2被连接到第二节点nd2和第二工作电源线Vss 121，使源／漏路径位于其间。此外，第二节点nd2通过一个或多个MOSFET被连接到第二触发器f122的输入脚。
在图中的触发器f121和f122内部，用逻辑门符号示出了倒相器、三态门、传输门等。时钟信号CK被输入到触发器f121和f122。在图中，细实线被用来表示各具有高阈值电压的MOSFET，而粗实线被用来表示各具有低阈值电压的MOSFET。以下将通篇使用这种表示方法。
在图12中，p沟道MOSFET pm2和n沟道MOSFET nm2是各具有低阈值电压的MOSFET，而p沟道MOSFET pm1和n沟道MOSFET nm1是各具有高阈值电压的MOSFET。如用框圈起来那样，p沟道MOSFET pm1和n沟道MOSFET nm1构成倒相器逻辑门inv1，而p沟道MOSFET pm2和n沟道MOSFET nm2构成倒相器逻辑门inv2。在电路中，时钟信号CK输入到触发器f121、信号从触发器f121的输出脚被输出、然后信号经由倒相器inv1和inv2到达触发器f122的输入脚的时间长度，即路径的延迟，必须在时钟信号CK的一个周期内。
同时，实际上必须额外地考虑触发器建立所需的时间、信号到达触发器的时间的偏离等。此处，由于对描述不重要而忽略了这些情况。亦即，路径的延迟是时钟信号被输入到触发器f121和从触发器f121输出信号过程中的延迟、倒相器inv1中的延迟、以及倒相器inv2中的延迟的总和。此处假设当p沟道MOSFET pm1、n沟道MOSFETnm1、p沟道MOSFET pm2和n沟道MOSFET nm2都是各具有高阈值电压的MOSFET时，路径的延迟比一个时钟周期长，而当所有的MOSFET都是各具有低阈值电压的MOSFET时，路径的延迟具有可以与时钟周期相比拟的裕度(亦即消耗无用的功率)。
虽然，以这种方式，根据现有技术，延迟和功耗未被优化以达到平衡，但当如实施例那样，p沟道MOSFET pm2和n沟道MOSFET nm2都仅仅构造成具有低电压阈值时，延迟被调整为满足要求，并还能抑制功耗。
在图13中，将描述采用由p沟道MOSFET和n沟道MOSFET构成的互补MOSFET的第二实施例。触发器f131的输出脚被连接到第一p沟道MOSFET pm 131的栅和第一n沟道MOSFET nm 131的栅电极。
p沟道MOSFET pm 131被连接到第一工作电源线Vdd 131和第一节点nd 131，使源／漏路径位于其间，而n沟道MOSFET nm 131被连接到第一节点nd 131和第二工作电源线Vss 131，使源／漏路径位于其间。此外，第一节点nd 131被连接到第二p沟道MOSFET pm 132的栅、第二n沟道MOSFET nm 132和第三p沟道MOSFET pm 134的栅、以及第三n沟道MOSFET nm 134的栅。
p沟道MOSFET pm 132被连接到第一工作电源线Vdd 131和第二节点nd 132，使源／漏路径位于其间，第四p沟道MOSFET pm 133也被连接到第一工作电源线Vdd 131和第二节点nd 132，使源／漏路径位于其间。第二n沟道MOSFET nm132和第四n沟道MOSFET nm 133被串联连接在第二节点nd 132和第二工作电源线Vss 131之间，使源／漏路径位于其间。
第三p沟道MOSFET pm 134和第五p沟道MOSFET pm 135被串联连接在第一工作电源线Vss 131和第三节点nd 133之间，使源／漏路径位于其间。第二n沟道MOSFET nm 132被连接到第三节点nd 133和第二工作电源线Vss 131，使源／漏路径位于其间。像这样，第五n沟道MOSFET nm 135也被连接到第三节点nd 133和第二工作电源线Vss 131，使源／漏路径位于其间。
此外，第二节点nd 132通过由一个或多个逻辑门构成的电路c 131(在图中示为椭圆符号)，被连接到第二触发器f132的输入脚。第三节点nd 133通过由一个或多个逻辑门构成的电路c132(示为c131那样的椭圆)，被连接到第三触发器f133的输入脚。
在图中，触发器内部的逻辑门被忽略。时钟信号CK被输入到触发器。如用框圈起来那样，p沟道MOSFET pm 131和n沟道MOSFETnm 131构成倒相器逻辑门inv 131；p沟道MOSFET pm 132、pm 133和n沟道MOSFET nm 132、nm 133构成NAND逻辑门NAND 131；而p沟道MOSFET pm 134、pm 135和n沟道MOSFET nm 134、nm 135构成NOR逻辑门NOR 131。信号in2除了输入到inv 131的输出外，还输入到NAND 131，而信号in3除了输入到inv 131的输出外，还输入到NOR 131。
在电路中，在时钟信号CK被输入到触发器f131之后直到从触发器f131的输出脚输出的信号经由倒相器inv 131和NAND 131以及c131到达触发器f132的输入脚的时间长度；以及信号被从触发器f131的输出脚输出之后直到信号经由倒相器inv 131和NOR 131以及c132到达触发器f133的输入脚的时间长度，必须在时钟信号CK的一个周期内。在此实施例中，也假设当构成NAND 131、NOR 131和inv 131的MOSFET都由各具有高阈值电压的MOSFET组成时，二个路径的延迟都大于时钟周期，而当构成NAND 131、NOR 131和inv 131的MOSFET都由各具有低阈值电压的MOSFET组成时，路径的延迟具有可以与时钟周期相比拟的裕度(亦即消耗无用的功率)。
虽然，在图12的实施例中，当inv1由各具有低阈值的MOSFET组成时和inv2由各具有低阈值的MOSFET组成时，二者之间功耗没有出现差别，但如实施例那样，在路径在节点nd 131处被分支的情况下，分支节点nd 131上游的逻辑门的MOSFET pm 131和nm 131，亦即二个路径共有的MOSFET，都由各具有低阈值电压的MOSFET组成。从而尽量减少了为了将延迟限制在目标时间长度内所要求的各具有低阈值的MOSFET的数目，此外有可能进一步抑制功耗。虽然在此实施例中描述了一个路径被分支成二个路径的情况，但路径被分支成三个路径或更多路径，亦即输出为三个或更多的情况，也包括在本发明的范围内，并能够获得与二个分支路径情况相同的效果和作用。
在图14中，将描述采用由p沟道MOSFET和n沟道MOSFET构成的互补MOSFET的第三实施例。触发器f141的输出脚经由逻辑门电路c141被连接到第一p沟道MOSFET pm 141和第一n沟道MOSFET nm 141的栅电极。p沟道MOSFET pm 141被连接到第一工作电源线Vdd 141和第一节点nd 141，使源／漏路径位于其间。第二p沟道MOSFET pm 142也被连接到第一工作电源线Vdd 141和第一节点nd141，使源／漏路径位于其间。n沟道MOSFET nm 141和第二n沟道MOSFET nm 142被串联连接到第一节点nd 141和第二工作电源线Vss 141，使源／漏路径位于其间。
触发器f142的输出脚经由逻辑门电路c142被连接到第三p沟道MOSFET pm 143和第三n沟道MOSFET nm 143的栅电极。p沟道MOSFET pm 143被连接到第一工作电源线Vdd 141和第二节点nd 142，使源／漏路径位于其间。第四p沟道MOSFET pm 144也被连接到第一工作电源线Vdd 141和第二节点nd 142，使源／漏路径位于其间。n沟道MOSFET nm 143和第四n沟道MOSFET nm 144被串联连接到第二节点nd 142和第二工作电源线Vss 141，使源／漏路径位于其间。
此外，第一节点nd 141被连接到第五p沟道MOSFET pm 145和第五n沟道MOSFET nm 145的栅电极。而且，第二节点nd 142被连接到第六p沟道MOSFET pm 146和第六n沟道MOSFET nm 146的栅电极。p沟道MOSFET pm 145、pm 146被连接到第一工作电源线Vdd 141和第三节点nd 143，使源／漏路径位于其间，而n沟道MOSFETnm 145和n沟道MOSFET nm 146被串联连接到第三节点nd 143和第二工作电源线Vss 141，使源／漏路径位于其间。此外，第三节点nd 143被连接到第三触发器f143的输入脚。在图中，触发器内部的逻辑门也被忽略。时钟信号被输入到触发器。如用框圈起来那样，p沟道MOSFETpm 141、pm 142和n沟道MOSFET nm 141、nm 142构成NAND逻辑门NAND 141，而p沟道MOSFET pm 143、pm 144和n沟道MOSFETnm 143、nm 144构成NAND逻辑门NAND 142，且p沟道MOSFETpm 145、pm 146和n沟道MOSFET nm 145、nm 146构成NAND逻辑门NAND 143。
在电路中，在时钟信号CK被输入到触发器f141之后直到从触发器f141的输出脚输出的信号经由c141、NAND 141和NAND 143到达触发器f143的输入脚的时间长度；以及信号被从触发器f142的输出脚输出，且CK信号被输入到触发器f142之后直到从触发器f142的输出脚输出的信号经由c142、NAND 142和NAND 143到达触发器f143的输入脚的时间长度，必须在时钟信号CK的一个周期内。
即使在此实施例中，仍然假设当构成NAND 141、NAND 142和NAND 143的所有MOSFET都由各具有高的阈值电压的MOSFET组成时，上述二个路径的延迟都大于时钟周期，而当所有MOSFET都由各具有低的阈值的MOSFET组成时，路径的延迟具有可以与时钟周期相比拟的裕度(亦即消耗无用的功率)。虽然在图12的实施例中，当inv1由各具有低的阈值的MOSFET组成时和当inv2由各具有低阈值的MOSFET组成时，二者之间功耗没有出现差别，但如实施例那样，在路径从二个输入汇合的情况下，二个路径共有的逻辑门的MOSFET，比图13所述的其它情况更优先地都由各具有低阈值电压的MOSFET组成。亦即，在图中，pm 145、pm 146以及nm 145、nm 146由各具有低阈值电压的MOSFET组成。因此，尽量减少了为了将延迟限制在目标时间长度内所要求的各具有低阈值的MOSFET的数目，此外有可能进一步抑制功耗。虽然在此实施例中描述了二个路径汇合的情况，但三个路径或更多路径汇合的情况也包括在本发明的范围内，并能够获得与二个路径情况相同的效果和作用。
在图21中，本发明的实施例采用由n沟道MOSFET和由p沟道MOSFET与n沟道MOSFET构成的互补MOSFET以及n沟道MOSFET组成的传送晶体管门。
输入信号in 211被输入到第一n沟道MOSFET nm 212的漏电极；输入信号in 212被输入到第二n沟道MOSFET nm 213的漏电极；此外，输入信号in 213被输入到第二n沟道MOSFET nm 213的栅电极；而输入信号in 213的负值被输入到第一n沟道MOSFET nm 212的栅电极。第一n沟道MOSFET nm 212和第二n沟道MOSFET nm 213的源电极被连接到第一节点nd 211，而作为传送晶体管的第一n沟道MOSFET nm 212和第二n沟道MOSFET nm 213构成具有二个输入／一个输出的选择逻辑门sel211。
此外，第一节点nd 211被连接到第一p沟道MOSFET pm 211和第三n沟道MOSFET nm 211的栅电极。第一p沟道MOSFET pm 211被连接到第一工作电源线Vdd 211和第二节点nd 212，使源／漏路径位于其间，而第三n沟道MOSFET nm 211被连接到第二工作电源线Vss 211和第二节点nd 212，使源／漏路径位于其间。从而，倒相器逻辑门inv 211由第一p沟道MOSFET pm 211和第三n沟道MOSFETnm 211构成。图21所示的电路是传送晶体管逻辑门与互补MOSFET逻辑门被混合的电路。
此时，作为传送晶体管的第一和第二n沟道MOSFET nm 212和nm 213由各具有低阈值电压的MOSFET组成。由于能够用传送晶体管紧密地制作逻辑门，故传送晶体管在近年受到了公众的关注，但本发明人已经发现一个有问题的情况，即比之互补MOSFET，传送晶体管在低压运行时的开关速度的下降是明显的。因此，如在本实施例中那样，本发明人借助于在互补MOSFET与传送晶体管被混合的半导体集成电路中使用具有低阈值电压的传送晶体管，已经能够解决此问题，从而有可能在互补MOSFET与传送晶体管相互混合的半导体集成电路中得到低压和高速运行而不降低传送晶体管的运行速度。
然后来描述实现具有不同阈值电压的MOSFET的方法的实施例。构造具有不同阈值电压的MOSFET的半导体集成电路的第一方法是改变MOSFET栅氧化膜下方的半导体衬底的杂质密度。
图15示出了采用上述方法的图12的电路的布局的实施例。在图15中，略去了触发器f121和f122。触发器f121的输出脚被连接到term 121。term 121被连接到第一栅电极gate 121。栅电极gate 121在p+源／漏区darea 121上通过，从而形成第一p沟道MOSFET pm1，同时栅电极gate 121在n+源／漏区darea 122上通过，从而形成第一n沟道MOSFET nm1。p+源／漏区darea 121形成在n阱区nw 121上，而n+源／漏区darea 122形成在p阱区pw 121上。
p沟道MOSFET pm1的源被连接到第一工作电源线Vdd 121，而漏被连接到n沟道MOSFET nm1的漏和端子term 122。n沟道MOSFET nm1的源被连接到第二工作电源线Vss 211。图中的黑方块示出了通孔，通过它在不同的金属互连层和半导体衬底之间实现互连。通过通孔TH 121，从Vdd 121向n阱区nw 121供电，并通过通孔TH 122，从Vss 121向p阱区pw 121供电。
这样就制作了图2的倒相器逻辑门inv1。第一倒相器逻辑门inv1由第一p沟道MOSFET pm1和第一n沟道MOSFET nm1构成。同样，第二p沟道MOSFET pm2和第二n沟道MOSFET nm2由第二栅电极122、p+源／漏区darea 123和n+源／漏区darea 124构成。第二倒相器逻辑门inv2由第二p沟道MOSFET pm2和第二n沟道MOSFETnm2构成。inv1的输出端子term 122和inv2的输入端子term 123彼此被连接，这样就制作了图12所示的具有二个倒相器的电路。
inv2的输出端子term 124被连接到第二触发器f122的输入脚。此处，在第一栅电极gate 121下方示出了带阴影的区域area 121和area 122。在半导体集成电路的制造工艺中，杂质在阱区pw 121和nw 121中分布成浅层，然后以选择性方式仅仅在区域area 121和area 122中再额外地分布杂质，从而仅仅在这些区域中提高杂质密度，这仅仅使各个MOSFET pm1和nm1具有高阈值电压。
如图5所示，根据此方法，能够自由地改变构成位于半导体集成电路中任何位置的逻辑门的MOSFET的阈值电压。图5中，以符号方式用方块来表示逻辑门。示为灰色的方块，例如g51，是由各具有低阈值电压的MOSFET构成的逻辑门，而示为白色的方块，例如g52，是由各具有高阈值电压的MOSFET构成的逻辑门。在图中，从图2的f11到f12的路径被示为path 51，而从图2的f13到f14的路径被示为path 52。
但在这一方法中，在衬底中分布杂质的步骤的数目，例如离子注入步骤的数目，必须等于所用的MOSFET的种类的数目。
图25示出了当采用这一方法时，由具有高的或低的二种阈值电压的图12的MOSFET构成的二个倒相器的第二实施例中的器件结构的深度剖面图。由于图12的实施例使用了互补MOSFET，故采用了n阱制作在部分p型衬底表面中的双阱结构。在p衬底的表面层中制作了N+型源／漏区diff 2501、diff 2504、栅氧化膜ox 2501、ox 2504、栅电极gate 2501和gate 2504，这样就构成了n沟道MOSFET nm 2501、nm 2504。在n阱区表面层上分别制作了由p+型源／漏区diff 2502、diff 2503、栅氧化膜ox 2502、ox 2503、栅电极gate 2502和gate 2503构成的p沟道MOSFET pm 2502和pm 2503。Vdd被连接到p沟道MOSFET的源和n阱，而Vss被连接到n沟道MOSFET的源和p衬底。
此处假设图12的倒相器inv1由nm 2501和nm 2502构成，而图12的倒相器inv2由nm 2504和nm 2503构成。由于inv1是由各具有高阈值电压的MOSFET构成的，故nm 2501和nm 2502的栅氧化膜下方的半导体衬底的杂质密度(图中的杂质密度1)被设定得高，而nm 2504和nm 2503的栅氧化膜下方的杂质密度(图中的杂质密度2)被设定得低。
用具有各不相同的阈值电压的MOSFET制造半导体集成电路的第三方法是改变MOSFET的栅氧化膜的厚度。利用这种方法，也能够如图5所示自由地改变构成半导体集成电路中任何位置的逻辑门的MOSFET的阈值电压。但用这一方法，在半导体集成电路的制造工艺中，步骤的数目，例如热氧化步骤的数目，也必须等于所用MOSFET的种类的数目。
图26示出了当采用这一方法时，由具有高或低二种阈值电压的图12的MOSFET构成的二个倒相器的第三实施例中的器件结构的深度剖面图。
如在图25中那样，器件结构假设是n阱制作在部分p型衬底表面层中的双阱结构。在p衬底的部分表面区中制作了N+型源／漏区diff 2601、diff 2604、栅氧化膜ox 2601、ox 2604、和栅电极gate 2601、gate 2604，这样就制造了n沟道MOSFET nm 2601、nm 2604。在n阱区表面层上制作了由p+型源／漏区diff 2602、diff 2603、栅氧化膜ox 2602、ox 2603构成的p沟道MOSFET pm 2602和pm 2603。
此外，Vdd被连接到p沟道MOSFET的源和n阱，而Vss被连接到n沟道MOSFET的源和p衬底。此处假设图12的倒相器inv1由nm 2601和pm 2602构成，而图12的倒相器inv2由nm 2604和pm 2603构成。为了用inv1的各具有高阈值电压的MOSFET构成inv1，nm 2601和pm 2602的栅氧化膜的厚度(图中的厚度t1)被设定得大，而为了用各具有低阈值电压的MOSFET构成inv2，nm 2604和pm 2603的栅氧化膜的厚度(图中的厚度t2)被设定得小。
用具有各不相同的阈值电压的MOSFET来制造半导体集成电路的第四方法是改变栅长度。利用这种方法，也能够如图5所示自由地改变构成半导体集成电路中任何位置的逻辑门的MOSFET的阈值电压。
图6示出了栅长度与阈值电压之间的关系。例如，当选定图6曲线所示的二个点并稍许改变栅长度时，能够制作具有高或低不同阈值电压的二种MOSFET。
图27示出了当采用这一方法时，由具有高或低二种阈值电压的图12的MOSFET构成的二个倒相器的第四实施例中的器件结构的深度剖面图。如在图25中那样，器件结构假设是n阱制作在部分p型衬底表面层中的双阱结构。在p型衬底的表面层中制作了N+型源／漏区diff 2701、diff 2704、栅氧化膜ox 2701、ox 2704、和栅电极gate 2701、gate 2704，这样就制造了n沟道MOSFET nm 2701、nm 2704。在n阱区表面层上制作了由p+型源／漏区diff 2702、diff 2703、栅氧化膜ox 2702、ox 2703构成的p沟道MOSFET pm 2702和pm 2703。此外，Vdd被连接到p沟道MOSFET的源和n阱，而Vss被连接到n沟道MOSFET的源和p衬底。
此处假设图12的倒相器inv1由nm 2701和pm 2702构成，而图12的倒相器inv2由nm 2704和pm 2703构成。为了用各具有高阈值电压的MOSFET构成inv1，nm 2701和pm 2702的栅长度(图中的栅长度Lg1)被设定得大，而为了用各具有低阈值电压的MOSFET构成inv2，nm 2704和pm 2703的栅长度(图中的栅长度Lg2)被设定得小。
在图7中将描述实现本发明的实施例中的各具有不同阈值电压的MOSFET的第二方法。用具有不同阈值电压的MOSFET制造半导体集成电路的第二方法是改变施加在MOSFET衬底的偏置电压数值。为了实现这一改变，要求各个阱区电学上分隔开以便向具有不同阈值电压的MOSFET馈送不同的衬底偏置电压。
此外，为了向各个阱区供电，需要衬底偏压工作电源线。为此，由于面积要求提高太大，如图5那样自由地改变任意位置处的逻辑门的MOSFET的阈值电压是不现实的。
因此，如图7所示，在同一阱区中执行成组地制造具有相同阈值电压的MOSFET的布局。但当采用这一方法时，具有不需要用来制作具有多个阈值电压的MOSFET的额外的制造步骤的优点。
在图7中，示出了一个实施例，其中阱区well71-well75被制作在半导体集成电路LSI 70上。此处，阱区well71-well74被用于各具有低的阈值电压的MOSFET，而阱区well 75被用于各具有高阈值电压MOSFET。此时，由于出现了根据MOSFET的阈值电压数值而对包括具有阈值电压的MOSFET的逻辑门的构造地点的选择的限制，故需要注意逻辑门布局的限制。
图7是一个实施例的结构，其中由各具有低阈值电压的MOSFET构成的逻辑门以及由各具有高阈值电压的MOSFET构成的逻辑门，以1-3的面积比被排列在芯片上。这一比率是根据目标工作频率、目标漏电流数值和组合在器件中的逻辑电路的特性确定的。当本发明应用于门阵列时，要预先估计由各具有低阈值电压的MOSFET构成的逻辑门与由各具有高阈值电压的MOSFET构成的逻辑门之间的所用比率的大致数值，并在此估计下制备其中已经制造有扩散层的衬底。当如图7所示使用具有二种阈值电压的MOSFET时，为了馈送二种衬底偏压，需要提供二种工作电源线。
虽然在图7中示出了一个实施例，其中n沟道MOSFET或p沟道MOSFET被用作单一的种类，但将描述一个实施例，其中的半导体集成电路由包含n沟道MOSFET和p沟道MOSFET二者的互补MOSFET构成。在互补MOSFET的情况下，需要用来制造n沟道MOSFET的p阱和用来制造p沟道MOSFET的n阱，而三重阱结构被用来以可用的方式控制各个偏置电压。
图8示出了在由具有高或低二种阈值电压的图12的MOSFET构成的二种倒相器的实施例中采用三重阱结构的器件的深度结构。三重阱结构是这样一种结构，其中二个阱区，即电隔离的p阱p-well1和p阱p-well2被制作在部分n型衬底表面层中，n阱n-well1被制作在部分p-well1的表面层中，而n阱n-well2被制作在部分p-well2的表面层中。N+型源／漏区diff 801、diff 804、栅氧化膜ox 801、ox804、和栅电极gate 801、gate 804被制作在p阱表面层中，这样就制造了n沟道MOSFET nm 801、nm 804。p沟道MOSFET pm 802和pm 803由p+型源／漏区diff 802、diff 803、栅氧化膜ox 802、ox 803、和制造在n阱区表面层中的栅电极gate 802、gate 803构成。
Vdd被连接到p沟道MOSFET的源，而Vss被连接到n沟道MOSFET的源。Vbp1被连接到p沟道MOSFET pm 802的n阱，而Vbn1被连接到n沟道MOSFET nm 801的p阱。此外，Vbp2被连接到p沟道MOSFET pm 803的n阱，而Vbn2被连接到n沟道MOSFETnm 804的p阱。此处假设图12的倒相器inv1由nm 801和pm 802构成，而图12的倒相器inv2由nm 804和pm 803构成。
为了用各具有高阈值电压的MOSFET构成inv1和用各具有低阈值电压的MOSFET构成inv2，Vbp1被设定为高于Vbp2的电压，而Vbn1被设定为低于Vbn2的电压。各个电压被设定为例如Vdd=1．5V，Vss=0V，Vbp1=2．0V，Vbn1=-0．5V，Vbp2=1．5V，Vbn2=0V，等等。
图16示出了根据具有图8结构的器件的图12的电路的布局平面图。图16与15的差别在于，由第一栅电极gate 121和p+型源／漏区darea 121构成的第一p沟道MOSFET pm1以及由第二栅电极gate 122和p+型源／漏区darea 123构成的第二p沟道MOSFET pm2，各被制作在不同的n阱区nw 151和nw 152上。同样，由第一栅电极gate 121和n+型源／漏区darea 122构成的第一n沟道MOSFET nm1以及由第二栅电极gate 122和n+型源／漏区darea 124构成的第二n沟道MOSFETnm2，各被制作在不同的p阱区pw 151和pw 152上。
这是因为具有低阈值电压的MOSFET与具有高阈值电压的MOSFET之间必须电学上分隔开，以便根据电位是施加到具有低阈值电压的MOSFET还是施加到具有高阈值电压的MOSFET而将不同的电位施加到各个阱区。nw 151被第三工作电源线Vbp 151通过通孔TH 151馈以偏置电压，nw 152被第四工作电源线Vbp 152通过通孔TH 153馈以偏置电压，pw 151被第五工作电源线Vbn 151通过通孔TH 152馈以偏置电压，而pw1 52被第六工作电源线Vbn 152通过通孔TH 154馈以偏置电压。根据改变馈送到MOSFET衬底的偏置电压的方法，虽然由于需要新的工作电源线、如图16所示各个阱区之间要分隔开，而使布局面积更大，但仍然有优点，即MOSFET的阈值电压能够改变而不需要像图15情况那样在半导体集成电路的制造工艺中增加新的步骤。
图9A和9B示出了由图8所示的互补MOSFET构成的本发明半导体集成电路器件的一个实施例。图9A的实施例中，逻辑门沿横向排列，而多个行row 91-97沿纵向排列，逻辑门于是被排列成二维结构。在此实施例中，用矩形表示逻辑门，其内部图形未示出，但p沟道MOSFET和n沟道MOSFET被向上和向下排列。此处，row 91和row 96上的逻辑门由各具有低阈值电压的MOSFET构成，而其它行上的逻辑门都由各具有高阈值电压的MOSFET构成。
此时，需要4个彼此隔离的p阱区pw91-pw94。由于以相邻方式排列的row 92、row 93、row 94和row 95由各具有相同阈值电压的MOSFET构成，故p阱区pw 92被指定为其公共区。同样，row 97和row 98彼此共有p阱区pw 94。此外，需要5个n阱区nw91-nw95。在n阱区的情况下，以同样方法保持p阱区的环境。相邻的row 92和row 93共有一个n阱区nw 92，row 94和row 95共有一个n阱区nw 93，row 97和row 98共有一个n阱区nw 95。
图9B示出了用来在图9A的结构中向衬底馈送偏压的工作电源线。在图9B中，为了避免复杂化而略去了各个阱区。wire91-wire94被平行排列成行。此外，示出了一个例子，其中为了加固而沿垂直于行的方向排列各个互连。偏压源被分别馈送到各个阱区；其中wire 91向各具有高阈值电压的MOSFET的p阱馈电，wire 92向各具有高阈值电压的MOSFET的n阱馈电，wire 93向各具有低阈值电压的MOSFET的p阱馈电，而wire 94向各具有低阈值电压的MOSFET的n阱馈电。利用这一布局，在半导体集成电路由具有各不相同的阈值电压的MOSFET构成的情况下，利用改变施加到衬底的偏压数值的方法，各个阱之间的分隔被减为最小，并可尽量减小所要求的面积的增加。
然后示出了一个实施例，其中利用SOI(绝缘体上硅)器件结构达到了实现各具有不同的阈值电压的MOSFET的第二方法。当采用SOI器件结构时，阱区不需要分别分隔。因此，各具有相同的阈值电压的各个MOSFET不需要集中在一个阱区中。此时，如图5所示，在半导体集成电路上的任意地方能够安置具有任意阈值电压的MOSFET。但实现具有不同的阈值电压的MOSFET的第二方法需要工作电源线来获得不同的阈值电压。
为此，图22示出了一个实施例。半导体集成电路LSI 220是此实施例，其中由各具有SOI结构的互补MOSFET构成的逻辑门被排列成行。在图中，用矩形表示逻辑门例如g221和g222。像g221那样加深成灰色的矩形表示由各具有低阈值电压的MOSFET构成的逻辑门，而白色矩形表示由各具有高阈值电压的MOSFET构成的逻辑门。
其中平行地排列有各具有低阈值电压的p沟道MOSFET的衬底偏压电源线Vbp 221、各具有高阈值电压的p沟道MOSFET的衬底偏压电源线Vbp 222、各具有低阈值电压的n沟道MOSFET的衬底偏压电源线Vbn 221、以及各具有低阈值电压的n沟道MOSFET的衬底偏压电源线Vbn 222。
在图中，略去了各个MOSFET的源电极的电位电源线。电源线通过通孔TH 221和TH 222被连接到衬底，且偏压源被馈送到构成门的各个MOSFET的衬底。如在图中那样，平行于各个行提供了数目等于阈值电压种类数目的作为互连的偏压电源线(但在互补MOSFET的情况下，分别需要p沟道MOSFET和n沟道MOSFET的电源线)，并根据高或低的阈值电压在必要的位置处开凿通孔，从而能够将具有不同阈值电压的MOSFET置于器件的任何地方。
亦即，在本发明中，由于在利用借助于改变衬底偏压源来改变MOSFET的阈值电压的方法的情况下，要求增加的面积小，故最好采用SOI的器件结构。
然后描述存储媒质的实施例，其上存储有用来设计已经描述过的本发明的半导体集成电路所需的单元信息库。在描述本实施例之前，首先概述一下单元和单元信息库。通常，小规模使用被称为单元并在设计半导体集成电路时预先已经设计的具有逻辑功能的元件。一个单元以包含已经被设计的内部电路元件及其连接、布局图形等、以及形状、外部连接的端子位置、逻辑功能、延迟特性、功耗性能等的信息的形式，被登录在单元信息库中。当其上各存储有单元信息库的存储媒质被分配时，有可能在大量半导体集成电路中使用就被设计的运行而言已经得到了保证的元件。
图10示出了其上存储了本发明的单元信息库的存储器的实施例。在图10的实施例中，登录了三种倒相器单元。在本实施例中，单元上写入有名称、尺寸、栅长度、插脚延迟特性、漏电流、阈值电压、功能等作为单元上的单元信息。记号c101表示一个标准倒相器单元，而记号c102表示MOSFET的栅宽度W为二倍的单元。
当在现有技术中如此制备具有相同功能的多个单元时，储备有具有不同栅宽度和不同延迟特性的各种单元。栅宽度和尺寸与c102相同的c103，仅仅在延迟特性和功耗特性方面不同于c102。亦即，c103是一个由各具有低阈值电压的MOSFET构成的单元，换言之，还是一个漏电流大但延迟小的单元。
为了如上所述设计和制造本发明的半导体集成电路器件，图10所示的信息库是必需的。例如，在本发明的半导体集成电路器件的制造工艺中，当使用具有不同阈值电压的MOSFET时，在如上所述根据位置选择性掺入杂质和选定栅氧化膜厚度的工艺中，需要特定的掩模图形。
在制造这种掩模图形的过程中，有必要得到有关已经设计的集成电路的单元和互连布局的信息、有关单元互连和识别哪个单元是由各具有何种阈值电压数值的MOSFET构成的信息。有关各个单元的MOSFET的阈值电压的信息已经存储在存储媒质上，其上能够制造本发明的单元信息库，因此，当使用此信息时，能够制造上述的掩模图形。在这种意义上，除了其上存储了单元信息库的存储媒质外，本发明在其范围内还包括一种存储媒质，其上存储有单元和互连的连接关系亦即网络清单，其上还存储有用以确认具有不同的阈值电压的MOSFET的信息，因为这种想法能够容易地从本发明得到。
在此实施例中，虽然示出了倒相器，但本发明也能够以同样的方式应用于AND单元、OR单元、NAND单元、选择器、触发器等等。应该指出的是，在应用中，本发明的应用在单元的种类方面没有特别的限制。
然后将描述使用其上存储有信息库的存储媒质的设计方法的实施例。
图23示出了使用其上存储有图10的单元信息库的存储媒质来执行逻辑设计的过程中的各个步骤。在图中，矩形盒步骤230到步骤232表示过程，黑色箭头示出了工艺流向，而白色箭头示出了数据流向。用高级逻辑描述语言，例如VHDL之类，来写入逻辑描述LOG230。在逻辑设计过程中，逻辑描述LOG230被读出，并执行逻辑优化过程step230。
逻辑优化过程step230是一种优化过程，它不依赖于工艺，例如是一种表示逻辑的布尔表达式的项数被最小化的过程。此时，基于由延迟估计过程step231估计的延迟而执行优化。然后执行单元赋值过程step232。这是单元信息库LIB230被读出且不依赖于工艺的逻辑被赋值在实际单元上的过程。
此处，为了得到最佳的赋值，反复地执行延迟计算过程step233和功耗计算过程step234，然后输出网络清单net230。由于单元赋值过程是本发明的设计方法中的有特点的过程，故在图上示出了详细的例子。在此例子中，在部分路径A-D上执行单元赋值。假设已经完成了路径A-B和C-D上的单元赋值，且延迟分别是3．22nsec和1．70nsec。若路径B-C中的逻辑由C=not(B)表示，则理解为这一布尔表达式应该赋值到倒相器。若路径A-D中的目标延迟为5nsec，则倒相器中的延迟必需是0．08或更小。
此时，已经可以理解，作为单元信息库LIB230的读出结果，存在具有不同延迟数值的单元c102和c103，由于它们是具有相同功能的单元，亦即倒相器，但具有不同的阈值电压。此处，在各个单元被使用的情况下计算了延迟和功耗，结果选定了具有低的阈值电压的单元c103。
下面用图24来描述利用其上存储了信息库的媒质的设计方法的第二实施例。图24示出了使用其上存储有图10的单元信息库的存储媒质来执行逻辑设计的过程中的各个步骤。如图23那样，矩形盒步骤240到步骤244表示过程，黑色箭头示出了工艺流向，而白色箭头示出了数据流向。在逻辑设计过程中，逻辑描述LOG240被读出，并执行逻辑优化过程step240。这与图23中的step230是相同的。然后，执行单元赋值过程step241，其中仅仅使用具有高阈值电压的单元。
以相似于图23的实施例的方式，为了在仅仅使用具有高阈值电压的单元的限制下得到最佳的赋值，反复地执行延迟和功耗计算过程。然后执行布局过程step243。再根据布局之后的实际布线长度，再次执行延迟和功耗计算过程step242，从而作为计算的结果，能够得到具有更高精度的计算结果。在得到具有更高精度的计算结果之后，若出现违反延迟的路径，则执行过程step244，其中用由各具有低阈值电压的MOSFET构成的具有相同功能的单元替换违反延迟的路径上的单元，并输出附有布局信息的网络清单net240。从而可以拥有能够消除延迟违反而其周围布局又不改变的优点。
另一方面，与图24的实施例相反，当由于仅仅使用由各具有低的阈值电压的MOSFET构成的单元来执行单元赋值和布局之后的延迟计算而留下延迟裕度时，具有延迟裕度的路径上的单元被各具有高的阈值电压的MOSFET构成的单元替换的方法是可能的。
然后描述一个实施例，其中在包含大约8000个单元的半导体集成电路上执行本发明。在此实施例中，栅长度为0．25微米的互补MOSFET工作于Vdd=1．6V和Vss=0V。
在图18中，用横轴示出周期时间(最大路径延迟)，用纵轴示出包括在对应于延迟数值的路径中的单元的数目。假设当单元包括在多个路径中时，各个单元被包括在显示最大延迟的路径中。细实线(1)表示各具有高阈值电压(0．15V)的MOSFET被均匀地使用的情况，粗实线(2)表示本发明已经被执行的情况的结果，其中设定高阈值电压为0．15V，低阈值电压为-0．05V，而虚线(3)表示各具有低阈值电压的MOSFET被均匀使用的情况。细实线(1)的最大路径延迟为5nsec，而粗实线(2)和虚线(3)的最大延迟为3．95nsec。二者都被认为是适合于高速运行。
然而，在如情况(3)的阈值电压均匀地被降低的情况下，原来延迟小的区域也受到影响而呈现更高的速度，其中就曲线的形状而言，情况(3)中的曲线呈现与情况(1)相同的形状，向左平行地位移。这表示延迟数值等于或小于目标数值的路径，即使当路径使用各具有高阈值电压的MOSFET，也受到影响而呈现更高的速度。
另一方面，在作为本发明结果的(2)中，没有出现从(1)的对应区域的分布改变，而仅仅在3．95nsec-5nsec范围内的部分分布被压缩到左边。亦即，(2)呈现出实现了高速运行而没有无用的功耗。
在图17中，用横轴示出周期时间(最大路径延迟)，用纵轴示出漏电流造成的功耗。当均匀地使用各具有高阈值电压(0．15V)的MOSFET时，此电路是工作在周期时间为5nsec(200MHz)下的电路。功耗数值用均匀地使用各具有高阈值电压的MOSFET时的功耗定为1而被归一化。
在图中，三角形标出的数据是阈值电压被均匀地降低的情况的结果，而圆形标出的数据是根据本发明使用具有二种阈值电压的MOSFET的情况的结果。对应于所绘数据的阈值电压附在所标出的数据旁边。例如，在本发明中，当设定低阈值电压为-0．05V，高阈值电压为0．15V，且使用具有二种阈值电压的MOSFET时，周期时间能够提高到3．95nsec(253MHz)，而功耗约为20。
另一方面，当阈值电压被均匀地设定为-0．05V时，周期时间以相似的方式呈现为3．95nsec，但功耗等于或大于60。可以理解，虽然当阈值电压在漏电流造成的功耗被抑制到等于或小于10的水平的条件下被均匀地改变，周期时间为4．33nsec(231MHz)，但根据本发明，运行速度仍然能够提高到周期时间为4．07nsec(246MHz)。
在图17中，当执行本发明时，对于0．1V的低阈值电压运行，各具有低阈值电压的MOSFET的比率是6％，对于0．05V的低阈值电压运行，各具有低阈值电压的MOSFET的比率是15％，对于0．0V的低阈值电压运行，各具有低阈值电压的MOSFET的比率是23％，而对于-0．05V的低阈值电压运行，各具有低阈值电压的MOSFET的比率是30％。由于当阈值电压被降低时，漏电流按指数函数增大，故将各具有低阈值电压的MOSFET的比率限制为等于或小于大约30％的数值是可取的。此外，为了将功耗抑制到适当的数值，将此比率限制为等于或小于10％的数值是可取的。根据本发明，各具有低阈值电压的MOSFET的数目能够被减为最少，以及各具有低阈值电压的MOSFET对MOSFET总数的比率等于或小于30％，这些是本发明的特点。
从上述各个实施例显然，在执行中利用本发明，不仅能够即使在高速工作运行时将漏电流造成的MOSFET的功耗的增大减为最小，还能够实现可工作于高运行速度的半导体集成电路器件。
图28所示的实施例中，本发明的半导体集成电路器件被用于微处理器。图28示出了微处理器的主要方框，而内部单元结构用矩形符号示出。
在图28的实施例中，组成的方框是：CPU(中央处理器)、FPU(浮置处理器)、超高速缓冲存储器(内部存储器)、BSC(总线控制)、DMA(直接存储器存取)、CPG(时钟脉冲控制)和INT(中断控制)。各个方框中各个单元中的各个灰色单元具有低阈值电压，而各个白色单元具有高的阈值电压。例如，可以理解，在计时方面至关重要的CPU、FPU、超高速缓冲存储器等具有许多具有低阈值电压的单元。各具有计时裕度的方框INT等具有低阈值电压单元的比率较小。以这种方式，根据本发明，不仅各个方框的阈值电压简单地被改变，而且即使在同一个方框中，各具有低阈值电压的MOSFET和各具有高阈值电压的MOSFET也被选择性地以适当的方式使用，并能够尽量少用各具有低阈值电压的MOSFET。因此，能够同时实现高速运行和低功耗。
虽然本发明是为了实现运行工作时的高速工作和低功耗，但借助于在待机状态下控制衬底偏压源，能够结合将阈值电压设定成高的数值的众所周知的方法来执行本发明。
在上述各个实施例中，虽然描述了使用具有不同的阈值电压的二种MOSFET的情况，但也可以容易地实施具有三种或更多种阈值电压的MOSFET被混合的情况，这是包括在本发明的范围中的。
如上所述，根据本发明，借助于通过在给定运行条件中恰当地选择即使相同的功能块中具有不同阈值电压的MOSFET来构造半导体集成电路器件，能够获得能工作于高速同时又抑制运行工作时由漏电流造成的功耗增大的半导体集成电路器件。
虽然已经示出并描述了根据本发明的一些实施例，但应该理解的是，所公开的各个实施例是可以改变和修正而不超越本发明的范围的。因此，不受此处示出和描述的细节的限制，而是所有这些改变和修正都在所附权利要求的范围内。

Claims (26)

1．一种半导体集成电路器件，它具有由制作在半导体衬底上的开关元件构成的逻辑门，由至少一个输入信号上的逻辑门执行给定的过程并输出至少一个信号，此开关元件由至少二种开关元件组成，第一种各具有低的阈值电压，而第二种各具有高的阈值电压，其中提供有多个信号从其中传输的路径，其中构成第一路径上的逻辑门的各个开关元件具有不同于构成第二路径上的逻辑门的各个开关元件的阈值电压。
2．一种半导体集成电路器件，它具有由制作在半导体衬底上的开关元件构成的逻辑门，由至少一个输入信号上的逻辑门执行给定的过程并输出至少一个信号，此开关元件由至少二种开关元件组成，第一种各具有低的阈值电压，而第二种各具有高的阈值电压，其中在信号从其中传输的一个路径上，提供有由各具有低的阈值电压的开关元件构成的逻辑门和由各具有高的阈值电压的开关元件构成的逻辑门的混合。
3．一种半导体集成电路器件，它具有由制作在半导体衬底上的开关元件构成的逻辑门，由至少一个输入信号上的逻辑门执行给定的过程并输出至少一个信号，此开关元件由至少二种开关元件组成，第一种各具有低的阈值电压，而第二种各具有高的阈值电压，其中提供有由第一节点到第二节点的信号路径、第二节点到第三节点的信号路径、和第二节点到第四节点的信号路径组成的多个信号路径，其中在第一节点到第二节点的路径上的由各具有低的阈值的开关元件构成的逻辑门的数目对逻辑门的总数目的比率，大于在第二节点到第三节点的路径或第二节点到第四节点的路径上的由各具有低的阈值的开关元件构成的逻辑门的数目对逻辑门的总数目的比率。
4．一种半导体集成电路器件，它具有由制作在半导体衬底上的开关元件构成的逻辑门，由至少一个输入信号上的逻辑门执行给定的过程并输出至少一个信号，此开关元件由至少二种开关元件组成，第一种各具有低的阈值电压，而第二种各具有高的阈值电压，其中提供有由第一节点到第二节点的信号路径、第三节点到第二节点的信号路径、和第二节点到第四节点的信号路径组成的多个信号路径，其中在第二节点到第四节点的路径上的由各具有低的阈值的开关元件构成的逻辑门的数目对逻辑门的总数目的比率，大于在第一节点到第二节点的路径和第三节点到第二节点的路径上的由各具有低的阈值的开关元件构成的逻辑门的数目对逻辑门的总数目的比率。
5．根据权利要求1-4中任何一个的半导体集成电路器件，其中信号从其中传输的路径是三种路径：第一路径是从半导体集成电路的输入脚到信号首次到达的状态保持电路的输入脚的路径；第二路径是从状态保持电路的输出脚到信号第二次到达的第二状态保持电路的输入脚的路径；而第三路径是从第二状态保持电路到半导体集成电路的输出脚而不透过第三状态保持电路或三种路径中每种路径的一部分。
6．一种半导体集成电路器件，它具有由制作在半导体衬底上的开关元件构成的逻辑门，由至少一个输入信号上的逻辑门执行给定的过程并输出至少一个信号，它包含：
至少第一和第二状态保持电路；
至少第一、第二、第三和第四开关元件；
用来向第一工作电位点馈电的第一工作电源线和用来向第二工作电位点馈电的第二工作电源线；以及
第一和第二节点，
其中第一状态保持电路的输出脚或半导体集成电路的输入脚，被直接或通过至少一个逻辑门连接到第一和第二开关元件的栅电极；
第一开关元件被连接到第一工作电位点和第一节点，使源／漏路径位于其间；
第二开关元件被连接到第二工作电位点和第一节点，使源／漏路径位于其间；
第一节点被连接到第三和第四开关元件的栅电极；
第三开关元件被连接到第一工作电位点和第二节点，使源／漏路径位于其间；
第四开关元件被连接到第二工作电位点和第二节点，使源／漏路径位于其间；以及
第二节点被直接或通过至少一个逻辑门连接到第二状态保持电路的输入脚或半导体集成电路的输出脚，
其中第一开关元件的阈值电压不同于第三开关元件的阈值电压，或第二开关元件的阈值电压不同于第四开关元件的阈值电压。
7．一种半导体集成电路器件，它具有由制作在半导体衬底上的开关元件构成的逻辑门，由至少一个输入信号上的逻辑门执行给定的过程并输出至少一个信号，它包含：
至少第一、第二和第三状态保持电路；
至少第一、第二、第三、第四、第五和第六开关元件；
用来向第一工作电位点馈电的第一工作电源线和用来向第二工作电位点馈电的第二工作电源线；以及
第一、第二和第三节点，
其中第一状态保持电路的输出脚或半导体集成电路的输入脚，被直接或通过至少一个逻辑门连接到第一和第二开关元件的栅电极；
第一开关元件被连接到第一工作电位点和第一节点，使源／漏路径位于其间；
第二开关元件被连接到第二工作电位点和第一节点，使源／漏路径位于其间；
第一节点被连接到第三、第四、第五和第六开关元件的栅电极；
第三开关元件被连接到第一工作电位点和第二节点，使源／漏路径位于其间；
第四开关元件被连接到第二工作电位点和第二节点，使源／漏路径位于其间；
第五开关元件被连接到第一工作电位点和第三节点，使源／漏路径位于其间；
第六开关元件被连接到第二工作电位点和第三节点，使源／漏路径位于其间；
第二节点被直接或通过至少一个逻辑门连接到第二状态保持电路的输入脚或半导体集成电路的输出脚；以及
第三节点被直接或通过至少一个逻辑门连接到第三状态保持电路的输入脚或半导体集成电路的输出脚，
其中第三开关元件的阈值电压高于第一开关元件的阈值电压，或第四开关元件的阈值电压高于第二开关元件的阈值电压。
8．一种半导体集成电路器件，它具有由制作在半导体衬底上的开关元件构成的逻辑门，由至少一个输入信号上的逻辑门执行给定的过程并输出至少一个信号，它包含：
至少第一、第二和第三状态保持电路；
至少第一、第二、第三、第四、第五、第六、第七和第八开关元件；
用来向第一工作电位点馈电的第一工作电源线和用来向第二工作电位点馈电的第二工作电源线；以及
第一、第二和第三节点，
其中第一状态保持电路的输出脚或半导体集成电路的输入脚，被直接或通过至少一个逻辑门连接到第一和第二开关元件的栅电极；
第一开关元件被连接到第一工作电位点和第一节点，使源／漏路径位于其间；
第二开关元件被连接到第二工作电位点和第一节点，使源／漏路径位于其间；
第二状态保持电路的输出脚或半导体集成电路的输入脚，被直接或通过至少一个逻辑门连接到第三和第四开关元件的栅电极；
第三开关元件被连接到第一工作电位点和第二节点，使源／漏路径位于其间；
第四开关元件被连接到第二工作电位点和第二节点，使源／漏路径位于其间；
第一节点被连接到第五和第六开关元件的栅电极；
第二节点被连接到第七和第八开关元件的栅电极；
第五和第七开关元件被连接到第一工作电位点和第三节点，使源／漏路径位于其间；
第六和第八开关元件被连接到第二工作电位点和第三节点，使源／漏路径位于其间；以及
第三节点被直接或通过至少一个逻辑门连接到第三状态保持电路的输入脚或半导体集成电路的输出脚，
其中第一开关元件的阈值电压高于第五或第七开关元件的阈值电压，或第二开关元件的阈值电压高于第六或第八开关元件的阈值电压。
9．一种半导体集成电路器件，它具有由制作在半导体衬底上的开关元件构成的逻辑门，由至少一个输入信号上的逻辑门执行给定的过程并输出至少一个信号，它包含：
至少第一、第二和第三状态保持电路；
至少第一、第二、第三、第四、第五和第六开关元件；
用来向第一工作电位点馈电的第一工作电源线和用来向第二工作电位点馈电的第二工作电源线；
第一、第二和第三节点；以及
第一和第二逻辑门组，在每个逻辑门组中多个逻辑门被串联连接；
其中第一状态保持电路的输出脚或半导体集成电路的输入脚，被直接或通过至少一个逻辑门连接到第一和第二开关元件的栅电极；
第一开关元件被连接到第一工作电位点和第一节点，使源／漏路径位于其间；
第二开关元件被连接到第二工作电位点和第一节点，使源／漏路径位于其间；
第一节点被连接到第三、第四、第五和第六开关元件的栅电极；
第三开关元件被连接到第一工作电位点和第二节点，使源／漏路径位于其间；
第四开关元件被连接到第二工作电位点和第二节点，使源／漏路径位于其间；
第五开关元件被连接到第一工作电位点和第三节点，使源／漏路径位于其间；
第六开关元件被连接到第二工作电位点和第三节点，使源／漏路径位于其间；
第二节点通过第一逻辑门组被连接到第二状态保持电路的输入脚；以及
第三节点通过第二逻辑门组被连接到第三状态保持电路的输入脚，
其中第一逻辑门组的逻辑门级数大于第二逻辑门组，且其中第五开关元件的阈值电压高于第一和第三开关元件的阈值电压，或第六开关元件的阈值电压高于第二和第四开关元件的阈值电压。
10．一种半导体集成电路器件，它具有由制作在半导体衬底上的开关元件构成的逻辑门，由至少一个输入信号上的逻辑门执行给定的过程并输出至少一个信号，它包含：
至少第一、第二和第三状态保持电路；
至少第一、第二、第三、第四、第五、第六、第七和第八开关元件；
用来向第一工作电位点馈电的第一工作电源线和用来向第二工作电位点馈电的第二工作电源线；
第一、第二和第三节点；以及
第一和第二逻辑门组，每个逻辑门组中多个逻辑门被串联连接；
其中第一状态保持电路的输出脚通过第一逻辑门组被连接到第一和第二开关元件的栅电极；
第一开关元件被连接到第一工作电位点和第一节点，使源／漏路径位于其间；
第二开关元件被连接到第二工作电位点和第一节点，使源／漏路径位于其间；
第二状态保持电路的输出脚通过第一逻辑组被连接到第三和第四开关元件的栅电极；
第三开关元件被连接到第一工作电位点和第二节点，使源／漏路径位于其间；
第四开关元件被连接到第二工作电位点和第二节点，使源／漏路径位于其间；
第一节点被连接到第五和第六开关元件的栅电极；
第二节点被连接到第七和第八开关元件的栅电极；
第五和第七开关元件被连接到第一工作电位点和第三节点，使源／漏路径位于其间；
第六和第八开关元件被连接到第二工作电位点和第三节点，使源／漏路径位于其间；以及
第三节点直接或通过至少一个逻辑门被连接到第三状态保持电路的输入脚或半导体集成电路的输出脚，
其中第一逻辑门组的逻辑门级数大于第二逻辑门组，且其中第三开关元件的阈值电压高于第一和第五开关元件的阈值电压或第七开关元件的阈值电压，或第四开关元件的阈值电压高于第二和第六开关元件的阈值电压或第八开关元件的阈值电压。
11．一种半导体集成电路器件，它具有由制作在半导体衬底上的开关元件构成的逻辑门，由至少一个输入信号上的逻辑门执行给定的过程并输出至少一个信号，它包含：
至少第一、第二和第三开关元件；
用来向第一工作电位点馈电的第一工作电源线和用来向第二工作电位点馈电的第二工作电源线；以及
第一、第二和第三节点，
其中第一节点被连接到第一开关元件的栅电极；
第二节点被连接到第一开关元件的漏电极；
第一开关元件的源电极被连接到第二和第三开关元件的栅电极；
第二开关元件被连接到第一工作电位点和第三节点，使源／漏路径位于其间；以及
第三开关元件被连接到第二工作电位点和第三节点，使源／漏路径位于其间；
其中信号被输入到第一和第二节点，且信号从第三节点输出，以及
其中第一开关元件的阈值电压低于第二和第三开关元件的阈值电压。
12．根据权利要求1-11中任何一个的半导体集成电路器件，其中提供具有不同阈值电压的开关元件的方法是改变开关元件的栅氧化膜下方的半导体衬底的杂质密度。
13．根据权利要求1-11中任何一个的半导体集成电路器件，其中提供具有不同阈值电压的开关元件的方法是改变施加到开关元件的衬底的偏置电压数值。
14．根据权利要求1-11中任何一个的半导体集成电路器件，其中提供具有不同阈值电压的开关元件的方法是改变开关元件的栅氧化膜的厚度。
15．根据权利要求1-11中任何一个的半导体集成电路器件，其中提供具有不同阈值电压的开关元件的方法是改变开关元件的栅长度。
16．根据权利要求1-11中任何一个的半导体集成电路器件，其中提供具有不同阈值电压的开关元件的方法是组合第一方法到第四方法中的二个或更多个方法，其中第一方法是改变开关元件的栅氧化膜下方的半导体衬底的杂质密度；第二方法是改变施加到开关元件的衬底的偏置电压数值；第三方法是改变开关元件的栅氧化膜的厚度；而第四方法是改变开关元件的栅长度。
17．根据权利要求13的半导体集成电路器件，其中逻辑门一维排列成一行，而多行逻辑门被排列成沿垂直于该一行的方向，以便二维地排列逻辑门，它包含平行于行制作的数目等于所用的开关元件的阈值电压的种类数目的衬底偏压工作电源线。
18．根据权利要求13的半导体集成电路器件，包含多个相互绝缘的阱区，其中具有不同阈值电压的开关元件被制作在不同的阱区上。
19．根据权利要求18的半导体集成电路器件，其中逻辑门一维排列成一行，而多行逻辑门被排列成沿垂直于该一行的方向，以便二维地排列逻辑门，且其中由具有相同阈值电压的开关元件构成的逻辑门被排列在一行上；而该一行被排列在沿该一行对准的一个阱区上；并提供有平行于行的工作电源线，以便馈送衬底偏压源。
20．根据权利要求19的半导体集成电路器件，其中当彼此相邻的多个行上的逻辑门由各具有相同阈值电压的开关元件构成时，多个行公用其中的一个阱区。
21．一种其上存储有单元信息库、预先设计了具有特定逻辑功能的逻辑电路元件的存储媒质，其中写入有各个单元的功能、形状、延迟、功耗等，
其中的单元信息库被至少二种由于由具有不同的阈值电压的开关元件构成并具有相同的功能和相同的形状而延迟和功耗不同的单元登录。
22．根据权利要求1-20中任何一个的设计半导体集成电路器件的方法，它使用根据权利要求21的其上存储有单元信息库的存储媒质，它包含至少下列步骤：
计算信号路径的功耗和延迟；以及
利用计算信号路径的功耗和延迟的步骤的结果，将选自至少二种由具有不同的阈值电压的开关元件构成的同时具有相同的功能和相同的形状的单元，赋值到逻辑电路。
23．根据权利要求1-20中任何一个的设计半导体集成电路的方法，它使用根据权利要求21的其上存储有单元信息库的存储媒质，它包含至少下列步骤：
仅仅用由各具有高阈值的开关元件构成的单元来设计逻辑电路；
计算信号路径的功耗和延迟；以及
用由各具有低阈值的开关元件构成的同时具有相同的功能和相同的尺寸的单元，替换仅仅用由各具有高阈值的开关元件构成的单元所设计的部分逻辑电路。
24．一种半导体集成电路，它包含各包括锁存电路、触发器电路、信号路径中的信号输出端子和信号输入端子中的至少一个的多个电路，其中在各电路之间的路径中提供有多个具有不同阈值的晶体管。
25．一种半导体集成电路，它包含多个受信号路径中的时钟信号控制的第一电路以及包括多个插入在各第一电路之间的具有不同阈值晶体管的第二电路。
26．一种半导体集成电路的设计方法，其中多个受时钟信号控制的第一电路包括在信号路径中，而由多个具有不同阈值晶体管构成的第二电路插入在各第一电路之间的路径中，其中构成第二电路的各个晶体管的阈值被设定成使各第一电路之间的信号延迟时间不超过给定的目标数值。
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