TW536808B - Semiconductor integrated circuit device and designing method for semiconductor integrated circuit device - Google Patents

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Description

536808 五、發明說明 一、 技術領域 本發2體電路裝置，特別是關於適合高速 且低電麼動作的+導體積體電路裝置及記憶有零件庫之記 憶媒體。 、 背景技術 目前所= 體積體電路裝置中，持有所謂高集積 度、低消耗電力之特徵的M0SFET已被廣泛使用著。在 . M0SFET上，存在有臨限值電壓，且可依該臨限值電壓決定 FET的導通止特性。為了提升驅動能力、及提高電路之 動作速度’就必需將臨限值電壓設定得很低。 但是’如於1 9 9 3年技術報告之ν l S I電路摘要論文集 ( 1 9 9 3年5月）第45頁至第46頁（1 99 3 Symp〇sium⑽ν⑶
Circuits Digest of Technical Papers, pp45-46(May 1993))中所述般，若將臨限值設定太低時，會因M〇SFETi 次臨限值特性（曳尾（t a i 1 i ng )特性），而無法使F ET完全截 止’且次臨限值洩漏電流（以下稱為洩漏電流）會增大，而 有半導體積體電路之消耗電力變得非常大的問題。 一般而言，為了提高M0SFET之臨限值電壓，可列舉提高 閘極氧化膜膜厚、或提高閘極氧化膜下之雜質濃度的方 法。換句話說在設計由M0SFET構成的半導體積體電路裝置 之際，考量所期望的動作頻率和消耗電力，以決定M0SFET 之臨限值電壓，就可決定半導體製造過程條件。 通常雖是進行將半導體積體電路装置中之M 0SFET的臨限 值電壓一律設定在一定值，但是近年來的發明，則如技術·
O:\78\78522.ptd 第5頁 536808 五、發明說明（2) 報告之I E E E國際固態電路討論綱領（1 9 9 6年）第1 6 6頁至第 167 頁（IEEE International Solid State Circuits
Conference Digest of Technical Papers, pp, 1 6 6 - 1 6 7， 1 9 9 6 )中所示，提供一種按照待機時或動作時等 的動作狀態，使基板偏壓值變化就可控制M0SFET之臨限值 電壓的半導體積體電路裝置。 · 在曰本專利特開平8 - 2 7 4 6 2 0號中，亦提議在以複數個功· 能塊構成半導體積體電路之情況時，在每一個功能塊中， 獨立使基板偏壓值變化且高速性受重視的塊會以低臨限值 電壓的M0SFET動作，而非為獨立使基板偏壓值變化且高速 性受重視的塊則會以高臨限值電壓的M0SFET動作。 又，若依據固態電路之IEEE期刊雜誌，V0L30， N08 ( 1 9 9 5 年8 月）第 847 頁至第 85 4 頁（IEEE JOURNAL 0F SOLID-STATE CIRCUIT, VOL30， N08, AUGUST 1995)，則 有提議採取設有電源供給線和虛擬電源供給線，在該等之 間配有開關M0SFET，且從虛擬電源供給線供給電源至主電 路上的構成’在待機時，藉由將上述開關M0SFET截止，且 未對主電路供給電源，以實現低消耗電力。在此，上述開 巧M0SFEJ係在動作時不進行開關動作而為了保持導通的狀 悲’而提議與構成主電路之M〇SFET相比較，預先設在高臨 限值電壓。 發明之揭示 >如上7述’在上述習知技術中提議一種按照待機時或有 效動作時等的動作狀態，使基板偏壓值變化以控制M0SFET .
第6頁 536808 '發明說明（幻 $臨限值電壓，且在每一個功能塊中，獨立使基板偏壓值 變化且高速性受重視的塊會以低臨限值電壓的M0SFET動 作’，非為獨立使基板偏壓值變化且高速性受重視的塊則 曰以阿臨限值電壓的M0SFET動作。進而提議提高於動作時 未被要求開關速度之特別的M0SFET之臨限值電壓。然而，， 在待機時一律提升臨限值電壓，活性動作時一律降低臨限 值電壓的方法中，為了於活性動作時使之高速動作，而無， 法避免因戍漏電流而使消耗電力增加。又，實際上，依發 明人等的檢討可判明就連在同一功能塊中，依構成功能塊 之各塊邏輯閘，亦會存在必要的動作速度有不同的情況。
圖11係顯示以100MHz動作之半導體積體電路中之正反器 間之路徑延遲值的度數分布圖。橫軸表示路徑的延遲值， 縱軸表示持有該延遲值的路徑度數。為了以100MHz動作， 如圖中之（1 )之分布所示，全路徑有必要分布在小於廷遲 值lOnsec的值上。在欲將該半導體積體電路之動作速度設 在1 2 5 Μ Η z的情況時，全路徑就有必要分布在小於延遲值 8 n s e c的值上。因此，若依據習知技術，則必需藉由改變 過程條件’或是改變基板偏壓電源，一律降低構成電路之 M0SFET的臨限值電壓。 ·
結果，例如會變化成圖1 1之（2)之分布般。但是，此 時，消耗電力因洩漏電流而增大，有時變得無法滿足被要 求之消耗電力的條件。又’反之’在欲將消耗電力降得更® 低的情況時，若依據習知技術’則必需藉由改變過程條 件’或是改變基板偏壓電源，一律升高構成電路tM〇SFET
536808 五、發明說明（4) 的臨限值電 般。換句話 MHz實現。 因此，不 電力，而妥 本發明之 點。亦即， 於提供謀求 動作速度之 M0SFET的洩 積體電路裝 進而提供 加和動作速 憶媒體。 進而提供 加動作速度 法。 本發明用 態，例如， 一功能塊中 積體電路裝 詳言之， 於：關於半 於沿著各個 成圖中之（3)之分布 低，而無法以1 0 0 之習知技術的問題 體積體電路裝置，在 成消耗電力之增加與 因活性動作時之 可高速動作的半導體 而造成消耗電力之增 所需要之零件庫之記 而造成消耗電力之增 積體電路之設計方 係在某一定的動作狀 作狀態中，就連在同 的M0SFET構成半導體 裝置的第一特徵係在 數個信號路徑，係鑒 遲，而為了滿足被要 壓。結果，例如，會變化 說，電路之動作速度會降 得不要決定是要重視動作速度，或是重視消耗 協其中一個。 課題，係在於解決如上述 一種由M0SFET構成的半導 因M0SFET之洩漏電流而造 調節得以合適，且可抑制 漏電流而增加消耗電力且 置。 一種為了設計因洩漏電流 度之調節得以合適而儲存 一種為了設計因洩漏電流 之調節得以合適之半導體 以解決上述課題的手法， 被要求高速動作之活雀動 ，亦藉由臨限值電壓不同 置之點。 本發明之半導體積體電路 導體積體電路裝置中之複 信號路徑以傳輸信號的延
O:\78\78522.ptd 第8頁 536808 五、發明說明（5) 求之動作頻率’在延遲有餘裕的路徑中，由動作速度慢而 泡漏電流小之高臨限值電壓的M〇SFET所構成，反之，在延 遲沒有餘裕的路徑中，由洩漏電流大而動作速度低的低臨 限值電壓之M0SFET所構成。
又’本發明之半導體裝置的第二特徵係在於：當只以高 臨限值電壓之M0SFET構成半導體積體電路裝置中之某信號· 路徑時，其路徑之延遲因變大而無法滿足被要求的動作頻. 率，而當只以低臨限值電壓之M〇SFET構成時，反之會在延 遲上產生餘裕’在因洩漏電流而徒增使消耗電力增加時， 會適當地混合於低臨限值之M〇SFET與高臨限值電壓之 M0SFET之間，而可一面確保滿足被要求的動作頻率之延 遲’而一面可將洩漏電流抑制在最小限。 言再者’本發明之半導體裝置的第三特徵係在於：來自半 ，體，體電路裝置中之一個起始節點的信號路徑，在某個 節點分歧而到達複數個節點的信號路徑中，如前述般，在 適s混合於低臨限值之M0SFET與高臨限值電壓之M0SFET之 間的，況，為了使低臨限值之M 0SFET使用於最小限，而在 起始綠點至分歧節點之路徑上多使用低臨限值的MOSF ΕΤ。 又’來自複數個起始節點的信號路徑，會在某節點上會 否’而對到達一個終點節點上的路徑，如前述般，在適當 混合於低臨限值之M〇SFET與高臨限值電壓之M〇SFET之間的 ，況’為了使低臨限值之M0SFET使用於最小限，而在會合_ 節點至終點節點之路徑上多使用低臨限值的M0SFET。 再者’本發明中，由臨限值電壓不同2M〇SFET構成半導
O:\78\78522.ptd 第9頁 严6808 ,, 五、發明說明（6) : 體積體電路用的第一裝置，係用以改變前述M〇SFET之閘極 氧化膜下之半導體基板的雜質濃度，而第二裝置係用以改 變供給至前述M 0SFET之基板上的偏壓值，第三裝置係用以 改變前述M 0SFET之閘極氧化膜的膜厚尺寸，第四裝置係用 以改變前述M0SFET之閘極長度。 再者，其特徵在於藉由組合上述之四個裝置，以構成臨 限值電壓不同的M0SFET。 . ，者’其特徵在於：構成臨限值電壓不同之M〇SFET的上 述第二裝置中’為了改變供給至基板上的偏壓值，而構成 互相被絕緣之複數個島狀的井區域，而前述臨限值電壓不 同的M 0SFET係被配置在不同的井區域上。 書 再^，如上述般，其特徵在於··為了在不同的井區域上 構成臨限值電壓不同的M0SFET，而將邏輯閘配置成一次元 的=狀’藉由將複數個列排列在與列正交的方向上，以將 邏輯閘配置成二次元，並將由同一臨限值電壓的M〇SFET構 成的邏輯閘配置在同一列上，在沿著列之同一井區域上構 成相同臨限值電壓的M0SFET，再依與列同方向的配線供給 偏壓電源。 再者，如上述般，其特徵在於：將由同一臨限值電壓的 Μ 0 S F E T構成的邏輯閘配置在同一列上，而在沿著列之同一 井區域上構成之際，鄰接的複數個列邏輯閘由同一低臨限 值電壓的M0SFET構成時，會跨越前述複數個列上而共有井· 區域。 再者’為了設計上述半導體積體電路裝置而使用之記憶·
O:\78\78522.ptd 第10頁 536808 五、發明說明（7) 有零件庫之記 同一外形 延遲 再 特徵 計算 徑之 形， 以上 再 特徵 只使 的步 臨限 一部 開關 本 路、 持信 臨限 個由 徑中 作 所控 及消 者， 在於 信號 延遲 且從 的單 者， 在於 用由 驟； 值之 分， 元件 發明 正反 號之 值不 時鐘 具有 為設 制的 ，且 耗電 -j-n. -*4- δ又吞丁 包含 路徑 的步 由臨 元中 設計 包含 高臨 計算 開關 置換 構成 之其 器電 狀態 同的 信號 包含 計思 第一 憶媒體 由臨限 力不同 上述半 有：使 之延遲 驟所計 限值電 選擇一 上述半 有：使 限值之 信號路 元件構 成由持 的單元 他觀點 路、信 的電路 複數個 所控制 臨限值 想，係 電路， ，其 值電 之至 導體 用上 的步 算的 壓不 個單 導體 用上 開關 徑之 成的 有同 的步 ，係 號輸 ，於 電晶 的第 不同 在信 且於 特徵在於·精由 壓不同的M0SFET 少二種類以上的 積體電路裝置用 述記憶有零件庫 驟；以及使用依 結果，持有同一 同的開關元件構 元，以分配至邏 積體電路裝置用 述記憶有零件庫 元件構成的單元 延遲的步驟；將 單元所設計的邏 一功能與同一形 持有同 構成， ασ —- 早兀。 之設計 之記憶 計算上 功能與 成之至 輯電路 之設計 之記憶 來設計 只使用 輯電路 狀之低 一功能與 就可登錄 方法 媒體 述信 同一 少二 的步 方法 媒體 邏輯 由上 之單 臨限 ，其 ，以 號路 外 種類 驟。 ，其 ，並 電路 述高 元的 值的 驟。 於信 出端 該等 號路徑中具有複數 子或是信號輸入端 的電路間之信號路 體。或是在信號路徑中 一電路，且於第一電路 之複數個電晶體的第二 號路徑中具有複數個由 第一電路間之信號路徑 個閂鎖電 子般地保 徑中具有 具有複數 之信號路 電路。 時鐘信號 中具有由
O:\78\78522.ptd 第11頁 536808 五、發明說明（8) 臨限值不同之複數個電晶體所構成的第二電路之半導體積 體電路裝置之設計方法，在構成電路之第一電路相互間的 信號延遲時間未超過預定目標值之下，設定用以構成第二 電路的電晶體之臨限值。 亦即，若採用臨限值相同的電晶體，則無法在具有複數_ 個之第一電路間的路徑之中，規避調整電路整體之動作速 度之延遲時間大的路徑之出現。但是，在該種延遲時間大· 的路徑上，藉由適當使用臨限值小的高速電晶體就可縮小 該路徑之延遲時間，並可改善電路整體的動作頻率。 圖式之簡單說明 圖1為本發明半導體積體電路裝置之代表性實施例的邏 輯閘電路圖。 圖2為本發明半導體積體電路裝置之另一實施例的邏輯 閘電路圖。 圖3為本發明半導體積體電路裝置之另一實施例的邏輯 閘電路圖。 圖4為本發明半導體積體電路裝置之另一實施例的邏輯 閘電路圖。 圖5為本發明半導體積體電路裝置之實施例之邏輯閘的 配置圖。 圖6顯示閘極長度與臨限值電壓的關係圖。 圖7為本發明半導體積體電路裝置之實施例中之晶圓區 域的構成圖。 圖8為本發明半導體積體電路裝置之實施例中之元件構.
O:\78\78522.ptd 第12頁 536808 五、發明說明（9) 造剖面圖。 圖9(a)、（b)為本發明半導體積體電路裝置之另一實施 例中之晶圓區域的構成圖。 圖1 0為本發明之記憶有零件庫之記憶媒體的實施例。 圖1 1顯示一般信號路徑之延遲值分布的例示圖。 . 圖12為本發明半導體積體電路裝置之實施例的M0SFET電 路圖。 ， 圖13為本發明半導體積體電路裝置之另一實施例的 M0SFET電路圖。 圖14為本發明半導體積體電路裝置之另一實施例的 M0SFET電路圖。 圖15為本發明半導體積體電路裝置之實施例的布局圖。 圖16為本發明半導體積體電路裝置之另一實施例的布局 圖。 圖1 7顯示本發明之實施例中之延遲與消耗電力的關係 圖。 圖1 8顯示本發明之實施例中之延遲值的分布圖。 圖1 9為本發明半導體積體電路裝置之實例的邏輯閘電路 圖。 圖2 0為本發明半導體積體電路裝置之實例的邏輯閘電路 圖。 圖2 1為本發明半導體積體電路裝置之混合有旁通電晶體 與互補型M0SFET之實施例的M0SFET電路圖。 圖2 2為用S 0 I元件構造以實施本發明之情況的半導體積 -
O:\78\78522.ptd 第13頁 536808 、發明說明（10) 體電路裝置之布局圖。 圖23顯示本發明半導體積體電路裝置之設計方法的實施 例示意圖。 圖24顯示本發明半導體積體電路裝置之設計方法的另一 實施例示意圖。 圖2 5為本發明半導體積體電路裝置之施例中的元件構 造剖面圖。 圖26為本發明半導體積體電路裝置之另一實施例中的元 件構造剖面圖。
圖27為本發明半導體積體電路裝置之另一實施例中的元 件構造剖面圖。 圖28為本發明半導體積體電路裝置適用於微處理器的實 施例之圖。 、 發明所實施之最佳形態 以下一面參照圖面一面說明本發明之實施例。 圖1顯示本發明代表性的實施例圖。圖1之電路，係以正 反器f 1 1 α至Π4及反及CNAND}元件gl i至gl 9所構成。圖中， 為了簡單說明雖全部以N A N D顯示g 1 1至g 1 9之邏輯閘，但是 本發明之半導體積體電路裝置並非僅持有以NAND元件所構 成的限制。又，與圖中說明無關的信號則省略之。圖1之 例示電路，係以2 0 0 Μ Η z使之動作。因此，在正反器f 1 1上 輸入時鐘信號CK之後，信號輸入至正反器Π2之路徑的延傷 遲；及在正反器fl3上輸入時鐘信號CK之後，可求得信號 輸入至正反fl4之路徑的延遲為5nsec以内。在此，將以高k
O:\78\78522.ptd 第14頁 536808 五、發明說明（π) 臨限值電壓之M0SFET構成N AND元件及正反器的情況之延遲 設為lnsec，而將以低臨限值電壓之M0SFET構成的情況之 延遲設為0.8nsec。 圖1中，以網線顯示之邏輯閘，即f 1 3、g 1 5至g 1 9，係由 低臨限值電壓之MOSFET所構成，以鏤空顯示之元件，係以 高臨限值電壓之M0SFET所構成。藉此，經由f 11及gll至 gl 4到達f 1 2的路徑之延遲會成為5nsec，經由f 1 3及gl 5至 gl 9到達f 1 4的路徑之延遲會成為4. 8nsec，而雙方之路徑 皆為5nsec以内且可以目標20 0MHz使之動作。 在此，如習知技術所示當以高臨限值之MOSFET構成全部 的邏輯閘時，經由f 13及g 15至gl9到達f 14的路徑之延遲會 成為6nsec，本電路可只以167MHz使之動作。 其次，目標著重於洩漏電流。在此，以高臨限值電壓 之MOSFET構成時之一個邏輯閘旳洩漏電流設為IpA，以低 臨限值電壓之MOSFET構成時之一個邏輯閘的洩漏電流設為 5pA。此時，如圖1所示，在每一個信號路徑上，改變構成 邏輯閘之MOSFET之臨限值電壓時，總洩漏電流會變成 3 7pA。如習知技術所示，在一律以高臨限值電壓之MOSFET 構成全部的邏輯閘時之總洩漏電流會變成1 3 p A，而一律以 低臨限值電壓之MOSFET構成時之總洩漏電流，會變成65pA。 換句話說，圖1之例子中，雖只能以洩漏電流1 3 p A選擇 動作頻率1 67MHz，或是以洩漏電流65pA選擇動作頻率 2 0 0 Μ Η z，但是如本發明所示，依信號路徑，可以洩漏電流 3 7ρΑ實現動作頻率2 0 0 MHz。換句話說，圖1所示之實施例
O:\78\78522.ptd 第15頁 536808 五、發明說明（12) 的手法，係在於為了一面實現目標動作頻率，一面抑制洩 漏電流’而藉由構成半導體積體電路之信號路徑的延遲， 以分別使用低臨限值電壓之M 0SFET與高臨限值電壓之 M0SFET 〇 使用圖2說明本發明之另一實施例。圖2之電路，雖然完 全與圖1為相同的電路，但是唯一不同之處係在圖2中，邏 輯閘gl7係以高臨限值電壓之M0SFET所構成。圖1中，經由 f 1 3及g 1 5至g 1 9到達f 1 4的路徑之全部的邏輯閘係以低臨限 值電壓之M0SFET構成，其延遲為4.8nsec。換句話說，由 於動作頻率為200MHz，所以會存在〇.2nsec之餘裕。圖2之 情況，即使在經由f 13及g 15至gl 9到達f 14的路徑中，藉由 使之混合一個以高臨限值電壓MOSFET構成的元件，就可將 延遲設為5nscc，更進一步刪減洩漏電流，而總洩漏電流 會變成3 3 p A。換句話說，圖2所示之實施例的手法，係在 於為了一面實現目標動作頻率，一面抑制洩漏電流於最小 限，即使在一個信號路徑中，亦可使之適當混合臨限值電 壓不同的MOSFET 。 使用圖3顯示本發明之更另一實施例。圖3中，係由正反 器f 31、f 32、f 33 ;及邏輯閘g301至g317所構成。將f 31至 f 3 2之路徑及f 3 1至f 3 3之路徑作為目標的延遲設為 1 0 n s e c。各元件之延遲及洩漏電流之值係設得與圖1及圖2 相同。f 3 1至f 3 2之路徑及f 3 1至f 3 3之路徑，皆係以1 1個邏 輯閘所構成。為了實現1 0 n s e c之延遲，有必要在1 1個邏輯 閘中以低臨限值電壓之MOSFET構成至少5個元件。
O:\78\78522.ptd 第16頁 536808 五、發明說明（13) 此時，如圖3所示，藉由以低臨限值電壓之M0SFET構成 作為兩路徑之共通部分的g 3 0 1至g 3 0 5，就可整體地將由低 臨限值電壓之M0SFET構成的邏輯閘數設在最小。此情況之 總洩漏電流為37ρΑ。且當以低臨限值電壓之M0SFET構成兩 路徑之共通部分以外之邏輯閘，例如g 3 0 7至f 3 11及g 3 1 3至 g 3 1 7時，總洩漏電流就會變成5 7p A，且如習知技術所示在 以低臨限值電壓之M0SFET構成全部的邏輯閘時，總洩漏電· 流就會變成85ρΑ。換句話說，圖3所示之實施例的手法， 係來自一個起始節點的信號路徑，在某個節點分歧而到達 複數個節點之信號路徑中，適當混合低臨限值電壓之 M0SFET與高臨限值電壓之M0SFE丁時，為了將低臨限值電壓 之M0SFET之使用設在最小限，就可在起始節點至分歧節點 之路徑中多使用低臨限值之M0SFET。 使用圖4顯示本發明之更另一實施例。圖4中，係中正反 器f41、f42、f43 ;及邏輯閘g401至g417所構成。將f41至 f43之路徑及f42至f43之路徑作為目標的延遲與圖3相同設 為1 0 n se c。各元件之延遲及洩漏電流之值係設得與圖1至 圖3相同。f41至f43之路徑、f42至f43之路徑，皆係以11 個邏輯閘所構成，為了實現1 On sec之延遲，有必要在1 1個 邏輯閘中以低臨限值電壓之M0SFET構成至少5個元件。 此時，如圖4所示，藉由以低臨限值電壓之M0SFET構成 作為兩路徑之共通部分的g40 7至g411，就可整體地將以低1 臨限值電壓之M0SFET構成的邏輯閘數設在最小。此情況之 總洩漏電流為37ρΑ，且當以低臨限值電壓之M0SFET構成兩.
O:\78\78522.ptd 第17頁 536808 五、發明說明（14) -· 路徑之共通部分以外之邏輯閘，例如g4 01至g4 05及g41 2至 g 4 1 6時，總洩漏電流就會變成5 7 p A，且如習知技術所示在 以低臨限值電壓之MOSFET構成全部的邏輯閘時，總洩漏電 流就會變成8 5 ρ A。換句話說，圖4所示之實施例的手法， 係來自複數個起始節點的信號路徑，在某個節點會合而到 一個節點之信號路徑中，適當混合低臨限值電壓之M0SFET · 與高臨限值電壓之MOSFET時，為了將低臨限值電壓之 · MOSFET之使用設在最小限，就可在會合節點至終點節點之 路徑中多使用低臨限值之MOSFET。 使用圖1 9說明本發明之更另一實施例。圖1 9為存在有透 過以正反器f 1 9 1至一個或複數個邏輯閘所構成的電路 瞻 cl 91、邏輯閘gl91、邏輯閘gl92、邏輯閘群ggl91到達正 反器fl92的第一信號路徑；及透過以正反器fl91至一個或 複數個邏輯閘所構成的電路c 1 9 1、邏輯閘g 1 9 1、邏輯閘 gl 93、邏輯閘群ggl 92到達正反器ί 193的第二信號路徑之 例。當一律只以高臨限值電壓之MOSFET構成時，兩路徑皆 會超過目標延遲。 此情況，以低臨限值電壓之MOSFET構成作為兩路徑之共 有邏輯閘的gl 91之MOSFET的情況係如上所述。再者，當目 標著重在邏輯閘群gg 1 9 1與gg 1 9 2時，gg 1 9 2係以N段的邏輯 閘構成，而g g 1 9 2係以比g g 1 9 1還多Μ段的N + Μ段所構成。此 時，包含ggl91之第一信號路徑的延遲會大於包括gg 192之暴 第二信號路徑的延遲。該種情況，係以低臨限值電壓之 MOSFET構成以低臨限值電壓之MOSFET構成的gl 91所扇出的·
O:\78\78522.ptd 第18頁 536808 五、發明說明（15) 第一路徑之邏輯閘g 1 9 2。雖然圖中未顯示，但是可按照需 要以低臨限值電壓之M0SFET構成幾個ggl 9 1之邏輯閘。 使用圖2 0說明本發明之更另一實施例。圖2 0為存在有透 過正反器f 201至邏輯閘群gg2〇l、邏輯閘g20 1。邏輯閘 g 2 0 2、以一個或複數個邏輯閘所構成的電路c 2 0 1到達正反 器f203的第一信號路徑；及透過以正反器f202至邏輯閘群 gg2 0 2、邏輯閘g2 0 3、邏輯閘g2 02、一個或複數個邏輯閘 所構成的電路c201到達正反器f 20 3的第二信號路徑之例。 當一律只以高臨限值電壓之MOSFET構成時，兩路徑皆會超 過目標延遲。 此情況，以低臨限值電壓之MOSFET構成作為兩路徑之共 有邏輯閘的g2 0 2之MOSFET的情況係如上所述。再者，當目 標著重在邏輯閘群gg201與gg2 0 2時，gg2 0 2係以Κ段的邏輯 閘構成’而g g 2 0 1係以比g g 2 0 2還多L段的K + L段所構成。此 時，包含gg201之第一信號路徑的延遲會大於包含gg202之 第二信號路徑的延遲。該種情況，係以低臨限值電壓之 MOSFET構成第一路徑之邏輯閘g201。雖然於圖中未顯示， 但是可按照需要以低臨限值電壓之MOSFET構成幾個gg20 1 之邏輯閘。 圖12中，係就使用由p通道MOSFET及η通道MOSFET所構成 之互補型Μ0SFET的本發明之一實施例加以說明。正反器 fl21之輸出接腳，係通過一個或複數個MOSFET，而連接在· 第一？通道^1〇5?£丁01111之閘極及第一11通道^1〇8?£1'111111之閘極 上。0通道乂〇5?£丁口1111，係在第一動作電位供給線¥(^121和
O:\78W8522.ptd 第19頁 536808 五、發明說明（16) 第一節點n d 1之間連接成持有源·汲極路徑，n通 MOSFETnml ，係在第一筋楚一么 ^ 即點nd 1和第二動作電位供給線
Vssl 21之間連接成持有源·汲極路徑。 再者，第一節點ndl ，係鄰接在第二p通道M〇SFETpm2之 閘極及第二η通道M0SFETnni2之閘極上。p通道M〇SFETpm2， 係在第一動作電位供給線Vdd 1 2 1和第二節點nd2之間連接 成持有源·汲極路徑，n通道M0SFETnm2，係在第二節點 nd2和第二動作電位供給線Vssl21之間連接成持有源/汲 極路徑。再者，第一卽點nd2係通過一個或複數個 M0SFET ’鄰接在第二正反器fi22之輸入接腳上。 另外，本圖中正反器f 1 2 1、f 1 2 2之内部係以邏輯閘記號 表示反相器、三態閘、傳輸閘等。在正反器f丨2 1、f 1 2 2 上，輸入有時鐘信號CK。本圖中，高臨限值電壓之mosfet 係以細的實線表示，而低臨限值電壓之M0SFET係以粗的實 線表示。以下使用該表記。 圖12中，p通道M0SFETpm2及η通道M0SFETnm2為低臨限值 電壓之MOSFET，p通道MOSFETpml及η通道MOSFETnml為高臨 限值電壓之M0SFET。如以框包圍所示般，藉由ρ通道 MOSFETpml及η通道MOSFETnml就可構成反相器邏輯閘 invl，藉由ρ通道M0SFETpm2及η通道M0SFETnm2就可構成反 相器邏輯閘inv2。本電路，係在時鐘信號CK輸入於正反器 fl21之後，可從正反器Π21之輸出接腳輸出信號，通過反彳除 相器invl及反相器inv2信號到達正反器fl22之輸入的時 間，即該路徑之延遲有必要在時鐘信號C K之週期以内。 .
O:\78\78522.ptd 第20頁 536808 五、發明說明（17) 實際上，雖有必要考慮正反器之設定所需要的時間、或 時鐘信號到達正反器的時間發生偏差等，但是在此由於無 關於說明之本質故而忽略之。換句話說，該路徑之延遲， 係在正反器Π21上輸入時鐘信號之後正反器fl21輸出信號 用的延遲、反相器invl之延遲和反相器inv2之延遲的和。 在此，在全部以高臨限值電壓之M0SFET構成p通道 MOSFETpml、n 通道MOSFETnml、p通道M0SFETpm2 及η 通道 M0SFETnm2時，該路徑的延遲會大於時鐘週期，在全部以 低臨限值電壓之M0SFET構成時，會在延遲上發生餘裕（換 句話說，會徒增消耗電力）。 如此，在習知技術中，雖無法使延遲和消耗電力最適合！· 化至極限，但是如本實施例所示，藉由僅將ρ通道 M0SFETpm2及η通道M0SFETnm2設在低臨限值電壓，除了可 使延遲跟得上之外亦可抑制消耗電力。 使用圖13說明本發明使用由ρ通道M〇sfET及η通道M0SFET 構成之互補型M0SFET的另一實施例。正反器fl31之輸出接 腳係連接在P通道M0SFETpml31及η通道M0SFETnml31上。
口通道^108?£丁？111131，係在第一動作電位供給線¥(1(1131和 第一節點nd 1 3 1之間持有源·汲極路徑之下被連接，而n通 道M0SFETnml31 ，係在第一節點ndl和第二動作電位供給線 V s s 1 3 1之間持有源·〉及極路徑之下被連接。再者，第一節 點ndl31 ’係被連接在第二ρ通道M〇SFETpml32之閘極及第 二η通道MOSFETnml32及第三ρ通道M〇SFETpml34之閘極及第 三η通道M0SFETnml34之閘極上。
O:\78\78522.ptd 第21頁 536808 五、發明說明（18) P通道MOSFETpml32，係在第一動作電位供給線vddi31和 第二節點n d 1 3 2之間持有源·汲極路徑之下被連接，進而 第四？通道1«03?£丁？111133，也同樣在第一動作電位供給線 Vddl31和第二節點ndl32之間持有源·汲極路徑之下被連 ，。而η通道M0SFETnml32和第四η通道M0SFETnml33，係在 第二節點n d 1 3 2和第二動作電位供給線v s s丨3丨之間持有 源·汲極路徑之下被串聯連接。 P通道M0SFETpml34和第五p通道MOSFETpml35，係在第一 動作電位供給線Vdd 1 3 1和第三節點nd丨3 3之間持有源·沒 極路徑之下被串聯連接。而η通道MOSFETnml 32，係在第三 節點n d 1 3 3和第二動作電位供給線v s s 1 3 1之間持有源·沒 極路徑之下被串聯連接。同樣地，第五η通道 MOSFETnml 35 ’係在第三節點nd 133和第二動作電位供給線 V s s 1 3 1之間持有源·沒極路徑之下被串聯連接。 ' 再者，第二節點ndl 32係經由一個或複數個邏輯閘所構 成的電路cl31(本圖中以橢圓形表示略記）被連接在第二正 反器fl32之輸入接腳上。又，第三節點n(ji33係經由一個 或複數個邏輯閘所構成的電路cl 32(與cl 31同樣以橢圓形 表示）被連接在第三正反器Π33的輸入接腳上。 乂 另外，本圖中已省略了正反器之内部閘。在正反器上， 輸入有時鐘信號CK。又，如以框包圍所示，可由p通道 M0SFETpml3 1及η通道MOSFETnml 31構成反相器邏輯閘 invl31，由p 通道 M0SFETpml32、pml33 及 η 通道 M0SFETnml32、nml33 構成 NAND 邏輯閘 NAND131 ，由ρ 通道
O:\78\78522.ptd 第22頁 536808 五、發明說明（19) ; M0SFETpml34、pml35 及 η 通道 M0SFETnml34、nml35 構成 N0R 邏輯閘N0R131 。另外，在NAND131上除了 invl31之輸出以 外尚輸入in2信號，在N0R131上除了omvl31之輸出以外尚 輸入有i η 3信號。 本電路，係在時鐘信號CK輸入於正反器fl31之後，從正 反器fl31之輸出接腳輸出信號，而信號通過反相器invl31· 及NAND131經由cl31到達正反器fl32之輸入的時間；以及· 從反相器invl31之輸出接腳輸出信號，而信號通過反相器 invl31及N0R131經由cl32到達正反器fl33之輸入的時間有 必要在時鐘信號CK之週期以内。在本實施例中以高臨限值 電壓構成NAND131及N0R131及invl31之全部的M0SFET時，着 上述二個路徑之延遲會大於時鐘週期，在以低臨限值電壓 之M0SFET構成全部時，會在上述二個路徑之延遲上產生餘 裕（換句話說，會造成徒增消耗電力）。 在圖1 2之實施例中，即使以低臨限值電壓構成i nv 1或 i n v 2，雖然消耗電力上沒有差值，但是如本實施例所示， 路徑在ndl31中分歧時，會在分歧節點ndl31之上游，亦 即，在兩路徑上將其共有之邏輯閘的M0SFETpml31及nml31 設在低臨限值電壓。藉此，就可將為了將延遲抑制在目標 時間以内所需要之低臨限值電壓M0SFET的數量設於最小 限，更可抑制消耗電力。在本實施例中，雖係顯示分歧成 二個路徑之例，但是即便在三分歧之情況，換句話說，在 扇出3以上的情況，也是同樣地可包含在本發明中。 使用圖14，說明使用由p通道M0SFET及η通道M0SFET所構.
O:\78\78522.ptd 第23頁 536808 五、發明說明（20) " —~— 成之互補型MOSFET之本發明的更另一實施例。正反器f 141 之輸出接腳係經由邏輯電路cl41，.而連接在第一 p通道 M0SFETpml41及第一n通道M〇SFETnml41之閘極上。p通道 M0SFETpml41 ’係在第一動作電位供給線Vddl41和第一節 點n d 1 4 1之間連接成持有源·汲極路徑。第二p通道 M^SFETpml42亦同，在第一動作電位供給線VddH1和第一 節點n d 1 4 1之間連接成持有源·汲極路徑。η通道 MOSFETnml 41和第二η通道M〇SFETnml42，係在第一節點 n d 1 4 1和第一動作電位供給線v s s丨4丨之間串聯連接成持有 源·汲極路徑。 正反器fl42之輸出接腳係經由邏輯電路cl42，被連接在 第三p通道M0SFETpπll43及第三n通道M0SFETnInl43之閘極 上。P通道M0SFETpml43，係在第一動作電位供給線Vddl41 和第二節點n d 1 4 2之間連接成持有源·汲極路徑。第四p通 道M0SFETpml44亦同，在第一動作電位供給線Vddl41和第 一卽點n d 1 4 2之間連接成持有源·沒極路徑。^通道 M0SFETnml43和第四η通道M0SFETnml44，係在第二節點 n d 1 4 2和第二動作電位供給線v s s 1 4 1之間串聯連接成持有 源·沒極路徑。 再者，第一節點ndl41，係連接在第五p通道 M0SFETpml45及第五η通道M0SFETnml45之閘極上。再者， 第二節點ndl42，係連接在第六p通道M0SFETpml46及第六n 通道M0SFETnml46 之閘極上。ρ 通道M0SFETpml45、pml46， 係在第一動作電位供給線V d d 1 4 1和第三節點n d 1 4 3之間連
第24頁 536808 五、發明說明（21) '' -- 接成持有源·汲極路徑，n通道M〇SFETnml45*n通 M0SFETnml46，係在第三節點ndl43和第二動作電位供给 • · V s s 1 4 1之間串聯連接成持有源·汲極路徑。再者，' '二 節點ndl43係連接在第三正反器fi43之輸入接腳上。另 外，本圖中亦省略了正反器之内部閘。在正反器上，輸入 有時鐘信號CK。又，如以框包圍所示，可由p通道 M0SFETpml41、pml42 及 η 通道 M0SFETnml41、nml42 構成 NAND 邏輯閘 NAND141，由p 通道 M〇SFETpml43、pm144 及n 通 道 M0SFETnml43、nml44 構成 NAND 邏輯閘 NAND142，由ρ 通道 M0SFETpml45、pml46 及 η 通道 M0SFETnml45、nml46 構成 NAND 邏輯閘NAND143。 本電路，係在時鐘信號CK輸入於正反器fl41之後，從正 反器fl41之輸出接腳輸出信號，通過C141，並通過 NAND141及NAND143，而信號到達正反器fl32之輸入的時 間；及從反相器i nv 1 4 2之輸出接腳輸出信號，而時鐘信號 CK輸入於正反器fl42之後，從反相器invl42之輸出接腳輸 出信號，通過cl42，並通過NAND142及NAND143，而信號到 達正反器f 1 4 3之輸入的時間有必要在時鐘信號CK之週期以 内〇 在本實施例中構成NAND141、NAND142、NAND143之全部 的M0SFET以高臨限值電壓構成時，上述二個路徑之延遲會 大於時鐘週期，在以低臨限值電壓之M0SFET構成全部時，1藝 會在上述二個路徑之延遲上產生餘裕（換句話說，會造成 徒增消耗電力）。在圖1 2之實施例中，即使以低臨限值電 *
O:\78\78522.ptd 第25頁 536808 五、發明說明（22) ，構成invl或inv2，雖於消耗電力上沒有差值，但是如本 貫施例所示，來二個輸入之路徑會合時，就會與如圖丨3中 所說者相同’在兩路徑上將其共有之邏輯閘的M〇SFET優先 設在低臨限值電壓。亦即，在本圖中，將pml45、pml46及 nml45、nml46設為低臨限值電壓之M〇SFET。因此，就可將 為了將延遲抑制在目標時間以内所需要之低臨限值電壓 Μ 0 S F E T的數量設於最小限，更可抑制消耗電力。另外，在 本實施例中，雖係顯示會合二個路徑之例，但是即便會合 二個路径以上的情況，也是同樣地可包含在本發明中。 使用圖21，說明使由ρ通道m〇SFET及η通道M0SFET所構成 之互補型M0SFET及由η通道M0SFET所構成之旁通電晶體閘 之本發明的實施例。 藉由在第一η通道M0SFETnm212之汲極電極上輸入有輸入 信號in211，在第二η通道M0SFETnm213之沒極電極上輸入 有輸入信號in212，進而在第二n通道M〇SFETnm213之閘極 上輸入有輸入信號in213，在第一 η通道M0SFETnm212之閘 極上輸入有輸入信號in213之反相，且第一 η通道 M0SFETnm2 1 2及第二η通道M0SFETnm21 3之源極電極被連接 在第一節點nd211上，並依第一η通道M0SFETnm212及第二η 通道M OS FETnm 213，由旁通電晶體構成二輸入一輸出的選 擇邏輯閘s e 1 2 1 1。 再者，第一節點nd211，係連接在第一p通道 M0SFETpm2 1 1及第三η通道M0SFETnm211之閘極上。第一p通 道M0SFETpm21 1，係在第一動作電位供給線Vdd21 1和第四
O:\78\78522.ptd 第26頁 536808 五、發明說明（23) " -- 節點ndl 212之間連接成持有源·汲極路徑，第三n通道· M0SFETnm2 1 1、’係在第二動作電位供給線Vdd21丨和第二節 點nd2 12之間連接成持有源·汲極，路徑。藉此，就可由第 一 p通逼M0SFETpm211及第三n通道M〇SFETnm2U，構成反相 器邏輯閘inv211。圖21所示之電路，係為混合旁通電晶體 邏輯閘和互補型Μ 0 S F E T邏輯閘的電路。 此時，係將作為旁通電晶體之第一、第二η通道 M0SFETnm212及nm213設在低臨限值電壓。近年來，雖從可 小型構成邏輯閘之優點的觀點上，著重依旁通電晶體所構 成的邏輯閘，但是低電壓動作時之開關速度降低與互補型 M0SFET相比較，則發明人等發現在旁通電晶體上會有顯著 的問題點。因此，如本實施例所示，混合有互補型M〇SFET 和旁通電晶體而使用的半導體積體電路中，藉由以低臨限 值電壓構成旁通電晶體，就可解決上述問題，且在混合有 互補型M0SFET和旁通電晶體之半導體裝置中，無須降低旁 通電晶體之動作速度，即可進行低電壓、高速動作之作 業。 其次，說明本發明中實現臨限值電壓不同之M0SFET之手 段的實施例。藉由臨限值電壓不同之M0SFET以構成半導體 積體電路的第一手段，係在於改變前述M 0SFET之閘極氧化 膜下之半導體基板的雜質濃度。 圖15所示者，係使用上述方法以布局圖12之電路的實施 例。圖15中，已省略了正反器fl21、fl22。正反器fl21之 輸出接腳，係與terml21相連接。terml21 ，係與第一閘極
O:\78\78522.ptd 第27頁 536808 五、發明說明（24) - g a t e 1 2 1相連接。閘極g a t e 1 2 1，係藉由通過於p+源·汲極 dareal21上而形成有第一 p通道MOSFETpml ，藉由通過n+ 源·及極dereal22上而形成有第一η通道MOSFETnml °p+ 源·汲極dereal 2 1係形成於η井區域nwl 2 1上，n+源·汲極 dereal22係形成於p井區域pw121上。 P通道MOSFETpml之源極，係與第一動作電位供給線 ·
Vddl21相連接，而汲極，係連接在η通道MOSFETnml之汲極 及端子terml22上。又，η通道MOSFETnml之源極，係連接 在第二動作電位供給線Vs s i 2 1上。圖中塗黑之正方形，係 顯示進行不同的金屬配線層及半導體基板之連接的貫穿 孔。在η井區域nw121上，通過貫穿孔TH121由Vddl21供 _ 電’在P井區域pwl21上，通過貫穿孔TH122由Vssl21供 電。 藉此可構成圖2之反相器邏輯閘invl。藉由第一p通道 MOSFETpml及第一η通道MOSFETnml ，可構成第一反相器邏 輯閘invl。同樣地，藉由第二閘極gate 122及p+源·汲極 dareal23及n+源·汲極(13“8124，可形成第二p通道 M0SFETpm2及第二n通道M0SFETnm2，藉由該等就可構成第 二反相器邏輯閘inv2。且連接有作為invl之輸出端子的 terml22和作為inv2之輸入端子的terml23，以構成圖12所 示之反相器的二段電路。 inv2之輸出端子terml24，係連接在第二正反器fl22之 鲁 輸入接腳上。在此，係顯示在第一閘極gatel21之下施行 影線法（hatching)的區域areal21及areal22。在半導體積
O:\78\78522.ptd 第28頁 536808 五、發明說明（25) , 體電路之製造過程中，分別在p井區域pwl2l、nw121上分 布薄層雜質之後’只選擇性地在區*areal 2 1、區域 areal22上’藉由進行再度追加分布雜質的步驟，以提高 該寺區域之雜貝；辰度，且只使MOSFETpml及nml變成高臨限 值電壓。 如圖5所示，若依據本方法，則可自由改變構成半導體· 積體電路之任意場所之邏輯閘之M0SFET的臨限值電壓。圖. 5中，係全部以典型的矩形顯示半導體積體電路ls 1 5 0之邏 輯閘。顯示施行網線之例如g 5 1矩形係以低臨限值電壓之 Μ 0 S F E T構成的邏輯閘、及鏤空之例如g 5 2矩形例以高臨限 值電壓之M0SFET構成的邏輯閘。圖中係顯示圖2之f 1 1至 f 1 2之路徑以作為path5 1、圖2之f 1 3至f 1 4之路徑以作為 p a t h 5 2 〇 但是，採用該方法，在半導體積體電路之製造過程中， 使雜質分布於基板上的步驟，例如離子植入步驟，有必要 使用複數種M0SFET。 圖2 5所示者，係在使用本方法的情況，有關圖1 2之高低 二種臨限值之M0SFET之二個反相器例的裝置剖面構造例。 圖1 2之例由於係使用互補型M0SFET，所以在p型基板表面 層的局部上採取形成有η井的雙層井構造。在p基板的表面 層，形成有η+型之源·汲極區域diff 2 5 0 1、diff 2 5 04、閘 極氧化膜ox 2 5 0 1、ox 2 5 04及閘極gate 2 5 0 1、gate 2 50 4以構❿ 成η通道MOSFETnm 2501、nm2504。在η井區域表面層上形成 有由Ρ+型之源·汲極區域d i f f 2 5 0 2、d i ί f 2 5 0 3、閘極氧化.
O:\78\78522.ptd 第29頁 536808 五、發明說明（26) 膜 0x2 50 2、ox2 5 0 3 及閘極 gate2 5 0 2、gate 2 5 0 3 以構成 p 通 道 MOSFETpm25 0 2、pm2 5 03。再者，在p 通道 M0SFET 之源極 及η井上連接有Vdd，而於η通道M0SFET之源極及P基板上連 接有Vss。 在此，藉由nm2501和pm2502，且藉由圖12之反相器 invl、nm2504和pm2503，就可構成圖12的反相器inv2。 I nv 1由於係以高臨限值之M0SFET所構成，所以可提高 nm2501和pm2502之閘極氧化膜下之半導體基板的雜質（圖 之雜質濃度1)，而inv2由於係以低臨限值之M0SFET所構 成，所以可降低nm2 5 04和pm2 50 3之閘極氧化膜下之半導體 基板的雜質（圖之雜質濃度2)。 又，由臨限值電壓不同之M 0SFET構成半導體積體電路的 第三裝置，係在於改變前述M〇SFET之閘極氧化膜膜厚尺 寸。即使使用該裝置，亦可自由改變和圖5所示構成半導 體積體電路之任意場所之邏輯閘之M〇SFET的臨限值電壓。 但是’採用該方法，即使在半導體積體電路之製造過程 中 形成閘極氧1化膜之步驟例，例如熱氧化步驟，亦有必 要使用複數種M0SFET。 · 圖26為其他裝置的剖面構造，係顯示在使用上述之方法 時’有關圖12之高低二種臨限值之M〇SFET之二個反相器之 例0 與圖25相同’在p型基板表面層的局部上採取形成有^井 的雙層井構造。在ρ基板表面層，形成有〇+型之源·汲極 區域diff2601 、diff2604 、閘極氧化膜οχ26〇1 、〇χ2604 及
O:\78\78522.ptd 第30頁 1 536808 五、發明說明（27) - 閘極 gate2 6 0 1、gate 2 6 04 以構成 n 通道 MOSFETnm2 6 0 1、 nm2604。在η井區域表面層上形成有由p+型之源·汲極區 域 diff 2 6 0 2、diff 2 6 0 3、閘極氧化膜OX 2 6 0 2、ox2 6 0 3 及閘 極 gate2 6 0 2、gate2 6 0 3 以構成 p 通道 MOSFETpm 2 6 0 2、 pm2 6 0 3 〇 再者，在p通道M0SFET之源極及η井上連接有Vdd，而於η 通道M0SFET之源極及ρ基板上連接有Vdd。在此，藉由 nm2601和pm2602，且藉由圖12之反相器invl、nm2604和 pm2603 ’就可構成圖12的反相器inv2 °Invl由於係以高臨 限值之M0SFET所構成，所以可增厚nm2 6 0 1和pm2 6 0 2之閘極 氧化膜的厚度（圖之厚度tl)，而inv2由於係以低臨限值之_ M0SFET所構成，所以可減薄nm2604和pm2603之閘極氧化膜 下的厚度（圖之厚度t 2)。 又，由臨限值電壓不同之M 0SFET構成半導體積體電路的 第四裝置，係在於改變前述M0SFET之閘極氧化膜厚長度。 即使使用該裝置，亦可自由改變如圖5所示構成半導體積 體電路之任意場所之邏輯閘之M0SFET的臨限值電壓。 圖6係顯示閘極長度和臨限值電壓之關係例。例如，藉 由選擇圖6之圖表所示之二點，稍微改變閘極長度，就可 形成臨限值電壓不同之二種類的Μ0SF ΕΤ。 圖2 7係顯示在使用該方法時，有關圖1 2之高低二種臨界 值之M OS F Ε Τ之二個反相器例之例的裝置剖面構造。與圖2 5鲁 相同，在ρ型基板表面層的局部上採取形成有η井的雙層井 構造。在ρ基板的表面層，形成有η+型之源·沒極區域 .
O:\78\78522.ptd 第31頁 536808 五、發明說明（28) diff2701、diff2704、閘極氧化膜 〇x 2701、0x2704及閘極 gat e 2 70 1、gat2704 以構成η通道MOSFETnm2701、nm2704 ° 在n井區域表面層上形成有由P+型之源·汲極區域 diff 2 70 2、diff 2 70 3、閘極氧化膜〇x2 7 0 2、ox27 0 3 及閘極 gate2702、gate2703 以構成P 通道MOSFETpm2702、 pm 2 7 0 3。再者，在p通道M0SFET之源極及η井上連接有 Vdd，而於η通道M0SFET之源極及p基板上連接有Vss。 在此，藉由nm2701和pm2702，且藉由圖12之反相器 invl、nm2704和pm2703，就可構成圖12的反相器inv2。
Invl由於係以高臨限值之M0SFET所構成，所以可增大 nm2 7 0 1和pm27 0 2之閘極長度（圖之長度Lgl)，而inv2由於 係以低臨限值之M OSF E T所構成，所以可縮小nm 2 7 0 4和 pm2703之閘極長度（圖之長度Lg2)。 使用圖7說明本發明中用以實現臨限值電壓不同之 M0SFET之第二裝置的實施例。藉由臨限值電壓不同之 M0SFET以構成半導體積體電路的第二裝置，係在於改變供 給至前述M 0SFET之基板上的偏壓值。因此，與上述第三裝 置不同’為了要在臨限值電壓不同之M〇SFET上，供給不同 的基板間偏壓，而有產生分離井區域之必要。 又’變成有需要供給至各自的井區域之基板偏壓動作電 位供給線。因此，如圖5所示自由改變任意場所之邏輯閘 之M0SFET的臨限值電壓，要大幅增加面積是非現實的。 因此，如圖7所示，同一臨限值電壓的M〇SFET會儘量進 行歸納構成於同一井區域上的布局。但是，在使用該裝置
O:\78\78522.ptd 第32頁 j^8〇8 發明說明（29) 的情T 士 的^τ ’具不需要用以形成複數個臨限值電壓之MOSFET 的，加製造步驟之優點。 域為在半導體積體電路LS170上構成井71至井75之井區 的井^子。在此’井71至井74係為低臨限值電壓M0SFE丁用 情〉、^域，井75係為高臨限值電壓MOSFET的井區域。在該 戶^ ^日寸，由於在依M〇SFET之臨限值電壓可配置邏輯閘的場 纟產生限制’所以在布局邏輯閘之際，有進行遵守該限 羽之配置的必要。 圖7為以1 : 3之比例構成低臨限值電壓之m〇sfet的邏輯 $和高臨限值電壓之M0SFET的邏輯閘之面積比的例子。該 例’係依作為目標之動作頻率及作為目標之洩漏電流值 其搭載之邏輯電路而決定。又，在將本發明使用於閘極 列之際，可預估低臨限值電壓之M0SFET的邏輯閘和高臨 限值電壓之Μ 0 s F E T的邏輯閘之使用比率的概略值，以形成 J達擴散層之基底。又’如圖7所示，在使用二種類之臨 限值的MOSFET之際，有需要二種類之基板偏壓供給用之動 作電位供給線。 圖7雖係單獨構成η通道MOSFET或ρ通道MOSFET之任一方 的例子，但是卻是使用n通道M0SFET和p通道MOSFET之雙方 5兒明由互補型MOSFET構成半導體積體電路的實施例。在為 互補型MOSFET的情況，則需要構成η通道M0SFET用的η井區 域和構成ρ通道MOSFET用的ρ井區域，且為了可改變各自的 偏壓值，而使用三層井構造。 圖8係顯示有關圖12之高低二種臨限值之㈣SFET之二個
O:\78\78522.ptd 第33頁 536808 五、發明說明（30) 反相器例之例的裝置剖面構造。與圖2 5相同，在η型基板 表面層的局部上，形成有被絕緣之二個Ρ井Ρ_井1及Ρ-井 2，再者，採取在ρ-井1之表面層的局部上形成有η井η-井 1 ，在Ρ-井2之表面層的局部上形成有η井η -井2的三層井構 造。在ρ井之表面層，形成有η+型之源·汲極區域 difi801、diff804、閘極氧化膜〇χ801、οχ804 及閘極 g a t e 8 0 1、gate804 以構成n 通道MOSFETnm801、nm804 〇 在 n 井區域表面層上形成有由p+型之源·汲極區域dif f 80 2、 diff 8 0 3、閘極氧化膜 ox8 0 2、ox8 0 3 及閘極 gate8 0 2、 gate803 以構成ρ 通道MOSFETpm802、pm803。 在p通道MOSFET之源極上連接有Vdd，而於n通道MOSFET 之源極上連接有Vss。在ρ通道MOSFETpm802之η井上連接有 Vbpl，在η通道MOSFETnm801之ρ井上連接有Vbnl。再者， 在P通道MOSFETpm80 3之η井上連接有Vbp2，n通道 MOSFETnm804之ρ井上連接有Vbn2。在此，藉由nm801和 pm802，且藉由圖12之反相器invl 、nm804和pm803，就可 構成圖12的反相器inv2。 i n v 1由於係以高臨限值之MOS FET所構成，而i n v 2係以低 臨限值之MOSFET所構成，所以可將Vbpl設在高於Vbp2的電 壓上，將Vbpl設在低於Vbn2的電壓上。各自的電壓值，例 如設定成Vdd=1.5V ，Vss=0V ，Vpbl=2.0V ，Vbnl=-0.5V ， Vbp2-1. 5V ， Vbn2=0V 等。 圖16係顯示圖8構造之裝置之圖12電路之布局平面圖。 圖1 6與圖1 5不同之點，係在於由第一閘極g a t e 1 2 1和p+
O:\78\78522.ptd 第34頁 536808 五、發明說明（31) 源·汲極dareal21所構成的第一p通道M〇SFETpml ;以及由 第二閘極gate 122和p+源·汲極darea 123所構成的第二p通 道M0SFETpm2 ’係各自形成於另一η井區域nwl51及nwl52 上。同樣地，由第一閘極2以6121和11+源.汲極(18『63122 所構成的第一η通道MOSFETnml ;以及由第二閘極gatel22 和n+源·沒極dareal24所構成的第二η通道M0SFETnm2，係 各自形成於另一 p井區域pwl51及pwl52上。
此係為了利用低臨限值Μ 〇 S F E T和高臨限值改變供給至井 區域的電位，而需要分離井區域所致。nwi51 ，係通過貫 穿孔Τ Η1 5 1，由第三動作電位供給線v b p丨5丨供給偏壓， nwl52 ’係通過貫孔TH153，由第四動作電位供給線”““ 供給偏壓，pwl 51，係通過貫穿孔TH1 52，由第五動作電位 供給線Vbnl51供給偏壓，pwl52，係通過貫穿孔TH154，由 第六動作電位供給線Vbnl 52供給偏壓。若依據改變供給至 Μ 0 S F E T之基板的偏壓值之方法，則如圖丨6所示，雖然從需 要新的動作電位供給線或必要產生井區域分離 :局面積會變…是如圖15之情況所示，= : ‘肢積肢電路之製造過程中進行新的步驟就可使mosfet之 臨限值電壓變化之優點。 圖9係顯示由圖8所示之互補型M〇SFET構成之本 路裝置的實施例。圖9(a)係藉由在半導‘積體電 ΐ i ’橫向配置邏輯閘成一列，並將複數個列r〇w91 ，row 98排列成縱方向，以二維配置邏輯閘之例。在本實 鈀例中’雖係以矩形顯示邏輯閘，且已省略了内部圖型，
536808 五、發明說明（32) 但是P通道M0SFET和η通道M0SFET係配置成上下。在此， row91及row96上之邏輯閘，係由低臨限值電壓之M〇SFET所 構成，此外之列的邏輯閘係全部以高臨限值電壓之M〇SFET 構成。 此情況’就有需要p w 9 1至p w 9 4之被絕緣的四個p井區 域。鄰接著的列row92、r〇w93、row94、row95，因係由同 一臨限值電壓之M0SFET所構成，所以可共有p井區域 . pw92。同樣地，row97和row98共有p井區域pw94。又，變 成需要nw91和nw95之五個η井區域。有關η井，鄰接著的列 row9 2和row93可共有一個η井區域nw92，row93和row94共 有η井區域nw93，而row97和row98共有η井區域nw95。 _ 又，圖9 ( b)係顯示進行（a)之配置時之供給基板偏壓電 源用的動作電位供給線。圖9 (b )中為了避免繁雜已省略了 井區域。Wire 91至wire94，係平行配線成列。又，顯示在 列之左右直角方向施行補強用配線之例。W i r e 9 1係在高臨 限值M0SFET之P井上供給偏壓電源，wire92係在高臨限值 電壓M0SFET之η井上供給偏壓電源，wire91係在低臨限值 Μ 0 S F E T之p井上供給偏塵電源。藉由如此布局，則可減少 井之分離，並使用改變供給至基板之偏壓值的裝置，可將 由臨限值電壓不同的M0SFET構成半導體積體電路時的面積 之增加最小限。 其次，顯示使用S0 I (矽在絕緣層上）裝置構造以實施本 _ 發明中用以實現臨限值電壓不同之M0SFET的第二裝置之 例。在S0 I構造中’沒有必要分離各個M0SFET之井區域。
O:\78\78522.ptd 第36頁 536808 五、發明說明（33) - 因此，沒有必要將上述之臨限值相同的M0SFET歸納構成於 同一井區域上。此情況，如圖5所示，在半導體積體電路 上之任意場所上可配置任意臨限值電壓的M0SFET。但是， 由於用以實現臨限值電壓不同之M 0SFET的第二裝置有需要 改變基板偏壓電源的電壓值，所以為此需要動作電位供給 線。 圖2 2顯示其實施例。半導體積體電路LS I 2 2 0，係將由 · SOI構造之互補型M0SFET所構成的邏輯閘配置成列狀之 例。圖中係以矩形顯示邏輯閘’例如g 2 2 1 、g 2 2 2。如g 2 2 1 所示，網線的矩形，係以低臨限值電壓之MOSFET構成的邏 輯閘，如g 2 2 2所示，白色的矩形，係以高臨限值電壓之 _ M0SFE丁構成的邏輯閘。 又，低臨限值電壓之p通道M0SFET的基板偏壓電位供給 線Vbp221、高臨.限值電壓之p通道M0SFET的基板偏壓電位 供給線Vbp2 22、低臨限值電壓之η通道M0SFET的基板偏壓 電位供給線Vbn22 1、低臨限值電壓之η通道M0SFET的基板 偏壓電位供給線Vbn 2 2 1係分別平行配線於列上。 另外，在本圖中，Μ 0 S F E T之源極電極的電位供給線已省 略。藉由貫穿孔ΤΗ221、ΤΗ 2 2 2等連接有電位供給線和基 板，且供給有構成各閘之M0SFET的基板偏壓電源。在此， 如圖所示’係預先將與列平行之偏壓電位供給線配線臨限 值之種類數（但是，為互補型M0SFET之情況，各自需要ρ通_ 道M0SFET用與η通道M0SFET用之電位供給線），且依M0SFET 之臨限值電壓，並藉由打穿貫穿孔，就可將不同臨限值電
O:\78\78522.ptd 第37頁 536808 五、發明說明（34) 壓的M0SFEJT配置在任意場所内。 〇 t ^ ί 本發明中使用依改變基板偏壓電源而改變 MOSFETf^限值電壓的裝置時，由於面積之增加會減少 所以，佳f為使用SOI裝置構造。 Ϊ I兑明用以設計以上所述之本發明半導體積體電路 =而a之己，有零件庫之記憶媒體的實施例。在說明實施· ^之則丄Γ"先將單元及零件庫之簡單說明敘述如下。通 f ’ ΐ汉5十半導體積體電路之際，使用具有被稱為預先設 计ί早ί t規模邏輯功能的零件。單元，係預先設計内部 之電路，素和其連接之布局圖型等，再將形狀、肖外部連 接用士端子位置、邏輯功能、延遲特性、消耗電力特性等 貧訊*作零件庫予以預先登錄。藉由分配佈置記憶有零件 庫，m ϊ，就可將已設計且動作有保證的零件使用於 很夕的半導體積體電路之設計。 圖1 0係顯示本發明之記憶有零件庫之記憶媒體的例子。 圖1 0之例子為δ己憶登錄有三種反相器單元之檔館的例 子：,作為關於單元之資m，在本實施例中，有記錄單元之 名稱尺寸、閘極長度、接腳（p i η )、延遲特性、沒漏電 流、臨限值電壓及功能等。cl〇1為標準的反相器單$元、，包 cl02為M0SFET之雙倍閘極寬度w的單元。 在省知技術中，準備用以改變閘極寬度w及改變延遲特 性的單元。cl 03雖持有與以02相同的閘極寬度界、相同的 尺寸，但是其只有延遲特性及消耗電力特性為不同的單 元。換句話說’cl〇3為M0SFET之臨限值電壓低的所
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536808 五、發明說明（35) 構成的早元 製造上述本 之檔館。例 驟中，使用 雜質的步驟 要特別光罩 在製作該 元及配線之 單元係由哪 元之M0SFET 憶有零件庫 作上述之光 記憶媒體， 路表格之記 M0SFE丁的資 含在本發明 另外，在 的AND、OR > 樣實施，而 其次，說 之例。 圖2 3係顯 行邏輯設計 示處理，黑 ，即洩 發明之 如，在 臨限值 或依場 圖型已 光罩圖 布局資 一個臨 臨限值 之記憶 罩圖型 而是在 憶媒體 訊乙事 〇 本實施 NAND， 實施本 明使用 示使用 的過程 色箭號 漏電流大而延遲小 半導體積體電路裝 本發明之半導體積 電壓不同的M0SFET 所改變閘極氧化膜 如上所述。 型之際，有需要被 訊、單元之連接資 限值之M0SFET所構 電壓的資訊，由於 媒體内，所以藉由 。在該意思中，並 所謂單元及配線之 中，持有可辨識臨 亦可從本發明中容 的單元。為了設計及 置，而需要圖1 0所示 體電路裝置之製造步 時，在選擇性地追加 之厚度的步驟中，需 設計之積體電路之單 訊、及可辨識哪一個 成的資訊。關於各單 被儲存在本發明之記 使用該資訊，就可製 非為記憶有零件庫之 連接關係之記憶有網 限值電壓不同之 易類推思及，且被包 例中，雖顯示反相器單元，但是以其他 、N0R、選擇器、正反器等的單元亦可同 發明之單元種類，並非被特別限定。 上述記憶有檔館之記憶媒體的設計方法 記憶有圖1 0之零件庫的記憶媒體，以進 。圖中，矩形箱step230〜step232係顯 係顯示處理之流程，鎮空之箭號係顯示
O:\78\78522.ptd 第39頁 536808 五、發明說明（36) 資料之流程。邏輯描述LOG 2 3 0，係記錄有如VHDL等的上述 邏輯描述語言者。讀入邏輯描述L0G2 3 0，且進行邏輯最適 當化處理step230。 邏輯最適當化處理st ep2 30，係為不依存於技術邏輯之 最適當化處理，例如以布耳（Boolean)式子表現邏輯且使 布耳式子之項數最小化等的處理。此時以藉由延遲推定處 理step231而推定之延遲為基礎，進行最適當化處理。之 後，進行單元分配處理st ep2 32。此係讀入零件庫 LIB230，並將未依存於技術邏輯的邏輯分配於實際之單元 内的處理。
在此，反覆執行延遲計算處理step233及消耗電力計算 處理setp234 ’並進行最適當的單元分配，以輸出網路表 格n e t 2 3 0。由於單元分配處理係為本發明之設計方法的特 徵處理，所以於圖中顯示詳細例。此例，係顯示現在A至!) 之路徑之一部分處於分配單元之執行中。A至B、C至D之路 徑的單元分配已完成，各自的延遲為3.22nses、 1 · 70 sec。當B至C之邏輯以O not (B)來表現時，可知此布 耳式子應被反相器分配。當A至D之路徑的目標延遲設為 5 n s e c時，反相器的延遲就有必要為〇 · 0 8以下。 此時，由於其為同一功能，即反相器單元，且臨限值電 壓不同，所以存在有延遲值不同的單元cl〇2&cl〇3，可知 此為已讀入單元當館L I B2 3 0的結果。在此，計算使用各自 的單元之情況的延遲與省電力，結果，可選擇低臨限值電 壓之單元cl 03.。
O:\78\78522.ptd 第40頁 536808 五、發明說明（37) 使用圖2 4說明使用上述記憶有槽館之記憶媒體之另一設 計方法之例。圖2 4係顯示使用圖1 〇之記憶有零件庫之記憶 媒體，以進行邏輯設計的過程。與圖2 3相同矩形箱 s t e p 2 4 0〜s t e p 2 4 4係顯示處理步驟’黑前號係顯示處理之 流程，鏤空之箭號係顯示資料之流程。讀入邏輯描述 LOG240，以進行邏輯最適當化處理step240。此與圖23中 之step2 3 0相同。之後，進行只使用高臨限值單元之單元 與圖2 3之實施例相同，反覆執行延遲及消耗電力計算處 理st ep24 2，在只使用高臨限值單元之限定下進行最適當 的單元分配。之後，進行配置配線處理step243。進而， 將配置配線後之實際的配線長度納入考慮，而在進行延遲 及消耗電力計算處理step242的結果，就可獲得精度更高 的計算結果。結果，在存在有延遲非法路徑時，進行以同 一功能將非法路徑上的單元置換成低臨限值M0SFET之單元 的處理s t e p 2 4 4，以輸出附加有布局資訊之網路表格 n e t 2 4 0。藉此，有不用變更周圍的布局就可解消非法的優 點。 又，與2 4之實施例相反，只使用低臨限值之Μ 0 S F E T進行 單元分配和配置配線，之後在進行延遲計算的結果，於存 在有延遲餘裕的情況時，亦可考慮將延遲上有餘裕之路徑 上的單元置換成高臨限值之M0SFET之單元的方法。
其次，說明在由約8 0 0 0個單元所構成的半導體積體電路 上實施本發明之例。本實施例中，係以Vdd=l · 6V、Vss = 0V
O:\78\78522.ptd 第41頁 536808 五、發明說明（38) '〜 使閘極長度0· 25 之互補型M0SFET動作之例。 圖1 8係於橫軸採取週期時間（最大路徑延遲），於縱柄 取其延遲值之路徑所包的單元數之圖表。在單元被包含= 複數個路徑内時，就當作被包含於最大的延遲值之路捏； 内。實線（1 )係顯示一律使用高臨限值電壓（0 · 1 5 V )之1 Μ 0 S F E T的情況，而粗的實線（2 )係顯示以實施本發明之結 果’在設為南臨限值電壓（Q15V)、低臨限值電壓 (- 0 · 0 5 V )的情況時，薄的實線（3 )，係顯示一律使用低臨 限值電壓（-0· 05V)之M0SFET的情況。實線（1)雖存在有最 大為5nsec之路徑，但是在（2)、（3)中，最大卻為 3.95nsec，且雙方皆可高速化。 但是，如（3)所示在一律降低臨限值時，延遲值小的區 域亦可高速化，且將（1)之分布形成向左方平行移動之形 式。此顯示即使使用高臨限值電壓之M0SFET收納在目標延 遲以内的路徑之單元亦可高速化，且會徒增消耗電力。 另一方面，作為本發明之實施結果的（2 )，在延遲小的 區域中，幾乎不會變化成（1)之分布’而只會成為將 3.95nsec〜5nsec之範圍壓縮於左方的形式。換句話說，係 顯示未徒增消耗電力就可高速化。 圖1 7係於橫轴取週期時間（最大路徑延遲）’於縱軸取洩 漏電流之消耗電力之圖表。本電路係在一律使用高臨限值 電壓（0.15V)之M0SFET的情況，會以週間5nsec( 2 0 0MHz)動 作的電路。消耗電力之值，係以，律使用高臨限值電壓 (0· 15V)之M0SFET構成時的消耗電力為1 ’且規格化。
O:\78\78522.ptd 第42頁 536808 五、發明說明（39) 圖中，三角符號所示者，係以一律降低臨限值電壓時的 結果，而以圓圈符號所示者係依本發明以實施二種臨限值 電壓之M0SFET之使用的結果。在各繪圖點之橫軸上顯示臨 限值電壓。例如，本發明將低臨限值電壓設為—〇 · 〇 5 V，將 高臨限值電壓設為0· 15V，並使用二種臨限值電壓之 M0SFET時，週期時間可高速化至3.95nsec(253MHz)，而消 耗電力會變成約20。 另一方面，在一律將臨限值電壓設為〜0 05V時，週期時 間雖同樣變成3· 95nsec，但是消耗電力卻是在6〇以上。
又，例如，以將洩漏電流之消耗電力抑制在丨〇以内的條 件，一律改變臨限值電壓時週期時間雖為4. 33nsec (2 3 1 Μ Η z )，但疋若依據本發明，則可知其可高速動作至週 期時間為4· 07nsec( 24 6MHz)為止。 又，圖1 7 限值電壓為 比率為1 5 % 限值電壓為 M0SFE丁之洩 值之MOSFE了 制於適當的 據本發明， 低臨限值電 内，此亦為 從上述實
中，低臨限值電壓之M0SFET的比率，係於低餘 0.1V時比率為6%，於低臨限值電壓為〇 〇5又時 ，於低臨限值電壓為〇· 0V時比率為23%，於低臨 -0· 05V時比率為30%。在降低臨限值電壓時的 漏電流由於會指數函數地增加，所以降低臨阳 的比率以在30%程度以内者為較佳。而為了抑 消耗電力内’更佳者係抑制在丨〇 %以内。若依 則可將低臨限值電壓之M0SFET設在最小限，而 壓之MOSFET對整體的M0SFET之比率為3〇%以 本發明之特徵。 加例中，可明白藉由實施本發明，則即使在崔
536808
五、發明說明（40) t ί速動作之有源動作時 5 2增加抑制在最小限 ^歧積體電路裝置。 圖28係顯示將本發明之 表= 處: FPU圖(28之例中，構以 FpU(浮動小數點運笞 體）、BSC( ®流排“广 ，，制'、ΙΝΤ(中斷控制） 、、罔線者係為低臨限值的單 例如，可知存在有报多定 路徑之CPU、FPU、快取記 數量。又在時間有餘裕之 比例很少。如此若依據本 變臨限值電壓，而是即使 當分開使用低臨限值電壓 Μ 0 S F E T，而且可將低臨限 小限，並可同時實現高速 又，本發明雖為用以實 漏電流’但是藉由待機時 降低臨限值之公知技術。 在以上所說明的實施例 壓不同之二種類的M0SFET ，在將M0SFET之洩漏電流的消耗 之後，就可獲得動作速度高的半 半導體積體電路適用於微處理機 機之主要的構成方塊，典型地以 配置。 係為CPU(中央運算裝置）、 )、快取記憶體（内藏式記憶 DMA(直接記憶體存取）、CPG(時 等。寫入方塊内之單元之中實施 元，鏤空者為高臨限值的單元。 時臨限值（timing critical)的 憶體等有很多低臨限值之單元的 方塊I NT等，低臨限值之單元的 發明，則並非只在每一方塊上改 在同一方塊中，亦可按照需要適 之M0SFET和高臨限值電壓之 值電壓之M0SFET之使用抑制在最 動作和低消耗電力。 現活性動作時之高速動作和低洩 控制基板偏壓電源，亦可組合降 中，雖主要是說明使用臨限值電 之情況，但是亦可容易實施混合
O:\78\78522.ptd 第44頁 536808 五、發明說明（41) 有三種類以上之臨限值電壓的M0SFET，且包含在本發明 中 〇 以下，整理本案圖面中所使用的元件符號。 gll 〜g2 2 2 為邏輯閘。ggi91、ggl92、gg201、gg2 0 2 為邏 輯閘群。fll〜fl4、fl2卜Π43、fl91〜f203為正反器。 LS150、LS170、LS190為半導體積體電路。井7卜井74為井 區域。dareal2卜dareal24 、diff80卜diff2704 為源·汲 極區域。ox801〜ox2704為閘極氧化膜。gatel2卜gate2704 為閘極。row91〜row98為邏輯閘列。pw91〜pw94、pwl21、 Pwl5 1、pwl52、8 02 為p 井區域。nw9卜nw95、nwl21、 nwl5 1 、nwl52、8 03 為n 井區域。wire91〜wire94、Vdd、
Vss 、Vddl21 、Vddl31 、Vddl41 、Vssl21 、Vssl31 、
Vssl41、Vbpl〜Vbp222、Vbnl〜Vbn222為動作電位供給線。 clOl〜cl03 為早元。ndl 、nd2 、ndl31〜ndl41〜ndl43 、 nd211 〜nd212 為節點。pml 〜pm27 0 3 為 p 通道 MOSFET。 nml〜nm2704 為n 通道MOSFET °invl 、inv2 、invl31 、 inv211 為反相器邏輯閘。NAND131 、NAND141〜NAND143 為 NAND 邏輯閘。terml21 〜terml24 為端子。TH121、TH122、 TH15卜TH154 、TH221 、TH222 為貫穿孔。cl31 、cl32 、 cl41 、cl42、cl91、C201 為邏輯閘電路。 step230〜step232 、step240〜step244 為處理步驟。 LOG230、LOG240 為邏輯描述。LIB230、LIB240 為零件庫。 n e t 2 3 0、net240為網路表格。 產業之可利用性
O:\78\78522.ptd 第45頁 4 536808 五、發明說明（42) 如以上說明，若依據本發明，則藉由以某一定的動作狀 態為同一功能方塊，並適當選擇臨限值電壓不同的 M0SFET，以構成半導體積體電路裝置，且在活性動作時抑 制M0SFET之洩漏電流之消耗電力的增加之後，就可獲得可 高速動作之半導體積體電路裝置。
O:\78\78522.ptd 第46頁

Claims (1)

  1. 536808 修正又 案號 91111042 六、申請專利範圍 1 . 一種記憶有零件庫之記憶媒體，就具有預先設計特定 邏輯功能之邏輯電路零件，即單元，描述上述每一單元之 功能、形狀、延遲、消耗電力等，其特徵在於： 具有同一功能和同一外形尺寸，且藉由因該閘絕緣膜 下之半導體區域的雜質濃度相異而使臨限值電壓相異之開 關元件所構成，以記憶登錄有延遲及消耗電力相異之至少 二種類以上之單元之零件庫。 2 .如申請專利範圍第1項之記憶媒體，其中上述臨限值 電壓相異之開關元件之閘寬係相等。
    3 .如申請專利範圍第1或2項之記憶媒體，其中含於零件 庫内之單元係矩形形狀。 4. 如申請專利範圍第1或2項之記憶媒體，其中 上述2種以上之單元包含第1單元及第2單元； 上述第1單元之漏電流比上述第2單元小； 上述第2單元之動作速度比上述第1單元快； 藉由選擇性使用上述第1單元及第2單元作為構成半導 體積體電路之路徑之單元，以改善上述半導體積體電路之 路徑的消耗電力特性或動作速度特性。 5. —種零件庫，描述有單元之功能、形狀、延遲、消耗 電力等，其特徵在於：
    含有同一功能和同一外狀尺寸，而延遲及消耗電力相 異之第一單元之資料及第二單元之資訊； 上述第一單元係由含第一臨限值電壓之第一開關元件 而構成；上述第二單元係由含第二開關元件而構成，其係
    O:\78\78522-911018.ptc 第48頁 536808 _案號91111042_年月曰 修正_ 六、申請專利範圍 藉由將上述第二開關元件之閘絕緣膜下之半導體區域的雜 質濃度設定為比上述第一開關元件之閘絕緣膜下之半導體 區域的雜質濃度低，而使得上述第2臨限值電壓比上述第1 臨限值電壓為低者。 6 .如申請專利範圍第5項之零件庫，其中上述第一開關 元件之閘寬與上述第二開關元件之閘寬係相等。 _ 7.如申請專利範圍第5或6項之零件庫，其中含於零件庫 、 内之單元係矩形形狀。 8 .如申請專利範圍第5或6項之零件庫，其中 上述第1單元之漏電流比第2單元小； 上述第2單元之動作速度比第1單元快； f 藉由選擇性使用上述第1單元及第2單元作為構成半導 體積體電路之路徑的單元，以改善上述半導體積體電路之 路徑的消耗電力特性或動作速度特性。
    O:\78\78522-911018.ptc 第49頁
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