JP5176538B2 - 半導体装置のセルレイアウト方法 - Google Patents

Description

この発明は、消費電力の小さい半導体装置を設計するためのセルレイアウト方法に関するものである。

チップ上に多数のランダムロジックセルをレイアウトする半導体装置では、低消費電力化を図るために、通常セルと低消費電力セルとを混在させる手法が実施されている。すなわち、セットアップ時間あるいはホールド時間等タイミングに余裕があるパスにおいて、通常セルを低消費電力セルに置き換えることにより、チップ単位での低消費電力化が図られている。

また、通常セルと低消費電力セルとは、セル面積及び端子形状を同一にして、再配線を必要とすることなくセルの置き換えを可能とすることにより、設計期間の短縮が図られている。

低消費電力セルとして、次に示すようなセルが提案されている。第一の低消費電力セルは、セル面積及び端子形状を通常セルと同一にし、セルを構成するトランジスタのしきい値を通常セルのトランジスタより高くしたものである。

このような低消費電力セルでは、トランジスタのソース・ドレイン間のリーク電流が減少するので、消費電力が低減される。しかし、通常セルと低消費電力セルとでしきい値の異なるトランジスタを形成する必要があるため、プロセス工程が増大し、製造コストが上昇する。

第二の低消費電力セルは、セル面積及び端子形状を通常セルと同一にし、トランジスタの数を削減して負荷駆動能力を小さくしたものである。
このような低消費電力セルでは、トランジスタの数の削減により、セルに流れる動作電流が低減され、かつトランジスタのソース・ドレイン間のリーク電流の総和が低減されるので、消費電力が低減される。

しかし、低消費電力セルはトランジスタの数を削減しても、通常セルと同一のセル面積で形成されるため、セル面積が無用に増大する。また、トランジスタ数の削減により、ゲートエリア及びソース・ドレインエリアが減少するため、配置配線制約（アンテナパラメータ）に違反して、レイアウトをやり直す必要が生じることがある。

この配置配線制約とは、ゲートエリア及びソース・ドレインエリアの面積と、当該エリアに接続されるメタル配線の配線長との相対的な関係に基づいて設定されている。すなわち、ゲートエリア及びソース・ドレインエリアに接続されるメタル配線の配線長に対し、当該エリアの面積が相対的に小さくなると、プロセス時にメタル配線に蓄積される電荷がゲートにより帯電することでトランジスタの特性変動を引き起こす。また、ソース・ドレインへの電荷の抜け悪くなることでもゲートへの帯電がより多くなり、トランジスタの特性変動を引き起こす。従って、ゲートエリア及びソース・ドレインエリアの面積が縮小されると、当該エリアに接続するメタル配線の配線長の制約が厳しくなる。

第三の低消費電力セルは、セル面積及び端子形状を通常セルと同一にし、セル内のトランジスタのゲート長を通常セル内のトランジスタのゲート長より長くしたものである（特許文献１）。

このような低消費電力セルでは、セル内のトランジスタのソース・ドレイン間のリーク電流が低減されるので、消費電力が低減される。
しかし、ゲート長の増大によりソース・ドレインエリアの面積が縮小されて、配置配線制約に違反することがあるとともに、ゲートリーク電流が増大する。また、ゲート長の増大により入力端子容量が増大するため、当該低消費電力セルの前段のセルの出力信号の遅延時間（パスディレイ）が増大し、タイミングエラーが発生する。

タイミングエラーが発生する場合について詳述する。図６（ａ）に示すように、通常セル１ａ〜１ｆを直列に接続し、通常セル１ｃから通常セル１ｇ〜１ｉが分岐するパスについて説明する。同図に示すように、各セル間の配線容量を３とし、通常セルの入力容量を１としている。そして、通常セル１ａから同１ｆに至るパスは、各セルの伝播遅延時間に余裕のないクリティカルパスＰ１であり、通常セル１ａから同１ｉに至るパスは、各セルの伝播遅延時間に余裕があるパスＰ２とする。

このようなパスにおいて、消費電力の低減を図るために、図６（ｂ）に示すように、パスＰ２の通常セル１ｇ〜１ｉを低消費電力セル２ａ〜２ｃに置き換える。低消費電力セル２ａ〜２ｃの入力容量を２とする。

このような構成では、パスＰ２の通常セル１ｇ〜１ｉを低消費電力セル２ａ〜２ｃに置き換えることにより、消費電力を低減することができるとともに、パスＰ２ではタイミングエラーは生じない。

しかし、通常セル１ｃに入力容量の大きい低消費電力セル２ａを接続したことにより、通常セル１ｃの負荷容量が増大する。すなわち、図６（ａ）では通常セル１ｃの負荷容量は、通常セル１ｄ，１ｇまでの配線容量と、通常セル１ｄ，１ｇの入力容量との和であり、３＋３＋１＋１＝８となる。一方、図６（ｂ）では通常セル１ｃの負荷容量は３＋３＋１＋２＝９となるため、通常セル１ｃの負荷容量が増大する。この結果、クリティカルパスＰ１でパスディレイが増大してタイミングエラーが発生する。
特開２００５−２３６２１０号公報 特開平１０−２７１８９号公報

上記のような第一の低消費電力セルでは、通常セルとは異なるしきい値のトランジスタを形成する必要があるため、プロセス工程が増大し、製造コストが上昇する。
第二及び第三の低消費電力セルでは、通常セルとの置き換えにより配置配線制約に違反する場合が発生し、第三の低消費電力セルでは、クリティカルパスでタイミングエラーを発生させるという問題点がある。

特許文献２には、入力ピンの容量が異なるセルを用意して、最適な容量を備えたセルを選択してタイミングエラーの発生を回避するタイミング検証エラー修正装置が開示されている。しかし、通常セルを低消費電力セルに置き換えて消費電力を低減するレイアウト方法において、タイミングエラーを回避するための構成は開示されていない。

この発明の目的は、通常セルと低消費電力セルとの置き換えによるタイミングエラーの発生を防止し得るセルレイアウト方法を提供することにある。また、通常セルと低消費電力セルとの置き換えによる配置配線制約の違反及びタイミングエラーの発生を防止し得るセルレイアウト方法を提供することにある。

上記目的は、通常セルと低消費電力セルのセル面積と配線形状とを同一とし、伝播遅延時間に余裕のあるパスで前記通常セルを低消費電力セルに置き換えて消費電力を低減する半導体装置のセルレイアウト方法において、前記低消費電力セルのゲート長を前記通常セルのゲート長より大きくするとともに、前記通常セルと低消費電力セルの各ゲート配線の面積を同一とし、前記通常セルと低消費電力セルの信号配線が接続される拡散領域の面積を同一とする半導体装置のセルレイアウト方法により達成される。

開示された半導体装置のセルレイアウト方法では、通常セルと低消費電力セルとの置き換えによるタイミングエラーの発生を防止することができる。また、通常セルと低消費電力セルとの置き換えによる配置配線制約の違反及びタイミングエラーの発生を防止することができる。

以下、この発明を具体化した一実施の形態を図面に従って説明する。図１は、通常セル１１のトランジスタのレイアウトを示し、図２は低消費電力セル１２のトランジスタのレイアウトを示す。

通常セル１１は、基板１３上にＰ型拡散領域１４ａとＮ型拡散領域１４ｂがレイアウトされ、その拡散領域１４ａ，１４ｂ上に同拡散領域１４ａ，１４ｂを横切るようにゲート配線１５がレイアウトされる。そして、ゲート配線１５の両側において、前記拡散領域１４ａ，１４ｂはソース領域及びドレイン領域となる。

前記ゲート配線１５の上層にはメタル配線層がレイアウトされる。そのメタル配線層は、高電位側及び低電位側の電源配線１６ａ，１６ｂと、前記ゲート配線、ソース領域若しくはドレイン領域を接続する信号配線１６ｃ，１６ｄとからなる。

前記電源配線１６ａ，１６ｂは、コンタクトホール１７ａを介して前記拡散領域１４ａ，１４ｂに接続され、信号配線１６ｃ，１６ｄはコンタクトホール１７ｂを介して前記拡散領域１４ａ，１４ｂあるいはゲート配線１５に接続されている。

このような構成により、拡散領域１４ａ及びゲート配線１５によりＰチャネルＭＯＳトランジスタが形成され、拡散領域１４ｂ及びゲート配線１５によりＮチャネルＭＯＳトランジスタが形成される。

低消費電力セル１２は、通常セル１１と同一の面積でレイアウトされ、拡散領域１４ｃ，１４ｄ上にゲート配線１８がレイアウトされる。拡散領域１４ｃ，１４ｄは、サイズの小さいトランジスタを形成するために、通常セル１１の拡散領域１４ａ，１４ｂより幅狭となっている。

前記ゲート配線１８の上層には、通常セル１１と同一の電源配線１６ａ，１６ｂと信号配線１６ｃ，１６ｄがレイアウトされる。そして、各電源配線１６ａ，１６ｂ及び信号配線１６ｃ，１６ｄの形状及び位置は、通常セル１１と同一にレイアウトされて、各電源配線１６ａ，１６ｂ及び信号配線１６ｃ，１６ｄの再配線を必要とすることなく、通常セル１１と低消費電力セル１２の置き換えを可能としている。

前記ゲート配線１８のゲート長は、前記通常セル１１のゲート配線１５のゲート長より大きく形成され、ゲート配線１８のゲート幅はゲート配線１５のゲート幅より小さく形成されて、ゲート配線１５，１８の面積が同一となるようにレイアウトされる。

例えば、通常セル１１のゲート長ｇ１は６０ｎｍであるのに対し、低消費電力セル１２のゲート配線１８のゲート長ｇ２は７０ｎｍに設定する。そして、ゲート配線１５，１８の面積が同一となるように、ゲート配線１８のゲート幅はゲート配線１５より小さく形成する。

また、通常セル１１の信号配線１６ｄが接続される拡散領域ａ１の面積は、低消費電力セル１２の信号配線１６ｄが接続される拡散領域ａ２の面積と同一に形成される。
上記のように構成された低消費電力セル１２では、トランジスタのゲート長が大きくなることで、ソース・ドレイン間のリーク電流が低減され、トランジスタのゲート幅が小さくなることで動作電流が低減されるので、消費電力が低減される。また、ゲート配線１８の面積が通常セル１１のゲート配線１５と同一であるため、通常セル１１を低消費電力セル１２に置き換えても、入力端子容量すなわちゲート容量が増大することはなく、ゲートリーク電流が増大することもない。

また、ゲート配線１５，１８の面積が同一であることと、通常セル１１と低消費電力セル１２とで、信号配線が接続される拡散領域の面積が同一であるため、通常セル１１を低消費電力セルに置き換えても、配置配線制約違反が生じることはない。

図３は、図６に示す従来の通常セルから低消費電力セルへの置き換えと同様に、上記通常セル１１から低消費電力セル１２に置き換える場合について示す。
図３（ａ）に示すパスＰ１は、通常セル１１ａ〜１１ｆが直列に接続され、パスＰ２は通常セル１１ｃから通常セル１１ｇ〜１１ｉが分岐している。同図に示すように、各通常セル間の配線容量を３とし、入力容量を１としている。そして、通常セル１１ａから同１１ｆに至るパスは、各セルの伝播遅延時間に余裕のないクリティカルパスＰ１であり、通常セル１１ａから同１１ｉに至るパスは、各セルの伝播遅延時間に余裕があるパスＰ２とする。

このようなパスにおいて、消費電力の低減を図るために、図３（ｂ）に示すように、パスＰ２の通常セル１１ｇ〜１１ｉを上記のような低消費電力セル１２ａ〜１２ｃに置き換える。低消費電力セル１２ａ〜１２ｃの入力容量は通常セルと同様に１である。

このような構成では、パスＰ２の通常セル１１ｇ〜１１ｉを低消費電力セル１２ａ〜１２ｃに置き換えることにより、消費電力を低減することができるとともに、パスＰ２ではタイミングエラーは生じない。

そして、通常セルと入力容量が等しい低消費電力セル１２ａを通常セル１１ｃに接続したことにより、通常セル１１ｃの負荷容量は増大しない。すなわち、図３（ａ）では通常セル１１ｃの負荷容量は、通常セル１１ｄ，１１ｇまでの配線容量と、通常セル１１ｄ，１１ｇの入力容量との和であり、３＋３＋１＋１＝８となる。一方、図３（ｂ）でも通常セル１１ｃの負荷容量は３＋３＋１＋１＝８となるため、通常セル１１ｃの負荷容量は増大しない。この結果、クリティカルパスＰ１でパスディレイが増大しないため、タイミングエラーは発生しない。

図４は、上記のような通常セル１１と低消費電力セル１２を用いて、レイアウト生成装置により最適なセルレイアウトを生成するレイアウト処理を示す。
まず、通常セル１１のみで論理合成処理を行い（ステップ１）、次いで設定された論理にしたがって通常セルの配置配線を行う（ステップ２）。

次いで、タイミングの解析処理を行い（ステップ３）、その処理結果に基づき伝播遅延時間に余裕があるパスについて、消費電力の大きいセルから通常セル１１を低消費電力セル１２に置き換える（ステップ４）。

次いで、再度タイミングの解析処理を行う（ステップ５）。ここで、タイミングエラーが検出されると、ステップ４に復帰して置き換えた低消費電力セル１２を通常セル１１に戻す処理を行う。この処理は、通常セル１１を低消費電力セル１２に置き換えた順番と逆の順番で行う。そして、１つの低消費電力セル１２を通常セル１１に戻す度にステップ５の処理を行い、タイミングエラーが解消されるまでステップ４，５を繰り返す。

タイミングエラーが解消されると、ステップ６に移行してホールド時間の解析処理を行い、レイアウト処理を終了する。
図５は、上記のような通常セル１１と低消費電力セル１２を用いて、レイアウト生成装置により最適なセルレイアウトを生成する別のレイアウト処理を示す。

まず、低消費電力セル１２のみで論理合成処理を行い（ステップ１１）、次いで設定された論理にしたがって低消費電力セルの配置配線を行う（ステップ１２）。
次いで、タイミングの解析処理を行う（ステップ１３）。そして、処理結果に基づきタイミングエラーが発生したパスについて、遅延時間の大きいセルから低消費電力セル１２を通常セル１１に置き換える（ステップ１４）。

次いで、再度タイミングの解析処理を行う（ステップ１３）。そして、当該パス上のすべての低消費電力セル１２を通常セル１１に置き換えてもタイミングエラーが解消されない場合には、ステップ１２に移行してセルの配置配線をやり直し、ステップ１３の処理を再度行う。

ステップ１３でタイミングエラーが解消されると、ステップ１５に移行してホールド時間の解析処理を行い、レイアウト処理を終了する。
上記のような通常セル１１及び低消費電力セル１２によるセルレイアウト方法では、次に示す作用効果を得ることができる。
（１）通常セル１１と低消費電力セル１２のセル面積及びメタル配線形状が同一であるため、電源配線１６ａ，１６ｂ及び信号配線１６ｃ，１６ｄの再配線を必要とすることなく、通常セル１１と低消費電力セル１２との置き換えを行なうことができる。
（２）低消費電力セル１２では、そのゲート長を通常セル１１のゲート長より大きくして、ソース・ドレイン間のリーク電流を減少させて、低消費電力化を図ることができる。
（３）通常セル１１と低消費電力セル１２のゲート配線１５，１８の面積を同一としたので、通常セル１１と低消費電力セル１２のゲートリーク電流を同一とすることができる。
（４）通常セル１１と低消費電力セル１２のゲート配線１５，１８の面積を同一としたので、入力端子容量を同一とすることができる。従って、通常セル１１を低消費電力セル１２に置き換えても、パスの遅延時間を増大させることはなく、クリティカルパスから分岐するパスの通常セルを低消費電力セルに置き換えても、クリティカルパスでタイミングエラーを発生させることはない。
（５）通常セル１１と低消費電力セル１２のゲート配線１５，１８の面積を同一とするとともに、通常セル１１の信号配線１６ｄが接続される拡散領域の面積と低消費電力セル１２の信号配線１６ｄが接続される拡散領域の面積とを同一としたので、通常セル１１と低消費電力セル１２との置き換えにより配置配線制約違反が生じることはない。
（６）通常セル１１を構成するトランジスタと低消費電力セル１２を構成するトランジスタのしきい値は同一であるので、通常セル１１と低消費電力セル１２を混在させても、プロセス工程を増加させることはない。
（７）セルのレイアウト処理を行う際、通常セルでレイアウトした後、伝播遅延時間に余裕があるパスについて、通常セル１１を低消費電力セル１２に置き換えることにより、低消費電力の半導体集積回路を設計することができる。
（８）セルのレイアウト処理を行う際、低消費電力セルでレイアウトした後、タイミングエラーが発生したパスについて、低消費電力セル１２を通常セル１１に置き換えることにより、低消費電力の半導体集積回路を設計することができる。

上記実施の形態は、以下に示す態様で実施することもできる。
・図４及び図５において、ステップ１，１１で通常セル１１と低消費電力セル１２を混在させて論理合成処理を行ってもよい。

一実施の形態の通常セルを示すレイアウト図である。 一実施の形態の低消費電力セルを示すレイアウト図である。 （ａ）（ｂ）は通常セルから低消費電力セルへの置き換えによる入力容量の変化を示す説明図である。 セルレイアウト方法を示すフローチャートである。 セルレイアウト方法を示すフローチャートである。 （ａ）（ｂ）は従来の通常セルから低消費電力セルへの置き換えによる入力容量の変化を示す説明図である。

符号の説明

１１ 通常セル
１２ 低消費電力セル
１４ａ，１４ｂ 拡散領域
１５，１８ ゲート配線
１６ａ，１６ｂ 電源配線
１６ｃ，１６ｄ 信号配線
１７ａ，１７ｂ，１９ａ，１９ｂ 接続端子（コンタクトホール）

Claims (3)

1. 通常セルと低消費電力セルのセル面積と配線の形状とを同一とし、伝播遅延時間に余裕のあるパスで前記通常セルを低消費電力セルに置き換えて消費電力を低減する半導体装置のセルレイアウト方法において、
   前記低消費電力セルのゲート長を前記通常セルのゲート長より大きくするとともに、前記通常セルと低消費電力セルの各ゲート配線の面積を同一とし、前記通常セルと低消費電力セルの信号配線が接続される拡散領域の面積を同一とすることを特徴とする半導体装置のセルレイアウト方法。
2. 前記通常セルによる論理合成処理と配置配線処理に続いて、伝播遅延時間に余裕のあるパスで前記通常セルを前記低消費電力セルに置き換えることを特徴とする請求項１に記載の半導体装置のセルレイアウト方法。
3. 前記低消費電力セルによる論理合成処理と配置配線処理に続いて、タイミングエラーが発生しているパスで前記低消費電力セルを前記通常セルに置き換えることを特徴とする請求項１に記載の半導体装置のセルレイアウト方法。

Images