CN1232040C

CN1232040C - 半导体集成电路

Info

Publication number: CN1232040C
Application number: CN02141058.5A
Authority: CN
Inventors: 楠本馨一; 熊丸知之; 安藤贵史; 后藤哲治
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Socionext Inc
Priority date: 2001-07-16
Filing date: 2002-07-12
Publication date: 2005-12-14
Anticipated expiration: 2022-07-12
Also published as: JP2003031681A; CN1398046A; US6727743B2; US20030025552A1

Abstract

一种半导体集成电路，在倒相电路的工作状态下，将端子(18)、端子(19)均设置为第一电源电位Vdd1。在非工作状态下，将端子(18)的电源电位降低到第二电源电位Vdd2(Vdd2＜＜Vdd1)。此时，如果设倒相电路的输入信号是H电平的电位Vdd2，则输出信号有必要保持工作状态下的接地电位(L电平)。为进行保持，有必要使PMOS晶体管的电导Gp和NMOS晶体管的电导Gn的关系为Gp＜Gn。因此，把PMOS晶体管的阱端子(19)设置为比所述下降的电源电位Vdd2还高的电位，保持Gp＜Gn。实现低耗电。

Description

半导体集成电路

技术领域

本发明涉及一种半导体集成电路。

背景技术

以往，为了削减半导体集成电路的非工作状态下的电流，提出了图1所示的半导体集成电路。下面，说明该半导体集成电路。

在同一图中，在倒相电路1的电源端子2和电源电位7之间连接有PMOS晶体管4(以下，简称为PMOS)，在倒相电路1的接地端子3和接地电位8之间连接有NMOS晶体管5(以下，简称为NMOS)。在制造阶段，把这些晶体管的阈值(绝对值)设置为比构成倒相电路1的晶体管的阈值还大。因此，当倒相电路1为非工作状态时，如同一图所示，通过使PMOS4、NMOS5截止，因为由同一晶体管限制了流到倒相电路1中的电流，所以能在非工作状态下使电流消耗降低。

但是，在所述现有半导体集成电路中，通过断开PMOS4、NMOS5(使PMOS4、NMOS5截止)，从电源端子2以及接地端子3的电源电位7以及接地电位8观察，倒相电路1几乎开路，所以与输入信号6的电位无关，电源端子2和接地端子3由于倒相电路1的电流而向相同电位方向推移，最后变为相同电位。因此，现有半导体集成电路存在着以下所述问题：即虽然减少了非工作状态下的消费电流，但是无法保持在工作状态下输出端子9设置的信号。

发明内容

鉴于以上所述问题的存在，本发明的目的在于：提供一种能削减非工作状态下的消费电流，并且在非工作状态下也能保持在工作状态下设置的信号的半导体集成电路。

为了达成以上所述目的，本发明着眼于以下所述的方面。下面进行具体说明。首先，说明在半导体集成电路的工作状态下，输出信号确定的样子。然后，说明为了在半导体集成电路的非工作状态下也能照原样保持工作状态的输出信号，构成电路的有源元件需要以何种状态存在。然后，如图4(a)、(b)所示，象使电源电位下降到晶体管的阈值电位Vt(绝对值)以下所述的电源电位的情况那样，当设置在作为一般的认识来说，因为工作电流微小(最大为数十[nA])而认为晶体管不会工作那样的极低的电源电位时，表述在保持工作状态下的输出信号上成为问题的方面，并描述解决该问题的基本技术方案。在此，将逻辑电路的基本结构即由PMOS和NMOS所构成的倒相电路作为问题的焦点来加以说明。

图2(a)是由PMOS10和NMOS11构成的倒相电路。当通过信号发生器13在倒相电路的输入端子12上输入从L电平(接地电位电平)向H电平(电源电位电平)转变的信号时，考虑PMOS10和NMOS11会转移为何种状态。如在表1中作为初始状态所示的那样，当输入信号从L电平转变为H电平后，NMOS11的电流In(从漏极端子流到源极端子的电流)与PMOS 10的电流Ip(从源极端子流到漏极端子的电流)相比为足够大。在此考虑的电源电位是倒相电路在工作状态下，能实现设计上所希望的动作速度的电源电位，NMOS 11的电流In与PMOS 10的电流Ip相比有1000倍左右的差距。因此，NMOS11导通，而PMOS10断开(截止)。

[表1]

输入信号	初期状态	最终状态	输出信号
输入信号	初期状态	最终状态	输出信号	L→H	Ip＜＜In	Ip＝InRp＞＞Rn，(Gp＜＜Gn)	H→L
H→L	Ip＞＞In	Ip＝InRp＜＜Rn，(Gp＞＞Gn)	L→H	L→H	Ip＜＜In	Ip＝InRp＞＞Rn，(Gp＜＜Gn)	H→L

因为初始状态下，Ip＜＜In，所以从负载电容14流出电流，与倒相电路的连接端子靠近接地电位，变为表1的最终状态。在最终状态下，Ip、In变为相等的值，倒相电路的输出端子变为L电平。象这样，之所以输出端子变为L电平，是因为从PMOS10的源极端子到漏极端子的电阻值Rp比从NMOS11的漏极端子到源极端子的电阻值Rn大。即在最终状态下，输出信号Vout1为：

Vout1＝Rn/(Rp+Rn)Vdd1

→0 (表达式1)即变为L电平。在此，Vdd1是第一电源电位。Rn/Rp近似为0。最终状态的输出信号由PMOS10和NMOS11的电阻值Rp、Rn决定。今后，使用更一般的表现，用这些电阻值Rp、Rn的倒数1/Rp、1/Rn即电导Gp、Gn来考虑。至此，说明了输入信号从L电平变为H电平的情形。在表1中，结合从H电平变为L电平时的初始状态和最终状态进行了表示。因为工作(动作)概要与以上所述的相同，所以省略其说明。

下面，说明何谓输出信号丢失。在图3和图4中，以PMOS、NMOS的漏极端子和源极端子之间的电压Vds和电流Id为横轴和纵轴，表示了PMOS、NMOS的特性。在这些图中，为了在曲线图的第一象限表示PMOS、NMOS的特性，在PMOS中，使以漏极端子为基准的源极端子的电位与横轴对应，从源极端子流向漏极端子的电流与纵轴对应，在NMOS中，使以源极端子为基准的漏极端子的电位与横轴对应，从漏极端子流向源极端子的电流与纵轴对应。下面，在图5、图7和图10中，为了在曲线图的第一象限表示PMOS、NMOS的特性，也采用这样的约束。

在图3中，同一图(c)所示的Non的曲线表示了处于同一图(a)的状态下的NMOS的电流特性。NMOS的栅极端子与漏极端子相连接。如果横轴的电压Vds下降，则如粗线所示的那样，表示呈近2次曲线形状的电流特性。另一方面，把处于同一图(b)的状态的NMOS的特性作为Noff表示。NMOS的栅极端子被提供了Vg1＞Vg2＞Vg3的不同的固定电位。该电流特性Noff的各特性曲线A、B、C的特质是相同的，在相等的电位Vds下，栅极端子的电位越大，则表示电流Id越大。但是，与栅极端子的电位Vg无关，如果电压Vds为0，则电流Id也为0。据此，考虑了对NMOS的栅极端子提供了电位Vdd2时的特性曲线是什么样子。但是，我们知道Non的曲线和栅极电位Vg为第一电源电位Vdd1时的同一图(b)的状态的曲线。

首先，沿着电流曲线Non来寻找电压Vds变为电源电位Vdd2的点n21。该点相当于与表示了同一图(a)的状态的Id同时，在同一图(b)中从NMOS的源极端子到栅极端子的电位为Vdd2的状态。因此，同一图(b)的栅极端子为Vdd2时的特性曲线是通过点n21的曲线C。通过以上所述的步骤，能得到设置为任意的电位的栅极端子的NMOS的特性曲线。在此，当Vdd2＝0时，在Non曲线中，Vdd2＝Vds＝0的点与原点一致，所以同一图(b)的特性曲线在原点(Vds，Id)＝(0，0)，与Non曲线一致(变成图7所示的Non和Noff、Pon和Poff的关系)。

以上，说明了NMOS，但PMOS也是同样的，所以在图3(d)～(f)中表示了与图3(a)～(c)所示的NMOS的情形同样的PMOS的情形，省略了详细的说明。

图4(a)和(b)是用于理解倒相电路的PMOS、NMOS的状态的图。在同一图(b)中，表示了与图3(c)相同的电流特性曲线(第二电流特性)Non。在同一图(b)中，第一电源电位Vdd1是倒相电路的工作状态下的电源电压，本来，与非工作实施电源电压Vdd2(＜1/4Vdd1)有很大不同，但是在定性的特性上没有变化，所以为了容易理解，把第一电源电位Vdd1和第二电源电位Vdd2设置在附近的位置。倒相电路的电源电位是Vdd1，提供了Vdd1(相当于H电平)作为输入信号，因为在其初始状态下，输出信号是电源电位Vdd1，所以电源电位Vdd1时的Non曲线表示的电流Id流过NMOS。而在PMOS中，因为栅极端子是电源电位Vdd1，源极端子也是电源电位Vdd1，所以在认为流过的电流一般较小的同时，因为是处于图3(e)的状态的PMOS，所以如图4(b)所示，变成与图3(c)的曲线A类似的性质，变成用Poff表示的特性曲线(第一电流特性)。在初始状态下，流过PMOS的电流几乎为0。在此，初始状态的电流的关系为：

Idp＜Idn (表达式2)

所以，从图2以及表1的讨论可知输出信号变为L电平，在最终状态下，近似地为图4(a)的状态，

Idp＝Idn＝Id1(表达式3)

在此，设PMOS的Id为Idp，NMOS的Id为Idn。PMOS的状态是p11，NMOS的状态是n12。此时的电导的大小关系是：

Gp＜Gn (表达式4)与表1的逻辑一致。在此，电导Gp、Gn是表示状态的p11、n12的斜率(微分值)。

这样一来。在决定了输出信号后，通过电源电位下降，Non曲线和Poff曲线交叉，当电源电位为比电流的大小关系交替的交点α的电位还小的电位Vdd2时，考虑输出信号变成怎样。在此，电源电位从Vdd1的最终状态向Vdd2的最终状态静态地或近似静态地变化(在电源电位下降的过程中，保持了输出信号)。在Vdd2的最终状态下，PMOS和NMOS处于p22和n21的状态：

Idp＝Idn＝Id2(表达式5)

Gp＞Gn (表达式6)

输出信号是H电平。在此，因为电源电位为Vdd2时，倒相电路的输入端子的H电平是Vdd2，所以图4(b)的曲线Non(Vdd2)表示了图3(b)的状态，Vg＝Vdd2的情形。但是，当输入信号为H电平时，在倒相电路的输出信号中，在比交点α大的电源电位的输出信号和比交点α小的输出信号不同。这意味着由于电源电位的下降，由比交点α高的电位保持的输出信号在比交点α低的电位下失去了。

在此，在交点α，近似为Gp＝Gn，在比交点α高电位Vds，Gp＜Gn，在比交点α低的电位Vds，Gp＞Gn。该交点α的电位在图4(a)的倒相电路中，作为成为决定其输出信号的高(H)电平和低(L)电平的基准的电位是重要的。另外，该交点α的PMOS和NMOS的电导比，作为成为决定倒相电路的输出信号的高电平和低电平的基准的电导比是重要的。

在此，为了以比交点α小的电源电位保持输出信号，在本发明中，如图5(b)所示，提出了使Non曲线和Poff曲线的交点α移动到交点β。同一图(b)为了说明比交点α低的电位Vds，以该区域为中心记录的点与图4(b)不同。如图5(b)所示，使交点移动的一个装置是使Poff曲线使用到Poff(Vbp)曲线。通过使PMOS的阱端子的电位比源极端子的电位还高，移动曲线。通过把阱端子的电位Vbp设置为给定的电位，与交点β对应的电位Vds变得比电源电位Vdd2还小，即使在电源电位Vdd2，倒相电路也能保持输出信号。PMOS的状态是p21，NMOS的状态是n22。另外，为了使交点移动，还考虑了通过使NMOS的阱端子的电位Vbn比源极端子还高，移动到交点γ的方法，如图6所示，综合两种方法，使交点移动到交点δ的方法。

但是，最终状态的消费电流是Id1、Id2，但是，在图4(b)中，如果与电源电位Vdd1和Vdd2的Id相比较，则

Id1＞Id2 (表达式7)电源电位越小，消费电流越小。

以上说明了Non曲线和Poff曲线，当替换NMOS和PMOS的ON和OFF时，关于Pon曲线和Noff曲线的交点的讨论也是一样的，所以省略了说明。

至此说明了倒相电路的输入信号为H电平时的情形。当输入信号为L电平时，由于以下所述的理由，所以不在所述的讨论的范畴中。图7中，把PMOS处于图3(a)所对应的连接状态时的特性作为Pon曲线，处于图3(b)所对应的状态时的特性作为Poff曲线表示。关于Non、Noff曲线，NMOS中，图3(a)的特性为Non曲线，图3(b)的栅极端子为接地电位时的特性为Noff曲线。

从图3(a)～(f)的讨论可知，Pon和Poff在曲线图的第一象限中，在

(Vds、Id)＝(0、0) (表达式8)只是相交。Non和Noff也是同样。因此，如果Non和Poff具有交点，则以下所述关系成立：

Pon＞Non＞Noff

Pon＞Poff＞Noff

(表达式9)即当Non和Poff具有交点时，以下所述表达式成立：

Pon＞Noff (表达式10)在此，用表达式9、10的不等号表示以曲线为对象，对于相同的电位Vds的电流值Id的大小关系。例如，表达式10对于相同的电位Vds，表示了Pon总是比Noff的电流Id大。但是，因为Pon和Noff的交点只是表达式8的点，所以如果电源电位比接地电位大，就保持了输出信号。至此说明了Non和Poff具有交点时情形，但是，因为Pon和Noff具有交点时情形也是同样的，所以省略了说明。而且，Pon和Noff、Non和Poff的哪个具有交点是电路结构、电路设计以及晶体管特性或其设计中依存的事项。

以上说明了在非工作状态下，能使倒相电路在低消费电流下保持输出信号的装置，作为该提案的装置，还能考虑栅漏电流和接合泄漏电流。所谓栅漏电流是指从MOS晶体管的栅极端子流向其他端子(源极端子、漏极端子、阱端子)的电流。所谓接合泄漏电流是指从阱端子流向源极端子和漏极端子的电流。当这样的电流对于保持有意义时，通过设置给定的电位，在电源电位Vdd2，能保持输出信号。

图8是表示用PMOS和NMOS构成的倒相电路的一方的输入端子和另一方的输出端子相连接，另一方的输入端子与一方的输出端子相连接的电路。该电路是触发电路(以下，称作F/F电路)和SRAM(静态随机存取存储器。特别是6晶体管构成的SRAM)的基本构成单位。PMOS的源极端子的电位为Vdd2时，倒相电路15保持L电平作为输出信号，倒相电路16保持H电平时，以倒相电路15为基点考虑。以i表示了在倒相电路中流过的电流。下标的开始表示电流的基点，第二个字表示电流的终点，对于第三个字，如果是PMOS导致的电流，则为p，如果是NMOS导致的电流，则为n，对于最后的下标，如果是倒相电路15，则为a，如果是倒相电路16，则为b。例如，isgpa表示是从倒相电路15的PMOS的源极端子向栅极端子的电流。

与倒相电路15的输出信号的电位有关的电流，是倒相电路15的

isdpa、igdpa、ibdpa、igdna、idbna、idsna

(表达式11)和倒相电路16的

isgpb、idgpb、idgnb、igsnb (表达式12)很明显，这些电流的一端把基点或终点放在倒相电路15的输出端子上。而且，为了使输出信号保持L电平，有必要使电流向着倒相电路15的输出端子流入(接受)，

io＜0 (表达式13)(为了使输出信号保持高电平，有必要使电流从输出端子流出(提供)，io＞0)因此，保持的条件为：

io＝isdpa+igdpa+ibdpa+igdna-idsna-Idbna

-isgpb-idgpb-idgnb+igsnb＜0

(表达式14)各电流考虑了基点和终点的电位关系，都是正的值。表达式14是成为以下所述表达式15的电流的大小关系。

Isdpa+(igdpa+ibdpa+igdna+igsnb)

＜idsna+idbna+isgpb+idgpb+idgnb)

(表达式15)在上式中，()内通过设置阱端子的电位，与()外的isdpa、Idsna相比较，包含了不能控制电流量的电流。如果把PMOS的阱端子的电位设置得更高，则isdpa就变得更小。因此，当不满足表达式15的条件时，通过把PMOS的阱端子的电位设置得更高，就能满足条件。另外，如果把NMOS的阱端子的电位设置得更高，Idsna就变得更大。用该方法，也能满足条件。当然也可以使用这两种装置。在此，说明了倒相电路15输出L电平的状态，由图7的讨论可知，同样能容易地保持输出另一方的H电平的状态，所以省略了说明。

从以上所述的考察可知，本发明在半导体集成电路的非工作状态时，一面把电源电压设置为比工作状态下的电源电压低非常多的电压值，一面维持构成半导体集成电路的晶体管的工作状态下的电导关系，来保持工作状态下的数据。

即本发明1的半导体集成电路是具有电源端子、接地端子以及输出端子的半导体集成电路，其特征在于：具有带与配置在所述电源端子和输出端子之间的第一MOS晶体管以及配置在所述接地端子和输出端子之间的第二MOS晶体管中的至少一方MOS晶体管的阱连接的电导的控制端子的电导调整装置；在所述半导体集成电路的工作状态下，所述电源端子的电位被设置为第一电源电位；在所述半导体集成电路的非工作状态下，所述电源端子的电位被设置为比第一电源电位还低的第二电源电位，并且，所述电导调整装置按照对所述电源端子的第二电源电位的设置，把所述控制端子的电位设置为给定电位，来对所述电源端子和输出端子之间以及所述接地端子和输出端子之间的至少一方的电导进行调整。

本发明2是：在本发明1所述的半导体集成电路中，其特征在于：所述第二电源电位是所述第一电源电位的1/4以下的电位。

本发明3是：在本发明1所述的半导体集成电路中，其特征在于：所述第二电源电位是在构成所述半导体集成电路的晶体管的阈值电位以下。

本发明4是：在本发明1所述的半导体集成电路中，其特征在于：将所述电源端子和输出端子之间的电导与所述接地端子和输出端子之间的电导的比作为电导比，将成为决定来自所述输出端子的输出信号的高电平和低电平的基准的电位作为边界电位，将使用该边界电位的所述电导比作为边界比；在电源端子的电位成为第一电源电位的半导体集成电路的工作状态下，所述电导比位于以所述边界比为边界线的一方的区域时，在半导体集成电路的非工作状态下的电源端子上设置的第二电源电位是使所述电导比转移到以所述边界比为边界线的另一方的区域中的电位；所述电导调整装置在所述半导体集成电路的非工作状态下，变更所述控制端子的电位，使所述电导比不转移到所述另一方区域中，而是停留在一方区域中。

本发明5是：在本发明1所述的半导体集成电路中，其特征在于：所述第一或第二MOS晶体管中的任意一方的栅极端子的电位与源极端子的电位相等时的该MOS晶体管的源极端子和漏极端子之间流过的电流特性为第一电流特性；将另一方的MOS晶体管的栅极端子的电位与漏极端子的电位相等时的该MOS晶体管的漏极端子和源极端子之间流过的电流特性作为第二电流特性；从所述第一MOS晶体管的漏极端子到源极端子的电位与从所述第二MOS晶体管的源极端子到漏极端子的电位相等时的所述第一电流特性上的电流值以及所述第二电流特性的电流值分别为第一电流值和第二电流值；在所述半导体集成电路的非工作状态下的电源端子上设置的第二电位设置为使该非工作状态下的所述第一电流值和第二电流值的大小关系与半导体集成电路的工作状态下的第一电流值和第二电流值的大小关系相同或相反。

本发明6是：在本发明1所述的半导体集成电路中，其特征在于：将所述第一或第二MOS晶体管中的任意一方的从源极端子到栅极端子的电位与阈值电位相等时的该MOS晶体管的源极端子和漏极端子之间流过的电流特性作为第一电流特性；将另一方的MOS晶体管的栅极端子的电位与漏极端子的电位相等时的该MOS晶体管的漏极端子和源极端子之间流过的电流特性作为第二电流特性；将从所述第一MOS晶体管的漏极端子到源极端子的电位与从所述第二MOS晶体管的源极端子到漏极端子的电位相等时的所述第一电流特性上的电流值以及所述第二电流特性上的电流值分别作为第一电流值和第二电流值；在所述半导体集成电路的非工作状态下的电源端子上设置的第二电位设置为使非工作状态下的所述第一电流值和第二电流值的大小关系，与半导体集成电路的工作状态下的第一电流值和第二电流值的大小关系相同或相反。

本发明7是：在本发明1所述的半导体集成电路中，其特征在于：所述电源端子和输出端子之间配置的第一MOS晶体管是PMOS晶体管；所述接地端子和输出端子之间配置的第二MOS晶体管是NMOS晶体管。

本发明8是：在本发明1所述的半导体集成电路中，其特征在于：所述控制端子为所述第一或第二MOS晶体管的栅极端子，而不是所述第一或第二MOS晶体管的阱端子。

本发明9的半导体集成电路是具有电源端子、接地端子以及输出端子的半导体集成电路，其特征在于：具有：带与配置在所述电源端子和输出端子之间的第一MOS晶体管以及配置在所述接地端子和输出端子之间的第二MOS晶体管中的至少一方MOS晶体管的阱连接的电导的控制端子的电流调整装置；在所述半导体集成电路的工作状态下，所述电源端子的电位被设置为第一电源电位；在所述半导体集成电路的非工作状态下，所述电源端子的电位被设置为比所述第一电源电位低的第二电源电位，并且，所述电流调整装置按照对所述电源端子的第二电源电位的设置，把所述控制端子的电位设置为给定电位，使所述供给电流和接受电流中的至少一方的电流得到调整。

本发明10是：在本发明9所述的半导体集成电路中，其特征在于：所述电流调整装置的控制端子被设置在给定的电位上，使半导体集成电路的非工作状态下的输出端子和负载之间流过的电流的方向与半导体集成电路的工作状态下的输出端子和负载之间流过的电流的方向一致。

本发明11的导体集成电路，具有：源极端子与电源相连接的PMOS晶体管；源极端子接地，漏极端子与所述PMOS晶体管的漏极端子相连作为输出端子，栅极端子与所述PMOS晶体管的栅极端子相连接的NMOS晶体管；其特征在于：所述电源的电位在所述半导体集成电路的工作状态下被设置为第一电位，在所述半导体集成电路的非工作状态下被设置为比第一电位还低的第二电位；所述PMOS晶体管和NMOS晶体管的至少一方的阱端子在所述半导体集成电路的非工作状态下，按照对所述电源的第二电位的设置被设置为给定电位，能调整该MOS晶体管的漏极端子和源极端子之间的电导。

本发明12是：在本发明11所述的半导体集成电路中，其特征在于：所述PMOS晶体管的源极端子和漏极端子之间的电导与所述NMOS晶体管的漏极端子和源极端子之间的电导的比为电导比，将成为决定来自所述输出端子的输出信号的高电平和低电平的基准的电位作为边界电位，该边界电位下的所述电导比为边界比；在电源端子的电位成为第一电源电位的半导体集成电路的工作状态下，所述电导比位于以所述边界比为边界线的一方的区域时，在半导体集成电路的非工作状态下的电源端子上设置的第二电源电位是使所述电导比转移到以所述边界比为边界线的另一方的区域中的电位；所述PMOS晶体管和NMOS晶体管中的至少一方的阱端子在所述半导体集成电路的非工作状态下，被设置在给定的电位上，使所述电导比不转移到所述另一方区域中，而是停留在一方区域中。

本发明13是：在本发明11所述的半导体集成电路中，其特征在于：半导体集成电路的非工作状态下在所述电源端子上设置的第二电位是使所述输出端子和与该输出端子相连接的负载之间没有电流流过，或与半导体集成电路的工作状态下的所述输出端子和负载间流过的电流的方向相反的方向的电位；所述阱端子上设置的给定电位是使半导体集成电路的非工作状态下的所述输出端子和负载之间必须有电流流过，或与半导体集成电路的工作状态下的所述输出端子和负载间流过的电流的方向不会成为反方向的电位。

本发明14的半导体集成电路，具有：源极端子与电源相连接的第一PMOS晶体管；源极端子接地，漏极端子与所述第一PMOS晶体管的漏极端子相连作为第一输出端子，栅极端子与所述第一PMOS晶体管的栅极端子相连作为第一输入端子的第一NMOS晶体管；源极端子与所述电源相连接的第二PMOS晶体管；源极端子接地，漏极端子与所述第二PMOS晶体管的漏极端子相连作为第二输出端子，栅极端子与所述第二PMOS晶体管的栅极端子相连作为第二输入端子的第二NMOS晶体管；所述第一输出端子与所述第二输入端子相连接，所述第二输出端子与所述第一输入端子相连接；其特征在于：所述电源的电位在所述半导体集成电路的工作状态下被设置为第一电位，在所述半导体集成电路的非工作状态下被设置为比第一电位低的第二电位；所述第一以及第二PMOS晶体管和第一以及第二NMOS晶体管的至少一方的阱端子在所述半导体集成电路的非工作状态下，按照对所述电源的第二电位的设置被设置为给定电位，能调整该MOS晶体管的漏极端子和源极端子之间的电导。

本发明15是：在本发明14所述的半导体集成电路中，其特征在于：在半导体集成电路的非工作状态下，在所述第一以及第二PMOS晶体管的阱端子上设置的给定电位比所述第二电位高；在半导体集成电路的非工作状态下，在所述第一以及第二NMOS晶体管的阱端子上设置的给定电位比接地电位高。

本发明16是：在本发明14所述的半导体集成电路中，其特征在于：所述第一PMOS晶体管的源极端子和漏极端子之间的电导与所述第一NMOS晶体管的漏极端子和源极端子之间的电导的比或所述第二PMOS晶体管的源极端子和漏极端子之间的电导与所述第二NMOS晶体管的漏极端子和源极端子之间的电导的比为电导比；成为决定来自所述第一以及第二输出端子的输出信号的高电平和低电平的基准的电位为边界电位，该边界电位下的所述电导比为边界比；在所述电源的电位变为第一电源电位的半导体集成电路的工作状态下，所述电导比位于以所述边界比为边界线的一方的区域时，在半导体集成电路的非工作状态下的电源端子上设置的第二电源电位是使所述电导比转移到以所述边界比为边界线的另一方的区域中的电位；在所述阱端子上设置的给定电位被设置为在所述半导体集成电路的非工作状态下，使所述电导比不转移到另一方区域中，而是停留在一方区域中的电位。

本发明17是：在本发明14所述的半导体集成电路中，其特征在于：所述半导体集成电路的非工作状态下设置的第二电位比所述第一以及第二PMOS晶体管、所述第一以及第二NMOS晶体管中的至少一个MOS晶体管的阈值电位的绝对值小。

本发明18是：在本发明14所述的半导体集成电路中，其特征在于：从所述第一PMOS晶体管以及第一NMOS晶体管中任意一方的源极端子到栅极端子的电位为阈值电位时的从该MOS晶体管的源极端子到漏极端子的电导为第一电导；剩下的另一方的MOS晶体管的栅极端子的电位和漏极端子的电位相等时的漏极端子到源极端子的电导为第二电导；所述半导体集成电路的非工作状态下设置的第二电位，当提供给所述第一电导和第二电导的电位相等时，是使两个电导的大小关系与半导体集成电路的工作状态下的两个电导的大小关系相同或相反的电位。

本发明19是：在本发明18所述的半导体集成电路中，其特征在于：代替从所述第一PMOS晶体管以及第二NMOS晶体管中的任意一方的源极端子到栅极端子的电位为阈值电位时，所述第一电导为该一方的MOS晶体管的源极端子的电位和栅极端子的电位相等时的从该MOS晶体管的源极端子到漏极端子的电导。

本发明20是：在本发明14所述的半导体集成电路中，其特征在于：半导体集成电路的非工作状态下，在所述电源上设置的所述第二电位是使该非工作状态下所述第一输出端子和所述第二输出端子之间没有电流流过，或非工作状态下流过的所述电流的方向与半导体集成电路的工作状态下的流过的电流的方向相反的方向的电位；所述MOS晶体管的阱端子上设置的电位是使半导体集成电路的非工作状态下所述第一输出端子和所述第二输出端子之间有电流，或在该非工作状态下流过的所述电流的方向与半导体集成电路的工作状态下的流过的电流的方向不会成为反方向的电位。

本发明21是：在本发明14所述的半导体集成电路中，其特征在于：是构成静态随机存取存储器的半导体集成电路，具有：在所述第一输入端子和设置了被记录信号的第一信号线之间配置的第一开关装置；在所述第二输入端子和设置了所述被记录信号的倒置信号的第二信号线之间配置的第二开关装置。

本发明22的半导体集成电路，具有：第一信号处理装置；与所述第一信号处理装置相比，输入信号以及输出信号的各电位的高低进行了倒置的第二信号处理装置；该第一信号处理装置的输出信号经过所述第二处理装置输入到所述第一信号处理装置的输入端子中；其特征在于：所述第一以及第二信号处理装置分别具有电源端子、接地端子以及输出端子，并且具有带与配置在所述电源端子和输出端子之间的第一MOS晶体管以及配置在所述接地端子和输出端子之间的第二MOS晶体管中的至少一方MOS晶体管的阱连接的控制端子的电导调整装置；在所述半导体集成电路的工作状态下，所述电源端子的电位被设置为第一电源电位；在所述半导体集成电路的非工作状态下，所述电源端子的电位被设置为比所述第一电源电位低的第二电源电位，并且，所述电导调整装置按照对所述电源端子的第二电源电位的设置，把所述控制端子的电位设置为给定电位，使所述电源端子和输出端子之间以及所述接地端子和输出端子之间的至少一方的电导得到调整。

本发明23是：在本发明22所述的半导体集成电路中，其特征在于：所述第二电源电位是所述第一电源电位的1/4以下的电位。

本发明24是：在本发明22所述的半导体集成电路中，其特征在于：所述第二电源电位是所述半导体集成电路中设置的晶体管中的至少一个的阈值电位以下。

本发明25是：在本发明22所述的半导体集成电路中，其特征在于：将所述电源端子和输出端子之间的电导与所述接地端子和输出端子之间的电导的比作为电导比，将成为决定来自所述输出端子的输出信号的高电平和低电平的基准的电位作为边界电位，将使用该边界电位的所述电导比作为边界比；在电源端子的电位成为第一电源电位的半导体集成电路的工作状态下，所述电导比位于以所述边界比为边界线的一方的区域时，在半导体集成电路的非工作状态下的电源端子上设置的第二电源电位是使所述电导比转移到以所述边界比为边界线的另一方的区域中的电位；所述电导调整装置在所述半导体集成电路的非工作状态下，变更所述控制端子的电位，使所述电导比不转移到所述另一方区域中，而是停留在一方区域中。

本发明26是：在本发明22所述的半导体集成电路中，其特征在于：所述第一或第二MOS晶体管中的任意一方的栅极端子的电位与源极端子的电位相等时的该MOS晶体管的源极端子和漏极端子之间流过的电流特性为第一电流特性；将另一方的MOS晶体管的栅极端子的电位与漏极端子的电位相等时的该MOS晶体管的漏极端子和源极端子之间流过的电流特性作为第二电流特性；从所述第一MOS晶体管的漏极端子到源极端子的电位与从所述第二MOS晶体管的源极端子到漏极端子的电位相等时的所述第一电流特性上的电流值以及所述第二电流特性的电流值分别为第一电流值和第二电流值；在所述半导体集成电路的非工作状态下的电源端子上设置的第二电位设置为使该非工作状态下的所述第一电流值和第二电流值的大小关系与半导体集成电路的工作状态下的第一电流值和第二电流值的大小关系相同。

本发明27是：在本发明22所述的半导体集成电路中，其特征在于：将所述第一或第二MOS晶体管中的任意一方的从源极端子到栅极端子的电位与阈值电位相等时的该MOS晶体管的源极端子和漏极端子之间流过的电流特性作为第一电流特性；将另一方的MOS晶体管的栅极端子的电位与漏极端子的电位相等时的该MOS晶体管的漏极端子和源极端子之间流过的电流特性作为第二电流特性；将从所述第一MOS晶体管的漏极端子到源极端子的电位与从所述第二MOS晶体管的源极端子到漏极端子的电位相等时的所述第一电流特性上的电流值以及所述第二电流特性上的电流值分别作为第一电流值和第二电流值；在所述半导体集成电路的非工作状态下的电源端子上设置的第二电位设置为使该非工作状态下的所述第一电流值和第二电流值的大小关系与半导体集成电路的工作状态下的第一电流值和第二电流值的大小关系相同。

本发明28是：在本发明22所述的半导体集成电路中，其特征在于：所述电源端子和输出端子之间配置的第一MOS晶体管是PMOS晶体管；所述接地端子和输出端子之间配置的第二MOS晶体管是NMOS晶体管。

本发明29的半导体集成电路，具有：第一信号处理装置；与所述第一信号处理装置相比，输入信号以及输出信号的各电位的高低进行了倒置的第二信号处理装置；该第一信号处理装置的输出信号经过所述第二处理装置输入到所述第一信号处理装置的输入端子中；其特征在于：所述第一以及第二信号处理装置分别具有电源端子、接地端子以及输出端子；具有：带与配置在所述电源端子和输出端子之间的第一MOS晶体管以及配置在所述接地端子和输出端子之间的第二MOS晶体管中的至少一方MOS晶体管的阱连接的控制端子的电流调整装置；在所述半导体集成电路的工作状态下，所述电源端子的电位被设置为第一电源电位；在所述半导体集成电路的非工作状态下，所述电源端子的电位被设置为比所述第一电源电位低的第二电源电位，并且，所述电流调整装置按照对所述电源端子的第二电源电位的设置，把所述控制端子的电位设置为给定电位，使所述供给电流和接受电流中的至少一方的电流得到调整。

本发明30是：在本发明29所述的半导体集成电路中，其特征在于：所述电流调整装置的控制端子被设置在给定的电位上，使半导体集成电路的非工作状态下的输出端子和负载之间流过的电流的方向与半导体集成电路的工作状态下的输出端子和负载之间流过的电流的方向一致。

本发明31的半导体集成电路，具有：第一信号处理装置；把所述第一信号处理装置的输出信号输入到输入端子中的第二信号处理装置；其特征在于：所述半导体集成电路具有边界电位变更装置，该边界电位变更装置带有与配置在电源端子和输出端子之间的第一MOS晶体管以及配置在接地端子和所述输出端子之间的第二MOS晶体管中的至少一方MOS晶体管的阱连接的控制端子；所述第一以及第二信号处理装置分别具有电源端子、接地端子；并且，在所述半导体集成电路的工作状态下，所述电源端子的电位被设置为第一电源电位，在所述半导体集成电路的非工作状态下，所述电源端子的电位被设置为比所述第一电源电位低的第二电源电位；所述边界电位变更装置，在半导体集成电路的工作状态下，当第一信号处理装置的输出电位位于以所述第二信号处理装置的边界电位为边界线的一方区域中时，在半导体集成电路的非工作状态下，所述控制端子的电位被设置为使所述第一信号处理装置的输出电位停留在所述一方的区域中。

本发明32是：在本发明31所述的半导体集成电路中，其特征在于：具有通过电源端子的电位变更所述边界电位的所述边界电位变更装置，代替了通过控制端子的电位变更所述边界电位的所述边界电位变更装置。

本发明33是：在本发明31所述的半导体集成电路中，其特征在于：具有通过接地端子的电位变更所述边界电位的所述边界电位变更装置，代替了通过控制端子的电位变更所述边界电位的所述边界电位变更装置。

综上所述，在本发明的半导体集成电路中，不仅是倒相电路，在SRAM、F/F电路、NAND电路、NOR电路等静态电路和动态电路中，在这些电路的非工作状态下，把电源电位设置得极低，最好设置在晶体管的阈值电压以下，不但能实现低消费电力化，还能通过把NMOS晶体管以及PMOS晶体管的阱端子的至少一方的电位等设置为给定的电位，使电路在工作状态下保持的数据在非工作状态下仍能被继续保持。

附图说明

下面简要说明附图。

图1是表示现有MTCMOS的结构的图。

图2(a)是说明倒相电路保持信号的情况的图，(b)是同一图(a)的等价电路图。

图3(a)是连接有栅极端子和漏极端子的NMOS晶体管的结构图，(b)是未连接这两个端子的晶体管的结构图，(c)是说明(a)、(b)两方的晶体管的电流特性关系的图；图3(d)是连接有栅极端子和漏极端子的PMOS晶体管的结构图，(e)是未连接这两个端子的晶体管的结构图，(f)是说明(d)、(e)两方的晶体管的电流特性关系的图。

图4(a)是倒相电路的结构图，(b)是用于说明保持了或失去了该倒相电路倒相电路的信号的情况的图。

图5(a)是倒相电路的结构图，(b)是用于说明能用低的电源电位保持该倒相电路的信号的图。

图6是用于说明能用低的电源电位，以其他的方法保持该倒相电路的信号的图。

图7是表示PMOS晶体管的导通时的电流特性Pon和NMOS晶体管的断开时的电流特性Noff的关系，以及PMOS晶体管的断开时的电流特性Poff和NMOS晶体管的导通时的电流特性Non的关系的图。

图8是用于考虑了栅漏电流、接合泄漏电流后，来说明信号的保持动作的图。

图9(a)是本发明实施例1的倒相电路的结构图，(b)是说明同一倒相电路的动作的图，(c)是其他倒相电路的结构图，(d)是说明同一倒相电路的图。

图10是说明本发明实施例1的倒相电路的非工作状态的其他电源电位的图。

图11是表示本发明实施例2的SRAM的结构的图。

图12是表示同一实施例的SRAM的其他结构的图。

图13是说明E/D型倒相电路的电流特性的图。

图14(a)是说明E/D型倒相电路的电流特性的图，(b)是说明耗尽型NMOS的电位设置的情况的图。

图15是适用了本发明的触发电路的结构图。

图16是本发明实施例3的NAND电路的结构图。

图17(a)是表示本发明实施例4的两个串联连接在一起的倒相电路的结构的图，(b)是说明同一电路的工作状态和非工作状态的电源电压的设置情况的图。

图18是本发明实施例5的动态电路的结构图。

图19(a)是表示本发明实施例6的两个串联连接在一起的倒相电路的结构的图，(b)是说明同一电路的工作状态和非工作状态的电源电压的设置情况的图，(c)是表示相对于后段的倒相电路的输入信号的输出信号的电位特性的图。

图20(a)是表示同一实施例的两个串联连接在一起的倒相电路的其他结构的图，(b)是说明同一电路的工作状态和非工作状态的电源电压的设置情况的图。

图21是表示降低电源电压时的电流减少程度的图。

下面简要说明附图符号。

17—电源发生器(电导调整装置)；17a—倒相电路(第一信号处理装置)；18a—倒相电路(第二信号处理装置)；18—电源端子；19—控制端子；21a—开关晶体管(第一开关装置)；21b—开关晶体管(第二开关装置)；22a—位线(第一信号线)；22b—位线(第二信号线)；100—PMOS晶体管(第一MOS晶体管)；100a—第一PMOS晶体管；100b—第二PMOS晶体管；101—NMOS晶体管(第二MOS晶体管)；101a—第一NMOS晶体管；101b—第二NMOS晶体管；102—输出端子；102a—第一输出端子；102b—第二输出端子；103a—第一输入端子；103b—第二输入端子；105—边界电位变更装置；Vdd1—第一电源电位；Vdd2—第二电源电位；Vt—阈值电位；Poff—第一电流特性；Non—第二电流特性。

具体实施方式

下面，根据附图，就本发明实施例的半导体集成电路加以说明。

(实施例1)

图9和图10表示本发明实施例1。图9(a)、(c)是对于倒相电路的结构例。同一图(a)是PMOS100和NMOS101串联连接构成的倒相电路，PMOS100和NMOS101的连接点是输出端子102。

在所述倒相电路中，PMOS100(第一MOS晶体管)100的源极端子与电源发生器(电导调整装置和电流调整装置)17的端子(电源端子)18相连接，作为控制端子的阱端子与端子19相连接。在倒相电路的工作状态下，端子18、19都设置为第一电源电位。在非工作状态下，把端子18的电源电位降到第二电源电位Vdd2(Vdd2＜＜Vdd1)。此时，如果倒相电路的输入信号是第二电源电位Vdd2(H电平)，则输出信号有必要保持为工作状态的接地电位(L电平)。为了保持，由表1可知，有必要使PMOS晶体管的电导Gp和NMOS晶体管的电导Gn的关系满足以下所述表达式：

Gp＜Gn (表达式16)

因此，根据图5(b)的讨论，通过把与PMOS100的阱端子相连接的端子19设置为比第二电源电位Vdd2还高的电位Vdd2+Δ1，能实现表达式16。另外，通过实现该条件，在非工作状态下也能保持在工作状态从输出端子102流向接地的电流。

在图9(c)中，PMOS的阱端子与源极端子相连接，与电源发生器17的端子18相连接。NMOS(第二MOS晶体管)101的阱端子与端子20相连接。在工作状态下，端子18设置为第一电源电位Vdd1，端子20设置为接地电位。在非工作状态下，端子18设置为第二电源电位Vdd2(Vdd2＜＜Vdd1)。此时，如果倒相电路的输入信号是第二电源电位Vdd2(H电平)，则输出信号有必要保持为工作状态的接地电位(L电平)。为了保持，有必要使PMOS晶体管的电导Gp和NMOS晶体管的电导Gn满足表达式16的条件。因此，通过把端子20设置为比接地电位高的电位Vdd2+Δ2，能满足同一条件。

关于倒相电路的电源电位、温度、晶体管的偏移等各条件，如果端子18和端子19、端子18和端子20的各电位的设置使对于图5(b)的交点α变为最大的电位Vds时，移动后的交点β变为第二电源电位Vdd2，则在各条件的全部区域中，保持了输出信号。另外，通过检测输出信号的电位、电流，调整设置电位、电源电位，对于各条件也有适应的方法。

至此的讨论尽可能都限定为理想的状况，把PMOS和NMOS的电导Gp、Gn的大小关系的改变等价于输出信号的丢失。根据该事实，以图4(b)的交点α为界，失去了倒相电路保持的输出信号是指在交点α两个电导Gp、Gn变得相等。而实际上，PMOS和NMOS的晶体管结构和制造过程不同，所以双方的电流特性的斜率(微分值、电导)在交点α稍微不同。结果，在实际的晶体管中，失去了输出信号是在与交点α稍微不同的电位Vds。但是，该不同是晶体管的个体的不同。在此，为了简化说明，一般是在交点α失去了输出信号。这样，在实际的设计中，因为，即使是比交点α高的电位，也有可能失去输出信号，所以为了留有余地，有必要使比交点α高的第二电源电位Vdd2移动到交点β。

所谓留有余地是考虑到了以下所述的状况。如图10所示，对于非工作状态的第二电源电位Vdd2比交点α高的电压，如果考虑到即使电源电位由于噪声等变动时也能保持输出信号，则有必要把移动后的交点β设置为低电位，从第二电源电位Vdd2具有适当的余量M。假设，如果不设置余量，则由于噪声第二电源电位Vdd2一时变化为低的电源电位时，变成了比交点α还低的电源电位。当考虑了余量时，即使第二电源电位Vdd2比交点α的电位还大时，交点β和第二电源电位Vdd2之间具有适当的差就是设置了适当的余量(适当的电导Gp和Gn的差)。例如，如图10所示，当电流特性Poff和Non相交时，当在断开即PMOS的阈值绝对值Vt以下时，通过使交点α移动到更小的电位，就设置了适当的余量M1。

另外，Poff曲线表示了PMOS栅极端子设置为电源电位的状态特性，为栅极端子提供了与该PMOS的阈值对应的电压。如图10所示，当把第二电源电位Vdd2设置为比以源极端子为基点，把栅极端子的电位降低到阈值电压Vt时的PVt曲线和Non曲线的交点ε表示的电位Vds还小的电位时，为了设置余量M2，最好使交点α移动到更小的电位。当第二电源电位Vdd2比PMOS或NMOS的阈值电位Vt的绝对值小时，象第二电源电位Vdd2在第一电源电位Vdd1的1/4以下时(只是的余量为M3)那样，比较电源电压Vdd1的工作状态下的PMOS和NMOS的电导，对于其两者的差极小的状态，有必要使交点a移动到更低的电位来设置余量。

离开理想的状况，在实际的状况下，有时PMOS和NMOS的电导Gp和Gn的大小关系改变与失去输出信号并不等价。当电导Gp和Gn相等时，倒相电路的输出信号是第二电源电位Vdd2的一半的电位即1/2Vdd2。因此，在接收倒相电路的输出信号的后段电路中，当考虑后段电路判断为H电平的电位或判断为L电平的电位的边界电位Vbo时，当Vbo＝1/2Vdd2时，失去了倒相电路的输出信号。如果更具体地说，则从表达式1经过简单的计算，得出：

Vout2＝Rn/(Rp+Rn)Vdd2

＝1/(1+Gn/Gp)Vdd2

(表达式17)在此，Vout2是第二电源电位Vdd2的倒相电路的输出端子的电位。如果工作状态下是H电平，如果：

Vout2＞Vbo(H)

(表达式18)则信号被保持，此外，就失去了信号。如果在工作状态下是L电平，如果：

Vout2＜Vbo(L)

(表达式19)则信号被保持，此外，就失去了信号。在表达式18和表达式19中，把Vbo(H)作为是否为H电平的边界电位处理，把Vbo(L)作为是否为L电平的边界电位处理。由表达式17可知，当Gp＝Gn时，Vout2＝1/2Vdd2。根据表达式17～表达式19，信号被保持的条件由Gp和Gn的比决定，由表达式17可得到失去输出信号时的边界条件式：

Vbo＝1/(1+Gn/Gp)Vdd2 (表达式20)如果计算Gn/Gp，则得到：

Gn/Gp＝Vdd2/Vbo-1

(表达式21)在此的讨论对于根据一般的电路的解释，从图8的输出端子输出的电流也是同样的，根据后段电路的电位Vbo，从表达式13的理想化的条件的电流的边界值为0的考虑方法离开，成为以给定的值为边界的条件式。

当关于表达式21，进一步考察时，还有条件式21利用与Vbo的关系，通过使后段电路的电位Vbo移动，保持前段即倒相电路的输出信号的方法。例如，如果后段电路为倒相电路，则如果使PMOS的阱端子更高，则电位Vbo变得更低，使NMOS的阱端子更高，电位Vbo变得也更低。对于双方的MOS的阱端子的相反的电位设置中，能根据一般的电路的解释理解电位Vbo变高。但是，在MOS中，很多时候，靠近电位Vbo的输入输出信号的电压增益比1大，一般通过阱端子的电位设置，能使电位Vbo不会象Gn/Gp比那样变化。

并且，与非工作状态同样，当从第一电源电位Vdd1下降到第二电源电位Vdd2的途中的MOS的电流特性有很大变形时或由于电源的噪声而无法保持输出信号时，如图9(a)～(d)所示，在电源电位的变化途中，通过把阱端子的电位设置为高的电位，就能保持数据。

(实施例2)

下面，就本发明实施例2加以说明。本实施例是把本发明适用于SRAM。虽然把本发明适用于SRAM被认为是比倒相电路更难，但是，实际上根据图7的特性，与倒相电路是同样的。

图11是现在最为广泛利用的SRAM的结构图。倒相电路17a(第一信号处理电路)由PMOS(第一PMOS晶体管)100a、NMOS(第一NMOS晶体管)101a串联连接构成，其漏极端子的彼此间的连接点是输出端子(第一输出端子)102a，其栅极端子的彼此间的连接点是输入端子(第一输入端子)103a。另外，倒相电路18a(第二信号处理电路)也由PMOS(第二PMOS晶体管)100b、NMOS(第二NMOS晶体管)101b串联连接构成，其漏极端子的彼此间的连接点是输出端子(第二输出端子)102b，其栅极端子的彼此间的连接点是输入端子(第二输入端子)103b。所述倒相电路17a的输出端子102a与倒相电路18a的输入端子103b相连接，倒相电路18a的输出端子102b与倒相电路17a的输入端子103a相连接。

所述倒相电路17a的输入端子103a和位线(第一信号线)22a之间连接有开关晶体管(第一开关装置)21a，倒相电路18a的输入端子103b与位线(第二信号线)22b之间连接有开关晶体管(第二开关装置)21b。所述位线22a、位线22b设置了互补的信号，通过使开关晶体管21a、21b导通，倒相电路17a、18a中记录了互补的信号。

在此，以SRAM有接收信号的准备的状态为工作状态；虽然不能接收信号，但是保持了信号的状态为非工作状态。在非工作状态下，如图11所示，开关晶体管21a、21b断开，位线22a、位线22b设置为接地电位。考虑倒相电路17a的输出端子为L电平，倒相电路18a的输出端子保持了H电平，PMOS和NMOS的特性为图7的情形。根据图7的电流特性，因为倒相电路18a在PMOS导通、NMOS断开时的特性曲线Pon、Noff不交叉(除了原点)，所以即使电源电位7被设置为低的第二电源电位Vdd2，也保持了输出信号。二倒相电路17a中，由图5(a)和(b)的讨论可知，通过调整PMOS、NMOS的电导，使电流特性Poff、Non的交点α移动到低的电位，即使电源电位7被设置为低的第二电源电位Vdd2，也保持了输出信号。以上是基于至此的讨论。

图11表示了通过设置PMOS的阱端子的电位，与图5(b)同样，使交点a移动到低电位时的结构。在倒相电路18a的PMOS的阱端子也进行向倒相电路17a的PMOS的阱端子的电位设置的理由是为了当保持的信号为与图11时的颠倒的状态时，即在倒相电路17a的输出端子为H电平，倒相电路18a的输出端子保持了L电平时，也能保持信号。至此说明了设置倒相电路的PMOS的阱端子的电位时的情形，但是，从图6的讨论可知还有设置NMOS的阱端子的电位或设置双方的电位的方法。

图12与图11的SRAM不同，是把倒相电路17a、18a替换为倒相电路17b、18b的SRAM。一般我们知道，在倒相电路17b、18b中，通过在源极端子与接地电位相连接的NMOS(增强型NMOS)的漏极端子一侧，设置栅极端子和漏极端子相连接的耗尽型NMOS，变为倒相电路。这被称作E/D型倒相电路，或增强/耗尽型倒相电路。在图12中，耗尽型NMOS在漏极端子和源极端子之间为粗线，区别于增强型NMOS。在这样的倒相电路17b、18b中，在非工作状态下的低的第二电源电位Vdd2下，通过把耗尽型NMOS的阱端子的电位设置为比工作状态下的电源电位Vdd1还低的电位，能保持输出信号。

综上所述，为了保持输出信号，为了使工作状态下的电导Gp、Gn的大小关系在非工作状态下不会相等或相反，而把PMOS和NMOS的阱端子的至少一方设置为给定的电位的想法在在此也是同样，但是，简单说明了即使是不同结构的倒相电路17b、18b，也能同样保持输出信号的情况。

图13是工作状态下的电源电压Vdd1的倒相电路17b或倒相电路18b的工作状态。以下，因为倒相电路17b和倒相电路18b相同，所以只记载倒相电路17b。横轴Vo是输出端子的电位，纵轴Id是从漏极端子到源极端子的电流。曲线N1(VH)表示了倒相电路17b的NMOS的栅极端子设置为H电平时，对于从源极端子到漏极端子的电位(即输出端子的电位Vo)的从漏极端子到源极端子的电流Id的特性。曲线NDon1表示了对于从耗尽型NMOS的接地电位到源极端子的电位(即输出端子的电位Vo)的从漏极端子到源极端子的电流Id的特性。

当输入信号为H电平时，如表1所示，最终状态为双方的NMOS的从漏极端子到源极端子的电流变为相等的状态。而当在倒相电路17b的NMOS的栅极端子设置了L电平时，变为曲线N1(VL)。耗尽型NMOS中，各端子的连接状态相同，栅极端子也为电源电位Vdd1，是相同的，所以电流特性从曲线NDon1没有变化。此时，最终状态是双方的NMOS的从漏极端子到源极端子的电流相等的状态C2。倒相电路17b的输出端子的电位的H电平和L电平发生变化的输入端子的电位为Vinv1，对于该电位Vinv1，当状态C1在低电位一侧，状态C2在高电位一侧时，表现了作为倒相电路的作用。

图14(a)表示了把电源电位设置为非工作状态下的第二电源电位Vdd2(＜＜第一电源电位Vdd1)时的特性。与曲线N1(VH)对应的曲线N2(VL)成为表示更小的电流的曲线。因此，在此也能通过使电源电位下降，减小倒相电路的消费电流。并且，与曲线NDon1对应的曲线NDon2也成为表示更小的电流的曲线。在输入端子设置了H电平时的最终状态是状态C3。当第二电源电位Vdd2的倒相电路17b的输出端子的电位在H电平和L电平变化的输入端子的电位为Vinv2时，状态C3存在于比该电位Vinv2还高的电位一侧。倒相电路17b对于H电平的输入电位输出H电平的电位。如果电源电位Vdd1时，输出端子为L电平，则第二电源电位Vdd2时，变为H电平，无法保持输出信号。

而在输出信号为H电平的最终状态下，图14(a)的曲线N2(VL)和曲线NDon2的交点C5存在与比电位Vinv2还高的电位一侧，所以在第二电源电位Vdd2下也保持了输出信号。在此，如图14(b)所示，为了保持输出信号，通过把耗尽型NMOS的阱端子的电位Vbdn设置为比电源电位Vdd1还低的电位，能使曲线NDon2移动到曲线NDon2(Vbdn)。此时，最终状态从C3移动到C4，C4存在于比电位Vinv2还低的电位一侧，保持了输出信号。综上所述，在此，通过把NMOS(增强型NMOS)的阱端子设置为高于接地电位的电位，或把双方的NMOS的阱端子设置为给定的电压，能使最终状态移动到比电位Vinv2还低的电位。

如图15所示，F/F电路保持信号时的电路状态是开关23导通，开关24断开，所以保持信号的部位与SRAM同样，是倒相电路17a、18a的彼此的输入端子和输出端子相连接的结构。因此，F/F电路也与SRAM同样，所以省略了详细的说明。

(实施例3)

下面，就本发明实施例3加以说明。本实施例是把本发明适用于NAND电路。如图16所示，2输入的NAND电路，与倒相电路在NMOS25、26串联连接的方面或PMOS27、28并联的方面上，结构不同。

包含此前讨论了的倒相电路的NAND电路和NOR电路等逻辑电路是静态电路。如果是静态逻辑电路，则通过PMOS和NMOS的导通、断开的切换，决定输出这一点上是相同的。例如，当输入端子29、30设置了H电平和H电平时，输出端子31变为L电平。NMOS表示了图5(b)的Non的特性，但是通过使Non的特性与把NMOS25和NMOS26的串联连接置换为一个NMOS时对应，使PMOS的Poff特性与把PMOS27和PMOS28的串联连接置换为一个PMOS时对应，就与倒相电路变为同样了。

使图5(b)的交点α移动的方法也与此前的相同。在图16中，设置了PMOS27的阱端子的电位。通过也设置PMOS28的电位，能更有效地使交点α移动到低电位。以上所述的事实对于NMOS也是同样的，但是，因为是串联连接，所以设置NMOS25和NMOS26的双方的阱端子的电位比只设置一方更具效果。而当把输入端子29、30的至少一方设置为L电平时，把PMOS27、28置换为一个的PMOS是导通，变为图7的Pon特性和Noff特性的关系，保持了信号。

这样，在NAND电路中，把多个电导元件(NMOS25、26或PMOS27、28)作为一个电导元件处理的方法在图8的讨论中也能适用。在表达式15中，如果左边作为从倒相电路15的输出端子流出的电流，右边是流入输出端子的电流，能把各电流与PMOS和NMOS置换。如图11所示，因为考虑SRAM的开关晶体管21a、21b的漏极端子和源极端子之间的电流时也是同样的，所以省略了说明。象这样把电流的流向分类，置换为PMOS、NMOS的方法也能广泛适用于其他的电路。

(实施例4)

下面，就本发明实施例4加以说明。本实施例是作为电导调整装置使用了栅极端子，代替MOS晶体管的阱端子。

此前的实施例中，为了调整电导，在阱端子上设置了给定的电位。在调整电导时，根据MOS晶体管的特性，栅极端子和阱端子起着类似的作用。对于阱端子，在电路结构上(如图6所示)，能为PMOS和NMOS设置不同的电位。另一方面，几乎都是栅极端子在PMOS和NMOS中公共相连接，而无法独立设置电位(例如倒相电路时)。但是，如果考虑到为了保持输出端子的信号，调整PMOS和NMOS的电导的大小关系才是本质的，则即使PMOS和NMOS的栅极端子在电路上是公共的，也通过把栅极端子的电位设置为比电源电位高，就能得到与图6类似的动作。

图17(a)表示了用于保持倒相电路33的输出信号的结构。为了表现一般的逻辑电路的连接状态，倒相电路32的输出端子与倒相电路33的输入端子相连接。在工作状态下，倒相电路32、33的电源电位设置为Vdd1。此时，倒相电路32、33的输出端子设置为H和L电平。在非工作状态下，倒相电路33的电源电位设置为第二电源电位Vdd2(＜＜第一电源电位Vdd1)，倒相电路32的电源电位设置为Vdd3(＝Vdd2+Δ3＜＜Vdd1)。由此，倒相电路33的PMOS的电导Gp变小，NMOS的电导Gn变大。该电导的变化在特性上与图6同样，类似于图5(b)的从交点α向交点δ的移动。结果，倒相电路33与图6的倒相电路同样，在第二电源电位也能保持输出信号。

当倒相电路33的输出端子为H电平时，与图7的讨论同样，能保持输出信号。而当对倒相电路32的H电平的输入信号的电位小于Vdd3时，无法适用用于保持信号的装置。倒相电路32的电源电位Vdd3有必要是能保持信号的电源电位(比图5(b)的交点α高的电位)。

关于图7的特性，当Pon和Noff交叉时，虽然有必要考虑倒相电路33保持H电平的输出信号，但是为此，应该把倒相电路32的接地电位设置得比倒相电路33的接地电位低。另外，对于NAND、NOR电路，即使是多个种类的逻辑电路的组合，如图16所示，根据把多个元件置换为一个PMOS、NMOS的方法，能以低电源电位保持信号。

(实施例5)

下面，就本发明实施例5加以说明。本实施例是把本发明适用于动态电路。关于动态电路，也与静态电路的讨论同样，能保持信号。

图18是动态NAND电路。通过在端子34设置L电平，在输出端子35设置了H电平。然后，端子34变为H电平，为NMOS36、37的栅极端子提供了输出信号。在此，输入信号为H电平和L电平。此时，输出信号变为L电平。使电流流出输出端子的装置是PMOS，引入电流的装置是三个串联连接的NMOS，当把它作为一个NMOS考虑时，与倒相电路同样的讨论成立。因此，动态电路在低电源电位也能保持信号。图18是通过把PMOS的阱端子的电位Vbp设置得比第二电源电位Vdd2还高，保持了信号。

(实施例6)

下面，就本发明实施例6加以说明。至此，为了保持倒相电路的输出信号，考虑了保持倒相电路自身的输出信号。为了保持输出信号，把MOS晶体管的阱端子的电位和栅极端子的电位设置为给定的电压。此外，在本实施例中，为了保持倒相电路的输出信号，参照图19(a)～(c)，说明调整下一段的倒相电路的H电平和L电平的边界电位Vbo的方法。

把倒相电路38的输出端子与倒相电路39的输入端子相连接，倒相电路39的输出端子与倒相电路38的输入端子相连接的结构作为例子。考虑在工作状态下，倒相电路38保持低电平，倒相电路39保持高电平时的情形。该结构是已经说明的SRAM、F/F的主要构成要素。

在非工作状态下，使倒相电路38的电源电位从倒相电路38、39的工作转台的电源电位Vdd1下降到第二电源电位Vdd2(＜Vdd1)。从表达式21的讨论可知，决定倒相电路38的输出信号是H电平还是L电平的边界条件是当表达式21的左边的PMOS的电导Gp和NMOS的电导Gn的比Gn/Gp与右边相等时。右边与边界电位Vbo有关。如图19所示，考虑根据下一段的倒相电路39决定边界电位Vbo时的情形。当第二电源电位Vdd2的倒相电路38的比Gn/Gp比电源电位Vdd1的比Gn/Gp小时，从表达式17可知，输出电位Vout2上升。但是，如果上升量变大，超过了边界电位Vbo，当着眼于倒相电路38无法保持输出信号时，如果把倒相电路39的边界电位Vbo设置为更高的电位，就能保持输出信号。对于表达式21，新的边界电位Vbod为：

Vbod＞Vbo (表达式23)此时，从表达式21得到：

(Gn/Gp)d＝Vdd2/Vbod-1＜Gn/Gp

＝Vdd2/Vbo-1

(表达式24)从表达式24可知，在更高的边界电位Vbod下，新的条件即电导比(Gn/Gp)比边界电位Vbo下的比Gn/Gp小，不但倒相电路38标尺了L电平，而且，电导比的变化的允许范围变得更大了。

在此，为了使边界电位Vbo移到边界电位Vbod，可以把倒相电路39的电源端子(控制端子)的电位设置为比倒相电路38的第二电源电位Vdd2还高的电位Vdd4(＝Vdd2+Δ4)。通过该电源电位的设置，构成边界电位变更装置。

图19(c)表示了对于倒相电路39的输入电位的输出电位的关系。输出特性a表示电源电位为第二电源电位Vdd2时，特性b表示电源电位为Vdd4时。因为边界电位是输入电位和输出电位变得相等时的电位，所以与特性a、b和输入电位和输出电位相等的直线的交点对应。在特性a中，边界电位为Vbo，在特性b中，边界电位为Vbod。从图19(c)的输入输出特性可知，Vbod＞Vbo。在非工作状态下，通过使倒相电路38的电源电位为第二电源电位Vdd2，倒相电路39的电源电位为Vdd4(＝Vdd2+Δ4)，新的条件式

(Gn/Gp)d＝Vdd2/Vbod-1(表达式25)是通过把表达式21的条件式变化，能保持输出信号。倒相电路39的电源电位Vdd4比倒相电路38的电源电位Vdd2高，所以倒相电路39的输出电位上升，如图17所述，因为把倒相电路38的栅极端子的电位设置为比倒相电路39的电源电位为Vdd2时的高，所以倒相电路38的电导比(Gn/Gp)d变得更大，能保持L电平。

倒相电路38的输出电位是H电平，倒相电路39的输出电位为L电平时，根据图7的讨论，倒相电路38在电源电位Vdd2下，H电平的电位比L电平的电位变化小，所以H电平的电位只下降一点。此时，不超过由表达式25的条件决定的电导比(Gn/Gp)d是保持倒相电路38的输出信号时所必要的。在图7的特性中，构成交点α的曲线为Pon特性和Noff特性时，关于倒相电路38对H电平的保持有必要做与所述同样的考虑。此时，通过把倒相电路39的电源电位设置为比倒相电路38的电源电位还低，能与所述同样，保持信号。

至此，说明了当倒相电路38的输出电位为低电平，当要保持时，使倒相电路39的电源电位比倒相电路38的电源电位还高，但是，通过使倒相电路39的接地电位比倒相电路38的接地电位还高，也能使边界电位Vbo移动到高电位。同样，倒相电路38的输出电位为高电平，当要保持时，通过使倒相电路39的接地电位比倒相电路38的接地电位还低，也能使边界电位Vbo移动到低电位。

如图20(a)和(b)所示，为了使与倒相电路38的输出端子相连接的倒相电路40的边界电位移动到高电位一侧，能使倒相电路40d的PMOS的阱端子移动到比电源电位低的电位。另外，也能使NMOS的阱端子移动到低电位一侧。为了使倒相电路40的边界电位移动到低电位一侧，能使倒相电路40的PMOS的阱端子移动到比电源电位高的电位。另外，也能使NMOS的阱端子移动到高电位。

至此，作为从电路的输出端子流出电流的装置采用了PMOS，作为例如电流的装置采用了NMOS，但是在具有类似特性的晶体管中，或根据晶体管的连接状态，具有类似的特性时，上述的讨论都成立。例如，在硅半导体中，作为倒相电路，如图12所述，有作为负载一侧用耗尽型NMOS代替PMOS的E/D倒相电路等，作为栅极材料除了Poly-Si(多晶硅)而采用了Poly-SiGe(多晶硅锗)的MOS晶体管等，衬底可分离的SOI-MOS(Silicon On Insulator-Mos)等。在GaAs(砷化镓)型晶体管中，MESFET(Metal-SeMiconductor FET)、JFET(Junction FET、HEMT(High Electron Mobility Transistor)等的FET(Field-Effect Transistor)与MOS(就象MOS也被称作MOSFET，被分类为相同的FET)的电流特性类似。

另外，关于图7的Pon、Non特性和Poff、Noff特性，Pon和Non的特性是接近2次曲线的函数Id＝Vdsⁿ(但是，1＜n＜2)，Poff、Noff的特性为Id＝1-exp(-Vds)，所以与在log(Vds)中随着Vds的增加而变化的函数相似。

另外，至此的讨论中，PMOS以与电源电位相连接的端子为源极端子，NMOS以与接地电位相连接的端子为源极端子。关于图12的耗尽型NMOS，以倒相电路17b、18b的输出端子相连接的端子为源极端子。

在以上所述的说明中，倒相电路和F/F电路等，特别是关于在SRAM的倒相电路17a中的输出信号的保持，输入信号为H电平，输入信号为L电平的理由如下。由图7的讨论可知，因为对于相同的电压Vds的倒相电路18a的Pon特性和Noff特性的电流差大，所以能输出H电平的输入信号的电位范围宽。因此，即使倒相电路17a的输出信号变为比L电平稍高的电位，倒相电路18a也能输出H电平，倒相电路17a的输入信号为H电平才是讨论的本质。

下面，说明当把电源电压降到MOS晶体管的阈值电压以下时的效果。在图21的曲线A中，在纵轴把非工作状态下的CMOS晶体管构成的倒相电路的电源间流过的电流用对数表示，横轴用电源电压表示。在图21中，工作状态下的电源电压为2.5[V]。在电源电压的1/2[倍]，电源间的电流为1/5[倍]。通过使非工作状态下的电流降到工作状态下的1/10[倍]以下，非工作状态下消耗的电流对于工作状态下消耗的电流，削减量是有意义的，因此，通过使非工作状态下的电源电压降到工作状态下的电源电压的1/4[倍]，对于使消费电流的减少量为1/10[倍]以下是有效的。图21的曲线B表示了从栅极端子流到接地端子的电流。该电流被称作栅漏电流，只使电源电压降到1/4[倍]左右，减少量不大。这是因为电源电位如果比构成倒相电路的晶体管的阈值电位大，则在栅极之下形成沟道。当栅漏电流在电源电压为阈值电位以下时大幅度削减。为了有意义地削减栅漏电流，有必要使电源电压在阈值电位以下。

综上所述，根据本发明，不仅是倒相电路，在SRAM、F/F电路、NAND电路、NOR电路等静态电路和动态电路中，在这些电路的非工作状态下，把电源电位设置得极低，最好在晶体管的阈值电压以下，不但能实现低消费电力化，还能通过把NMOS晶体管以及PMOS晶体管的阱端子的至少一方的电位等设置为给定的电位，使电路工作状态下保持的数据在非工作状态下也能被继续保持。特别是在半导体集成电路的非工作状态下，如果把电源电压设置在MOS晶体管的阈值电压以下来保持信号，则MOS晶体管的栅极端子下成为没有沟道的状态，所以能有效地削减栅漏电流。

另外，为了在不增大半导体集成电路的面积的前提下，提高工作状态下的动作速度，有必要减小MOS晶体管的阈值电位(绝对值)，但另一方面，这样做一般会导致非工作状态下的消费电流增加，而在本发明中，因为能削减非工作状态下的消费电流，所以对具有相同动作速度的半导体集成电路来说，与能够削减面积是同等的，即能够削减电路面积。

Claims

1.一种半导体集成电路，具有电源端子、接地端子以及输出端子，其特征在于：

具有电导调整装置，该电导调整装置带有与配置在所述电源端子和输出端子之间的第一MOS晶体管以及配置在所述接地端子和输出端子之间的第二MOS晶体管中的至少一方MOS晶体管的阱连接的控制端子；

在所述半导体集成电路的工作状态下，所述电源端子的电位被设置为第一电源电位；

在所述半导体集成电路的非工作状态下，所述电源端子的电位被设置为比所述第一电源电位低的第二电源电位，并且，所述电导调整装置按照所述电源端子的第二电源电位的设置，将所述控制端子的电位设置为给定电位，使之调整所述电源端子和输出端子之间以及所述接地端子和输出端子之间的至少一方的电导。

2.根据权利要求1所述的半导体集成电路，其特征在于：

所述第二电源电位是所述第一电源电位的1/4以下的电位。

3.根据权利要求1所述的半导体集成电路，其特征在于：

所述第二电源电位在构成所述半导体集成电路的晶体管的阈值电位以下。

4.根据权利要求1所述的半导体集成电路，其特征在于：

将所述电源端子和输出端子之间的电导与所述接地端子和输出端子之间的电导的比作为电导比，将成为决定来自所述输出端子的输出信号的高电平和低电平的基准的电位作为边界电位，将使用该边界电位的所述电导比作为边界比；

在电源端子的电位成为第一电源电位的半导体集成电路的工作状态下，所述电导比位于以所述边界比为边界线的一方区域中时，在半导体集成电路的非工作状态下的电源端子上设置的第二电源电位，是使所述电导比转移到以所述边界比为边界线的另一方区域中的电位；

所述电导调整装置在所述半导体集成电路的非工作状态下，变更所述控制端子的电位，使所述电导比停留在一方区域中。

5.根据权利要求1所述的半导体集成电路，其特征在于：

将使所述第一或第二MOS晶体管中的任意一方的栅极端子的电位与源极端子的电位相等时的该MOS晶体管的源极端子和漏极端子之间流过的电流特性作为第一电流特性；

将使另一方的MOS晶体管的栅极端子的电位与漏极端子的电位相等时的该MOS晶体管的漏极端子和源极端子之间流过的电流特性作为第二电流特性；

将从所述第一MOS晶体管的漏极端子到源极端子的电位与从所述第二MOS晶体管的源极端子到漏极端子的电位相等时的所述第一电流特性上的电流值以及所述第二电流特性上的电流值分别作为第一电流值和第二电流值；

将在所述半导体集成电路的非工作状态下的电源端子上设置的第二电源电位设置为：使该非工作状态下的所述第一电流值和所述第二电流值的大小关系与半导体集成电路的工作状态下的第一电流值和第二电流值的大小关系相同。

6.根据权利要求1所述的半导体集成电路，其特征在于：

将使所述第一或第二MOS晶体管中任意一方的从源极端子到栅极端子的电位与阈值电位相等时的该MOS晶体管的源极端子和漏极端子之间流过的电流特性作为第一电流特性；

将在所述半导体集成电路的非工作状态下的电源端子上设置的第二电位设置为：使该非工作状态下的所述第一电流值和第二电流值的大小关系与半导体集成电路的工作状态下的第一电流值和第二电流值的大小关系相同。

7.根据权利要求1所述的半导体集成电路，其特征在于：

在所述电源端子和输出端子之间配置的所述第一MOS晶体管是PMOS晶体管；

在所述接地端子和输出端子之间配置的所述第二MOS晶体管是NMOS晶体管。

8.根据权利要求1所述的半导体集成电路，其特征在于：

所述控制端子是所述第一或第二MOS晶体管的栅极端子，取代所述第一或第二MOS晶体管的阱端子。

9.一种半导体集成电路，具有电源端子、接地端子以及输出端子，其特征在于：

具有电流调整装置，该电流调整装置带有与配置在所述电源端子和输出端子之间的第一MOS晶体管以及配置在所述接地端子和输出端子之间的第二MOS晶体管中的至少一方MOS晶体管的阱连接的控制端子；

在所述半导体集成电路的非工作状态下，所述电源端子的电位被设置为比所述第一电源电位低的第二电源电位，并且，所述电流调整装置按照所述电源端子的第二电源电位的设置，将所述控制端子的电位设置为给定电位，使之调整所述供给电流和接受电流中的至少一方的电流。

10.根据权利要求9所述的半导体集成电路，其特征在于：

所述电流调整装置的控制端子被设置在给定的电位上，使半导体集成电路的非工作状态下的输出端子和负载之间流过的电流的方向与半导体集成电路的工作状态下的输出端子和负载之间流过的电流的方向一致。

11.一种半导体集成电路，具有：

源极端子与电源相连接的PMOS晶体管；

源极端子接地，漏极端子与所述PMOS晶体管的漏极端子相连接来作为输出端子，栅极端子与所述PMOS晶体管的栅极端子相连接的NMOS晶体管；

其特征在于：

所述电源的电位在所述半导体集成电路的工作状态下被设置为第一电位，在所述半导体集成电路的非工作状态下被设置为比所述第一电位低的第二电位；

所述PMOS晶体管和NMOS晶体管的至少一方的阱端子，在所述半导体集成电路的非工作状态下，按照所述电源的第二电位的设置，被设置为给定电位，使之调整该MOS晶体管的漏极端子和源极端子之间的电导。

12.根据权利要求11所述的半导体集成电路，其特征在于：

将所述PMOS晶体管的源极端子和漏极端子之间的电导与所述NMOS晶体管的漏极端子和源极端子之间的电导的比作为电导比，将成为决定来自所述输出端子的输出信号的高电平和低电平的基准的电位作为边界电位，将使用该边界电位的所述电导比作为边界比；

在电源端子的电位成为第一电源电位的半导体集成电路的工作状态下，所述电导比位于以所述边界比为边界线的一方区域中时，在半导体集成电路的非工作状态下的电源端子上设置的第二电源电位是使所述电导比转移到以所述边界比为边界线的另一方区域中的电位；

所述PMOS晶体管和NMOS晶体管中的至少一方的阱端子在所述半导体集成电路的非工作状态下，被设置在给定的电位上，使所述电导比停留在一方区域中。

13.根据权利要求11所述的半导体集成电路，其特征在于：

在半导体集成电路的非工作状态下，设置在所述电源上的第二电位是使所述输出端子和与该输出端子相连接的负载之间没有电流流过，或使所述输出端子和与该输出端子相连接的负载之间流过的电流与半导体集成电路的工作状态下的所述输出端子和负载之间流过的电流的方向相反的电位；

所述阱端子上设置的给定电位是使半导体集成电路的非工作状态下的所述输出端子和负载之间必须有电流流过，或使半导体集成电路的非工作状态下的所述输出端子和负载之间流过的电流与半导体集成电路的工作状态下的所述输出端子和所述负载之间流过的电流的方向相同的电位。

14.一种半导体集成电路，具有：

源极端子与电源相连接的第一PMOS晶体管；

源极端子接地，漏极端子与所述第一PMOS晶体管的漏极端子相连来作为第一输出端子，栅极端子与所述第一PMOS晶体管的栅极端子相连来作为第一输入端子的第一NMOS晶体管；

源极端子与所述电源相连接的第二PMOS晶体管；

源极端子接地，漏极端子与所述第二PMOS晶体管的漏极端子相连接来作为第二输出端子，栅极端子与所述第二PMOS晶体管的栅极端子相连接来作为第二输入端子的第二NMOS晶体管；

所述第一输出端子与所述第二输入端子相连接，所述第二输出端子与所述第一输入端子相连接；

其特征在于：

所述电源的电位在所述半导体集成电路的工作状态下被设置为第一电位，在所述半导体集成电路的非工作状态下被设置为比第一电位低的第二电位；

所述第一以及第二PMOS晶体管和所述第一以及第二NMOS晶体管的至少一方的阱端子在所述半导体集成电路的非工作状态下，按照所述电源的第二电位的设置，被设置为给定电位，使之调整该MOS晶体管的漏极端子和源极端子之间的电导。

15.根据权利要求14所述的半导体集成电路，其特征在于：

在半导体集成电路的非工作状态下，在所述第一以及第二PMOS晶体管的阱端子上设置的给定电位比所述第二电位还高；

在半导体集成电路的非工作状态下，在所述第一以及第二NMOS晶体管的阱端子上设置的给定电位比接地电位高。

16.根据权利要求14所述的半导体集成电路，其特征在于：

将所述第一PMOS晶体管的源极端子和漏极端子之间的电导与所述第一NMOS晶体管的漏极端子和源极端子之间的电导的比或者所述第二PMOS晶体管的源极端子和漏极端子之间的电导与所述第二NMOS晶体管的漏极端子和源极端子之间的电导的比作为电导比；

将成为决定来自所述第一以及第二输出端子的输出信号的高电平和低电平的基准的电位作为边界电位，将使用该边界电位的所述电导比作为边界比；

在所述电源的电位变为第一电源电位的半导体集成电路的工作状态下，所述电导比位于以所述边界比为边界线的一方区域中时，在半导体集成电路的非工作状态下的电源端子上设置的第二电源电位是使所述电导比转移到以所述边界比为边界线的另一方区域中的电位；

在所述阱端子上设置的给定电位被设置为：在所述半导体集成电路的非工作状态下，使所述电导比停留在一方区域中的电位。

17.根据权利要求14所述的半导体集成电路，其特征在于：

所述半导体集成电路的非工作状态下设置的第二电位比所述第一以及第二PMOS晶体管和所述第一以及第二NMOS晶体管中的至少一个MOS晶体管的阈值电位的绝对值小。

18.根据权利要求14所述的半导体集成电路，其特征在于：

将从所述第一PMOS晶体管以及第一NMOS晶体管中任意一方的源极端子到栅极端子的电位为阈值电位时的从该MOS晶体管的源极端子到漏极端子的电导作为第一电导；

将剩下的另一方的MOS晶体管的栅极端子的电位和漏极端子的电位相等时的该MOS晶体管的漏极端子到源极端子的电导作为第二电导；

所述半导体集成电路的非工作状态下设置的第二电位，在提供给所述第一电导和第二电导的电位相等时，是使两个电导的大小关系与半导体集成电路的工作状态下的两个电导的大小关系相同或相反的电位。

19.根据权利要求18所述的半导体集成电路，其特征在于：

取代将从所述第一PMOS晶体管以及第二NMOS晶体管中的任意一方的源极端子到栅极端子的电位作为阈值电位的情况，所述第一电导是该一方的MOS晶体管的源极端子的电位和栅极端子的电位相等时的从该MOS晶体管的源极端子到漏极端子的电导。

20.根据权利要求14所述的半导体集成电路，其特征在于：

半导体集成电路的非工作状态下，在所述电源上设置的所述第二电位是使该非工作状态下所述第一输出端子和所述第二输出端子之间没有电流流过，或使非工作状态下流过的所述电流的方向与半导体集成电路的工作状态下流过的电流的方向相反的电位；

所述MOS晶体管的阱端子上设置的电位是使半导体集成电路的非工作状态下所述第一输出端子和第二输出端子之间必须有电流流过，或使在该非工作状态下流过的所述电流的方向与半导体集成电路的工作状态下流过的电流的方向相同的电位。

21.根据权利要求14所述的半导体集成电路，其特征在于：

是构成静态随机存取存储器的半导体集成电路，具有：

在所述第一输入端子和设置被记录信号的第一信号线之间配置的第一开关装置；

在所述第二输入端子和设置所述被记录信号的倒置信号的第二信号线之间配置的第二开关装置。

22.一种半导体集成电路，具有：

第一信号处理装置；

与所述第一信号处理装置相比，输入信号以及输出信号的各电位的高低进行了倒置的第二信号处理装置；

该第一信号处理装置的输出信号经过所述第二处理装置输入到所述第一信号处理装置的输入端子中；

其特征在于：

所述第一以及第二信号处理装置分别具有电源端子、接地端子以及输出端子，并且具有电导调整装置，该电导调整装置带有与配置在所述电源端子和输出端子之间的第一MOS晶体管以及配置在所述接地端子和输出端子之间的第二MOS晶体管中的至少一方MOS晶体管的阱连接的控制端子；

23.根据权利要求22所述的半导体集成电路，其特征在于：

所述第二电源电位是所述第一电源电位的1/4以下的电位。

24.根据权利要求22所述的半导体集成电路，其特征在于：

所述第二电源电位是所述半导体集成电路中设置的晶体管的至少一个阈值电位以下。

25.根据权利要求22所述的半导体集成电路，其特征在于：

26.根据权利要求22所述的半导体集成电路，其特征在于：

将所述第一或第二MOS晶体管中的任意一方的栅极端子的电位与源极端子的电位相等时的该MOS晶体管的源极端子和漏极端子之间流过的电流特性作为第一电流特性；

将另一方的MOS晶体管的栅极端子的电位与漏极端子的电位相等时的该MOS晶体管的漏极端子和源极端子之间流过的电流特性作为第二电流特性；

将从所述第一MOS晶体管的漏极端子到源极端子的电位与从所述第二MOS晶体管的源极端子到漏极端子的电位相等时的所述第一电流特性上的电流值以及所述第二电流特性的电流值分别作为第一电流值和第二电流值；

27.根据权利要求22所述的半导体集成电路，其特征在于：

将所述第一或第二MOS晶体管中的任意一方的从源极端子到栅极端子的电位与阈值电位相等时的该MOS晶体管的源极端子和漏极端子之间流过的电流特性作为第一电流特性；

在所述半导体集成电路的非工作状态下的电源端子上设置的第二电位设置为：使该非工作状态下的所述第一电流值和第二电流值的大小关系与半导体集成电路的工作状态下的第一电流值和第二电流值的大小关系相同。

28.根据权利要求22所述的半导体集成电路，其特征在于：

所述电源端子和输出端子之间配置的所述第一MOS晶体管是PMOS晶体管；

所述接地端子和输出端子之间配置的所述第二MOS晶体管是NMOS晶体管。

29.一种半导体集成电路，具有：

第一信号处理装置；

其特征在于：

所述第一以及第二信号处理装置分别具有电源端子、接地端子以及输出端子；并且，

在所述半导体集成电路的非工作状态下，所述电源端子的电位被设置为：比所述第一电源电位低的第二电源电位，并且，所述电流调整装置按照所述电源端子的第二电源电位的设置，将所述控制端子的电位设置为给定电位，使之调整所述供给电流和接受电流中的至少一方的电流。

30.根据权利要求29所述的半导体集成电路，其特征在于：

31.一种半导体集成电路，具有：

第一信号处理装置；

将所述第一信号处理装置的输出信号输入到输入端子中的第二信号处理装置；

其特征在于：

所述半导体集成电路具有边界电位变更装置，该边界电位变更装置带有与配置在电源端子和输出端子之间的第一MOS晶体管以及配置在接地端子和所述输出端子之间的第二MOS晶体管中的至少一方MOS晶体管的阱连接的控制端子；在所述半导体集成电路的工作状态下，所述电源端子的电位被设置为第一电源电位，在所述半导体集成电路的非工作状态下，所述电源端子的电位被设置为比所述第一电源电位低的第二电源电位；

所述边界电位变更装置，当在半导体集成电路的工作状态下，所述第一信号处理装置的输出电位位于以所述第二信号处理装置的边界电位为边界线的一方区域中时，在半导体集成电路的非工作状态下，所述控制端子的电位被设置为：使所述第一信号处理装置的输出电位停留在所述一方区域中。

32.根据权利要求31所述的半导体集成电路，其特征在于：

具有利用电源端子的电位来变更所述边界电位的所述边界电位变更装置，取代利用控制端子的电位来变更所述边界电位的所述边界电位变更装置。

33.根据权利要求31所述的半导体集成电路，其特征在于：

具有利用接地端子的电位来变更所述边界电位的所述边界电位变更装置，取代利用控制端子的电位来变更所述边界电位的所述边界电位变更装置。