CN105700617A - 时钟分配装置和时钟分配方法 - Google Patents

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CN105700617A CN201510899941.8A CN201510899941A CN105700617A CN 105700617 A CN105700617 A CN 105700617A CN 201510899941 A CN201510899941 A CN 201510899941A CN 105700617 A CN105700617 A CN 105700617A
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廖兰馨
陈凯信
陈稼婴
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Abstract

本发明实施例公开了时钟分配装置和时钟分配方法，其中，输入端，用于接收时钟信号；时钟网格，用于将所述输入端接收的时钟信号分为多个时钟信号，并将所述分为的多个时钟信号均匀地分配给多个时钟门；以及多个时钟门，耦接至所述时钟网格，用于将从所述时钟网格接收的时钟信号传输给多个寄存器。本发明实施例可减少所述多个时钟信号到达所述多个寄存器的时钟偏移。

Description

时钟分配装置和时钟分配方法
本发明要求申请日为2014年12月10日，专利号为62/089,990的美国临时申请的优先权，该美国临时申请的全部内容均包含在本发明中。
【技术领域】
本发明涉及电子技术领域，尤其涉及时钟分配装置和时钟分配方法。
【背景技术】
为了正确地存取(access)和使用(use)半导体设备，有必要将多个时钟信号在大约相同的时间分配给所述半导体设备中的并串行(parallelsequentialelements)元件。作为举例，所述并串行元件可包括寄存器(register)、触发器(flip-flop)、锁存器(latch)以及存储器。如果时钟信号在不同时间到达这些并串行元件，将会出现时钟偏移(clockskew)。相应的，所述时钟偏移将导致各种问题，例如，建立及保持错误，通过所述半导体设备传输的数据的完整性也可能被影响，所述半导体设备的性能也可能恶化。因此，需要一种有效的时钟分配装置和有效的时钟分配方法来减少时钟偏移和阻止性能恶化。
【发明内容】
本发明提供交时钟分配装置和时钟分配方法。
本发明提供的一种时钟分配装置，包括：输入端，用于接收时钟信号；
时钟网格，，用于将所述输入端接收的时钟信号分为多个时钟信号，并将所述分为的多个时钟信号均匀地分配给多个时钟门；以及多个时钟门，耦接至所述时钟网格，用于将从所述时钟网格接收的时钟信号传输给多个寄存器。
本发明提供的另一种时钟分配装置，输入端，用于接收所述时钟信号；至少一个网格驱动器，耦接至所述输入端，用于将所述输入端接收的所述时钟信号传输给时钟网格；时钟网格，由所述网格驱动器所驱动，用于将所述接收的时钟信号分为多个时钟信号，并将所述分为的多个时钟信号均匀地分配给所述多个寄存器。
本发明提供的一种时钟分配方法，包括：接收第一时钟信号；将所述第一时钟信号分为多个第二时钟信号，并将所述多个第二时钟信号均匀地分配给多个时钟门；通过所述多个时钟门将所述多个第二时钟信号传输给多个寄存器。
本发明提供的一种时钟分配方法，包括：通过设置至少一个网格驱动器来传输来自输入端的第一时钟信号；设置时钟网格来将所述至少一个王国驱动器传输来的所述第一时钟信号分为多个第二时钟信号，并将所述多个第二时钟信号均匀地分配给多个寄存器。
本发明所提供的时钟分配装置及方法通过时钟网格均匀地将多个时钟信号分配给多个寄存器，由此可减少所述多个时钟信号到达所述多个寄存器的时钟偏移。
【附图说明】
图1为本发明的时钟分配(clock-distribution)装置10的一个实施例的示意图。
图2为本发明的时钟分配装置10的另一个实施例的示意图。
图3为本发明的时钟分配装置10的另一个实施例的示意图。
图4为本发明的时钟分配装置10、时钟产生装置30以及寄存器20的一个实施例的示意图。
图5A-5D为本发明的时钟分配装置10的一个实施例的布局示意图。
图6为本发明的时钟分配方法的一个实施例的流程图。
【具体实施方式】
在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。“大体上”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或通过其它装置或连接手段间接地电性连接至该第二装置。以下所述为实施本发明的较佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视后附的权利要求所界定者为准。
接下面的描述为本发明预期的最优实施例。这些描述用于阐述本发明的大致原则而不应用于限制本发明。本发明的保护范围应在参考本发明的权利要求的基础上进行认定。
图1为本发明的时钟分配(clock-distribution)装置10的一个实施例的示意图。时钟分配装置10可设置于半导体设备中并由一个处理器所利用。所述处理器可包括数字信号处理器(digitalsignalprocessor，DSP)、微控制器(microcontroller，MCU)、中央处理单元(central-processingunit，CPU)或者多个并行处理器，这些并行处理器与实施电子设备的操作系统(operatingsystem，OS)、固件(firmware)、驱动器、或者其他应用中的至少一种的并行处理环境相关。所述电子设备可为移动电子设备，例如，手机、平板电脑、手提电脑或个人数字助理，或者可为其他电子设备，例如，台式电脑或服务器。
图1示出了所述时钟分配装置10和多个寄存器20。所述时钟分配装置10用于将一个时钟信号分为(divideinto)多个时钟信号(作为举例，该多个时钟信号与前述的一个时钟信号是相同的信号)以提供给所述寄存器20。所述寄存器20可包括多余一个的寄存器，例如，子寄存器20A和子寄存器20B。所述寄存器20的个数和类型不受限制。在一个实施例中，如图1所示，所述时钟分配装置10包括缓冲器130、输入端140、至少一个时钟门110和至少一个输出端150。所述输入端140用于接收一个时钟信号。所述缓冲器130耦接于所述输入端140和所述多个时钟门110之间来将所述时钟信号从所述输入端140传输给每一个所述时钟门110。每一个所述的时钟门110分别连接至各自的输出端150。因此，所述时钟信号可通过所述输出端150从所述时钟分配装置10传输至所述寄存器20。
在图1所示的实施例中，所述多个时钟信号由所述时钟分配装置10分配并提供给所述寄存器20。但是，所述多个时钟信号可能不能在同一时间被每一个所述寄存器20所接收，这导致了所述时钟分配装置10和所述寄存器20之间的时钟偏移。所述时钟分配装置10和所述寄存器20的性能也可能随之降低。此外，所述时钟分配装置10为扁平设计(flatteneddesign)，其表示时钟信号是直接从所述缓冲器130传输给所述时钟门150。此处，需要消耗一定时间来产生输出文件，例如标准寄生交换格式(StandardParasiticExchangeFormat，SPEF)文件和网表(netlist)文件。
图2为本发明的时钟分配装置10的另一个实施例的示意图。如图2所示，所述时钟分配装置10包括至少一个缓冲器130，输入端140，时钟网格(clockmesh)120，至少一个时钟门110，至少一个网格驱动器160以及至少一个输出端150。所述输入端140用于接收一个时钟信号。所述缓冲器130耦接于所述输入端140和所述多个网格驱动器160之间来将所述时钟信号从所述输入端140传输给所述网格驱动器160。此外，所述网格驱动器160耦接于所述缓冲器130和所述时钟网格120之间来驱动所述时钟网格120。具体而言，所述网格驱动器160用于将所述时钟信号传输给所述时钟网格120，并驱动所述时钟网格120，以便所述时钟网格120将所述时钟信号分为所述多个时钟信号以及将所述多个时钟信号均匀地分配给所述多个时钟门110。
在一个实施例中，所述时钟网格120设置在所述多个时钟门110和所述多个网格驱动器160之间以均匀地(uniformly)将所述多个时钟信号分配给所述时钟门110。换言之，所述多个时钟信号在大致相同的时间到达每一个所述的时钟门110。与图1的实施例相比，如图2所示，由于设置了所述时钟网格120，时钟偏移被降低。应当注意，所述时钟网格120均匀地铺设(laid)至所述时钟门110来减少所述时钟网格120和所述时钟门110之间的距离变异和电阻-电容延迟(RCdelay)变异。由此，所述多个时钟信号可在几乎相同的时间被所述每一个时钟门接收，以减少时钟偏移。除此之外，每一个所述的时钟门110与每一个输出端150分别相连。因此，所述多个时钟信号能通过所述时钟分配装置10进行分配并传输至每一个所述寄存器20。
图3为本发明的时钟分配装置10的另一个实施例的示意图。如图3所示，所述时钟分配装置10包括至少一个缓冲器130，输入端140，时钟网格120，至少一个时钟门110，至少一个网格驱动器160，至少一个前级网格(pre-mesh)驱动器162以及至少一个输出端150。所述输入端140用于接收一个时钟信号。所述缓冲器130耦接于所述输入端140和所述前级网格驱动器162之间来将所述时钟信号从所述输入端140传输给所述前级网格驱动器162。特别地，所述前级网格驱动器162耦接于所述缓冲器130和所述网格驱动器160之间来驱动所述网格驱动器160。具体而言，所述前级网格驱动器162用于将所述时钟信号传输给所述网格驱动器160，并驱动所述网格驱动器160，以便所述网格驱动器160将所述时钟信号传输给所述时钟网格120。所述网格驱动器160耦接于所述前级网格驱动器162和所述时钟网格120之间来驱动所述时钟网格120。然后，所述时钟网格120用于将所述时钟信号分为所述多个时钟信号并均匀地将所述多个时钟信号分配给所述时钟门110。
应当注意到，图3中的寄存器20的数量大于图2中的寄存器20的数量，这表示图3中的时钟分配装置10的负载(loading)重于图2中的时钟分配装置10的负载。因此，与图2的实施例相比，图3中设置更多的时钟门110用于传输所述多个时钟信号，并设置更多的网格驱动器160和前级网格驱动器162用于驱动所述用于分配所述多个时钟信号的时钟网格120。换言之，时钟门110的数量与寄存器20的数量成正比。当寄存器20的数量增加时，时钟门110的数量也应该增加。另外，所述网格驱动器160的数量和所述前级网格驱动器162的数量也取决于所述寄存器20的数量。当所述寄存器20的数量增加时，所述网格驱动器160的数量和所述前级网格驱动器162的数量也应相应增加。
在另一个实施例中，所述网格驱动器160和所述前级网格驱动器162的数量还取决于时钟信号的转换(transition)。所述时钟信号包括两种的不同状态(例如，逻辑“0”和“1”两种状态)，并选择性地在所述两种状态之间切换。所述时钟信号的转换指示了其在所述两种不同的状态之间的切换速率和速度。更详细的，所述网格驱动器160和所述前级网格驱动器162的数量与所述多个时钟信号的转换成正比。当所述多个时钟信号的转换增加时，需要更多的驱动能力来对应高速的(high-speed)转换。因此，需要增加所述网格驱动器160和所述前级网格驱动器162的数量来获得高驱动能力。
进一步，当所述时钟分配装置10的负载增加，所述多个时钟信号的转换也将增加。当所述时钟信号的转换被预处理且由于半导体设备的设计要求而固定时，所述时钟分配装置10的负载也应设置并限定在特定范围内。因此，可同时根据所述时钟信号的转换和所述时钟分配装置10的负载来共同确定该如何设置所述时钟网格120、所述网格驱动器160以及所述前级网格驱动器162。
在图3所示的实施例中，所述时钟网格120均匀地铺设至所述多个时钟门110来减少所述时钟网格120和所述多个时钟门110之间的距离变异和电阻-电容延迟(RCdelay)变异。由此，所述多个时钟信号可在几乎相同的时间被所述每一个时钟门接收，以减少时钟偏移。与寄存器20、时钟产生装置30以及时钟门110最高阶设计(也即，扁平设计)的实施例相比，图3的时钟分配装置10需要更少的时间来产生输出文件。
图4为本发明的时钟分配装置10、时钟产生装置30以及寄存器20的一个实施例的示意图。时钟信号由所述时钟产生装置30产生后通过输入端140传输至所述时钟分配装置10。然后，所述时钟分配装置10将所述时钟信号分为多个时钟信号并将这些多个时钟信号均匀地分配给所述寄存器20。应当注意，所述时钟分配装置的结构和形状由其周围的寄存器20的设置来决定。例如，如图4所示，所述时钟分配装置10的形状为矩形。所述时钟分配装置10的形状可根据寄存器20的数量和设置位置进行适应性调整。
关于所述时钟分配装置10的结构，所述输入端140、所述时钟门110以及所述输出端150的设置同样由所述寄存器20的数量和设置位置以及所述时钟产生装置30的数量和设置位置来决定。因此，所述时钟网格120和其关联的所述网格驱动器160和所述前级网格驱动器162也同样由所述寄存器20的数量和设置位置以及所述时钟产生装置30的数量和设置位置来决定。例如，当设置了大量的寄存器20，所述时钟分配装置10需要大量的网格驱动器160和前级网格驱动器162。为了正确和有效地驱动所述时钟网格120，所述网格驱动器160和所述前级网格驱动器162可设置为具有多个分支的树结构。
图5A-5D为本发明的时钟分配装置10的一个实施例的布局示意图。如图5A所示，所述时钟门11、所述缓冲器130、所述输入端140和所述输出端150根据所述寄存器20和所述时钟产生装置30进行设置。每一个所述时钟门110放置有一个所述输出端150，这表示所述时钟门110用于连接所述输出端150，以在所述时钟分配装置10和所述寄存器20之间传输所述多个时钟信号。随后，在图5的实施例中，设置由多个缓冲器130构成的缓冲器树，以便将所述时钟信号从所述输入端传输给所述缓冲器130。应当注意，可根据时钟分配装置10的结构来调节所述缓冲器130的数量。随后，在图5C的实施例中，设置时钟网格120，用于均匀地将所述时钟信号分配给每一个所述时钟门110。随后，在图5D的实施例中，放置所述网格驱动器160和所述前级网格驱动器162来驱动所述时钟网格120。
另外，本发明的时钟分配装置可用于实施时钟分配方法，以将时钟信号(例如，称之为“第一时钟信号”)分为用于多个寄存器的多个时钟信号(例如，称之为“第二时钟信号”)，所述方法其中一种流程可包括：接收时钟信号(例如，通过所述时钟分配装置的输入端)；将所述接收的所述时钟信号分为多个时钟信号，并将所述分为的多个时钟信号均匀地分配给多个时钟门(例如，通过所述时钟分配装置的时钟网格将所述输入端接收的所述时钟信号分为所述多个时钟信号，并将所述多个时钟信号均匀地分配给所述时钟分配装置的多个时钟门)；通过所述多个时钟门将所述多个时钟信号传输给所述多个寄存器。
结合图2的实施例可知，在实施本发明的时钟分配方式时，还可包括：
在将所述时钟信号分为所述多个时钟信号之前，通过至少一个网格驱动器将所述接收的所述时钟信号传输给所述时钟网格，并驱动所述时钟网格。
结合图3的实施例可知，在实施本发明的时钟分配方式时，还可包括：
在通过所述至少一个网格驱动器将所述接收的时钟信号传输给所述时钟网格之前，通过至少一个前级网格驱动器将所述接收的所述时钟信号传输给所述网格驱动器，并驱动所述网格驱动器，以便所述网格驱动器将所述时钟信号传输给所述时钟网格。
结合图2或图3的实施例可知，在实施本发明的时钟分配方式时，还可包括：
在通过所述至少一个前级网格驱动器将所述接收时钟信号传输给所述网格驱动器之前，通过至少一个缓冲器将所述时钟信号从所述输入端传输给所述前级网格驱动器。
结合图2或图3的实施例可知，在实施本发明的时钟分配方式时，通过所述时钟分配装置的所述多个时钟门将所述多个时钟信号传输给所述多个寄存器时，所述多个时钟门可将所述多个时钟信号发射给所述时钟分配装置的多个输出端，由所述多个输出端将所述多个时钟信号传输给所述多个寄存器。
图6为本发明的时钟分配方法的一个实施例的流程图。在步骤S602，确定寄存器20的数量和所述时钟信号的转换。随后，在步骤S604，设置多个时钟门110连接至多个输出端150。在步骤S606，设置至少一个缓冲器来传输来自输入端140的时钟信号。随后，在步骤S608，设置时钟网格120来将输入端接收的时钟信号分为多个时钟信号并均匀地将所述多个时钟信号分配给所述寄存器20。在步骤S610，设置至少一个网格驱动器160来传输和/或分配来自缓冲器130的所述时钟信号，并在所述缓冲器130和所述至少一个网格驱动器160之间设置前级网格驱动器162来驱动所述网格驱动器160。在步骤S612，判断是否有另外的时钟需建立所述时钟网格120，如果判断为是，再次执行步骤S606-S610，如果判断为否，一旦用于所述时钟网格120的时钟路由，所述前级网格驱动器162以及所述网格驱动器160完成，执行步骤S614来保存所述时钟分配装置10的设置和产生所述输出文件。随后，在步骤S616，仿真所述时钟信号的时序。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (26)

1.一种时钟分配装置，其特征在于，包括：
输入端，用于接收时钟信号；
时钟网格，用于将所述输入端接收的时钟信号分为多个时钟信号，并将所述分为的多个时钟信号均匀地分配给多个时钟门；以及
多个时钟门，耦接至所述时钟网格，用于将从所述时钟网格接收的时钟信号传输给多个寄存器。
2.如权利要求1所述的时钟分配装置，其特征在于，还包括：
至少一个网格驱动器，设置于所述时钟网格和所述输入端之间，用于将所述输入端接收的所述时钟信号传输给所述时钟网格，并用于驱动所述时钟网格。
3.如权利要求2所述的时钟分配装置，其特征在于，还包括：
至少一个前级网格驱动器，设置于所述网格驱动器和所述输入端之间，用于将所述输入端接收的所述时钟信号传输给所述网格驱动器，并用于驱动所述网格驱动器。
4.如权利要求3所述的时钟分配装置，其特征在于，所述网格驱动器的数量和所述前级网格驱动器的数量由所述寄存器的数量和所述时钟信号的转换中至少一个所决定。
5.如权利要求3或4所述的时钟分配装置，其特征在于，还包括：
至少一个缓冲器，设置于所述前级网格驱动器和所述输入端之间，用于将所述输入端接收的时钟信号从所述输入端传输给所述前级网格驱动器。
6.如权利要求1所述的时钟分配装置，其特征在于，所述输入端耦接于时钟产生装置，以接收所述时钟产生装置所产生的所述时钟信号。
7.如权利要求1所述的时钟分配装置，其特征在于，还包括：
多个输出端，分别耦接于所述多个时钟门，用于将所述分为的多个时钟信号传输给所述多个寄存器。
8.如权利要求1所述的时钟分配装置，其特征在于，所述时钟门的数量与所述寄存器的数量成正比。
9.如权利要求1所述的时钟分配装置，其特征在于，所述时钟网格的结构由所述寄存器的数量和所述时钟信号的转换中至少一个所决定。
10.一种时钟分配装置，其特征在于，包括：
输入端，用于接收所述时钟信号；
至少一个网格驱动器，耦接至所述输入端，用于将所述输入端接收的所述时钟信号传输给时钟网格；
时钟网格，由所述网格驱动器所驱动，用于将所述接收的时钟信号分为多个时钟信号，并将所述分为的多个时钟信号均匀地分配给所述多个寄存器。
11.如权利要求10所述的时钟分配装置，其特征在于，所述时钟网格的结构由所述寄存器的数量和所述时钟信号的转换中至少一个所决定。
12.如权利要求10所述的时钟分配装置，其特征在于，还包括：
多个时钟门，耦接于所述时钟网格和所述多个寄存器之间，用于从所述时钟网格接收所述多个时钟信号，并将所述多个时钟信号传输给所述多个寄存器。
13.如权利要求12所述的时钟分配装置，其特征在于，所述时钟门的数量与所述寄存器的数量成正比。
14.一种时钟分配方法，其特征在于，包括：
接收第一时钟信号；
将所述第一时钟信号分为多个第二时钟信号，并将所述多个第二时钟信号均匀地分配给多个时钟门；
通过所述多个时钟门将所述多个第二时钟信号传输给多个寄存器。
15.如权利要求14所述的时钟分配方法，其特征在于，所述时钟分配方法还包括：
在将所述第一时钟信号分为所述多个第二时钟信号之前，通过至少一个网格驱动器将所述接收第一时钟信号传输给时钟网格，并驱动所述时钟网格。
16.如权利要求15所述的时钟分配方法，其特征在于，所述时钟分配方法还包括：
在通过所述至少一个网格驱动器将所述接收第一时钟信号传输给所述时钟网格之前，通过至少一个前级网格驱动器将接收的所述时钟信号传输给所述网格驱动器，并驱动所述网格驱动器。
17.如权利要求16所述的时钟分配方法，其特征在于，所述时钟网格的结构、所述网格驱动器的数量和所述前级网格驱动器的数量由所述寄存器的数量和所述时钟信号的转换中至少一个所决定。
18.如权利要求16或17中任一项所述的时钟分配方法，其特征在于，前级网格所述时钟分配方法还包括：
在通过所述至少一个前级网格驱动器将所述接收第一时钟信号传输给所述网格驱动器之前，通过至少一个缓冲器将所述第一时钟信号从输入端传输给所述前级网格驱动器。
19.一种时钟分配方法，其特征在于，包括：
通过设置至少一个网格驱动器来传输来自输入端的第一时钟信号；
设置时钟网格来将所述至少一个王国驱动器传输来的所述第一时钟信号分为多个第二时钟信号，并将所述多个第二时钟信号均匀地分配给多个寄存器。
20.如权利要求19所述的时钟分配方法，其特征在于，还包括：
在设置所述时钟网格和所述网格驱动器之前，确定所述寄存器的数量和所述时钟信号的转换。
21.如权利要求20所述的时钟分配方法，其特征在于，基于所述寄存器的数量和所述时钟信号的转换来设置所述时钟网格和所述网格驱动器。
22.如权利要求19所述的时钟分配方法，其特征在于，还包括：
在设置所述时钟网格和所述网格驱动器之前，在所述网格驱动器和所述输入端之间设置至少一个缓冲器来将所述第一时钟信号从所述输入端传输给所述网格驱动器。
23.如权利要求22所述的时钟分配方法，其特征在于，还包括:
在设置所述缓冲器之后，在所述缓冲器与所述网格驱动器之间设置前网络驱动器来驱动所述网格驱动器。
24.如权利要求22所述的时钟分配方法，其特征在于，还包括：
在设置所述至少一个缓冲器之前，设置多个时钟门连接至多个输出端。
25.如权利要求19所述的时钟分配方法，其特征在于，还包括：
在设置所述时钟网格和所述网格驱动器之后，路由所述时钟网格。
26.如权利要求24所述的时钟分配方法，其特征在于，还包括：
在路由所述时钟网格之后，仿真所述第一时钟信号的时序。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110083196A (zh) * 2018-01-26 2019-08-02 联发科技（新加坡）私人有限公司 基于分段网格的时钟分配方法及装置
WO2021190203A1 (zh) * 2020-03-23 2021-09-30 华为技术有限公司 处理器时钟系统、时钟系统中的子节点电路及电子器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030052724A1 (en) * 2001-09-18 2003-03-20 Nec Corporation Clock signal distribution circuit
CN1410859A (zh) * 2001-09-28 2003-04-16 三菱电机株式会社 具有时钟信号传送线的半导体集成电路器件
US20040017242A1 (en) * 2002-07-29 2004-01-29 Dong-Hyun Lee Grid clock distribution network reducing clock skew and method for reducing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100293596B1 (ko) * 1993-01-27 2001-09-17 가나이 쓰도무 Lsi내클럭분배회로
US6204713B1 (en) * 1999-01-04 2001-03-20 International Business Machines Corporation Method and apparatus for routing low-skew clock networks
US6429715B1 (en) * 2000-01-13 2002-08-06 Xilinx, Inc. Deskewing clock signals for off-chip devices
JP4890180B2 (ja) * 2006-09-27 2012-03-07 ルネサスエレクトロニクス株式会社 クロック分配回路とテスト方法
US8384436B2 (en) * 2011-01-10 2013-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Clock-tree transformation in high-speed ASIC implementation
US8887114B2 (en) * 2013-03-13 2014-11-11 Synopsys, Inc. Automatic tap driver generation in a hybrid clock distribution system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030052724A1 (en) * 2001-09-18 2003-03-20 Nec Corporation Clock signal distribution circuit
CN1410859A (zh) * 2001-09-28 2003-04-16 三菱电机株式会社 具有时钟信号传送线的半导体集成电路器件
US20040017242A1 (en) * 2002-07-29 2004-01-29 Dong-Hyun Lee Grid clock distribution network reducing clock skew and method for reducing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110083196A (zh) * 2018-01-26 2019-08-02 联发科技（新加坡）私人有限公司 基于分段网格的时钟分配方法及装置
WO2021190203A1 (zh) * 2020-03-23 2021-09-30 华为技术有限公司 处理器时钟系统、时钟系统中的子节点电路及电子器件

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