JPS63203008A - 奇数分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 第一発明は、クロック周期の（２ｎ−１）倍の周期と、
（２ｎ−１）分の１の占有率とを有するｎ組の分周信号
を出力し、（ｎ−１）組の分周信号と、（ｎ−１）組の
分周信号に所定の遅延を与えた（ｎ−１）組の遅延信号
と、占有率が２（２ｎ−１）分の１の分周信号とに論理
和処理を実行することにより、クロック周期の変化に影
響されぬ占有率１／２の奇数分周信号を出力可能とする
。

第二発明は、それぞれクロック周期の（２ｎ−１）倍の
分周周期と、（２ｎ−１）分の１の占有率とを有し、互
いにクロック周期の（２ｎ−１）÷２倍の位相差を有す
る二組の分周信号を生成し、二組の分周信号によりフリ
ップフロップをセットおよびリセットすることにより、
クロック周期に影響されること無く、且つ高周波のクロ
ック信号においても占有率１／２の奇数分周信号を出力
可能とする。

〔産業上の利用分野〕

特許請求の範囲第１項および第２項に記載された第一お
よび第二の発明は、占有率２分の１の奇数分周信号を、
広範囲の周期に対して発生可能な奇数分周回路の改良に
関する。

通常の分周回路においては、占有率（デユーティファク
タ）が分周比に等しい分周信号が出力されるが、占有率
が２分の１の分周信号を必要とする場合がある。

分周比が偶数（２ｎ：ｎは１以上の整数、以下同様）の
場合には、占有率が前述の如（分周比に等しく、位相の
異なるｎ個の分周信号を用いて、占有率が２分の１の分
周信号を容易に合成可能であるが、分周比が奇数（２ｎ
−１）の場合には、前述の占有率が分周比に等しい分周
信号からは容易に合成することは出来ず、広範囲の速度
に適応可能な分周回路の実現が要望される。

〔従来の技術〕

第７図は従来ある奇数分周回路の一例を示す図であり、
第８図は第７図におけるタイムチャートの一例である。

第７図および第８図において、フリップフロップ（ＦＦ
）１１および１２、並びにゲート１３は、分周比３分の
１の分周回路１を構成している。

かかる分周回路１に、クロック周期Ｔｃと占有率１／２
とを有するクロック信号ＣＬＫを入力すると、フリップ
フロップ１１の出力端子Ｑからは、分周周期Ｔｏ　　（
−３Ｔｃ）と占有率１／３とを有する分周信号Ｐ、が出
力される。

分周信号Ｐ＋　は、遅延回路（ＤＬ）２およびゲート３
に入力される。

遅延回路２は、受信する分周信号Ｐ、に遅延時間Ｔ、を
与えて遅延信号ｐｅａを出力し、ゲート３に入力する。

ゲート３は、入力される分周信号Ｐ、および遅延信号Ｐ
ｌｄに論理和処理を施し、分周間ｗＩ”ｒ　ｏと占有率
（’ｒｃ　＋’ｌ’、　）÷３Ｔｃとを有する出力分周
信号Ｐ０を出力する。

出力分周信号Ｐ０の占有率は、条件Ｔｃ−２７、が成立
する場合に限り１／２に等しくなるが、クロック周期Ｔ
ｃが異なるクロック信号ＣＬＫに対しては、遅延回路２
の遅延時間Ｔ、をその都度変更しない限り、占有率が１
／２の出力分周信号Ｐ、は得られない。

次に第９図は従来ある他の奇数分周回路の一例を示す図
であり、第１０図は第９図におけるタイムチャートの一
例である。

第９図および第１０図においても、フリップフロップ１
１および１２、並びにゲート１３から構成される分周比
３分の１の分周回路１に、クロック周期Ｔｃと２分の１
の占有率とを有するクロック信号ＣＬＫを入力すると、
フリップフロップ１１の出力端子Ｑから、分周周期Ｔ。

（＝３Ｔｃ）と占有率１／３とを有する分周信号Ｐ、が
出力される。

分周信号Ｐ１は、フリップフロップ４およびゲート５に
入力される。

フリップフロップ４は、受信する分周信号Ｐ１の論理値
に従い、クロック信号ＣＬＫの位相を反転した反転クロ
ック信号ＣＬＫ　ｉに同期して、分周信号Ｐ１に対して
クロック周期Ｔｃの２分の１の位相遅延を有する分周信
号Ｐ１．Ｓを生成し、ゲート５に入力する。

ゲート５は、入力される分周信号Ｐ１および分周信号Ｐ
１．Ｓに論理和処理を施し、分周周期Ｔ０と占有率１／
２　（＝１．５Ｔｃ÷３Ｔｃ）とを有する出力分周信号
Ｐ０を出力する。

出力分周信号Ｐ０の占有率は、異なるクロック周期Ｔｃ
を有するクロック信号ＣＬＫに対しても常に１／２に等
しくなるが、フリップフロップ４の動作余裕度はクロッ
ク周期Ｔｃの１／２に限定される為、高周波のクロック
信号ＣＬＫには適用が困難となる。

〔発明が解決しようとする問題点〕

以上の説明から明らかな如く、従来ある奇数分周回路に
おいては、分周回路１から出力される占有率１／３の分
周信号Ｐ１に対し、固定的な遅延時間Ｔ６を有する遅延
回路２による遅延信号ｐｅａを重畳しく第７図）、或い
は反転クロック信号ＣＬＫｉに同期して動作するフリッ
プフロップ４による分周信号Ｐ１．Ｓを重畳しく第９図
）、それぞれ占有率１／２を有する出力分周信号Ｐ０を
得ていた。

然し、遅延回路２を用いる奇数分周回路は、条件Ｔｃ＝
２７ｄが成立するクロック信号ＣＬＫに対してのみ有効
であり、クロック周期Ｔｃの異なるクロック信号ＣＬＫ
に対しては、その都度遅延回路２の遅延時間を変更しな
い限り、使用出来ぬ問題点があった。

一方フリップフロップ５を用いる奇数分周回路は、クロ
ック周期Ｔｃが限定される欠点は除去されているが、高
周波のクロック信号ＣＬＫに適用が困難となる問題点を
有している。

〔問題点を解決するための手段〕

第１図は第一発明の原理を示す図である。

第１回において、１００は、クロック周期Ｔｃと２分の
１の占有率とを有するクロック信号ＣＬＫを受信し、ク
ロック周期Ｔｃの（２ｎ−１）倍の分周周期Ｔ０と（２
ｎ−１）分の１の占有率とを有し、位相が前記クロック
周期Ｔｃ宛順次異なる第１乃至第ｎの分周信号Ｐｌ乃至
Ｐｎを出力する分周回路である。

２００は、分周回路１００が出力する第１乃至第（ｎ−
１）の分周信号Ｐｌ乃至Ｐ軸−５）に、それぞれ隣接す
る０第２乃至第ｎの分周信号Ｐ２乃至２１間に生ずる隙
間を補填するに充分な遅延を与えた第１乃至第（ｎ−１
）の遅延信号ｐ＋ｄ乃至Ｐ（ｎ−１１４を出力する（ｒ
ｌ−１）組の遅延回路である。

３００は、分周回路１００が出力する分周信号Ｐｌ乃至
Ｐ７の中で最終位相を有する第ｎの分周信号ＰＩ、とク
ロック信号ＣＬＫとを入力し、第ｎの分周信号Ｐ。と同
一の分周周期Ｔ。および位相を有し、分周信号Ｐ、ｌの
２分の１の占有率を有する半幅分周信号Ｐ０を出力する
パルス発生回路である。

４００は、分周回路１００が出力する第１乃至第（ｎ−
１）の分周信号Ｐｌ乃至Ｐ　（ｎ−４１と、各遅延回路
２００が出力する第１乃至第（ｎ−’１）の遅延信号Ｐ
ｌｄ乃至Ｐ　（ｎ−Ｉ’ｌ＋と、パルス発生回路３００
が出力する半幅分周信号Ｐ０とを受信し、分周周期Ｔ０
と、占有率２分の１とを有する出力分周信号Ｐ０を出力
する論理和回路である。

次に、第２図は第二発明の原理を示す図である。

第２図において、５００は、クロック周期Ｔｃと２分の
１の占有率とを有するクロック信号ＣＬＫを受信し、ク
ロック周期Ｔｃの（２ｎ−１）倍の分周周期Ｔ０と（２
ｎ−１）分の１の占有率とを有する第一の分周信号Ｐ、
と、第一の分周信号Ｐ＋　と同一の分周周期Ｔ０および
占有率を有し、第一〇分周信号Ｐ１に対しクロック周期
Ｔｃの（ｎ−１）倍の位相遅延を有する第二の分周信号
Ｐアとを出力する分周回路である。

６００は、分周回路５００が出力する第一の分周信号Ｐ
１とクロック信号ＣＬＫとを受信し、分周信号Ｐ１と同
一の位相を有する第一のパルス分周信号Ｐ１を発生する
第一のパルス発生回路である。

７００は、分周回路５００が出力する第二の分周信号Ｐ
ｎと、クロック信号ＣＬＫの位相を反転した反転クロッ
ク信号ＣＬＫ　ｉとを受信し、第二〇分周信号Ｐ９に対
しクロック周期Ｔｃの２分の１の位相遅延を有する第二
のパルス分周信号Ｐ。

を出力する第二のパルス発生回路である。

８００は、第一のパルス発生回路６００が出力スル第一
のパルス分周信号Ｐ、および第二のパルス発生回路７０
０が発生する第二のパルス分周信号Ｐ、の何れか一方を
セット信号、他方をリセット信号として入力し、分周周
期Ｔ０と２分の１の占有率とを有する出力分周信号Ｐ０
を出力するフリップフロップである。

〔作用〕

第一発明において、分周信号Ｐｌ乃至Ｐ　（ｎ−１１お
よび半幅分周信号Ｐｎｈの周期は何れも分周周期Ｔｏで
あり、また分周信号ＰＩ乃至Ｐ。−１，の占有率は何れ
も（２ｎ−１）分の１、半幅分周信号Ｐ□の占有率は２
　（２ｎ−１）分の１であり、更に位相がそれぞれクロ
ック周期Ｔｃ宛順次異なる為、分周信号Ｐｌ乃至Ｐい−
１）および半幅分周信号Ｐｎｈの論理和処理の結果、理
論的には占有率が各占有率の合計、即ち２分の１の分周
信号が得られるが、各分周信号Ｐ１乃至Ｐ（Ｆｌ−１１
および半幅分周信号Ｐｎｈが出力される迄に受ける遅延
時間の違いにより隙間が生ずる恐れがある。

かかる隙間は、遅延信号ＰＩｄ乃至Ｐ、アイ−１ｄを重
畳することにより、除去可能となる。なお各遅延回路２
００が各遅延信号ｐｅａ乃至Ｐ（＋ｔ−１１４に与える
遅延時間は、出力分周信号Ｐ０の占有率を左右するもの
では無い為、異なるクロック周期Ｔｃを有するクロック
信号ＣＬＫへの適用には支障無い。

第二発明において、第一のパルス分周信号Ｐ３と第二の
パルス分周信号Ｐ、とは何れも分周周期Ｔ０を有し、且
つ第一のパルス分周信号Ｐ、と第二のパルス分周信号Ｐ
、との間には、（２ｎ−１）÷２ＸＴＣの位相差が存在
する為、第一のパルス分周信号Ｐ１と第二のパルス分周
信号Ｐｂとの何れか一方をセット信号、他方をリセット
信号とするフリップフロップ８００からは、占有率が２
分の１の出力分周信号Ｐ０が得られる。なおセット信号
とりセント信号との間には前述の位相差が存在する為、
フリップフロップ８００の動作余裕度は充分あり、高周
波数のクロック信号ＣＬＫにも充分適用可能である。

〔実施例〕

以下、本第一発明および第二発明の一実施例を図面によ
り説明する。

第３図は本第一発明の一実施例による奇数分周回路を示
す図であり、第４図は第３図におけるりイムチャートの
一例である。なお、企図を通じて同一符号は同一対象物
を示す。

第３図においては、フリップフロップ（ＦＦ）１１．１
２およびゲート１３から構成される分周回路１が、ｎ＝
２、即ち分周比３分の１の分周回路１００として設けら
れており、またゲート２３および２４が遅延回路２００
として、またゲート２５がパルス発生回路３００として
、更にゲート２２が論理和回路４００としてそれぞれ設
けられている。

第３図および第４図において、クロック周期Ｔゎと占有
率１／２とを有するクロック信号ＣＬＫを、ゲート２１
を介して分周回路１に入力すると、フリップフロップ１
１の出力端子Ｑからは、分周周期Ｔ０　（＝３ＴＣ）と
占有率１／３とを有する分周信号Ｐ１が出力され、また
フリップフロップ１２の出力端子Ｑ、からは、分周信号
ｐ、に対し　、クロック周期Ｔｃの位相差を有し、且つ
位相反転した分周信号Ｐｔｉが出力される。

分周信号Ｐ、は、ゲート２２に入力されると共に、ゲー
ト２３および２４を経由する間に遅延時間Ｔｌｄを受け
、遅延信号Ｐｌｄとしてゲート２２に入力される。

一方分周信号ｐｚ＋は、ゲート２１がら伝達される反転
クロック信号ＣＬＫ　ｉと共に、ゲート２５に入力され
る。

ゲート２５は、分周信号ｐｚ＋と反転クロック信号ＣＬ
Ｋ　ｉとの論理和処理および否定処理を施すことにより
、位相が分周信号Ｐｈｉの反転に等しく、且つ占有率１
／６を有する半幅分周信号Ｐ２ｈを出力し、ゲート２２
に入力する。

ゲート２２は、分周回路１がら入力される分周信号Ｐ１
と、ゲート２４がら入力される遅延信号Ｐｌｄと、ゲー
ト２５がら入力される半幅分周信号Ｐ２にとの論理和処
理を実行する。

半幅分周信号ｐｇｈは分周信号Ｐ１に対してクロック周
期Ｔｃの位相差を有し、分周信号Ｐ１および半幅分周信
号Ｐ２ｈの占有率はそれぞれ１／３および１／６である
為、分周信号Ｐ１および半幅分周信号Ｐ２ｈの論理和処
理により占有率１／２の分開信号が生成されるが、半幅
分周信号Ｐｇｋは分周信号Ｐ、よりゲート２５を経由す
る分の位相遅延を余分に受けている為、分周信号Ｐ、お
よび半幅分周信号Ｐ２１．間にはゲート２５の位相遅延
に相当する隙間が生ずる恐れがある。

一方遅延信号Ｐｌｄは、ゲート２３および２４を経由す
ることにより、半幅分周信号Ｐｚｈがゲート２５により
受ける位相遅延の約二倍程度の位相遅延を有する。

従って、分周信号Ｐ、および半幅分周信号Ｐ２ｈの他に
、更に遅延信号ｐＨ＋を論理和処理の対象とすることに
より、分周信号Ｐ、と半幅分周信号Ｐｈとの間に生ずる
可能性のある隙間は、遅延信号Ｐｌｄにより確実に補填
され、ゲート２２からは分周周期Ｔ。と占有率１／２と
を有する出力分周信号Ｐ０が出力される。

以上の説明から明らかな如く、本実施例によれば、クロ
ック信号ＣＬＫの速度に左右されること無く、常に占有
率が１／２の出力分周信号Ｐ０が出力される。

次に第５図は本第二発明の一実施例による奇数分周回路
を示す図であり、第６図は第５図におけるタイムチャー
トの一例である。

第５図においては、フリップフロップ（ＦＦ）１１．１
２およびゲート１３がら構成される分周回路１が、ｎ＝
２、即ち分周比３分の１の分周回路５００として設けら
れており、またゲート３２がパルス発生回路６００とし
て、またゲート３３がパルス発生回路７００としてそれ
ぞれ設けられており、更にゲート３４および３５により
構成されるフリップフロップ３６が、フリップフロップ
８００として設けられている。

第５図および第６図において、クロック周期Ｔ０と占有
率１／２とを有するクロック信号ＣＬＫを、ゲート３１
を介して分周回路１に入力すると、フリップフロップ１
１の出力端子Ｑから、分周周期Ｔ０　（−３Ｔｃ）と占
有率１／３とを有する分周信号Ｐ、が出力され、またフ
リップフロップ１２の出力端子Ｑから、分周信号Ｐ、と
同一の分周周期Ｔ０と占有率１／３とを有し、分周信号
Ｐ。

に対しクロック周期Ｔｃの位相遅延を有する分周信号Ｐ
２が出力される。

ゲート３２には、分周回路１から出力される分周信号Ｐ
Ｉ　と、ゲート３１から出力されるクロ・ツク信号ＣＬ
Ｋとが入力され、またゲート３３には、分周回路１から
出力される分周信号Ｐ２と、ゲート３１から出力される
反転クロック信号ＣＬＫ　ｉとが入力される。

ゲート３２は、分周回路１から入力される分周信号Ｐ、
と、ゲート３１から入力されるクロック信号ＣＬＫとに
論理積処理を施し、分局信号Ｐ１と同一の位相を有する
パルス分周信号Ｐ８を生成する。

ゲート３３は、分周回路１から入力される分周信号Ｐ２
と、ゲート３１が生成する反転クロ・ツク信号ＣＬＫ　
ｉとに論理積処理を施し、分周信号Ｐ２に対しクロック
周期Ｔｃの２分の１の位相遅延を有するパルス分周信号
Ｐ、を出力する。

その結果パルス分周信号Ｐ、とＰｂとの間には、クロッ
ク周期Ｔｃの１．５倍の位相差が生ずる。

フリップフロップ３６には、ゲート３２が出力するパル
ス分周信号Ｐ、かりセント信号としてゲート３４に入力
され、またゲート３３が出力するパルス分周信号Ｐ、が
セット信号としてゲート３５に入力される。

その結果フリップフロップ３６は、クロック周期Ｔｃの
１．５倍の周期でセット状態およびリセット状態を繰返
し、分周周期Ｔ６と占有率１／２とを有する出力分周信
号ＰＯを出力する。

以上の説明から明らかな如く、本実施例によれば、クロ
ック信号ＣＬＫの速度に左右されること無く、常に占有
率が１／２の出力分周信号Ｐ０が出力されるのみならず
、フリップフロップ３６がクロック周期Ｔｃの１．５倍
の周期でセット状態およびリセット状態を繰返す為、動
作時間は充分に余裕があり、高周波のクロック信号ＣＬ
Ｋの３分周にも適用可能となる。

なお、第３図乃至第６図はあく迄本発明の一実施例に過
ぎず、例えば分周比は３分の１　（即ちｎ＝２）に限定
されることは無く、他に幾多の変形が考慮されるが、何
れの場合にも本発明の効果は変わらない。

〔発明の効果］ 以上、本第一発明および第二発明によれば、クロック信
号の速度に左右されること無く、常に占有率が１／２の
出力分周信号が出力される。

また本第二発明によれば、高周波のクロック信号の分周
にも適用可能となる。

【図面の簡単な説明】

第１図は第一発明の原理を示す図、第２図は第二発明の
原理を示す図、第３図は本第一発明の一実施例による奇
数分周回路を示す図、第４図は第３図におけるタイムチ
ャートの一例、第５図は本第二発明の一実施例による奇
数分周回路を示す図、第６図は第５図におけるタイムチ
ャートの一例、第７図は従来ある奇数分周回路の一例を
示す図、第８図は第７図におけるタイムチャートの一例
、第９図は従来ある他の奇数分周回路の一例を示す図、
第１０図は第９図におけるタイムチャートの−・例であ
る。 図において、１．１００および５００は分周回路、２お
よび２００は遅延回路（ＤＬ）　、３．５．１３．２１
乃至２５および３１乃至３５はゲート、４．１１．１２
．３６および８００はフリップフロップ（ＦＦ）　、３
００，６００および７００は第二発明の盾理図 ￥　２　図 第一を明（二よテ奇教冴周回路 第　３　図 ２ｉ 第ヲＢつｌ二あ“けろ２イム＋Ａ−ト 第　４　図 弄二庇萌の奇数今周回貸 力５ｐ１にＪけるタイム七−ト ノｂ　　６　　βつ 箪　　７　　Ｂ円 第７戸円しあけろタイム七−ト 昂　　υ　　足り

Claims (2)

【特許請求の範囲】
1. （１）クロック周期（Ｔ＿ｃ）と、２分の１の占有率と
   を有するクロック信号（ＣＬＫ）を受信し、該クロック
   周期（Ｔ＿ｃ）の（２ｎ−１）倍の分周周期（Ｔ＿ｏ）
   と（２ｎ−１）分の１の占有率とを有し、位相が前記ク
   ロック周期（Ｔ＿ｃ）宛順次異なる第１乃至第ｎの分周
   信号（Ｐ＿１乃至Ｐ＿ｎ）を出力する分周回路（１００
   ）と、 前記分周回路（１００）が出力する前記第１乃至第（ｎ
   −１）の分周信号（Ｐ＿１乃至Ｐ＿（＿ｎ＿−＿１＿）
   ）に、それぞれ隣接する第２乃至第ｎの分周信号（Ｐ＿
   ２乃至Ｐ＿ｎ）間に生ずる隙間を補填するに充分な遅延
   を与えた第１乃至第（ｎ−１）の遅延信号（Ｐ＿１＿ｄ
   乃至Ｐ＿（＿ｎ＿−＿１＿）＿ｄ）を出力する（ｎ−１
   ）組の遅延回路（２００）と、 前記分周回路（１００）が出力する前記分周信号（Ｐ＿
   １乃至Ｐ＿ｎ）の中で最終位相を有する第ｎの分周信号
   （Ｐ＿ｎ）と前記クロック信号（ＣＬＫ）とを入力し、
   前記第ｎの分周信号（Ｐ＿ｎ）と同一の分周周期（Ｔ＿
   ｏ）および位相を有し、前記第ｎの分周信号（Ｐ＿ｎ）
   の２分の１の占有率を有する半幅分周信号（Ｐ＿ｎ＿ｈ
   ）を出力するパルス発生回路（３００）と、 前記分周回路（１００）が出力する前記第１乃至第（ｎ
   −１）の分周信号（Ｐ＿１乃至Ｐ＿（＿ｎ＿−＿１＿）
   ）と、前記各遅延回路（２００）が出力する前記第１乃
   至第（ｎ−１）の遅延信号（Ｐ＿１＿ｄ乃至Ｐ＿（＿ｎ
   ＿−＿１＿）＿ｄ）と、前記パルス発生回路（３００）
   が出力する半幅分周信号（Ｐ＿ｎ＿ｈ）とを受信し、前
   記分周周期（Ｔ＿ｏ）と２分の１の占有率とを有する出
   力分周信号（Ｐ＿ｏ）を出力する論理和回路（４００）
   とを具備することを特徴とする奇数分周回路。
2. （２）クロック周期（Ｔ＿ｃ）と２分の１の占有率とを
   有するクロック信号（ＣＬＫ）を受信し、該クロック周
   期（Ｔ＿ｃ）の（２ｎ−１）倍の分周周期（Ｔ＿ｏ）と
   （２ｎ−１）分の１の占有率とを有する第一の分周信号
   （Ｐ＿１）と、該第一の分周信号（Ｐ＿１）と同一の分
   周周期（Ｔ＿ｏ）および占有率を有し、前記第一の分周
   信号（Ｐ＿１）に対し前記クロック周期（Ｔ＿ｃ）の（
   ｎ−１）倍の位相遅延を有する第二の分周信号（Ｐ＿ｎ
   ）とを出力する分周回路（５００）と、 前記分周回路（５００）が出力する第一の分周信号（Ｐ
   ＿１）と前記クロック信号（ＣＬＫ）とを受信し、前記
   分周信号（Ｐ＿１）と同一の位相を有する第一のパルス
   分周信号（Ｐ＿ａ）を発生する第一のパルス発生回路（
   ６００）と、 前記分周回路（５００）が出力する前記第二の分周信号
   （Ｐ＿ｎ）と、前記クロック信号（ＣＬＫ）の位相を反
   転した反転クロック信号（ＣＬＫｉ）とを受信し、前記
   第二の分周信号（Ｐ＿ｎ）に対し前記クロック周期（Ｔ
   ＿ｃ）の２分の１の位相遅延を有する第二のパルス分周
   信号（Ｐ＿ｂ）を出力する第二のパルス発生回路（７０
   ０）と、前記第一のパルス発生回路（６００）が出力す
   る前記第一のパルス分周信号（Ｐ＿ａ）および前記第二
   のパルス発生回路（７００）が出力する前記第二のパル
   ス分周信号（Ｐ＿ｂ）の何れか一方をセット信号、他方
   をリセット信号として入力し、前記分周周期（Ｔ＿ｏ）
   と２分の１の占有率とを有する出力分周信号（Ｐ＿ｏ）
   を出力するフリップフロップ（８００）とを具備するこ
   とを特徴とする奇数分周回路。