JP5111082B2 - フレーム遅延発生装置 - Google Patents

Description

本発明は、伝送されるフレームに対し遅延を発生させるフレーム遅延発生装置に関する。

現在、インターネットサービス用ネットワークと電話サービス用の電話網とが別々に構築されており、ＮＧＮ（Next Generation Network）は、次世代に向けて、ＩＰ（Internet Protocol）技術を用いてＱｏＳ（Quality of Service）やセキュリティを向上させたＩＰ通信網として双方のネットワークを統合することで、現行の公衆網を代替し、電話だけでなくテレビ放送もリアルタイムに伝送できるように開発されている。

リアルタイム通信を行うＮＧＮなどでは、フレームの伝送過程で過度に遅延が発生してしまうと、電話や放送などのサービスが提供できなくなるため、どの程度の遅延が許容できるのかを試験することが必要となる。

従来のフレーム遅延発生装置としては、ギガビットイーサネット（登録商標）光ファイバメディアシステム（１０００ＢＡＳＥ−Ｘ）におけるネットワークエミュレーション機能を備え、メディアアクセス制御（ＭＡＣ）層終端を行うことなく、入力フレームに遅延を与え回路規模の削減を図るものが知られている（例えば、特許文献１参照）。

また、従来のフレーム遅延発生装置のブロック図を図６に示す。試験対象装置９Ａと試験対象装置９Ｂとの間にフレーム遅延発生装置５０がイーサネット（登録商標）で接続されている。試験対象装置９Ａと試験対象装置９Ｂと間で、例えばＩＰ電話など、リアルタイムに行われるサービスのフレームが伝送されることを想定し、フレーム遅延発生装置５０を介在させて、フレーム遅延発生装置１０がリアルタイムに伝送されるフレームを遅延させる試験を行う。

フレーム遅延発生装置５０は、入力されたフレームのうち、所定のＭＡＣアドレスなどをもつ特定のフレームを抽出するフィルタ回路５１、フレームを書込むメモリ５２と、メモリ５２に書き込まれたフレームおよびフレーム抽出部５１によって抽出されないフレームを出力するフレーム出力部５３を備えている。また、フィルタ回路５１は、特定のフレームをメモリ５２に一時的に書き込むことで、一定時間、特定のフレームを遅延させることができる。また、フィルタ回路５１は、特定のフレームでなく全てのフレームをメモリ５２に一時的に書き込むことで、回線で伝送される全てのフレームに遅延を一定時間の間与えることもできる。なお、全てのフレームに遅延を与える際の最大の遅延時間は、フレーム遅延発生装置５０に搭載されたメモリ５２の容量を回線の伝送速度で割れば求まる。
特開２００５−１８４５１２号公報

しかしながら、従来のフレーム遅延発生装置５０では、特定のフレームに遅延を一定の遅延時間与える際、特定のフレームの伝送速度が一定とは限らず突発的に速くなることもあり、搭載しているメモリ５２の容量が小さいとフレームがメモリ５２から溢れてしまうため、フレームを遅延できなくなる恐れがある。従って、従来のフレーム遅延発生装置５０では、搭載しているメモリ５２にある程度余裕をもたせるため、余裕の分のメモリを増設する必要があるが、メモリの増設はコスト高になり、メモリの実装スペースを確保するため大型化してしまう。

本発明は、従来の問題を解決するためになされたもので、特定のフレームに遅延を与える際のメモリの増設によるコスト高や実装スペースの拡大を抑えて小型化できるフレーム遅延発生装置を提供することを目的とする。

本発明のフレーム遅延発生装置は、入力されたフレームのうち特定のフレームを抽出するフレーム抽出部と、前記特定のフレームを構成するデータが書込まれるライトバッファと、第１のクロック速度変換バッファを有し、前記フレーム抽出部によって抽出された特定のフレームを構成するデータを第１のクロック速度で前記第１のクロック速度変換バッファに書き込み、前記第１のクロック速度で前記第１のクロック速度変換バッファに書き込まれた前記データを前記第１のクロック速度よりも遅い第２のクロック速度で出力することで前記データを遅延させてから前記ライトバッファに書き込む第１の遅延制御部と、第２のクロック速度変換バッファを有し、前記ライトバッファに書き込まれたデータを前記第２のクロック速度で前記第２のクロック速度変換バッファに書き込み、前記第２のクロック速度で前記第２のクロック速度変換バッファに書き込まれた前記データを前記第１のクロック速度で出力する第２の遅延制御部と、前記入力フレームから前記特定のフレームを抽出した後の残りのフレームに前記第２の遅延制御部から出力されたデータによって構成される前記遅延を持たせたフレームを付加して出力するフレーム出力部とを備えた構成を有している。
この構成により、データを遅延させるメモリを不要とし、特定のフレームを構成するデータを入力するときのクロックとデータを出力するときのクロックとの差分でデータを遅延させるため、特定のフレームに遅延を与える際のメモリの増設によるコスト高や実装スペースの拡大を抑えて小型化できる。

また、本発明のフレーム遅延発生装置は、入力されたフレームのうち特定のフレームを抽出するフレーム抽出部と、前記特定のフレームを構成するデータが書込まれるライトバッファと、第１のクロック速度変換バッファを有し、前記フレーム抽出部によって抽出された特定のフレームを構成するデータを第１のクロック速度で前記第１のクロック速度変換バッファに書き込み、前記第１のクロック速度で前記第１のクロック速度変換バッファに書き込まれた前記データを前記第１のクロック速度よりも遅い第２のクロック速度で出力することで前記データを遅延させてから前記ライトバッファに書き込む第１の遅延制御部と、前記ライトバッファに書込まれているデータを書込むメモリと、前記メモリから転送されたデータを蓄積するリードバッファと、第２のクロック速度変換バッファを有し、前記リードバッファに書き込まれたデータを前記第２のクロック速度で前記第２のクロック速度変換バッファに書き込み、前記第２のクロック速度で前記第２のクロック速度変換バッファに書き込まれた前記データを前記第１のクロック速度で出力する第２の遅延制御部と、前記入力フレームから前記特定のフレームを抽出した後の残りのフレームに前記第２の遅延制御部から出力されたデータによって構成される前記遅延を持たせたフレームを付加して出力するフレーム出力部とを備えた構成を有している。

本発明は、特定のフレームに遅延を与える際のメモリの増設によるコスト高や実装スペースの拡大を抑えて小型化できるフレーム遅延発生装置を提供するものである。

以下、本発明の実施の形態について、図面を用いて説明する。図１は、本発明の実施の形態に係るフレーム遅延発生装置で試験を行う際の試験構成図を示したものである。

試験対象装置９Ａと試験対象装置９Ｂと間にフレーム遅延発生装置１０がイーサネット（登録商標）で接続されている。試験対象装置９Ａと試験対象装置９Ｂとの間で、例えばＩＰ電話など、リアルタイムに行われるサービスのフレームが伝送されることを想定し、フレーム遅延発生装置１０を介在させて、フレーム遅延発生装置１０がリアルタイムに伝送されるフレームを遅延させる試験を行う。

フレーム遅延発生装置１０には、試験対象装置９Ａから送信されたフレームが入力され、フレーム遅延発生装置１０は、入力されたフレームを遅延させてから試験対象装置９Ｂに出力するようになっている。以下、フレーム遅延発生装置１０について詳細に説明する。

図２は、本発明の実施の形態に係るフレーム遅延発生装置１０のブロック図である。

フレーム遅延発生装置１０は、フレーム抽出部１１、遅延制御部１２、ライトバッファ１３、メモリ１４、リードバッファ１５、バス切替回路１６、メモリ制御部１７、遅延制御部１８、およびフレーム出力部１９によって構成されている。

フレーム抽出部１１は、入力されたイーサネット（登録商標）のフレームのうち特定のフレームを抽出するようになっている。特定のフレームは、所定の宛先ＭＡＣアドレスなどを含むものでもよく、送信元ＭＡＣアドレス、宛先ＭＡＣアドレスや送信元ＭＡＣアドレスの組合せ、さらに、ＩＰアドレスとの組合せを含むものでもよい。また、特定のフレームは、特定のアドレスを含むフレームに限定することはなく、アドレスでない他の情報要素を含むフレームでもよい。

また、フレーム抽出部１１は、入力されたフレーム全て、すなわち回線を介して伝送される全てのフレームに対して遅延させるため、全てのフレームを抽出するようにしてもよい。

遅延制御部１２は、フレーム抽出部１１によって抽出された特定のフレームを構成するデータを遅延させてからライトバッファ１３に書き込むようになっている。

データを遅延させる手段を実現するため、例えば、遅延制御部１２は、データを入力するときのクロック速度とデータを出力するときのクロック速度とが異なるように構成されている。すなわち、フレーム遅延発生装置１０は、図２のとおり回路を駆動するためのラインクロックドメイン、中間クロックドメイン、メモリクロックドメインとして３つのクロック速度を有している。

遅延制御部１２は、例えば、図３に示すクロック速度変換回路で構成されている。図３に示すクロック速度変換回路２０は、クロック速度変換バッファ書き込み制御部２１、書込アドレス部２２、クロック速度変換バッファ２３、フル制御部２４、フレームエンド位置記憶部２５、読出開始検出部２６、クロック速度変換バッファ読み出し制御部２７、読出終了検出部２８、および読出アドレス部２９によって構成されている。

クロック速度変換バッファ書き込み制御部２１には、フレーム抽出部１１から出力されたフレームが入力され（dt_in）、クロック速度変換バッファ書き込み制御部２１は、フレームが入力されている間、書き込み有効信号ｗｅｎ１を出力し、フレームの入力が終了すると書き込み有効信号ｗｅｎ１の出力を停止するようになっている。

クロック速度変換バッファ書き込み制御部２１は、クロック速度変換バッファ２３が所定サイズ分のデータを書き込むときの記憶領域のアドレスｗｃｎｔを出力するようになっており、具体的には、次の書き込むサイズに合わせてアドレスｗｃｎｔをインクリメントし、そのアドレスを出力するようになっている。

書込アドレス部２２には、書き込み有効信号ｗｅｎ１およびフレーム抽出部１１から出力されたフレームが入力され、書込アドレス部２２は、入力されたフレームからフレーム長を取得し、フレーム長から、クロック速度変換バッファ２３の記憶領域におけるフレームの終端位置のアドレスｗａｄｒを求め、書き込み有効信号ｗｅｎ１の出力が停止すると、アドレスｗａｄｒを出力するようになっている。また、アドレスｗａｄｒを出力している間、書き込み有効信号ｗｅｎ２を出力し、アドレスｗａｄｒの出力が終了すると書き込み有効信号ｗｅｎ２の出力を停止するようになっている。

クロック速度変換バッファ２３には、書き込み有効信号ｗｅｎ１、アドレスｗｃｎｔおよびフレーム抽出部１１から出力されたフレームが入力され、クロック速度変換バッファ２３は、書き込み有効信号ｗｅｎ１が入力されている間、フレームを構成する所定サイズ分のデータをアドレスｗｃｎｔから書き込むようになっている。

また、クロック速度変換バッファ２３には、読み出し有効信号ｒｅｎおよびアドレスｒｃｎｔが入力され、クロック速度変換バッファ２３は、読み出し有効信号ｒｅｎが入力されている間、フレームを構成する所定サイズ分のデータをアドレスｒｃｎｔから読み出して出力（dt_out）するようになっている。

フル制御部２４は、アドレスｗｃｎｔと、クロック速度変換バッファ２３が所定サイズ分のデータを読み出すときのアドレスｒｃｎｔとを比較することで、クロック速度変換バッファ２３に書き込んだデータ量が満杯（フル）になったことを検知したとき、クロック速度変換バッファ書き込み制御部２１に対し動作を停止させる。書き込んだデータ量が満杯でないとき、フル制御部２４は、クロック速度変換バッファ書き込み制御部２１に対し動作を開始させる。

フレームエンド位置記憶部２５には、書込アドレス部２２から出力された書き込み有効信号ｗｅｎ２およびアドレスｗａｄｒが入力され、フレームエンド位置記憶部２５は、書き込み有効信号ｗｅｎ２が入力されたとき、アドレスｗａｄｒを記憶するようになっている。なお、フレームエンド位置記憶部２５は、フレームエンドを表すアドレスｗａｄｒを複数記憶することができる。

読出開始検出部２６には、アドレスｗａｄｒおよびアドレスｒａｄｒが入力され、読出開始検出部２６は、アドレスｗａｄｒが入力されたとき、アドレスｗａｄｒとアドレスｒａｄｒとを比較し、双方が一致するまで開始トリガ信号を出力し続ける。また、開始トリガ信号が出力されている最中にアドレスｗａｄｒが１回以上入力される場合があるが、読出開始検出部２６は、開始トリガ信号の出力を停止した際、それぞれのアドレスｗａｄｒが入力されたときの時間間隔に従って開始トリガ信号の出力を開始する。このため、フレーム遅延発生装置１０に伝送されたフレームとフレームとの間の伝送時間に従って、フレームがクロック速度変換バッファ２３から読み出される。

クロック速度変換バッファ読み出し制御部２７には、読出開始検出部２６から開始トリガ信号および読出終了検出部２８から終了トリガ信号が入力され、クロック速度変換バッファ読み出し制御部２７は、開始トリガ信号が出力している間、読み出し有効信号ｒｅｎを出力し、開始トリガ信号の出力が終了して終了トリガ信号が入力されると読み出し有効信号ｒｅｎの出力を停止するようになっている。

クロック速度変換バッファ読み出し制御部２７は、クロック速度変換バッファ２３が所定サイズ分のデータを読み出すときの記憶領域のアドレスｒｃｎｔを出力するようになっており、具体的には、次の読み出すサイズに合わせてアドレスｒｃｎｔをインクリメントし、そのアドレスを出力するようになっている。

読出終了検出部２８には、処理中のフレームエンドを表すアドレスがフレームエンド位置記憶部２５から入力されるとともに、クロック速度変換バッファ読み出し制御部２７からアドレスｒｃｎｔが入力され、読出終了検出部２８は、フレームエンドを表すアドレスとアドレスｒｃｎｔとを比較し、双方が一致したときにアドレスｒｃｎｔと共に終了トリガ信号を出力するようになっている。

読出アドレス部２９には、読出終了検出部２８から終了トリガ信号が入力され、読出アドレス部２９は、終了トリガ信号が入力されたとき、アドレスｒｃｎｔをアドレスｒａｄｒとし、アドレスｒａｄｒを出力するようになっている。

ここで、ラインクロックと中間クロックとが同じ速度であった場合のクロック速度変換回路２０のフレームの入出力を図４に示す。また、単位時間当たりにクロックで処理されるデータ量とクロック速度は同じであり、図４に示すように、ラインクロックおよび中間クロックで処理されるデータ量はともに、１秒間に１０００Ｍ（メガ）ｂｉｔであり（クロック速度は同じ１０００Ｍｂｉｔ／ｓとなる）、１目盛がクロックの単位時間である。クロック速度変換回路２０には、フレームから分割された１．５単位時間分のデータが入力される。図４には、フレームを構成するデータＮＯ．１からデータＮＯ．４までを図示している。データＮＯ．１からデータＮＯ．４の長さは１．５単位時間分の長さがある。

上段のタイムチャートに示すように、クロック速度変換回路２０に対する１．５単位時間分のデータＮＯ．１の入力が終了したとき、中段のタイムチャートに示すようにデータＮＯ．１の出力が開始されるが、入力したときの同じクロック速度であるため、入力したときにかかる時間と同じ時間がデータＮＯ．１の出力にかかる。従って、各データの伝送遅延は殆ど発生しない。

ここで、クロック速度変換回路２０からデータが出力された後、遅延制御部１８は、下段のタイムチャートに示すように、遅延制御部１８は、データが入力されたときのクロック速度と出力されるときのクロック速度が同じであるため、各データの伝送遅延は殆ど発生しない。後述するが、メモリクロックの速度は、中間クロックの速度より２倍以上のクロック速度であるため、メモリクロックによる遅延はない。

また、ラインクロックと中間クロックとが異なる速度であった場合のフレームの入出力を図５に示す。図５に示すように、上段のタイムチャートに係るラインクロックのクロック速度は１０００Ｍｂｉｔ／ｓであり、中段のタイムチャートに係る中間クロックのクロック速度は１００Ｍｂｉｔ／ｓである。１目盛の単位時間は、ラインクロックの単位時間に合わせている。図５には、フレームを構成するデータＮＯ．１からデータＮＯ．４までを図示している。データＮＯ．１からデータＮＯ．４の長さは１．５単位時間分の長さがある。

上段のタイムチャートに示すように、クロック速度変換回路２０に対する１．５単位時間分のデータＮＯ．１の入力が終了したとき、中段のタイムチャートに示すようにクロック速度変換回路２０は、データＮＯ．１の出力を開始するが、入力したときのクロック速度よりも１０分の１遅いため、入力したときにかかる時間の１０倍の時間がデータＮＯ．１の出力にかかる。従って、ラインクロックと中間クロックとが異なる速度であった場合のクロック速度変換回路２０は、フレームの伝送速度に対して１０分の１の伝送速度に遅延させることができる。

ここで、下段のタイムチャートに係るラインクロックのクロック速度は１０００Ｍｂｉｔ／ｓである。クロック速度変換回路２０で、フレームの伝送速度に対して１０分の１の伝送速度に遅延させた後、下段のタイムチャートに示すように、遅延制御部１８は、データが入力されたときのクロック速度よりも出力されるときのクロック速度が１０倍早いため、入力したときにかかる時間の１０分の１時間でデータＮＯ．１を出力する。従って、ラインクロックと中間クロックとの間でフレームを転送する際に、フレームの伝送速度に対して１０分の１遅れてしまった分、フレームの遅延時間が発生する。

なお、フレーム遅延発生装置１０は、図４で説明したように、ラインクロックと中間クロックとの差分を無くして回線で伝送されるフレームを遅延させなくてもよいし、図５で説明したように、回線で伝送されるフレームを遅延させるように、ラインクロックと中間クロックとの差分を設けてもよい。

ライトバッファ１３は、固定サイズの記憶領域を有しており、ライトバッファ１３には、遅延制御部１２から出力されたデータが書き込まれる。固定サイズは、例えば、２５６ｂｙｔｅ程度のサイズである。

メモリ１４は、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous ＤＲＡＭ）またはＳＤＲＡＭ（Synchronous ＤＲＡＭ）などで構成されており、メモリ１４には、ライトバッファ１３に書込まれているデータが書き込まれる。

リードバッファ１５は、固定サイズの記憶領域を有しており、リードバッファ１５には、メモリ１４から出力されたデータが書き込まれる。固定サイズは、例えば、２５６ｂｙｔｅ程度のサイズである。

バス切替回路１６は、ライトバッファ１３とメモリ１４とを接続した状態からリードバッファ１５とメモリ１４とを接続した状態に切り替え、また、リードバッファ１５とメモリ１４とを接続した状態からライトバッファ１３とメモリ１４とを接続した状態に切り替えるようになっている。

メモリ制御部１７は、ライトバッファ１３からメモリ１４に対するデータの書込みおよびメモリ１４からリードバッファ１５に対するデータの転送を制御するようになっている。また、メモリ制御部１７は、ライトバッファ１３とメモリ１４とをバス切替回路１６に接続させ、所定時間後にリードバッファ１５とメモリ１４とをバス切替回路１６に接続させることを交互に繰り返す。このため、メモリ１４とライトバッファ１３との接続、メモリ１４とリードバッファ１５との接続は、所定時間毎に切り替わる。

メモリ１４とライトバッファ１３とが接続したとき、ライトバッファ１３に書き込まれているデータがメモリ１４に書き込まれる。また、メモリ１４とリードバッファ１５とが接続したとき、メモリ１４に書き込まれているデータがリードバッファ１５に蓄積される。

ライトバッファ１３に書き込まれているデータがメモリ１４に書き込まれるときのクロック、および、メモリ１４に書き込まれているデータがリードバッファ１５に蓄積されるときのクロックは、図２に示したようにメモリクロックである。メモリクロックの速度は、中間クロックの速度より２倍以上のクロック速度である。従って、遅延制御部１２がライトバッファ１３に書き込む速度よりも２倍以上の速度で、ライトバッファ１３に書き込まれているデータがメモリ１４に書き込まれる。また、リードバッファ１５から遅延制御部１８に転送される速度よりも２倍以上の速度で、メモリ１４に書き込まれているデータがリードバッファ１５に蓄積される。

遅延制御部１８は、ラインクロックと中間クロックドメインとの差分を戻してリードバッファ１５に書き込まれたデータをフレーム出力部１９に出力するようになっている。例えば、遅延制御部１８は、図３に示すクロック速度変換回路のように構成されるが、図５に示したように遅延制御部１２で発生したラインクロックと中間クロックドメインとの差分を戻すように構成される。

フレーム出力部１９は、遅延制御部１８から出力されたデータによって構成される特定のフレームおよびフレーム抽出部１１によって抽出されなかったフレームを出力するようになっている。

以上のように構成された本発明の実施の形態に係るフレーム遅延発生装置の動作について以下に説明する。以下の説明では、図１に示した試験構成でリアルタイムに行われるサービスに係るフレームの伝送が、フレーム遅延発生装置１０を介在させて行われているものとする。

（本発明の第１の実施の形態）
本発明の第１の実施の形態では、特定のフレームに対する遅延を発生させる形態について図面を参照しながら説明する。この形態では、遅延を発生させるようにラインクロックと中間クロックとの差分があるものとする。

まず、図２に示すように回線を介して伝送される各フレームのうち、所定の宛先ＭＡＣアドレスなどを含む特定のフレームがフレーム抽出部１１によって抽出され、遅延制御部１２に出力される。遅延制御部１２には、特定のフレームを構成するデータが入力される。ここで、図５の上段および中段で示したように、中間クロックがラインクロックよりも遅いため、遅延制御部１２は、入力されたデータをライトバッファ１３に書き込むが、入力されたデータは、クロックの差分に応じた遅延が生じてライトバッファ１３に書き込まれる。

メモリ制御部１７がバス切替回路１６にライトバッファ１３とメモリ１４とを接続させているとき、ライトバッファ１３に書き込まれたデータが、メモリ１４に書き込まれる。また、メモリ制御部１７がバス切替回路１６にライトバッファ１３とメモリ１４とを接続させているとき、メモリ１４に書き込まれたデータがリードバッファ１５に蓄積される。

メモリ制御部１７は、バス切替回路１６の接続を所定時間毎に交互に繰り返し、メモリクロックの速度は、中間クロックの速度より２倍以上のクロック速度であるため、ライトバッファ１３およびメモリ１４に書き込まれるデータの蓄積量が増え続けることはない。

リードバッファ１５に書き込まれたデータは、図５の中段および下段で示したように、遅延制御部１８によってラインクロックと中間クロックドメインとの差分が戻されて、フレーム出力部１９に出力される。

以上説明したように、本発明の第１の実施の形態に係るフレーム遅延発生装置は、特定のフレームを構成するデータを入力するときのクロックとデータを出力するときのクロックとの差分でデータを遅延させてこの差分を戻してデータを出力するため、遅延させるために必要なメモリを増設することなく、メモリの増設によるコスト高や実装スペースの拡大を抑えて小型化できる。さらに、この場合、メモリ１４を使用することにより、所望の遅延時間にすることができ、遅延時間をさらに大きく設定することができる。

なお、フレーム遅延発生装置１０は、メモリ１４、リードバッファ１５、バス切替回路１６、およびメモリ制御部１７を持たなくてもよく、これらを持たない場合、遅延制御部１８が、ラインクロックと中間クロックドメインとの差分を戻してデータをフレーム出力部１９に出力する構成とする。

（本発明の第２の実施の形態）
本発明の第２の実施の形態では、回線を介して伝送される全てのフレームに対する遅延を発生させる形態について図面を参照しながら説明する。この形態では、ラインクロックと中間クロックとの差分がないものとする。

まず、図２に示すように回線を介して伝送される全てフレームがフレーム抽出部１１によって抽出され、遅延制御部１２に出力される。遅延制御部１２には、フレームを構成するデータが入力される。ここで、図４で示したように、中間クロックがラインクロックと同じであるため、遅延制御部１２は、入力されたデータをライトバッファ１３に書き込むが、入力されたデータは、遅延が殆ど生じずライトバッファ１３に書き込まれる。

メモリ制御部１７がバス切替回路１６にライトバッファ１３とメモリ１４とを接続させているとき、ライトバッファ１３に書き込まれたデータが、メモリ１４に書き込まれる。また、メモリ制御部１７がバス切替回路１６にライトバッファ１３とメモリ１４とを接続させているとき、メモリ１４に書き込まれたデータがリードバッファ１５に蓄積される。

本発明の第２の実施の形態では、メモリ制御部１７は、ライトバッファ１３から転送されたデータを一定時間が経過するまでメモリ１４に蓄積させておき、一定時間が経過した後、メモリ１４に蓄積されたデータをリードバッファ１５に蓄積させる。メモリクロックの速度は、中間クロックの速度より２倍以上のクロック速度であるため、ライトバッファ１３に書き込まれるデータの蓄積量が増え続けることはない。

また、中間クロックがラインクロックと同じであるため、データ遅延が殆ど生じてのおらずライトバッファ１３からメモリ１４にデータが次々転送されるため、メモリ１４は、一定時間が経過しても満杯にならない蓄積容量を有することが必要である。なお、メモリ１４では、ライトバッファ１３からメモリ１４に対するデータの入力、およびメモリ１４からリードバッファ１５に対するデータの出力が、ＦＩＦＯ（First In First Out）で行われる。

リードバッファ１５に書き込まれたデータは、遅延制御部１８によって遅延が生じること無くフレーム出力部１９に出力される。

以上説明したように、本発明の第２の実施の形態に係るフレーム遅延発生装置は、遅延制御部１２がデータを遅延させないでライトバッファ１３に書き込み、メモリ制御部１７がメモリ１４に書込まれたデータを一定時間遅延させてからリードバッファ１５にデータを蓄積させ、遅延制御部１８がリードバッファ１５に蓄積されたデータを出力するため、回線を介して伝送される全てのフレームに対する遅延を発生させることができる。

以上のように、本発明は、特定のフレームに遅延を与える際のメモリの増設によるコスト高や実装スペースの拡大を抑えて小型化できるという効果を有し、通信機器間で送受信されるデータを試験するための通信試験装置等として有用である。

本発明の実施の形態に係るフレーム遅延発生装置で試験を行う際の試験構成図 本発明の実施の形態に係るフレーム遅延発生装置のブロック図 本発明の実施の形態に係るクロック速度変換回路のブロック図 ラインクロックと中間クロックとが同じ速度であった場合のクロック速度変換回路のフレームの入出力を示す図 ラインクロックと中間クロックとが異なる速度であった場合のフレームの入出力を示す図 従来のフレーム遅延発生装置のブロック図

符号の説明

９ 試験対象装置
１０、５０ フレーム遅延発生装置
１１ フレーム抽出部
１２ 遅延制御部
１３ ライトバッファ
１４、５２ メモリ
１５ リードバッファ
１６ バス切替回路
１７ メモリ制御部
１８ 遅延制御部
１９ フレーム出力部
２０ クロック速度変換回路
２１ クロック速度変換バッファ書き込み制御部
２２ 書込アドレス部
２３ クロック速度変換バッファ
２４ フル制御部
２５ フレームエンド位置記憶部
２６ 読出開始検出部
２７ クロック速度変換バッファ読み出し制御部
２８ 読出終了検出部
２９ 読出アドレス部
５１ フィルタ回路
５３ データ切替回路

Claims (2)

1. 入力されたフレームのうち特定のフレームを抽出するフレーム抽出部（１１）と、
   前記特定のフレームを構成するデータが書込まれるライトバッファ（１３）と、
   第１のクロック速度変換バッファ（２３）を有し、前記フレーム抽出部によって抽出された特定のフレームを構成するデータを第１のクロック速度で前記第１のクロック速度変換バッファに書き込み、前記第１のクロック速度で前記第１のクロック速度変換バッファに書き込まれた前記データを前記第１のクロック速度よりも遅い第２のクロック速度で出力することで前記データを遅延させてから前記ライトバッファに書き込む第１の遅延制御部（１２）と、
   第２のクロック速度変換バッファ（２３）を有し、前記ライトバッファに書き込まれたデータを前記第２のクロック速度で前記第２のクロック速度変換バッファに書き込み、前記第２のクロック速度で前記第２のクロック速度変換バッファに書き込まれた前記データを前記第１のクロック速度で出力する第２の遅延制御部（１８）と、
   前記入力フレームから前記特定のフレームを抽出した後の残りのフレームに前記第２の遅延制御部から出力されたデータによって構成される前記遅延を持たせたフレームを付加して出力するフレーム出力部（１９）とを備えたことを特徴とするフレーム遅延発生装置。
2. 入力されたフレームのうち特定のフレームを抽出するフレーム抽出部（１１）と、
   前記特定のフレームを構成するデータが書込まれるライトバッファ（１３）と、
   第１のクロック速度変換バッファ（２３）を有し、前記フレーム抽出部によって抽出された特定のフレームを構成するデータを第１のクロック速度で前記第１のクロック速度変換バッファに書き込み、前記第１のクロック速度で前記第１のクロック速度変換バッファに書き込まれた前記データを前記第１のクロック速度よりも遅い第２のクロック速度で出力することで前記データを遅延させてから前記ライトバッファに書き込む第１の遅延制御部（１２）と、
   前記ライトバッファに書込まれているデータを書込むメモリ（１４）と、
   前記メモリから転送されたデータを蓄積するリードバッファ（１５）と、
   第２のクロック速度変換バッファ（２３）を有し、前記リードバッファに書き込まれたデータを前記第２のクロック速度で前記第２のクロック速度変換バッファに書き込み、前記第２のクロック速度で前記第２のクロック速度変換バッファに書き込まれた前記データを前記第１のクロック速度で出力する第２の遅延制御部（１８）と、
   前記入力フレームから前記特定のフレームを抽出した後の残りのフレームに前記第２の遅延制御部から出力されたデータによって構成される前記遅延を持たせたフレームを付加して出力するフレーム出力部（１９）とを備えたことを特徴とするフレーム遅延発生装置。

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