JPH02234529A - フレームアライナ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 ■．実施例と第１図との対応関係 ■．実施例の構成 （ｉ）全体の構成 （ｉｉ）書込制御回路の構成 （ｉｉｉ）読出制御回路の構成 （　ｉｖ　）スリップ制御回路の構成 ■．実施例の動作 （１）書込動作 （　ｉｉ　）読出動作 （　ｊｉ　）スリップ制御動作 ■．実施例のまとめ ■．発明の変形態様 発明の効果 〔概　要〕 ダブルバッファ方式のフレームアライナ回路に関し、 書込アドレスと読出アドレスとの衝突を防ぐことを目的
とし、 書込データと書込フレーム信号とに所定の遅延を付加す
る遅延付加手段と、書込クロックに対応して書込データ
を格納し、読出クロックに対応してデータを読み出して
出力する２つのデータ格納手段と、書込フレーム信号に
基づいて２つのデータ格納手段の何れか一方を選択し、
データの書き込みを指示する書込制御手段と、読出フレ
ーム信号に基づいて２つのデータ格納手段の何れか一方
を選択し、データの読み出しを指示する読出制御手段と
、書込制御手段、読出制御手段の出力状態に基づいて、
書込アドレスと読出アドレスとが所定の関係にあるか否
かを判別する第１判別手段と、書込制御手段、読出制御
手段の出力状態に基づいて、書込アドレスと読出アドレ
スとが別の所定の関係にあるか否かを判別する第２判別
手段とを備え、第１判別手段による判別結果に基づいて
遅延付加手段における遅延の付加動作を制御し、第２判
別手段による判別結果に基づいて書込制御手段による選
択動作を制御するように構成する。

〔産業上の利用分野〕

本発明は、例えば衛星通信システムなどにおいて、地上
局からの信号を並べ換えて衛星側のクロック信号に同期
させるフレームアライナ回路に関し、特に、２つの蓄積
手段を切り換えて並べ換え動作を行なうダブルバッファ
方式を用レ１たフレームアライナ回路に関するものであ
る。

〔従来の技術］ 例えば、衛星通信システムなどにおいては、装置間でシ
リアルにデータを伝送する場合は、所定の長さのフレー
ムを単位として通信が行なわれる。

このフレームの区切りは、フレームの先頭位置に付加さ
れたフレームパルスによって示される。

受信側の装置が受信した信号を処理するためには、送信
側で付加されたフレームパルスから受信側のクロック信
号に同期した受信側のフレームパルスに乗り換える必要
がある。このようなクロンクの乗り換え動作は、フレー
ムアライナ回路により実現されている。

第６図に、ダブルバッファ方式を用いた従来のフレーム
アライナ回路の構成を示す。

書込クロックφ。に同期して入力された書込データは、
エラステインクストア（ＥＳ）　６　１　１　ａ，６１
ｌｂのそれぞれに供給されている。また、書込データの
フレームの区切りを示す書込フレームバルスＦ＠と所定
の関係にある書込許可信号Ｗ　Ｑ　＠　＋Ｗ．ｂにより
、ＥＳ６ｒｌａ，６１ｌｂに対する書込動作が交互に許
可される。従って、書込データが格納されるＥＳ６１１
ａ，６１ｌｂのアドレス（書込アドレス）は、２フレー
ムを周期として変化する。

一方、読出クロックφ，に同期して、ＥＳ６　１ｌａ，
６１ｌｂからそれぞれデータが読み出され、また、セレ
クタ６２１は、読出フレームパルスＦ朧と所定の関係に
ある切換信号Ｓ，に応じて、Ｅ３６　１　１　ａからの
読出データとＥＳ６１ｌｂからの読出データとを交互に
選択する。これにより、読み出されるデータの格納アド
レス（読出アドレス）は、書込アドレスと同様に２フレ
ームを周期として変化する。

書込アドレスの変化の位相と読出アドレスの変化の位相
とを、半周期分（１フレーム）だけずらして書込，読出
動作を行なうことにより、例えば、ＥＳ６１１ａに第２
フレームのデータを書き込んでいる間にＥＳ６１ｌｂか
ら既に書き込まれている第１フレームのデータを読み出
すことができる．ところで、地上の温度変化などにより
、地上局からの通信データおよびフレームパルスの時間
的な位置がずれるために、書込アドレスの位相がずれて
、書込アドレスと読出アドレスとが衝突する場合がある
。このように、書込アドレスと読出アドレスとが衝突す
ることをスリップすると称する。

このようなスリップが、例えばＥＳ６　１　ｌ　ｂから
の読み出しを行なう際に生じた場合には、ＥＳ６１ｌｂ
からスリップ検出信号が出力される。

このスリップ検出信号と読出制御信号Ｒａｍとに基づい
て、スリップ制御回路６３０により、切換信号Ｓ３が生
成される。この切換信号Ｓｓにより、セレクタ６２１に
よってＥＳ６　１　１　ａから読み出２されたデータが
選択されるようにする。

このように、スリンプが生じたときに、読出動作を行な
うＥＳを切り換えることは、読出アドレスに対して、ｌ
フレーム分（半周！ｔＪ］）の位相ずれを付加すること
に対応する。

〔発明が解決しようとする課題］ ところで、上述した従来方式にあっては、スリップが生
じた際に、読出アドレスの位相を半周期（ｌフレーム分
のアドレス）だけずらすことによって、スリップ制御を
行なっている。しかしながら、例えば、第７図に示した
ように、書込アドレスが読み終わり側から接近したとき
に、このようなスリップ制御を行なった場合は、ＥＳ６
　１　１　ａにおいて、今度ｔよ書込アドレスが読み始
め側に接近する。

このように、付加する位相ずれが半周期分であるために
、一方のＥＳにおいて上述したスリップ制御を行なうと
、次に他方のＥＳ’においてスリップが生じる可能性が
あるという問題点があった。

本発明は、このような点にかんがみて創作されたもので
あり、書込アドレスと読出アドレスとが衝突しないよう
にしたフレームアライナ回路を提供することを目的とし
ている。

〔課題を解決するための手段〕

第１図は、本発明のフレームアライナ回路の原理ブロッ
ク図である。

図において、遅延付加手段１１１は、書込側の装置から
供給された書込データとこの書込データのフレームの区
切りを示す書込フレーム信号とに所定の遅延を付加する
。

２つのデータ格納千段１２１は、書込クロックに対応し
た書込アドレスに遅延付加千段１１１から入力された書
込データを格納し、読出クロックに対応した読出アドレ
スからデータを読み出して出力する。

書込制御手段１３１は、遅延付加千段１１１がら供給さ
れた書込フレーム信号に基づいて２つのデータ格納千段
１２１の何れか一方を選択し、データの書き込みを指示
する。

読出制御手段１３２は、読出側の装置から供給された読
出フレーム信号に基づいて２つのデータ格納手段１２１
の何れか一方を選択し、データの読み出しを指示する。

第１判別手段１４１は、書込制御手段１３１読出制御手
段１３２の出力状態に基づいて、書込アドレスと読出ア
ドレスとが所定の関係にあるか否かを判別する。

第２判別手段１４２は、書込制御手９１３１，読出制御
千段１３２の出力状態に基づいて、書込アドレスと読出
アドレスとが別の所定の関係にあるか否かを判別する。

ここで、第１判別手段１４１は、書込アドレスと読出し
アドレスとが衝突したか否かを判別し、第２判別手段は
、書込アドレスと読出アドレスとが読み始め側から接近
しているか否かを判別する。

従って、全体として、第１判別手段１４１による判別結
果に基づいて遅延付加手段１１１における遅延の付加動
作を制御し、第２判別手段１４２による判別結果に基づ
いて書込制御手段１３１による選択動作を制御するよう
に構成する。

〔作　用〕

例えば、書込アドレスと読出アドレスとが接近した場合
は、書込制１１１手段１３１と読出制御千段１３２との
出力状態に基づいて、第１判別千段１４ｌにより書込ア
ドレスと読出アドレスとが所定の関係を満たしていると
判断される。この第１判別手段１４１による判別結果に
基づいて、遅延付加手段１１１における所定の遅延を加
える動作が制御される。

また、このとき書込制御手段１３１と読出制１１手段１
３２との出力状態に応じて、第２判別千段１４２により
書込アドレスと読出アドレスとが別の所定の関係を満た
しているか否かが判別される。

この第２判別手段１４２による判別結果に基づいて、書
込制御千段１３１により２つのデータ格納千段１２１の
何れか一方が選択され、遅延付加手段１１１から供給さ
れた書込データが格納される。

本発明にあっては、書込アドレスと読出アドレスとが接
近した場合には、書込アドレスと読出アドレスとの関係
に応じて、遅延付加手段１１１における所定の遅延を加
える動作と、書込制御手段１３１における２つのデータ
格納手段１２１の何れか一方を選択する動作とが行なわ
れる。

〔実施例］ 以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例におけるフレームアライナ
回路の構成を示す。

Ｉ．　　　　と　１　との　　関 ここで、本発明の実施例と第１図との対応関係を示して
おく。

遅延付加千段１１１は、シフトレジ久夕２１１ｄ，　　
２　１　１　ｆ，　セレクタ２　１　２ｄ，　　２　１
２　ｒニ相当する， データ格納手段１２１は、エラスティックストア（ＥＳ
）２２　１　ａ，２２　ｌ　ｂに相当する。

書込制御手段１３１は、書込制御回路２３０に相当する
。

読出制御手段１３２は、読出制御回路２４０に相当する
。

第１判別手段１４ｋは、シフトレジスク２５ｌ，インバ
ータ２５２，ＡＮＤゲート２５３，Ｄ型フリップフロツ
プ（Ｄ−ＦＦ）２５４ａ，２５４ｂに相当する。

第２判別千段１４２は、Ｄ−ＦＦ２５４ｃに相当する． 以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

１−】ロ１町ｊ匪戊 第２図において、実施例によるフレームアライナ回路は
、送信側の装置（図示せず）から書込データが入力され
、書込クロックφ８に同期したシフト動作を行なうシフ
トレジスタ２１１ｄと、書込データのフレームの区切り
を示す書込フレームパルスＦ。が入力され、書込クロツ
クφ．に同期したシフト動作を行なうシフトレジスタ２
１１ｆと、人力された書込データとシフトレジスタ２１
ｌｄの出力との何れか一方を選訳するセレクタ２１２ｄ
と、入力されたフレームパルスとシフトレジスタ２１１
ｆの出力との何れか一方を選択するセレクタ２１２ｆと
、セレクタ２１２ｄによって選択された書込データを格
納する２つのエラスティックスト７　（ＥＳ）２２１ａ
，２２ｌｂと、セレクタ２１２ｆの出力に基づいて２つ
のＥＳ２２ｌａ　　２２ｌｂに対する書込動作を制御す
る書込制御回路２３０と、受信側の装置（図示せず）か
ら入力される読出クロックφ１に同期してＢＳ２２１ａ
，２２ｌｂからのデータの読出動作を制御する読出制御
回路２４０と、書込制御回路２３０と読出制御回路２４
０との出力に基づいてバッファ切換信号Ｓ３とデータ切
換信号ＳＩｌとを生成するスリップ制御回路２５０とで
構成されている。

また、書込側からは、書込データの同期信号として書込
クロックφ一が入力され、この書込クロックφ。は、Ｅ
Ｓ２２１ａ，２２ｌｂの両クロック端子Ｃ。と、シフト
レジスタ２１１ｄ．２１１ｆの両クロック端子と、書込
制御回路２３０のそれぞれに供給されている。

また、読出クロックφ５は読出制御回路２４０と、ＥＳ
２２１ａ，２２ｌｂの両クロック端子Ｃ５に供給されて
おり、読出データのフレームの区切りを示す読出フレー
ムパルスＦ，は読出制御回路２４０供給されている。

書込データは、ＥＳ２２１ａ，２２ｌｂの両入力端子Ｄ
　ｉｎと、シフトレジスタ２１１ｄ．２１１ｆの両入力
端子Ｄとに供給されている。

ＥＳ２２１ａおよびＥＳ２２ｌｂは、それぞれｌフレー
ム分（例えば１９２ビット）のデータを保持するように
構成されている。

また、シフトレジスタ２１１ｄ，２１１ｆは半フレーム
分（例えば９６ビット）の遅延を持っている． また、スリップ制御回路２５０によって出力されるバッ
ファ切換信号Ｓｓは書込制御回路２３０に供給されてお
り、データ切換信号Ｓｏはセレクタ２１２ｄおよびセレ
クタ２１２ｆの制御端子Ｓに供給されている。

ＬＬｌｊ　　御回　の湾 書込制御回路２３０は、ＯＲゲート２３１と、３つのＮ
ＡＮＤゲート２３２ａ，２３２ｂ，２３２ｃと、Ｄ型フ
リップフロップ（Ｄ−ＦＦ）２３３とで形成されている
。

ＯＲゲート２３１の入力端子の一方にはセレクタ２１２
ｆの出力が入力されており、他方には上述したバッファ
切換信号Ｓｌが入力されている。

ＯＲゲート２３１の出力は、ＮＡＮＤゲート２３２ｃの
入力端子の一方に入力されており、ＮＡＮＤゲート２３
２ｃの入力端子の他方には書込クロックφ。が入力され
ている。

ＮＡＮＤゲート２３２ｃの出力はＤ−ＦＦ２３３のクロ
ック端子に供給されており、Ｄ−ＦＦ２３３の入力端子
Ｄはそれ自身の出力端子ｄに接続されている。

Ｄ−ＦＦ２３３の出力端子Ｑからの出力は、書込許可信
号Ｗ．ｂとしてＥＳ２２ｌｂの制御端子Ｗ１に供給され
ている。Ｄ−ＦＦ２３３の出力端子Ｃからの出力は、書
込許可信号Ｗ　ＩＩ　ＭとしてＥＳ２２１ａの制御端子
Ｗ８。に供給されている。

また、このＤ−ＦＦ２３３の出力端子Ｑと出力端子こと
のそれぞれからの出力は、ＮＡＮＤゲート２３２ａ，２
３２ｂのそれぞれの入力端子の一方に人力されている。

ＮＡＮＤゲート２３２ａ，２３２ｂの人力端子の他方に
はセレクタ２１２ｆの出力が入力されている。

ＮＡＮＤゲート２３２ａの出力は、書込リセット信号Ｗ
，．．とじてＥＳ２２１ａの制御端子Ｗ　ｒ　ｓに供給
されており、ＮＡＮＤゲート２３２ｂの出力は、書込リ
セット信号Ｗ０としてＥ３２２ｌｂの制御端子Ｗ１．に
供給されている。

ｍ　　　口　　　　の 読出制御回路２４０は、３つのＮＡＮＤゲート２４１ａ
，２４ｌｂ，２４１ｃと、Ｄ−ＦＦ２４２とで形成され
ている。

ＮＡＮＤゲー｝２４１ｃの人力端子の一方には、読出フ
レームバルスＦｍが入力されており、他方には読出クロ
ックφ８が入力されている。

ＮＡＮＤゲート２４１ｃの出力端子はＤ−ＦＦ２４２の
クロック端子に接続されており、Ｄ−ＦＦ２４２の入力
端子Ｄはそれ自身の出力端子ｄに接続されている。

Ｄ−ＦＦ２４２の出力端子Ｑからの出力は、読出許可信
号Ｒ。としてＥ　Ｓ　２　２−　１　ｂの制御端子Ｒ。

１に供給されている。Ｄ−ＦＦ２４２の出力端子ｄから
の出力は、読出許可信号Ｒ　ａｍとしてＥＳ２２１ａの
制御端子Ｒ　ａ　ｎに供給されている．また、Ｄ−ＦＦ
２４２の出力端子ＱはＮ．ＡＮＤゲート２４１ａの入力
端子の一方に接続されてお？、出力端子ｄはＮＡＮＤゲ
ート２４ｌｂの入力端子の一方に接続されている，ＮＡ
ＮＤゲート２４１ａ，２４ｌｂのそれぞれの人力端子の
他方には読出フレームバルスＦ．が入力されている。

ＮＡＮＤゲー｝２４１ａの出力は、読出リセット信号Ｒ
０としてＥＳ２２１ａの制御端子Ｒ　ｒｓに供給されて
おり、ＮＡＮＤゲート２４ｌｂの出力は、読出リセット
信号Ｒ．としてＥＳ２２ｌｂの制御端子Ｒ■に供給され
ている。

ｉｖ　　スリップ　　　の スリップ制御回路２５０は８ビットのシフトレジスク２
５１と、インバータ２５２と、２つのＡＮＤゲート２５
３ａ，２５３ｂと、３つのＤ−ＦＦ２５４ａ，２５４ｂ
，２５４ｃとで形成されている。

シフトレジスタ２５１の入力端子Ｄには、書込リセット
信号ｗｒｂが入力されており、シフトレジスタ２５１の
クロック端子には、書込クロックφ０が人力されている
。

シフトレジスタ２５１の出力端子ＱＡはＤ−ＦＦ２５４
ｃのクロック端子に接続されており、出力端子Ｑ８はイ
ンバータ２５２を介してＡＮＤゲ−　ト２　５　３　ａ
の入力端子の一方に接続されている。

ＡＮＤゲート２５３ａの入力端子の他方には、読出許可
信号Ｒ。が入力されている。

ＡＮＤゲート２５３ａの出力端子は、Ｄ−ＦＦ２５４ａ
の入力端子Ｄに接続されており、Ｄ−ＦＦ２５４ａのク
ロック端子には書込クロックφ。

が入力されている。また、Ｄ−ＦＦ２５４ａの出力端子
ＱはＤ−ＦＦ２５４ｂのクロツク端子に接続されており
、Ｄ−ＦＦ２５４ｂの出力端子０はそれ自身の人力端子
Ｄに接続されている。Ｄ−ＦＦ２５４ｂの出力端子Ｑか
らの出力は、データ切換信号ＳＤとしてセレクク２１２
ｄ，２１：ｌＭのそれぞれの制御端子Ｓに供給されてい
る。

また、読出許可信号Ｒａｂは、Ｄ−ＦＦ２５４ｃの入力
端子Ｄに入力されており、Ｄ−ＦＦ２５４Ｃの出力端子
ｄからの出力はＡＮＤゲート２５３ｂの入力端子の一方
に供給されている。

ＡＮＤゲー｝２５３ｂの入力端子の他方は、Ｄ−ＦＦ２
５４ａの出力端子Ｑに接続されており、ＡＮＤゲー｝２
５３ｂの出力はバッファ切換信号Ｓ，として書込制御回
路２３０のＯＲゲート２３１に供給されている。

ＩＩＩ　　　　　　（針肱作 第３図は実施例の動作を表すタイミング図である。

以下、実施例によるフレームアライナ回路の動作をデー
タの書込動作とデータの読出動作とスリップ制御動作と
に分けて説明する。

］±Ｌ１閃軌作 例えば、セレクタ２１２ｄ，２１２ｆの制御端子ｓに、
データ切換信号Ｓ０として“１”が入力されている場合
は、セレクク２１２ｄは送信側の装置から供給された書
込データを選択し、同様にセレクタ２１２ｆは送信側の
装置から供給された書込フレームバルスＦ。（第３図（
ａ）参照）を選択する。

尚、この選択は、２つのシフトレジスタによって遅延し
たものを選択するか、あるいは遅延しないものを選択す
るかを意味している。

上述したように、セレクタ２１２ｄ，２１２ｆによって
遅延しないものを選択した場合は、書込制御回路２３０
のＮＡＮＤゲート２３２ｃの出力は、セレクタ２１２ｆ
の出力に応じて書込データの１フレームを周期とし、書
込クロツクφ。に同期して立ち上がるように変化する。

このＮＡＮＤゲー１−２３２ｃの出力の立ち上がりに同
期して、Ｄ−ＦＦ２３３の２つの出力端子Ｑ，　ｃｉか
らの出力の論理は反転する。

これにより、Ｄ−ＦＦ２３３の出力端子Ｑから出力され
る書込許可信号ｗｔｔｂ（第３図（ト））参照）は、２
フレーム分の時間を周期として変化する。ＤＦＦ２３３
の出力端子ｄから出力される書込許可信号Ｗ　ａ　ａは
、書込許可信号Ｗ。の位相を逆転した信号となる。

また、この書込許可信号Ｗ。とセレクタ２１２ｒとに基
づいて、ＮＡＮＤゲート２３２ｂにより、第３図（Ｃ）
に示すような書込リセット信号ｗｒｂが生成される。同
様にして、ＮＡＮＤゲート２３２ａにより、書込リセッ
ト信号Ｗ．．，が生成される．この書込リセット信号Ｗ
．により、書込データの２フレームごとに、ＥＳ２２１
ａの書込アドレスに書込開始アドレスが設定される。ま
た、書込許可信号Ｗ　ａ　ｍが“１”のときにＥＳ２２
１ａに対する書込動作が許可され、書込クロックφ一に
応じて生成した書込アドレスに書込データが格納される
。一方、書込許可信号Ｗ　ｅ　ａとして“０゛゜が入力
されているときは、ＥＳ２２１ａに対する書込動作が禁
止され、既に格納されているデータが保持される。

同様に、書込許可信号Ｗ．，および書込リセット信号Ｗ
ｒｂに基づいて、ＥＳ２．２ｌｂに対する書込動作が制
御される。

ユ北升開聞動作 一方、読出制御回路２４０のＮＡＮＤゲート２４ｌの出
力は、第３図（ｄ）に示す読出フレームパルスＦ１に応
じて、読出データの１フレームを周期とし、読出クロツ
クφ，に同期して立ち上がるように変化する。このＮＡ
ＮＤゲート２４　１の出力の立ち上がりに同期して、Ｄ
−ＦＦ２４２の２つの出力端子Ｑ，出力端子ｄからの出
力の論理が反転する。

従って、Ｄ−ＦＦ２４２の出力端子Ｑから出力される読
出許可信号Ｒ−ｂ（第３図（ｅ）参照）は、読出データ
の２フレーム分の時間を周期として変化する，Ｄ−ＦＦ
２４２の出力端子ｄから出力される読出許可信号Ｒ。は
、読出許可信号Ｒ　ａｂの位相を逆転した信号となる。

また、この読出許可信号Ｒ。と読出フレームパルスＦ１
とに基づいて、ＮＡＮＤゲート２４ｌｂにより、第３図
（ｆ）に示すように、読出データの２フレームを周期と
する読出リセット信号Ｒ　ｒｂが生成される。同様にし
て、ＮＡＮＤゲー｝２４１ａにより、読出リセット信号
Ｒ０が生成される。

例えば、この読出リセット信号Ｒ４により、読出データ
の２フレームごとに、ＥＳ２２１ａの読出アドレスに読
出開始アドレスが設定される。読出許可信号Ｒ　ａｍが
″１″のときに、ＥＳ２２１ａからの読出動作が許可さ
れ、読出クロツクφ，に応じて生成した読出アドレスか
ら読み出されたデータは、ＥＳ２２１ａの出力端子Ｄ。

ｕＬから出力される。一方、読出許可信号Ｒ　ａａとし
て“０′゛が人力されているときは、ＥＳ２２１ａから
の読出動作が禁止される。

同様に、読出許可信号Ｒ　ａｂおよび読出リセット信号
Ｒｒ１，に基づいて、ＥＳ２２ｌｂからの読出動作が制
御される。

このようにして、例えば、ＥＳ２２ｌｂに書込クロック
φ．に同期して、第２フレームの書込データが書き込ま
れている間に、ＥＳ２２１ａに格納サれている第１フレ
ームのデータが、読出クロックφよに同期して読み出さ
れる。

ｉｉｉ　　スリップｉ 第４図は、実施例によるフレームアライナ回路のスリッ
プ制御動作を表すタイミング図である。

シフトレジスタ２．５１は、書込クロックφ．に同期し
てシフト動作を行ない、上述した書込リセット信号Ｗ０
（第４図（ｂ）参照）に応じて変化する出力信号を出力
端子ＱＡから出力する（第４図（ｅ）参照）。また、出
力端子Ｑエからの出力は、出力端子ＱＡからの出力を書
込クロツクφ．の８周期分の時間だけ遅延させた信号と
なる（第４図（ｆ）参照）． Ｄ−ＦＦ２５４ｃは、このシフトレジスタ２５ｌの出力
端子ＱＡからの出力の立ち上がりに同期して動作し、入
力端子Ｄに供給された読出許可信号Ｒ．ｂの値を反転し
た論理を出力端子ｄから出力する（第４図（ｇ）参照）
。例えば、第４図のＡ時点のように、シフトレジスタ２
５１の出力端子ＱＡからの出力の立ち上がりにおいて、
読出許可信号Ｒ．ｂが“１”となって場合は、Ｄ−ＦＦ
’２５４ｃの出力端子ｄからの出力は“０”となる。一
方、Ｂ時点のように、シフトレジスタ２５１出力端子Ｑ
Ａからの出力の立ち上がりにおいて、読出許可信号Ｒ．
ｂが゜゜０″となっている場合は、Ｄ−ＦＦ２５４ｃの
出力端子ｄからの出力は“ｌ”となる。

また、ＡＮＤゲート２５３ａの出力は、上述したシフト
レジスタ２５１の出力端子Ｑ．からの出力の反転論理と
畜込リセット信号Ｗ．とがともに“ｌ”であるときに“
１”となるように変化する．このようにして、書込リセ
ット信号Ｗ．と読出許可信号Ｒ。とが書込クロックφ。

の８周期分以上の時間にわたってともに“１″となって
いる場合と、書込リセット信号Ｗ０の立ら上がりから書
込クロックφ．の８周期以内に読出許可信号Ｒｏｂが“
１′となる場合が検出される。これらの場合は、ＥＳ２
２ｌｂにおいて書込アドレスと読出アドレスとが接近し
ている場合に対応する。従って、このＡＮＤゲー｝２５
３ａの出力に基づいて、ＥＳ２２ｌｂにおける書込アド
レスと読出アドレスとが接近しているか否かを判別する
ことができる。

Ｄ−ＦＦ２５４ａは、書込クロックφ。に同期して動作
し、入力端子Ｄに入力されたＡＮＤゲート２５３ａの出
力を、出力端子Ｑから出力する（第４図（ハ）参照）。

二〇〇−ＦＦ２５４ａの出力の立ち上がりに同期して、
Ｄ−ＦＦ２５４ｂの出力端子Ｑ，ｄから出力される論理
は反転し、Ｄ−ＦＦ２５４ｂの出力端子Ｑからデータ切
換信号Ｓｏ（第４図（ｉ）参照）が出力される。従って
、書込アドレスと読出アドレスとの接近が検出されるた
びに、データ切換信号Ｓ０の論理は反転し、セレクタ２
１２ｄ，２１２ｆの選択動作が切換られる。

ここで、セレクタ２１２ｄ，２１２ｆにおいて、シフト
レジスタ２１１ｄ，２１１ｆの出力を選択することは、
書込データおよび書込フレームパルスＦ。に、半フレー
ム分の遅貝を付加することに相当する。

従って、データ切換信号ＳＤを“１　＋＋から“０゜゛
に変化させて、書込データおよび書込フレームパルスＦ
。に上述した半フレーム分の遅延を付加することにより
、書込アドレスの位相を１／４周期だけ遅延することが
できる。

一方、データ切換信号ＳＤを“０゛から“１′゛に変化
させることにより、逆に、この半フレーム分の遅延が取
り除かれる。

ところで、上述した書込アドレスと読出アドレスとの接
近が生じる際の状態は、以下に述べる２つの場合に分け
られる。

゛アドレスが　み　わ　　から　　した　入例えば、第
４図のＡ時点に示したように、フレームの後半部分に対
応するＥＳ２２ｌｂのアドレスからの読出動作と並行し
て、フレームの前半部分に対応するＥＳ２２ｌｂのアド
レスに対する書込動作が行なわれている場合は、Ｄ−Ｆ
Ｆ２５４ａの出力は“１″，２５４ｃの出力は“０”と
なる。

この場合は、ＡＮＤゲート２５３ｂから出力されるバッ
ファ切換信号Ｓｓ（第４図（ｊ）参照）は“０”のまま
であるので、書込許可信号Ｗ　６！＋　Ｗｅｂは変化し
ない。従って、この場合は、書き込みを行なうＥＳは切
り換えられない。

゛アドレスが゛み　め　から　　した　Ａ例えば、メ４
図のＢ時点に示したように、フレームの後半部分に対応
するＥＳ２２ｌｂのアドレスに対する書込動作と並行し
て、フレームの前半部分に対応するＥＳ２２ｌｂのアド
レスからの読出動作が行なわれている場合は、Ｄ−ＦＦ
２５４ａ，２５４ｃの出力はともに“１′゛となる。

この場合は、ＡＮＤゲー１−２５３ｂから出力されるバ
ッファ切換信号Ｓ．は“ｌ”となり、このバプファ切換
信号Ｓ，の立ち上がりに同期して、書込許可信号Ｗ．ｂ
は第４図の（ａ）に示すように反転する。従って、この
場合は、書き込みを行なうＥＳは切り換えられる。

このようにして、Ｄ−ＦＦ２５４ａ，２５４ｃの出力に
基づいて書込アドレスと読出アドレスとの接近の状態が
判別され、それぞれの場合に応じてＡＮＤゲート２５３
ｂによりバッファ切換信号Ｓｌが生成される。

■　　　　のまとめ 上述したように、読出許可信号Ｒ１１１＋と書込クロッ
クφ．の８周期分だけ遅延させた書込リセット信号Ｗｒ
ｂとに基づいて、スリップ制御回路２５０のインバータ
２５２，ＡＮＤゲート２５３ａ，Ｄ−ＦＦ２５４ａによ
り、書込アドレスと読出アドレスとの接近が検出され、
Ｄ−ＦＦ２５４ｂによりデータ切換信号ＳＩｌが生成さ
れる。

また、Ｄ−ＦＦ２５４ｃの出力とＤ−ＦＦ２５４ａの出
力に基づいて、書込アドレスが読出アドレスの読み始め
側から接近したか、読み終わり側から接，近したかが判
別され、ＡＮＤゲート２５３ｂによりバッファ切換信号
Ｓ，が生成される。

スリップが生じた際に、バッファ切換信号Ｓ，に基づい
てＥＳ２２１ａとＥＳ２２ｌｂとを切り換えるとともに
、データ切換信号に基づいて書込データと書込フレーム
バルスＦ．とに半フレーム分の遅延を加えることにより
、書込アドレスと読出アドレスとを適切な位相だけ隔て
るζとが可能となる。

例えば、第５図（ａ）に示すように、書込アドレスが読
み終わり側から接近した場合に書込アドレスの位相に１
／４周期の遅延を付加することにより、書込アドレスと
読出アドレスとの位相差をほぼｌフレームにすることが
できる。また、第５図（ｂ）に示すように、書込アドレ
スが読み始め側から接近した場合に書き込みを行なうＥ
Ｓを切り換えるとともに１／４周期の遅延を付加するこ
とにより、書込アドレスと読出アドレスとの位相差をほ
ぼ１フレームにすることができる， これにより、以後、書込アドレスと読出アドレスとが衝
突することを防ぐことができる。

Ｖ．ＩＮの゛ｌ′ａ・ なお、上述した本発明の実施例にあっては、書込リセッ
ト信号Ｗｒｂと読出許可信号Ｒａｂとに基づいて、書込
アドレスと読出アドレスとの関係を判別する場合を考え
たが、これに限らず、スリップが生じた際に、書込アド
レスと読出アドレスとが所定の関係を満たしているか否
かに応じて、ＥＳの切換動作と所定の遅延を加える動作
とを行なうものであれば適用できる。

また、シフトレジスタ２１１ｄ，２１１ｆのビット数や
シフトレジスタ２５１のビット数にも限定はない。

更に、「１．実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、スリップが生じた際
に、書込アドレスと読出アドレスとが所定の関係を満た
しているか否かに応じて、２つのデータ格納手段の切換
動作と遅延付加手段による所定の遅延の付加動作とが制
御される。これにより、書込アドレスと読出アドレスと
を少なくとも所定の遅延に対応する分だけ隔てること力
く可能となり、以後、書込アドレスと読出アドレスとが
接近することを防ぐことができるので、実用的には極め
て有用である。

【図面の簡単な説明】

第１図は本発明のフレームアライナ回路の原理ブロック
図、 第２図は本発明の一実施例によるフレームアライナ回路
の構成図、 第３図は実施例の動作を表すタイミング図、第４図は実
施例のスリップ制御動作を表すタイミング図、 第５図は実施例のスリップ制御動作の説明図、第６図は
従来のフレームアライナ回路の構成図、第７図は従来の
スリップ制御動作の説明図である。 図において、 １ｌ１は遅延付加手段、 １２１はデータ格納手段、 １３１は書込制御手段、 １３２は読出制１１手段、 １４１は第１判別手段、 １４２は第２判別手段、 ２１１，２５１はシフトレジスタ、 ２１２．６２１はセレクタ、 ２２１　　６１１はエラスティックストア（ＥＳ）、２
３０は書込制御回路、 ２３１はＯＲゲート、 ２３２，２４１はＮＡＮＤゲート、 ２３３，２４２，２５４はＤ−ＦＦ， ２４０は読出制御回路、 ２５０，６３０はスリップ制御回路、 ２５２はインバータ、 ２５３はＡＮＤゲートである。 γ一力物，仔１４．７重ｐイ机メど４クイ己゛ンブ已ａ
第３図 Ｌ犯召円０７．ｌ八，フＱ利符ν嫌ｐ往η鷺口菖じ４リ
・フレームアライナ区りが６・槙テＮ巳第 図 四ユｊＫ とエムｒく

Claims (1)

【特許請求の範囲】
1. （１）書込側の装置から供給された書込データとこの書
   込データのフレームの区切りを示す書込フレーム信号と
   に所定の遅延を付加する遅延付加手段（１１１）と、 書込クロックに対応した書込アドレスに前記遅延付加手
   段（１１１）から入力された書込データを格納し、読出
   クロックに対応した読出アドレスからデータを読み出し
   て出力する２つのデータ格納手段（１２１）と、 前記遅延付加手段（１１１）から供給された書込フレー
   ム信号に基づいて前記２つのデータ格納手段（１２１）
   の何れか一方を選択し、データの書き込みを指示する書
   込制御手段（１３１）と、読出側の装置から供給された
   読出フレーム信号に基づいて前記２つのデータ格納手段
   （１２１）の何れか一方を選択し、データの読み出しを
   指示する読出制御手段（１３２）と、 前記書込制御手段（１３１）、読出制御手段（１３２）
   の出力状態に基づいて、前記書込アドレスと前記読出ア
   ドレスとが所定の関係にあるか否かを判別する第１判別
   手段（１４１）と、 前記書込制御手段（１３１）、読出制御手段（１３２）
   の出力状態に基づいて、前記書込アドレスと前記読出ア
   ドレスとが別の所定の関係にあるか否かを判別する第２
   判別手段（１４２）と、を備え、前記第１判別手段（１
   ４１）による判別結果に基づいて前記遅延付加手段（１
   １１）における遅延の付加動作を制御し、前記第２判別
   手段（１４２）による判別結果に基づいて前記書込制御
   手段（１３１）による選択動作を制御するように構成し
   たことを特徴とするフレームアライナ回路。