JP2000050372A - データメモリ装置及びデータメモリ制御方法 - Google Patents
データメモリ装置及びデータメモリ制御方法Info
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- JP2000050372A JP2000050372A JP10228561A JP22856198A JP2000050372A JP 2000050372 A JP2000050372 A JP 2000050372A JP 10228561 A JP10228561 A JP 10228561A JP 22856198 A JP22856198 A JP 22856198A JP 2000050372 A JP2000050372 A JP 2000050372A
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Abstract
(57)【要約】
【課題】ＳＰＲＡＭを使用して、大容量の主信号データ
バッファを安価に構成する。 【解決手段】 ２並列分離回路１８は、データ群に含ま
れる奇数個のデータに少なくともひとつの空きビット又
は他のデータを加えて、２並列データに分離する。アド
レス制御部１２により、書込み時は、書込み側ゲート１
３はオン状態にされ、２並列データが、ポインタ検出回
路１７により検出されたデータ群の先頭位置に従い、シ
ングルポートメモリ１１に書込まれる。ここで、２並列
展開前後の位相差に応じて、入力されたＳＯＨの一部が
読み捨てられる。一方、読出し時は、読出し側ゲート１
４はオン状態にされ、並列データが、シングルポートメ
モリ１１から読出される。２多重回路１９は、空きビッ
ト又はパリティーをスキップして、並列データをシリア
ルデータに多重する。
バッファを安価に構成する。 【解決手段】 ２並列分離回路１８は、データ群に含ま
れる奇数個のデータに少なくともひとつの空きビット又
は他のデータを加えて、２並列データに分離する。アド
レス制御部１２により、書込み時は、書込み側ゲート１
３はオン状態にされ、２並列データが、ポインタ検出回
路１７により検出されたデータ群の先頭位置に従い、シ
ングルポートメモリ１１に書込まれる。ここで、２並列
展開前後の位相差に応じて、入力されたＳＯＨの一部が
読み捨てられる。一方、読出し時は、読出し側ゲート１
４はオン状態にされ、並列データが、シングルポートメ
モリ１１から読出される。２多重回路１９は、空きビッ
ト又はパリティーをスキップして、並列データをシリア
ルデータに多重する。
Description
【０００１】
【発明の属する技術分野】本発明は、データメモリ装置
及びデータメモリ制御方法に係り、特に、シングルポー
トメモリを用いて安価に構成したデータメモリ装置及び
データメモリ制御方法に関する。
及びデータメモリ制御方法に係り、特に、シングルポー
トメモリを用いて安価に構成したデータメモリ装置及び
データメモリ制御方法に関する。
【０００２】
【従来の技術】一般に、交換機及び伝送装置において
は、大容量の主信号バッファが必要な機能部があり、こ
のような機能部を安価に構成することが要求されてい
る。たとえば、無瞬断切替機能において、例えば６００
ｋｍの伝送路長差を吸収する場合、最低でも２６フレー
ム分の主信号バッファが必要である。ここで、バーチャ
ルコンテナ−３（Virtual Container −３、ＶＣ−３）
信号の場合、１フレームは７８３バイト（８７バイト×
９行）で構成される。従来は、このような大容量バッフ
ァは、デュアルポートＲＡＭ（ Dual Port Random Acce
ss Memory、ＤＰＲＡＭ）で構成するのが一般的であっ
た。
は、大容量の主信号バッファが必要な機能部があり、こ
のような機能部を安価に構成することが要求されてい
る。たとえば、無瞬断切替機能において、例えば６００
ｋｍの伝送路長差を吸収する場合、最低でも２６フレー
ム分の主信号バッファが必要である。ここで、バーチャ
ルコンテナ−３（Virtual Container −３、ＶＣ−３）
信号の場合、１フレームは７８３バイト（８７バイト×
９行）で構成される。従来は、このような大容量バッフ
ァは、デュアルポートＲＡＭ（ Dual Port Random Acce
ss Memory、ＤＰＲＡＭ）で構成するのが一般的であっ
た。
【０００３】図１９に、従来のＤＰＲＡＭを使用した主
信号バッファの構成図を示す。
信号バッファの構成図を示す。
【０００４】従来の主信号バッファは、ＤＰＲＡＭ１０
１、書込み側フレームカウンタ１０２、書込み側アドレ
ス制御部１０３、読出し側フレームカウンタ１０４、読
出し側アドレス制御部１０５を備える。主信号バッファ
に入力されたデータは、書込み側フレームカウンタ１０
２によるカウンタ値に基づき、書込み側アドレス制御部
１０３により指定されたアドレスで、ＤＰＲＡＭ１０１
に書込まれる。一方、ＤＰＲＡＭ１０１に記憶されたデ
ータは、読出し側フレームカウンタ１０５によるカウン
タ値に基づき、読出し側アドレス制御部１０４により指
定されたアドレスで、ＤＰＲＡＭ１０１から読出され
る。
１、書込み側フレームカウンタ１０２、書込み側アドレ
ス制御部１０３、読出し側フレームカウンタ１０４、読
出し側アドレス制御部１０５を備える。主信号バッファ
に入力されたデータは、書込み側フレームカウンタ１０
２によるカウンタ値に基づき、書込み側アドレス制御部
１０３により指定されたアドレスで、ＤＰＲＡＭ１０１
に書込まれる。一方、ＤＰＲＡＭ１０１に記憶されたデ
ータは、読出し側フレームカウンタ１０５によるカウン
タ値に基づき、読出し側アドレス制御部１０４により指
定されたアドレスで、ＤＰＲＡＭ１０１から読出され
る。
【０００５】以上のように、従来においては、大容量の
主信号バッファはＤＰＲＡＭを用いて構成されており、
これは、主に以下のような理由によるものであった。す
なわち、・書込み側アドレス制御部１０３及び読出し側
アドレス制御部１０５により、ＤＰＲＡＭ１０１への書
込みアドレスと読出しアドレスを独立に制御可能なの
で、アドレス制御のための回路構成が容易であること、
また、・データのスループットが同じであれば、書込み
側のクロック周波数と読出し側のクロック周波数が異な
っていても問題は無いこと、である。
主信号バッファはＤＰＲＡＭを用いて構成されており、
これは、主に以下のような理由によるものであった。す
なわち、・書込み側アドレス制御部１０３及び読出し側
アドレス制御部１０５により、ＤＰＲＡＭ１０１への書
込みアドレスと読出しアドレスを独立に制御可能なの
で、アドレス制御のための回路構成が容易であること、
また、・データのスループットが同じであれば、書込み
側のクロック周波数と読出し側のクロック周波数が異な
っていても問題は無いこと、である。
【０００６】
【発明が解決しようとする課題】以上のように、従来
は、大容量の主信号バッファは、ＤＰＲＡＭで構成する
のが一般的であったため、非常に高価なものであった。
本発明では、以上の点に鑑み、安価なシングルポートＲ
ＡＭ（ Single Port RAM、ＳＰＲＡＭ）を使用して、大
容量の主信号データバッファを安価に構成することを目
的とする。
は、大容量の主信号バッファは、ＤＰＲＡＭで構成する
のが一般的であったため、非常に高価なものであった。
本発明では、以上の点に鑑み、安価なシングルポートＲ
ＡＭ（ Single Port RAM、ＳＰＲＡＭ）を使用して、大
容量の主信号データバッファを安価に構成することを目
的とする。
【０００７】また、本発明は、入力されたデータ群を並
列分離した前後において、それらの位相差が過度になら
ないように分離後のデータを出力することを目的とす
る。
列分離した前後において、それらの位相差が過度になら
ないように分離後のデータを出力することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明では、ＳＰＲＡＭ
を使用することにより、安価な大容量の主信号バッファ
部を構成する。ＳＰＲＡＭは、データの書込みと読出し
を同一ポートで行うために、書込みと読出しを同時に行
うことはできない。そこで、本発明では、書込みと読出
しを交互に行うことでＳＰＲＡＭによる主信号バッファ
を実現した。
を使用することにより、安価な大容量の主信号バッファ
部を構成する。ＳＰＲＡＭは、データの書込みと読出し
を同一ポートで行うために、書込みと読出しを同時に行
うことはできない。そこで、本発明では、書込みと読出
しを交互に行うことでＳＰＲＡＭによる主信号バッファ
を実現した。
【０００９】本発明の第１の解決手段によると、入力さ
れたデータ群を並列データに分離する並列分離回路と、
前記データ群の先頭位置を示すポインタを検出するポイ
ンタ検出回路と、前記並列データを各々等しいアドレス
に並列に記憶するシングルポートメモリと、前記並列デ
ータを、前記シングルポートメモリに入力するための書
込み側ゲートと、前記シングルポートメモリに記憶され
た前記並列データを読出すための読出し側ゲートと、前
記読出し側ゲートから出力された前記並列データをシリ
アルデータに多重する多重回路と、前記並列分離回路、
前記シングルポートメモリ、前記書込み側ゲート、前記
読出し側ゲート及び前記多重回路を制御するアドレス制
御部を備え、前記アドレス制御部は、前記並列分離回路
により、前記データ群に含まれる奇数個のデータに少な
くともひとつの空きビット又は他のデータを加えて、偶
数個のデータとして前記並列データに分離する制御と、
前記書込み側ゲートをオン状態にするとともに、前記並
列データを、前記ポインタ検出回路により検出されたポ
インタに従い、前記データ群の先頭位置から前記シング
ルポートメモリに並列に書込む制御と、前記読出し側ゲ
ートをオン状態にするとともに、前記並列データを、前
記シングルポートメモリから読出す制御と、前記多重回
路により、前記シングルポートメモリから読出された前
記並列データを多重して出力するように制御を行うデー
タメモリ装置を提供する。
れたデータ群を並列データに分離する並列分離回路と、
前記データ群の先頭位置を示すポインタを検出するポイ
ンタ検出回路と、前記並列データを各々等しいアドレス
に並列に記憶するシングルポートメモリと、前記並列デ
ータを、前記シングルポートメモリに入力するための書
込み側ゲートと、前記シングルポートメモリに記憶され
た前記並列データを読出すための読出し側ゲートと、前
記読出し側ゲートから出力された前記並列データをシリ
アルデータに多重する多重回路と、前記並列分離回路、
前記シングルポートメモリ、前記書込み側ゲート、前記
読出し側ゲート及び前記多重回路を制御するアドレス制
御部を備え、前記アドレス制御部は、前記並列分離回路
により、前記データ群に含まれる奇数個のデータに少な
くともひとつの空きビット又は他のデータを加えて、偶
数個のデータとして前記並列データに分離する制御と、
前記書込み側ゲートをオン状態にするとともに、前記並
列データを、前記ポインタ検出回路により検出されたポ
インタに従い、前記データ群の先頭位置から前記シング
ルポートメモリに並列に書込む制御と、前記読出し側ゲ
ートをオン状態にするとともに、前記並列データを、前
記シングルポートメモリから読出す制御と、前記多重回
路により、前記シングルポートメモリから読出された前
記並列データを多重して出力するように制御を行うデー
タメモリ装置を提供する。
【００１０】本発明の第２の解決手段によると、入力さ
れたデータ群をシングルポートメモリにより入出力する
ためのデータメモリ制御方法であって、前記データ群に
含まれる奇数個のデータに少なくともひとつの空きビッ
ト又は他のデータを加えて、並列データに分離する機能
と、前記データ群の先頭位置を示すポインタを検出する
機能と、前記書込み側ゲートをオン状態にするととも
に、前記並列データを、前記ポインタ検出回路により検
出されたポインタに従い、前記データ群の先頭位置から
前記並列データを各々等しいアドレスで前記シングルポ
ートメモリに並列に記憶する書込む機能と、前記読出し
側ゲートをオン状態にするとともに、前記並列データ
を、前記シングルポートメモリから読出す機能と、前記
シングルポートから読出された前記並列データをシリア
ルデータに多重して出力する機能を備えたデータメモリ
制御方法を提供する。
れたデータ群をシングルポートメモリにより入出力する
ためのデータメモリ制御方法であって、前記データ群に
含まれる奇数個のデータに少なくともひとつの空きビッ
ト又は他のデータを加えて、並列データに分離する機能
と、前記データ群の先頭位置を示すポインタを検出する
機能と、前記書込み側ゲートをオン状態にするととも
に、前記並列データを、前記ポインタ検出回路により検
出されたポインタに従い、前記データ群の先頭位置から
前記並列データを各々等しいアドレスで前記シングルポ
ートメモリに並列に記憶する書込む機能と、前記読出し
側ゲートをオン状態にするとともに、前記並列データ
を、前記シングルポートメモリから読出す機能と、前記
シングルポートから読出された前記並列データをシリア
ルデータに多重して出力する機能を備えたデータメモリ
制御方法を提供する。
【００１１】
【発明の実施の形態】図１に、本発明に係るデータメモ
リ装置の概略構成図を示す。また、図２に、本発明に係
るデータメモリ装置のタイムチャートを示す。図示のデ
ータメモリ装置は、一例として主信号バッファを示す。
リ装置の概略構成図を示す。また、図２に、本発明に係
るデータメモリ装置のタイムチャートを示す。図示のデ
ータメモリ装置は、一例として主信号バッファを示す。
【００１２】本発明に係る主信号バッファは、ＳＰＲＡ
Ｍ１、アドレス制御部２、書込み側ゲート３、読出し側
ゲート４を備える。データ入力の際は、アドレス制御部
２は、書込み側ゲート３をデータ入力イネーブル（／Ｄ
ｉＥＮ）によりオン状態にする（ここで、「／」は、反
転を表す。以下同様。）と共に、ＳＰＲＡＭ１をライト
イネーブル（／ＷＥ）により書込み可能とし、アドレス
指定（Ａ）によりアドレスを指示する。そして、主信号
バッファに入力されたデータは、書込み側ゲート３を経
て、ＳＰＲＡＭ１のデータ入出力（Ｄ）に入力される。
一方、データ読出しの際は、アドレス制御部２は、読出
し側ゲート４をデータ出力イネーブル（／ＤｏＥＮ）に
よりオン状態にすると共に、ＳＰＲＡＭ１をアウトプッ
トイネーブル（／ＯＥ）により読出し可能とし、Ａ端子
によりアドレスを指示する。そして、ＳＰＲＡＭ１に記
憶されたデータは、Ｄ端子から読出し側ゲート４を経て
出力される。なお、出力端子には、出力回路５を適宜設
けて、出力タイミングを調整することができる。
Ｍ１、アドレス制御部２、書込み側ゲート３、読出し側
ゲート４を備える。データ入力の際は、アドレス制御部
２は、書込み側ゲート３をデータ入力イネーブル（／Ｄ
ｉＥＮ）によりオン状態にする（ここで、「／」は、反
転を表す。以下同様。）と共に、ＳＰＲＡＭ１をライト
イネーブル（／ＷＥ）により書込み可能とし、アドレス
指定（Ａ）によりアドレスを指示する。そして、主信号
バッファに入力されたデータは、書込み側ゲート３を経
て、ＳＰＲＡＭ１のデータ入出力（Ｄ）に入力される。
一方、データ読出しの際は、アドレス制御部２は、読出
し側ゲート４をデータ出力イネーブル（／ＤｏＥＮ）に
よりオン状態にすると共に、ＳＰＲＡＭ１をアウトプッ
トイネーブル（／ＯＥ）により読出し可能とし、Ａ端子
によりアドレスを指示する。そして、ＳＰＲＡＭ１に記
憶されたデータは、Ｄ端子から読出し側ゲート４を経て
出力される。なお、出力端子には、出力回路５を適宜設
けて、出力タイミングを調整することができる。
【００１３】図２には、一例として、入力データ（ＤＡ
ＴＡ ｉｎ）が、Ｄｉ（１）〜Ｄｉ（４）として入力さ
れた場合の、出力データ（ＤＡＴＡ ｏｕｔ）が、Ｄｏ
（１）〜Ｄｏ（４）として出力される場合のタイミング
チャートが示される。入出力データの書込み・読出し速
度の２倍の速度で、ＳＰＲＡＭ１の制御、即ち、／Ｄｉ
ＥＮ、／ＤｏＥＮ、Ａ、／ＷＥ、／ＯＥ及びＤ等の各端
子による制御が実行されている。
ＴＡ ｉｎ）が、Ｄｉ（１）〜Ｄｉ（４）として入力さ
れた場合の、出力データ（ＤＡＴＡ ｏｕｔ）が、Ｄｏ
（１）〜Ｄｏ（４）として出力される場合のタイミング
チャートが示される。入出力データの書込み・読出し速
度の２倍の速度で、ＳＰＲＡＭ１の制御、即ち、／Ｄｉ
ＥＮ、／ＤｏＥＮ、Ａ、／ＷＥ、／ＯＥ及びＤ等の各端
子による制御が実行されている。
【００１４】本発明ではデータの書込みと読出しを交互
に行うため、ＤＰＲＡＭ方式と比較して単純に２倍のア
クセス速度が要求される。従って、本発明の実現のため
には、例えば、以下のような方式を用いることができ
る。すなわち、（ａ）ＤＰＲＡＭ方式の２倍の速度で、
ＳＰＲＡＭをアクセスする方式、又は、（ｂ）ＳＰＲＡ
Ｍへの書込みデータを２並列展開することにより、ＳＰ
ＲＡＭへのアクセス速度をＤＰＲＡＭ方式と同等にする
方式、である。
に行うため、ＤＰＲＡＭ方式と比較して単純に２倍のア
クセス速度が要求される。従って、本発明の実現のため
には、例えば、以下のような方式を用いることができ
る。すなわち、（ａ）ＤＰＲＡＭ方式の２倍の速度で、
ＳＰＲＡＭをアクセスする方式、又は、（ｂ）ＳＰＲＡ
Ｍへの書込みデータを２並列展開することにより、ＳＰ
ＲＡＭへのアクセス速度をＤＰＲＡＭ方式と同等にする
方式、である。
【００１５】メモリ制御回路を実現するデバイスの速度
が十分であれば、（ａ）方式を採用することができる。
ただし、一般には、ＳＰＲＡＭの制御信号は、アクセス
周期の１／４周期程度の分解能が必要である。従って、
（ａ）方式では、アクセス速度の４倍のクロックスピー
ドで動作するデバイスが要求されることになる。
が十分であれば、（ａ）方式を採用することができる。
ただし、一般には、ＳＰＲＡＭの制御信号は、アクセス
周期の１／４周期程度の分解能が必要である。従って、
（ａ）方式では、アクセス速度の４倍のクロックスピー
ドで動作するデバイスが要求されることになる。
【００１６】しかしながら、デバイス能力的に（ａ）方
式が困難な場合には、（ｂ）方式で構成することができ
る。図３に、本発明に係るデータメモリ装置の構成図を
示す。図３には、一例として、（ｂ）方式の主信号バッ
ファ構成、即ち、ＳＰＲＡＭへの書込みデータを２並列
展開した主信号バッファの構成図を示す。
式が困難な場合には、（ｂ）方式で構成することができ
る。図３に、本発明に係るデータメモリ装置の構成図を
示す。図３には、一例として、（ｂ）方式の主信号バッ
ファ構成、即ち、ＳＰＲＡＭへの書込みデータを２並列
展開した主信号バッファの構成図を示す。
【００１７】本発明に係る主信号バッファは、ＳＰＲＡ
Ｍ１１、アドレス制御部１２、書込み側ゲート１３、読
出し側ゲート１４、書込み側フレームカウンタ１５、読
出し側フレームカウンタ１６、ポインタ検出回路１７、
２並列分離回路１８及び２多重回路１９を備える。
Ｍ１１、アドレス制御部１２、書込み側ゲート１３、読
出し側ゲート１４、書込み側フレームカウンタ１５、読
出し側フレームカウンタ１６、ポインタ検出回路１７、
２並列分離回路１８及び２多重回路１９を備える。
【００１８】アドレス制御部１２は、データ入力の際に
は、書込み側フレームカウンタ１５のカウント値に基づ
き、書込み側ゲート３をデータ入力イネーブル（／Ｄｉ
ＥＮ）によりオン状態にすると共に、ＳＰＲＡＭ１１を
ライトイネーブル（／ＷＥ）により書込み可能とし、ア
ドレス指定（Ａ）によりアドレスを指示する。そして、
主信号バッファに入力されたデータは、書込み側ゲート
１３を経て、ＳＰＲＡＭ１１のデータ入出力（Ｄ）に入
力される。一方、アドレス制御部１２は、データ読出し
の際には、読出し側フレームカウンタ１６のカウント値
に基づき、読出し側ゲート１４をデータ出力イネーブル
（／ＤｏＥＮ）によりオン状態にすると共に、ＳＰＲＡ
Ｍ１１をアウトプットイネーブル（／ＯＥ）により読出
し可能とし、アドレス指定（Ａ）によりアドレスを指示
する。そして、ＳＰＲＡＭ１１に記憶されたデータは、
データ入出力（Ｄ）から読出し側ゲート４を経て出力さ
れる。
は、書込み側フレームカウンタ１５のカウント値に基づ
き、書込み側ゲート３をデータ入力イネーブル（／Ｄｉ
ＥＮ）によりオン状態にすると共に、ＳＰＲＡＭ１１を
ライトイネーブル（／ＷＥ）により書込み可能とし、ア
ドレス指定（Ａ）によりアドレスを指示する。そして、
主信号バッファに入力されたデータは、書込み側ゲート
１３を経て、ＳＰＲＡＭ１１のデータ入出力（Ｄ）に入
力される。一方、アドレス制御部１２は、データ読出し
の際には、読出し側フレームカウンタ１６のカウント値
に基づき、読出し側ゲート１４をデータ出力イネーブル
（／ＤｏＥＮ）によりオン状態にすると共に、ＳＰＲＡ
Ｍ１１をアウトプットイネーブル（／ＯＥ）により読出
し可能とし、アドレス指定（Ａ）によりアドレスを指示
する。そして、ＳＰＲＡＭ１１に記憶されたデータは、
データ入出力（Ｄ）から読出し側ゲート４を経て出力さ
れる。
【００１９】ポインタ検出回路１７は、書込み側フレー
ムカウンタ１５の値から、入力されたデータ群の先頭位
置を示すポインタを検出し、アドレス制御部１２に通知
する。２並列分離回路１８は、アドレス制御部１２の制
御により、例えば８パラレルの入力を１６パラレルの出
力に変換し、入力データを２並列データに分離する。ま
た、２並列分離回路１８は、パリティライン演算回路を
備えることもでき、その場合、ＳＰＲＡＭ１１の空きビ
ット位置にパリティーを挿入することができる。２多重
回路１９は、アドレス制御部１２の制御により、読出し
側ゲート１４から出力された並列データをシリアルデー
タに多重するとともに、出力するタイミングを調整す
る。２多重回路１９は、バッファメモリを備え、例え
ば、位相変動に対応して位相をそろえるバッファとして
の機能と、アドレス制御部１２からの制御により空きビ
ット又はパリティーをスキップして出力する機能を有す
る。
ムカウンタ１５の値から、入力されたデータ群の先頭位
置を示すポインタを検出し、アドレス制御部１２に通知
する。２並列分離回路１８は、アドレス制御部１２の制
御により、例えば８パラレルの入力を１６パラレルの出
力に変換し、入力データを２並列データに分離する。ま
た、２並列分離回路１８は、パリティライン演算回路を
備えることもでき、その場合、ＳＰＲＡＭ１１の空きビ
ット位置にパリティーを挿入することができる。２多重
回路１９は、アドレス制御部１２の制御により、読出し
側ゲート１４から出力された並列データをシリアルデー
タに多重するとともに、出力するタイミングを調整す
る。２多重回路１９は、バッファメモリを備え、例え
ば、位相変動に対応して位相をそろえるバッファとして
の機能と、アドレス制御部１２からの制御により空きビ
ット又はパリティーをスキップして出力する機能を有す
る。
【００２０】さらに、アドレス制御部１２は、２並列分
離回路１８により、データ群に含まれる奇数個のデータ
に少なくともひとつの空きビット又は他のデータを加え
て、２並列データに分離する制御をする。また、書込み
側ゲート１３をオン状態にするとともに、並列データ
を、ポインタ検出回路１７により検出されたデータ群の
先頭位置から、シングルポートメモリ１１に書込む制御
をする。一方、読出し側ゲート１４をオン状態にすると
ともに、並列データを、シングルポートメモリ１１から
読出す制御をする。
離回路１８により、データ群に含まれる奇数個のデータ
に少なくともひとつの空きビット又は他のデータを加え
て、２並列データに分離する制御をする。また、書込み
側ゲート１３をオン状態にするとともに、並列データ
を、ポインタ検出回路１７により検出されたデータ群の
先頭位置から、シングルポートメモリ１１に書込む制御
をする。一方、読出し側ゲート１４をオン状態にすると
ともに、並列データを、シングルポートメモリ１１から
読出す制御をする。
【００２１】つぎに、このような（ｂ）方式を、シンク
ロナス・ディジタル・ハイアラーキ（Synchronous Digi
tal Hierarchy,ＳＤＨ）フォーマットにおけるＶＣ−３
／４信号バッファに適用した例を説明する。まず、図４
に、ＳＤＨフォーマットの説明図を示す。この図は、一
例として、１５５．５２Ｍｂｉｔ／ｓｅｃインターフェ
ースの、シンクロナス・トランスポート・モジュール−
１（Synchronous Transport Module Level -1、ＳＴＭ
−１）にＶＣ−３が３多重されているフレーム構造を示
している。
ロナス・ディジタル・ハイアラーキ（Synchronous Digi
tal Hierarchy,ＳＤＨ）フォーマットにおけるＶＣ−３
／４信号バッファに適用した例を説明する。まず、図４
に、ＳＤＨフォーマットの説明図を示す。この図は、一
例として、１５５．５２Ｍｂｉｔ／ｓｅｃインターフェ
ースの、シンクロナス・トランスポート・モジュール−
１（Synchronous Transport Module Level -1、ＳＴＭ
−１）にＶＣ−３が３多重されているフレーム構造を示
している。
【００２２】ＳＴＭ−１において、ポインタが含まれる
セクションオーバーヘッド（Section Over Head,ＳＯ
Ｈ）は、９バイト×９行の構成となり、また、ペイロー
ドは、２６１バイト×９行の構成となる。ＶＣ−３にお
いては、パスオーバーヘッド（Path Over Head, ＰＯ
Ｈ）は１バイト×９行、また、ペイロードは、８６バイ
ト×９行の構成となる。従って、１フレームのＶＣ−３
には、＃Ｊ１、＃２〜＃７８３のデータが含まれる。
セクションオーバーヘッド（Section Over Head,ＳＯ
Ｈ）は、９バイト×９行の構成となり、また、ペイロー
ドは、２６１バイト×９行の構成となる。ＶＣ−３にお
いては、パスオーバーヘッド（Path Over Head, ＰＯ
Ｈ）は１バイト×９行、また、ペイロードは、８６バイ
ト×９行の構成となる。従って、１フレームのＶＣ−３
には、＃Ｊ１、＃２〜＃７８３のデータが含まれる。
【００２３】この実施の形態では、主信号バッファは、
一例として、ＶＣ−３信号のみを通過させるものなの
で、ＳＰＲＡＭに書込む範囲はＶＣ−３のみである。し
かし、ＶＣ−３は７８３バイトと奇数なので、２並列展
開時においてフレーム毎にタイミングずれを生じること
になるため、上述の（ｂ）方式のような２並列展開方式
にはそのままでは適合しにくい。そこで、本発明では、
空きビット又は他のデータ（パリティ等）を挿入するこ
とにより、偶数個のデータとした。
一例として、ＶＣ−３信号のみを通過させるものなの
で、ＳＰＲＡＭに書込む範囲はＶＣ−３のみである。し
かし、ＶＣ−３は７８３バイトと奇数なので、２並列展
開時においてフレーム毎にタイミングずれを生じること
になるため、上述の（ｂ）方式のような２並列展開方式
にはそのままでは適合しにくい。そこで、本発明では、
空きビット又は他のデータ（パリティ等）を挿入するこ
とにより、偶数個のデータとした。
【００２４】以下、ＳＴＭ−１フレーム中のあるひとつ
のＶＣ−３に着目して実施の形態を説明する。
のＶＣ−３に着目して実施の形態を説明する。
【００２５】図５に、ＳＰＲＡＭの記憶領域の説明図を
示す。
示す。
【００２６】ＳＰＲＡＭ１１は、並列データを各々等し
いアドレスに並列して記憶する。図示のように、この例
では、８ビットの入力データ＃Ｊ１及び＃２が、１６ビ
ットのアドレス０の位置に記憶される。以下同様に、順
次記憶され、１フレームの最終データ＃７８３が記憶さ
れるアドレスでは、前の８ビットが＃７８３のデータ、
後ろの８ビットは、空きビットとするか又はパリティビ
ットが挿入される。このパリティビットとしては、例え
ばＢＩＰ−８（Bit Interleaved Parity ８）等があ
る。
いアドレスに並列して記憶する。図示のように、この例
では、８ビットの入力データ＃Ｊ１及び＃２が、１６ビ
ットのアドレス０の位置に記憶される。以下同様に、順
次記憶され、１フレームの最終データ＃７８３が記憶さ
れるアドレスでは、前の８ビットが＃７８３のデータ、
後ろの８ビットは、空きビットとするか又はパリティビ
ットが挿入される。このパリティビットとしては、例え
ばＢＩＰ−８（Bit Interleaved Parity ８）等があ
る。
【００２７】また、ＳＯＨを入出力するタイミング（Ｓ
ＯＨタイミング）は、メモリへの書込み読出しはしない
ので、本発明では、このＳＯＨタイミングを利用してペ
イロードのタイミングずれを吸収することができるよう
にした。さらに、ＳＤＨフレームにおいては、ジャステ
ィフィケーションによりＳＴＭ−０ペイロードのデータ
数が７８２または７８４バイトになる場合がある。よっ
て、本発明では、このデータ数の吸収も、ＳＯＨタイミ
ングを利用して行うことができるようにした。
ＯＨタイミング）は、メモリへの書込み読出しはしない
ので、本発明では、このＳＯＨタイミングを利用してペ
イロードのタイミングずれを吸収することができるよう
にした。さらに、ＳＤＨフレームにおいては、ジャステ
ィフィケーションによりＳＴＭ−０ペイロードのデータ
数が７８２または７８４バイトになる場合がある。よっ
て、本発明では、このデータ数の吸収も、ＳＯＨタイミ
ングを利用して行うことができるようにした。
【００２８】図６に、ジャスティフィケーション時の書
込み及び読出し範囲の説明図を示す。図６（ａ）には、
ポジティブ・ジャスティフィケーション（Positive Jus
tification, ＰＪ）のときの書込み範囲を示す。この場
合、ポインタが図示のように、ペイロードへ割り込みよ
うになる。一方、図６（ｂ）には、ネガティブ・ジャス
ティフィケーション（Negative Justification, ＮＪ）
のときの書込み範囲を示す。この場合、ポインタが、逆
にペイロードから割り込まれるようになる。
込み及び読出し範囲の説明図を示す。図６（ａ）には、
ポジティブ・ジャスティフィケーション（Positive Jus
tification, ＰＪ）のときの書込み範囲を示す。この場
合、ポインタが図示のように、ペイロードへ割り込みよ
うになる。一方、図６（ｂ）には、ネガティブ・ジャス
ティフィケーション（Negative Justification, ＮＪ）
のときの書込み範囲を示す。この場合、ポインタが、逆
にペイロードから割り込まれるようになる。
【００２９】つぎに、本発明のおける２並列展開部のタ
イムチャートについて説明する。本発明においては、主
にアドレス制御部１２により、あるフレームと次のフレ
ームとの境界で、即ちＳＯＨタイミングをまたぐ際に、
２並列展開前のデータ位相と展開後のデータ位相を監視
して、位相が接近したら離れ、位相が離れたら接近させ
るように制御することで、２並列展開前と展開後のデー
タ位相をある一定範囲におさめるようにしている。
イムチャートについて説明する。本発明においては、主
にアドレス制御部１２により、あるフレームと次のフレ
ームとの境界で、即ちＳＯＨタイミングをまたぐ際に、
２並列展開前のデータ位相と展開後のデータ位相を監視
して、位相が接近したら離れ、位相が離れたら接近させ
るように制御することで、２並列展開前と展開後のデー
タ位相をある一定範囲におさめるようにしている。
【００３０】まず、図７〜図９に、ＶＣ−３の境界にお
ける２並列展開部のタイムチャートを示す。
ける２並列展開部のタイムチャートを示す。
【００３１】図７には、２並列展開前後の位相差が３バ
イトの場合を示す。図中「２並列展開前入力データ」
は、主信号バッファに入力されるデータを示す。ここで
は、ＶＣ−３のフレーム境界に関して、前のフレームの
入力データ＃７８３までと、次のフレームの入力データ
＃Ｊ１からの各データが入力されたことが示される。図
中「２並列データ」は、図３中のアドレス制御部１２に
従い、２並列分離回路１８により２並列に分離されたデ
ータを示し、同時に、ＳＰＲＡＭ１１の書込み及び読出
しデータを示す。ここでは、入力データ＃７７９及び＃
７８０が２並列となっており、同様に、＃７８１及び＃
７８２、＃７８３及びＢＩＰ−８が２並列となる。ＢＩ
Ｐ−８は、空きバイトでも良い。ＢＩＰ−８又は空きバ
イトにより、次のフレームの先頭データ＃Ｊ１及び＃２
が２並列にそろえられる。このとき、入力データ＃７７
９は、３バイトの位相差でＳＰＲＡＭ１１に書込まれ、
その位置に入力データ＃７８０も書込まれる。また、次
のフレームの入力データ＃Ｊ１は、ＢＩＰ−８又は空き
バイトが挿入された分だけ遅れて、６バイトの位相差で
ＳＰＲＡＭ１１に書込まれ、また、その位置に入力デー
タ＃２も書込まれる。アドレス制御部１２に従い、図中
「２並列データ」に示されたような同様のタイミング及
び位相差で読出しも行われる。この際、書込み及び読出
しのタイミングは、図２のタイムチャートに示されたよ
うに実行することができる。
イトの場合を示す。図中「２並列展開前入力データ」
は、主信号バッファに入力されるデータを示す。ここで
は、ＶＣ−３のフレーム境界に関して、前のフレームの
入力データ＃７８３までと、次のフレームの入力データ
＃Ｊ１からの各データが入力されたことが示される。図
中「２並列データ」は、図３中のアドレス制御部１２に
従い、２並列分離回路１８により２並列に分離されたデ
ータを示し、同時に、ＳＰＲＡＭ１１の書込み及び読出
しデータを示す。ここでは、入力データ＃７７９及び＃
７８０が２並列となっており、同様に、＃７８１及び＃
７８２、＃７８３及びＢＩＰ−８が２並列となる。ＢＩ
Ｐ−８は、空きバイトでも良い。ＢＩＰ−８又は空きバ
イトにより、次のフレームの先頭データ＃Ｊ１及び＃２
が２並列にそろえられる。このとき、入力データ＃７７
９は、３バイトの位相差でＳＰＲＡＭ１１に書込まれ、
その位置に入力データ＃７８０も書込まれる。また、次
のフレームの入力データ＃Ｊ１は、ＢＩＰ−８又は空き
バイトが挿入された分だけ遅れて、６バイトの位相差で
ＳＰＲＡＭ１１に書込まれ、また、その位置に入力デー
タ＃２も書込まれる。アドレス制御部１２に従い、図中
「２並列データ」に示されたような同様のタイミング及
び位相差で読出しも行われる。この際、書込み及び読出
しのタイミングは、図２のタイムチャートに示されたよ
うに実行することができる。
【００３２】つぎに、図中「２分離後出力データ」は、
ＳＰＲＡＭ１１から出力されたデータを、アドレス制御
部１２に従い２多重回路１９により多重した後のデータ
を示す。この例では、ＳＰＲＡＭ１１から読出されたデ
ータ＃７７９は、２多重回路１９により、１２バイトの
位相差で出力される。また、先程挿入されたＢＩＰ−８
又は空きバイトは、２多重回路１９により除かれる。デ
ータ＃Ｊ１は、９バイトの位相差で出力される。
ＳＰＲＡＭ１１から出力されたデータを、アドレス制御
部１２に従い２多重回路１９により多重した後のデータ
を示す。この例では、ＳＰＲＡＭ１１から読出されたデ
ータ＃７７９は、２多重回路１９により、１２バイトの
位相差で出力される。また、先程挿入されたＢＩＰ−８
又は空きバイトは、２多重回路１９により除かれる。デ
ータ＃Ｊ１は、９バイトの位相差で出力される。
【００３３】図８には、２並列展開前後の位相差が６バ
イトの場合を示す。このとき、「２並列データ」として
は、入力データ＃７８１が、６バイトの位相差でＳＰＲ
ＡＭ１１に書込まれ、その位置に入力データ＃７８２も
書込まれる。また、次のフレームの入力データ＃Ｊ１
は、３バイト遅れて９バイトの位相差でＳＰＲＡＭ１１
に書込まれ、その位置に入力データ＃２も書込まれる。
なお、同様のタイミング及び位相差で読出しも行われ
る。つぎに、「２分離後出力データ」としては、ＳＰＲ
ＡＭ１１から読出されたデータ＃７８１は、２多重回路
１９により、９バイトの位相差で出力される。また、デ
ータ＃Ｊ１は、６バイトの位相差で出力される。
イトの場合を示す。このとき、「２並列データ」として
は、入力データ＃７８１が、６バイトの位相差でＳＰＲ
ＡＭ１１に書込まれ、その位置に入力データ＃７８２も
書込まれる。また、次のフレームの入力データ＃Ｊ１
は、３バイト遅れて９バイトの位相差でＳＰＲＡＭ１１
に書込まれ、その位置に入力データ＃２も書込まれる。
なお、同様のタイミング及び位相差で読出しも行われ
る。つぎに、「２分離後出力データ」としては、ＳＰＲ
ＡＭ１１から読出されたデータ＃７８１は、２多重回路
１９により、９バイトの位相差で出力される。また、デ
ータ＃Ｊ１は、６バイトの位相差で出力される。
【００３４】図９には、２並列展開前後の位相差が９バ
イトの場合を示す。このとき、「２並列データ」として
は、入力データ＃７７９が、９バイトの位相差でＳＰＲ
ＡＭ１１に書込まれ、その位置に入力データ＃７８２も
書込まれる。また、次のフレームの入力データ＃Ｊ１
は、１２バイトの位相差でＳＰＲＡＭ１１に書込まれ、
その位置に入力データ＃２書込まれる。同様のタイミン
グ及び位相差で読出しも行われる。つぎに、「２分離後
出力データ」としては、ＳＰＲＡＭ１１から読出された
データ＃７７９は、２多重回路１９により、６バイトの
位相差で出力される。また、データ＃Ｊ１は、３バイト
の位相差で出力される。
イトの場合を示す。このとき、「２並列データ」として
は、入力データ＃７７９が、９バイトの位相差でＳＰＲ
ＡＭ１１に書込まれ、その位置に入力データ＃７８２も
書込まれる。また、次のフレームの入力データ＃Ｊ１
は、１２バイトの位相差でＳＰＲＡＭ１１に書込まれ、
その位置に入力データ＃２書込まれる。同様のタイミン
グ及び位相差で読出しも行われる。つぎに、「２分離後
出力データ」としては、ＳＰＲＡＭ１１から読出された
データ＃７７９は、２多重回路１９により、６バイトの
位相差で出力される。また、データ＃Ｊ１は、３バイト
の位相差で出力される。
【００３５】このような方式においては、ＢＩＰ−８又
は空きバイトにより、２並列分離の前後での位相差が増
加する場合がある。すなわち、上述の例では、前のフレ
ームでは、３、６、９バイトの位相差であったものが、
次のフレームでは、それぞれ３バイト加算され、６、
９、１２バイトの位相差となった。この例では、この遅
延量は、さらに以後のフレームで累積されていくことが
ある。そこで、ＳＯＨタイミングを利用して、所定以上
に遅延量が加算されず、累積されないようにした他の実
施の形態を、以下に説明する。
は空きバイトにより、２並列分離の前後での位相差が増
加する場合がある。すなわち、上述の例では、前のフレ
ームでは、３、６、９バイトの位相差であったものが、
次のフレームでは、それぞれ３バイト加算され、６、
９、１２バイトの位相差となった。この例では、この遅
延量は、さらに以後のフレームで累積されていくことが
ある。そこで、ＳＯＨタイミングを利用して、所定以上
に遅延量が加算されず、累積されないようにした他の実
施の形態を、以下に説明する。
【００３６】図１０〜図１２に、ＳＯＨタイミングにお
ける２並列展開のタイムチャートを示す。
ける２並列展開のタイムチャートを示す。
【００３７】図１０には、２並列展開前後の位相差が６
バイトの場合を示す。図中「２並列展開前入力データ」
は、主信号バッファに入力されるデータを示す。ここで
は、フレーム＃６と＃７の間にＳＯＨが入力される場合
を示す（斜線部分参照）。また、ＳＯＨに関しては、こ
こでは一例として、入力主信号データは自装置中の装置
内位相にポインタ変換した後に処理されることとし、２
並列分離回路１８の前後で入出力データのタイミング位
置が固定されるものとする。
バイトの場合を示す。図中「２並列展開前入力データ」
は、主信号バッファに入力されるデータを示す。ここで
は、フレーム＃６と＃７の間にＳＯＨが入力される場合
を示す（斜線部分参照）。また、ＳＯＨに関しては、こ
こでは一例として、入力主信号データは自装置中の装置
内位相にポインタ変換した後に処理されることとし、２
並列分離回路１８の前後で入出力データのタイミング位
置が固定されるものとする。
【００３８】「２並列データ」については、ここでは、
入力データ＃Ｊ１及び＃３は、３バイトの位相差でＳＰ
ＲＡＭ１１に書込まれ、それぞれの位置に入力データ＃
２及び＃４も書込まれる。ＳＯＨが入力されると、アド
レス制御部１２は、書込みフレームカウンタ１５により
それを認識する。アドレス制御部１２は、２並列分離回
路１８の前後の位相差を監視し、９バイトより少ないの
で、ＳＯＨを３バイト分そのまま出力する。ここで、Ｓ
ＯＨは３バイトなので、書込みを１バイト休むこと又は
１バイトの他のデータを挿入すること等により、４バイ
ト分をＳＰＲＡＭ１１に書込む。なお、アドレス制御部
１２は、この差が９バイト以上の場合は、後述のよう
に、ＳＯＨを削除する処理を行う。また、ここでは、Ｓ
ＯＨタイミングが固定されるので、入力データ＃３及び
＃４の後に、ＳＯＨが書込まれ、その後入力データ＃５
及び＃６以降が、順次書込まれることになる。ＳＯＨ入
力後の入力データ＃７は、９バイトの位相差でＳＰＲＡ
Ｍ１１に書込まれ、その位置に入力データ＃８も書込ま
れる。アドレス制御部１２に従い、同様のタイミング及
び位相差で読出しも行われる。
入力データ＃Ｊ１及び＃３は、３バイトの位相差でＳＰ
ＲＡＭ１１に書込まれ、それぞれの位置に入力データ＃
２及び＃４も書込まれる。ＳＯＨが入力されると、アド
レス制御部１２は、書込みフレームカウンタ１５により
それを認識する。アドレス制御部１２は、２並列分離回
路１８の前後の位相差を監視し、９バイトより少ないの
で、ＳＯＨを３バイト分そのまま出力する。ここで、Ｓ
ＯＨは３バイトなので、書込みを１バイト休むこと又は
１バイトの他のデータを挿入すること等により、４バイ
ト分をＳＰＲＡＭ１１に書込む。なお、アドレス制御部
１２は、この差が９バイト以上の場合は、後述のよう
に、ＳＯＨを削除する処理を行う。また、ここでは、Ｓ
ＯＨタイミングが固定されるので、入力データ＃３及び
＃４の後に、ＳＯＨが書込まれ、その後入力データ＃５
及び＃６以降が、順次書込まれることになる。ＳＯＨ入
力後の入力データ＃７は、９バイトの位相差でＳＰＲＡ
Ｍ１１に書込まれ、その位置に入力データ＃８も書込ま
れる。アドレス制御部１２に従い、同様のタイミング及
び位相差で読出しも行われる。
【００３９】つぎに、「２分離後出力データ」として
は、ＳＰＲＡＭ１１から読出されたデータ＃Ｊ１は、２
多重回路１９から９バイトの位相差で出力される。つぎ
に、ＳＯＨは、挿入された空きバイト又はＢＩＰ−８が
破棄され、固定されたＳＯＨタイミングで元の３バイト
分が出力される。データ＃２以降は、ＳＯＨの位置が固
定されているため、その後に順次出力される。ＳＯＨの
後に書込み／読出された入力データ＃５は、６バイトの
位相差で出力される。
は、ＳＰＲＡＭ１１から読出されたデータ＃Ｊ１は、２
多重回路１９から９バイトの位相差で出力される。つぎ
に、ＳＯＨは、挿入された空きバイト又はＢＩＰ−８が
破棄され、固定されたＳＯＨタイミングで元の３バイト
分が出力される。データ＃２以降は、ＳＯＨの位置が固
定されているため、その後に順次出力される。ＳＯＨの
後に書込み／読出された入力データ＃５は、６バイトの
位相差で出力される。
【００４０】つぎに、図１１には、２並列展開前後の位
相差が９バイトの場合を示す。
相差が９バイトの場合を示す。
【００４１】このとき、「２並列データ」としては、入
力データ＃３が、９バイトの位相差でＳＰＲＡＭ１１に
書込まれる。また、ＳＯＨは、固定位置に書込まれる
が、アドレス制御部１２は、２並列分離回路１８によ
り、２並列データが９バイトの位相差でＳＰＲＡＭ１１
に書込まれたことを認識し、位相差が過大になるのを防
止するため、ＳＯＨを１バイト分読み捨てる処理を行
う。ここで、ＶＣ−３のフレーム境界で偶数にするため
の空きバイト又はＢＩＰ−８等の付加が行われ、既に位
相差が９バイトある場合はさらに３バイト遅延する可能
性がある。そのため、一例として位相差が１２バイト以
下になるようにするためには、２並列分離前後の位相差
が既に９バイトある場合には、このようなＳＯＨの読み
捨て処理を行う。次に、入力データ＃５以降を順次書込
む。入力データ＃９は、ＳＯＨ読み捨て処理のためあま
り遅延されずに済み、６バイトの位相差で書込が行われ
る。同様のタイミング及び位相差で読出しも行われる。
力データ＃３が、９バイトの位相差でＳＰＲＡＭ１１に
書込まれる。また、ＳＯＨは、固定位置に書込まれる
が、アドレス制御部１２は、２並列分離回路１８によ
り、２並列データが９バイトの位相差でＳＰＲＡＭ１１
に書込まれたことを認識し、位相差が過大になるのを防
止するため、ＳＯＨを１バイト分読み捨てる処理を行
う。ここで、ＶＣ−３のフレーム境界で偶数にするため
の空きバイト又はＢＩＰ−８等の付加が行われ、既に位
相差が９バイトある場合はさらに３バイト遅延する可能
性がある。そのため、一例として位相差が１２バイト以
下になるようにするためには、２並列分離前後の位相差
が既に９バイトある場合には、このようなＳＯＨの読み
捨て処理を行う。次に、入力データ＃５以降を順次書込
む。入力データ＃９は、ＳＯＨ読み捨て処理のためあま
り遅延されずに済み、６バイトの位相差で書込が行われ
る。同様のタイミング及び位相差で読出しも行われる。
【００４２】つぎに、「２分離後出力データ」として
は、ＳＰＲＡＭ１１から読出されたデータ＃Ｊ１は、２
多重回路１９により、６バイトの位相差で出力される。
また、ＳＯＨは、１バイト分適当なデータ（空きビット
等）が挿入され、固定されたＳＯＨタイミングで３バイ
ト分が出力される。ＳＯＨより後に書込み／読出しされ
た入力データ＃７は、９バイトの位相差で出力される。
は、ＳＰＲＡＭ１１から読出されたデータ＃Ｊ１は、２
多重回路１９により、６バイトの位相差で出力される。
また、ＳＯＨは、１バイト分適当なデータ（空きビット
等）が挿入され、固定されたＳＯＨタイミングで３バイ
ト分が出力される。ＳＯＨより後に書込み／読出しされ
た入力データ＃７は、９バイトの位相差で出力される。
【００４３】つぎに、図１２には、２並列展開前後の位
相差が１２バイトの場合を示す。
相差が１２バイトの場合を示す。
【００４４】このとき、「２並列データ」としては、入
力データ＃Ｊ１が、１２バイトの位相差でＳＰＲＡＭ１
１に書込まれ、その位置に入力データ＃２も書込まれ
る。また、次にＳＯＨが書込まれるわけであるが、位相
差が大きいので、上述のようにＳＯＨの読み捨てが行わ
れる。その後入力データ＃３以降が書込まれる。ＳＯＨ
以後に入力された入力データ＃７は、９バイトの位相差
でＳＰＲＡＭ１１に書込まれる。同様のタイミング及び
位相差で読出しも行われる。
力データ＃Ｊ１が、１２バイトの位相差でＳＰＲＡＭ１
１に書込まれ、その位置に入力データ＃２も書込まれ
る。また、次にＳＯＨが書込まれるわけであるが、位相
差が大きいので、上述のようにＳＯＨの読み捨てが行わ
れる。その後入力データ＃３以降が書込まれる。ＳＯＨ
以後に入力された入力データ＃７は、９バイトの位相差
でＳＰＲＡＭ１１に書込まれる。同様のタイミング及び
位相差で読出しも行われる。
【００４５】つぎに、「２分離後出力データ」として
は、ＳＰＲＡＭ１１から読出されたデータ＃Ｊ１は、２
多重回路１９により、３バイトの位相差で出力される。
また、上述のように、ＳＯＨが出力される。ＳＯＨタイ
ミング後のデータ＃７は、６バイトの位相差で出力され
る。
は、ＳＰＲＡＭ１１から読出されたデータ＃Ｊ１は、２
多重回路１９により、３バイトの位相差で出力される。
また、上述のように、ＳＯＨが出力される。ＳＯＨタイ
ミング後のデータ＃７は、６バイトの位相差で出力され
る。
【００４６】以上のようにして、ＳＯＨタイミングを利
用して、２並列展開前後の位相差が過度にならないよう
に制御することができる。
用して、２並列展開前後の位相差が過度にならないよう
に制御することができる。
【００４７】つぎに、図６に示されたようなポインタジ
ャスティフィケーション指示がある場合の２並列展開に
ついて説明する。図１３〜図１５に、ＮＪ時における２
並列展開のタイムチャートを示す。
ャスティフィケーション指示がある場合の２並列展開に
ついて説明する。図１３〜図１５に、ＮＪ時における２
並列展開のタイムチャートを示す。
【００４８】図１３には、２並列展開前後の位相差が６
バイトの場合を示す。「２並列展開前入力データ」は、
主信号バッファに入力されるデータを示す。ここでは、
フレーム＃６と＃７の間にＳＯＨが入力される場合を示
す。
バイトの場合を示す。「２並列展開前入力データ」は、
主信号バッファに入力されるデータを示す。ここでは、
フレーム＃６と＃７の間にＳＯＨが入力される場合を示
す。
【００４９】「２並列データ」については、ここでは、
入力データ＃Ｊ１及び＃３は、３バイトの位相差でＳＰ
ＲＡＭ１１に書込まれ、それぞれの位置に入力データ＃
２及び＃４も書込まれる。ＳＯＨが入力されると、アド
レス制御部１２は、書込みフレームカウンタ１５により
それを認識するとともに、ポインタ検出回路１７により
ＮＪ時であることを認識する。ＮＪ時には、ＳＯＨは２
バイトの偶数であるため、そのまま２並列分離されてＳ
ＰＲＡＭ１１に書込まれる。ＳＯＨに関しては、ここで
は一例として、前述のように、２並列分離回路１８の前
後で入出力データのタイミング位置が固定される場合を
示している。したがって、入力データ＃３及び＃４の後
に、ＳＯＨデータが書込まれ、その後入力データ＃５及
び＃６以降が、順次書込まれることになる。ＳＯＨ入力
後の入力データ＃７は、６バイトの位相差でＳＰＲＡＭ
１１に書込まれ、その位置に入力データ＃８も書込まれ
る。また、アドレス制御部１２に従い、同様のタイミン
グ及び位相差で読出しも行われる。
入力データ＃Ｊ１及び＃３は、３バイトの位相差でＳＰ
ＲＡＭ１１に書込まれ、それぞれの位置に入力データ＃
２及び＃４も書込まれる。ＳＯＨが入力されると、アド
レス制御部１２は、書込みフレームカウンタ１５により
それを認識するとともに、ポインタ検出回路１７により
ＮＪ時であることを認識する。ＮＪ時には、ＳＯＨは２
バイトの偶数であるため、そのまま２並列分離されてＳ
ＰＲＡＭ１１に書込まれる。ＳＯＨに関しては、ここで
は一例として、前述のように、２並列分離回路１８の前
後で入出力データのタイミング位置が固定される場合を
示している。したがって、入力データ＃３及び＃４の後
に、ＳＯＨデータが書込まれ、その後入力データ＃５及
び＃６以降が、順次書込まれることになる。ＳＯＨ入力
後の入力データ＃７は、６バイトの位相差でＳＰＲＡＭ
１１に書込まれ、その位置に入力データ＃８も書込まれ
る。また、アドレス制御部１２に従い、同様のタイミン
グ及び位相差で読出しも行われる。
【００５０】つぎに、「２分離後出力データ」は、ＳＰ
ＲＡＭ１１から出力されたＳＯＨを２バイト分そのまま
出力する。この例では、ＳＰＲＡＭ１１から読出された
データ＃Ｊ１は、２多重回路１９により、９バイトの位
相差で出力される。また、ＳＯＨは、２バイト分ＳＯＨ
タイミングで出力される。データ＃５以降は、ＳＯＨの
位置が固定されているため、その後に順次出力される。
ＳＯＨデータの後に書込み／読出された入力データ＃５
は、９バイトの位相差で出力される。
ＲＡＭ１１から出力されたＳＯＨを２バイト分そのまま
出力する。この例では、ＳＰＲＡＭ１１から読出された
データ＃Ｊ１は、２多重回路１９により、９バイトの位
相差で出力される。また、ＳＯＨは、２バイト分ＳＯＨ
タイミングで出力される。データ＃５以降は、ＳＯＨの
位置が固定されているため、その後に順次出力される。
ＳＯＨデータの後に書込み／読出された入力データ＃５
は、９バイトの位相差で出力される。
【００５１】つぎに、図１４には、２並列展開前後の位
相差が９バイトの場合を示す。
相差が９バイトの場合を示す。
【００５２】このとき、「２並列データ」としては、入
力データ＃Ｊ１が、９バイトの位相差でＳＰＲＡＭ１１
に書込まれる。また、ＳＯＨは、同様に、固定位置に書
込まれるが、アドレス制御部１２は、ＮＪ時であってＳ
ＯＨが２バイト分であることを認識する。次に、入力デ
ータ＃５以降を順次書込む。入力データ＃９は、９バイ
トの位相差で書込まれる。また、同様のタイミング及び
位相差で読出しも行われる。
力データ＃Ｊ１が、９バイトの位相差でＳＰＲＡＭ１１
に書込まれる。また、ＳＯＨは、同様に、固定位置に書
込まれるが、アドレス制御部１２は、ＮＪ時であってＳ
ＯＨが２バイト分であることを認識する。次に、入力デ
ータ＃５以降を順次書込む。入力データ＃９は、９バイ
トの位相差で書込まれる。また、同様のタイミング及び
位相差で読出しも行われる。
【００５３】つぎに、「２分離後出力データ」として
は、ＳＰＲＡＭ１１から読出されたデータ＃Ｊ１は、６
バイトの位相差で出力される。固定された位置でＳＯＨ
の出力がされた後に、ＳＯＨの前に入力された入力デー
タ＃３及び＃４が、出力される。また、ＳＯＨより後に
書込み／読出しされた入力データ＃７は、６バイトの位
相差で出力される。
は、ＳＰＲＡＭ１１から読出されたデータ＃Ｊ１は、６
バイトの位相差で出力される。固定された位置でＳＯＨ
の出力がされた後に、ＳＯＨの前に入力された入力デー
タ＃３及び＃４が、出力される。また、ＳＯＨより後に
書込み／読出しされた入力データ＃７は、６バイトの位
相差で出力される。
【００５４】つぎに、図１５には、２並列展開前後の位
相差が１２バイトの場合を示す。
相差が１２バイトの場合を示す。
【００５５】このとき、同様に、「２並列データ」とし
ては、入力データ＃Ｊ１が、１２バイトの位相差でＳＰ
ＲＡＭ１１に書込まれ、その位置に入力データ＃２も書
込まれる。また、次にＳＯＨが固定位置に書込まれ、そ
の後入力データ＃３以降が書込まれる。ＳＯＨ以後に入
力された入力データ＃７は、１２バイトの位相差でＳＰ
ＲＡＭ１１に書込まれる。また、同様のタイミング及び
位相差で読出しも行われる。
ては、入力データ＃Ｊ１が、１２バイトの位相差でＳＰ
ＲＡＭ１１に書込まれ、その位置に入力データ＃２も書
込まれる。また、次にＳＯＨが固定位置に書込まれ、そ
の後入力データ＃３以降が書込まれる。ＳＯＨ以後に入
力された入力データ＃７は、１２バイトの位相差でＳＰ
ＲＡＭ１１に書込まれる。また、同様のタイミング及び
位相差で読出しも行われる。
【００５６】つぎに、「２分離後出力データ」として
は、ＳＰＲＡＭ１１から読出されたデータ＃Ｊ１は、３
バイトの位相差で出力される。また、データ＃５は、３
バイトの位相差で出力される。
は、ＳＰＲＡＭ１１から読出されたデータ＃Ｊ１は、３
バイトの位相差で出力される。また、データ＃５は、３
バイトの位相差で出力される。
【００５７】つぎに、図１６〜図１８に、ＰＪ時におけ
る２並列展開のタイムチャートを示す。
る２並列展開のタイムチャートを示す。
【００５８】図１６には、２並列展開前後の位相差が６
バイトの場合を示す。「２並列展開前入力データ」は、
主信号バッファに入力されるデータを示す。ここでは、
フレーム＃６と＃７の間にＳＯＨが入力される場合を示
す。
バイトの場合を示す。「２並列展開前入力データ」は、
主信号バッファに入力されるデータを示す。ここでは、
フレーム＃６と＃７の間にＳＯＨが入力される場合を示
す。
【００５９】「２並列データ」については、ここでは、
入力データ＃Ｊ１及び＃３は、６バイトの位相差でＳＰ
ＲＡＭ１１に書込まれ、それぞれの位置に入力データ＃
２及び＃４も書込まれる。ＳＯＨが入力されると、アド
レス制御部１２は、書込みフレームカウンタ１５により
それを認識するとともに、ポインタ検出回路１７により
ＰＪ時であることを認識する。ＰＪ時には、ＳＯＨは４
バイトの偶数であるため、そのまま２並列分離されＳＰ
ＲＡＭ１１に書込まれる。ＳＯＨに関しては、ここでは
一例として、２並列分離回路１８の前後で入出力データ
のタイミング位置が固定される。したがって、入力デー
タ＃３及び＃４の後に、ＳＯＨデータが書込まれ、その
後入力データ＃５及び＃６以降が、順次書込まれること
になる。ＳＯＨ入力後の入力データ＃７は、６バイトの
位相差でＳＰＲＡＭ１１に書込まれ、その位置に入力デ
ータ＃８も書込まれる。また、アドレス制御部１２に従
い、同様のタイミング及び位相差で読出しも行われる。
入力データ＃Ｊ１及び＃３は、６バイトの位相差でＳＰ
ＲＡＭ１１に書込まれ、それぞれの位置に入力データ＃
２及び＃４も書込まれる。ＳＯＨが入力されると、アド
レス制御部１２は、書込みフレームカウンタ１５により
それを認識するとともに、ポインタ検出回路１７により
ＰＪ時であることを認識する。ＰＪ時には、ＳＯＨは４
バイトの偶数であるため、そのまま２並列分離されＳＰ
ＲＡＭ１１に書込まれる。ＳＯＨに関しては、ここでは
一例として、２並列分離回路１８の前後で入出力データ
のタイミング位置が固定される。したがって、入力デー
タ＃３及び＃４の後に、ＳＯＨデータが書込まれ、その
後入力データ＃５及び＃６以降が、順次書込まれること
になる。ＳＯＨ入力後の入力データ＃７は、６バイトの
位相差でＳＰＲＡＭ１１に書込まれ、その位置に入力デ
ータ＃８も書込まれる。また、アドレス制御部１２に従
い、同様のタイミング及び位相差で読出しも行われる。
【００６０】つぎに、「２分離後出力データ」は、ＳＰ
ＲＡＭ１１から出力されたＳＯＨを４バイト分そのまま
出力する。この例では、ＳＰＲＡＭ１１から読出された
データ＃Ｊ１は、２多重回路１９により、９バイトの位
相差で出力される。また、ＳＯＨは、４バイト分ＳＯＨ
タイミングで出力される。データ＃５以降は、ＳＯＨの
位置が固定されているため、その後に順次出力される。
ここで、ＳＯＨデータの後に書込み／読出された入力デ
ータ＃５は、９バイトの位相差で出力される。
ＲＡＭ１１から出力されたＳＯＨを４バイト分そのまま
出力する。この例では、ＳＰＲＡＭ１１から読出された
データ＃Ｊ１は、２多重回路１９により、９バイトの位
相差で出力される。また、ＳＯＨは、４バイト分ＳＯＨ
タイミングで出力される。データ＃５以降は、ＳＯＨの
位置が固定されているため、その後に順次出力される。
ここで、ＳＯＨデータの後に書込み／読出された入力デ
ータ＃５は、９バイトの位相差で出力される。
【００６１】つぎに、図１７には、２並列展開前後の位
相差が９バイトの場合を示す。
相差が９バイトの場合を示す。
【００６２】このとき、「２並列データ」としては、入
力データ＃Ｊ１が、９バイトの位相差でＳＰＲＡＭ１１
に書込まれる。また、ＳＯＨは、同様に、固定位置に書
込まれるが、アドレス制御部１２は、ＰＪ時であってＳ
ＯＨが４バイト分であることを認識する。次に、入力デ
ータ＃５以降を順次書込む。入力データ＃９は、９バイ
トの位相差で書込まれる。また、同様のタイミング及び
位相差で読出しも行われる。
力データ＃Ｊ１が、９バイトの位相差でＳＰＲＡＭ１１
に書込まれる。また、ＳＯＨは、同様に、固定位置に書
込まれるが、アドレス制御部１２は、ＰＪ時であってＳ
ＯＨが４バイト分であることを認識する。次に、入力デ
ータ＃５以降を順次書込む。入力データ＃９は、９バイ
トの位相差で書込まれる。また、同様のタイミング及び
位相差で読出しも行われる。
【００６３】つぎに、「２分離後出力データ」として
は、ＳＰＲＡＭ１１から読出されたデータ＃Ｊ１は、６
バイトの位相差で出力される。固定された位置でＳＯＨ
の出力がされた後に、ＳＯＨの前に入力された入力デー
タ＃３及び＃４が、出力される。また、ＳＯＨより後に
書込み／読出しされた入力データ＃５は、６バイトの位
相差で出力される。
は、ＳＰＲＡＭ１１から読出されたデータ＃Ｊ１は、６
バイトの位相差で出力される。固定された位置でＳＯＨ
の出力がされた後に、ＳＯＨの前に入力された入力デー
タ＃３及び＃４が、出力される。また、ＳＯＨより後に
書込み／読出しされた入力データ＃５は、６バイトの位
相差で出力される。
【００６４】つぎに、図１８には、２並列展開前後の位
相差が１２バイトの場合を示す。
相差が１２バイトの場合を示す。
【００６５】このとき、同様に、「２並列データ」とし
ては、入力データ＃Ｊ１が、１２バイトの位相差でＳＰ
ＲＡＭ１１に書込まれ、その位置に入力データ＃２も書
込まれる。また、次にＳＯＨが固定位置に４バイト分書
込まれ、その後入力データ＃３以降が書込まれる。ＳＯ
Ｈ以後に入力された入力データ＃７は、１２バイトの位
相差でＳＰＲＡＭ１１に書込まれる。また、同様のタイ
ミング及び位相差で読出しも行われる。
ては、入力データ＃Ｊ１が、１２バイトの位相差でＳＰ
ＲＡＭ１１に書込まれ、その位置に入力データ＃２も書
込まれる。また、次にＳＯＨが固定位置に４バイト分書
込まれ、その後入力データ＃３以降が書込まれる。ＳＯ
Ｈ以後に入力された入力データ＃７は、１２バイトの位
相差でＳＰＲＡＭ１１に書込まれる。また、同様のタイ
ミング及び位相差で読出しも行われる。
【００６６】つぎに、「２分離後出力データ」として
は、ＳＰＲＡＭ１１から読出されたデータ＃Ｊ１は、３
バイトの位相差で出力される。また、ＳＯＨ後のデータ
＃５は、３バイトの位相差で出力される。
は、ＳＰＲＡＭ１１から読出されたデータ＃Ｊ１は、３
バイトの位相差で出力される。また、ＳＯＨ後のデータ
＃５は、３バイトの位相差で出力される。
【００６７】以上、実施の形態を説明したが、本発明
は、これに限定されず、様々な改良及び変更を含むもの
である。たとえば、本発明は、主信号バッファに限ら
ず、あらゆるデータメモリ装置に適用することができ
る。また、入力データやＳＰＲＡＭの記憶領域は、それ
ぞれ８ビットや１６ビットに限らず適宜のビット数を用
いることができる。並列分離については、２並列展開に
限らず、複数の偶数の並列データに展開することもでき
る。また、ＶＣ−３、ＳＴＭ−０等のフレームフォーマ
ット以外にも、様々なデータ群に応用することができ
る。さらに、ＳＯＨの読み捨て・削除等を行う基準とし
て、２並列展開前後で９バイト以上の位相差としたが、
これに限らず適宜所定の位相差とすることができる。
は、これに限定されず、様々な改良及び変更を含むもの
である。たとえば、本発明は、主信号バッファに限ら
ず、あらゆるデータメモリ装置に適用することができ
る。また、入力データやＳＰＲＡＭの記憶領域は、それ
ぞれ８ビットや１６ビットに限らず適宜のビット数を用
いることができる。並列分離については、２並列展開に
限らず、複数の偶数の並列データに展開することもでき
る。また、ＶＣ−３、ＳＴＭ−０等のフレームフォーマ
ット以外にも、様々なデータ群に応用することができ
る。さらに、ＳＯＨの読み捨て・削除等を行う基準とし
て、２並列展開前後で９バイト以上の位相差としたが、
これに限らず適宜所定の位相差とすることができる。
【００６８】
【発明の効果】以上のように、本発明によると、安価な
ＳＰＲＡＭを使用して、大容量の主信号データバッファ
を安価に構成することができる。
ＳＰＲＡＭを使用して、大容量の主信号データバッファ
を安価に構成することができる。
【００６９】また、本発明によると、入力されたデータ
群を並列分離した前後において、それらの位相差が過度
にならないように分離後のデータを出力することができ
る。
群を並列分離した前後において、それらの位相差が過度
にならないように分離後のデータを出力することができ
る。
【００７０】
【図１】本発明に係るデータメモリ装置の概略構成図。
【図２】本発明に係るデータメモリ装置のタイムチャー
ト。
ト。
【図３】本発明に係るデータメモリ装置の構成図。
【図４】ＳＤＨフォーマットの説明図。
【図５】ＳＰＲＡＭの記憶領域の説明図。
【図６】ジャスティフィケーション時の書込み及び読出
し範囲の説明図。
し範囲の説明図。
【図７】ＶＣ−３の境界における２並列展開部のタイム
チャート（位相差３バイト）。
チャート（位相差３バイト）。
【図８】ＶＣ−３の境界における２並列展開部のタイム
チャート（位相差６バイト）。
チャート（位相差６バイト）。
【図９】ＶＣ−３の境界における２並列展開部のタイム
チャート（位相差９バイト）。
チャート（位相差９バイト）。
【図１０】ＳＯＨタイミングにおける２並列展開のタイ
ムチャート（位相差６バイト）。
ムチャート（位相差６バイト）。
【図１１】ＳＯＨタイミングにおける２並列展開のタイ
ムチャート（位相差９バイト）。
ムチャート（位相差９バイト）。
【図１２】ＳＯＨタイミングにおける２並列展開のタイ
ムチャート（位相差１２バイト）。
ムチャート（位相差１２バイト）。
【図１３】ＮＪ時における２並列展開のタイムチャート
（位相差６バイト）。
（位相差６バイト）。
【図１４】ＮＪ時における２並列展開のタイムチャート
（位相差９バイト）。
（位相差９バイト）。
【図１５】ＮＪ時における２並列展開のタイムチャート
（位相差１２バイト）。
（位相差１２バイト）。
【図１６】ＰＪ時における２並列展開のタイムチャート
（位相差６バイト）。
（位相差６バイト）。
【図１７】ＰＪ時における２並列展開のタイムチャート
（位相差９バイト）。
（位相差９バイト）。
【図１８】ＰＪ時における２並列展開のタイムチャート
（位相差１２バイト）。
（位相差１２バイト）。
【図１９】従来のＤＰＲＡＭを使用した主信号バッファ
の構成図。
の構成図。
１１ ＳＰＲＡＭ １２ アドレス制御部 １３ 書込み側ゲート １４ 読出し側ゲート １５ 書込み側フレームカウンタ １６ 読出し側フレームカウンタ １７ ポインタ検出回路 １８ ２並列分離回路 １９ ２多重回路１９
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 浩二 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 高橋 政俊 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 稲葉 直樹 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 Ｆターム(参考） 5K021 AA08 BB06 CC19 GG03 5K069 BA02 CB08 DB12 DB18 DB22 DB27 EA19 EA20 FA15 FA26 FD17
Claims (11)
- 【請求項１】入力されたデータ群を並列データに分離す
る並列分離回路と、 前記データ群の先頭位置を示すポインタを検出するポイ
ンタ検出回路と、 前記並列データを各々等しいアドレスに並列に記憶する
シングルポートメモリと、 前記並列データを、前記シングルポートメモリに入力す
るための書込み側ゲートと、 前記シングルポートメモリに記憶された前記並列データ
を読出すための読出し側ゲートと、 前記読出し側ゲートから出力された前記並列データをシ
リアルデータに多重する多重回路と、 前記並列分離回路、前記シングルポートメモリ、前記書
込み側ゲート、前記読出し側ゲート及び前記多重回路を
制御するアドレス制御部を備え、 前記アドレス制御部は、 前記並列分離回路により、前記データ群に含まれる奇数
個のデータに少なくともひとつの空きビット又は他のデ
ータを加えて、偶数個のデータとして前記並列データに
分離する制御と、 前記書込み側ゲートをオン状態にするとともに、前記並
列データを、前記ポインタ検出回路により検出されたポ
インタに従い、前記データ群の先頭位置から前記シング
ルポートメモリに並列に書込む制御と、 前記読出し側ゲートをオン状態にするとともに、前記並
列データを、前記シングルポートメモリから読出す制御
と、 前記多重回路により、前記シングルポートメモリから読
出された前記並列データを多重して出力するように制御
を行うデータメモリ装置。 - 【請求項２】前記並列分離回路は、パリティ演算回路を
備え、 前記他のデータとして、前記パリティ演算回路により演
算されたパリティを挿入することを特徴とする請求項１
に記載のデータメモリ装置。 - 【請求項３】前記多重回路は、 位相変動に対応して位相をそろえる機能と、 前記アドレス制御部からの制御により、前記並列分離回
路により加えられた前記空きビット又は他のデータをス
キップして出力する機能を備えたことを特徴とする請求
項１又は２に記載のデータメモリ装置。 - 【請求項４】前記アドレス制御部は、 書込み側フレームカウンタのカウント値により、入力さ
れたデータがオーバーヘッドであることを認識するとと
もに、 前記並列分離回路により、奇数個のデータを含むオーバ
ーヘッドについて、１データ分書込みを休むこと又は他
のデータを挿入することにより、偶数個のデータとして
該オーバーヘッドを並列に前記シングルポートメモリに
書込むことを特徴とする請求項１乃至３のいずれかに記
載のデータメモリ装置。 - 【請求項５】前記オーバーヘッドの入力及び出力タイミ
ングは固定されており、 オーバーヘッドのタイミング以外のタイミングで、デー
タ群に含まれるデータについて、前記シングルポートメ
モリによる書込み及び読出し、及び、前記多重回路から
の出力がなされることを特徴とする請求項１乃至４のい
ずれかに記載のデータメモリ装置。 - 【請求項６】前記アドレス制御部は、 書込み側フレームカウンタのカウント値により、入力さ
れたデータがオーバーヘッドであることを認識するとと
もに、 前記並列分離回路の前後の位相差を監視して、該位相差
が所定バイトより少ない場合は、オーバーヘッドを並列
データとして分離して、１データ分書込みを休むこと又
は他のデータを挿入することにより、偶数個のデータと
して前記並列分離回路から並列データを出力し、一方、
該位相差が所定バイト以上の場合は、オーバーヘッドに
含まれるデータを少なくともひとつ削除して偶数個のデ
ータとして前記並列分離回路から並列データを出力する
ことを特徴とする請求項１乃至５のいずれかに記載のデ
ータメモリ装置。 - 【請求項７】前記アドレス制御部は、 書込み側フレームカウンタのカウント値により、入力さ
れたデータがオーバーヘッドであることを認識するとと
もに、 前記ポインタ検出回路で検出されたポインタにより、前
記データ群がネガティブ・ジャスティフィケーション又
はポジティブ・ジャスティフィケーションであることを
認識した場合、前記並列分離回路により、オーバーヘッ
ドが偶数個のデータとして並列データに分離され、前記
シングルポートメモリに書込まれることを特徴とする請
求項１乃至６のいずれかに記載のデータメモリ装置。 - 【請求項８】入力されたデータ群をシングルポートメモ
リにより入出力するためのデータメモリ制御方法であっ
て、 前記データ群に含まれる奇数個のデータに少なくともひ
とつの空きビット又は他のデータを加えて、並列データ
に分離する機能と、 前記データ群の先頭位置を示すポインタを検出する機能
と、 前記書込み側ゲートをオン状態にするとともに、前記並
列データを、前記ポインタ検出回路により検出されたポ
インタに従い、前記データ群の先頭位置から前記並列デ
ータを各々等しいアドレスで前記シングルポートメモリ
に並列に記憶する書込む機能と、 前記読出し側ゲートをオン状態にするとともに、前記並
列データを、前記シングルポートメモリから読出す機能
と、 前記シングルポートから読出された前記並列データをシ
リアルデータに多重して出力する機能を備えたデータメ
モリ制御方法。 - 【請求項９】書込み側フレームカウンタのカウント値に
より、入力されたデータがオーバーヘッドであることを
認識するとともに、 奇数個のデータを含むオーバーヘッドに、１データ分書
込みを休むこと又は他のデータを挿入することにより、
偶数個のデータとして前記オーバーヘッドを並列に前記
シングルポートメモリに書込むことを特徴とする請求項
１乃至８のいずれかに記載のデータメモリ制御方法。 - 【請求項１０】書込み側フレームカウンタのカウント値
により、入力されたデータがオーバーヘッドであること
を認識するとともに、 並列分離の前後の位相差を監視して、該位相差が所定バ
イトより少ない場合は、オーバーヘッドを並列データと
して分離して、１データ分書込みを休むこと又は他のデ
ータを挿入することにより、偶数個のデータとして並列
データを出力し、一方、該位相差が所定バイト以上の場
合は、オーバーヘッドに含まれるデータを少なくともひ
とつ削除して偶数個のデータとして並列データを出力す
ることを特徴とする請求項１乃至９のいずれかに記載の
データメモリ制御方法。 - 【請求項１１】書込み側フレームカウンタのカウント値
により、入力されたデータがオーバーヘッドであること
を認識するとともに、 検出されたポインタにより、前記データ群がネガティブ
・ジャスティフィケーション又はポジティブ・ジャステ
ィフィケーションであることを認識した場合には、オー
バーヘッドが偶数個のデータとして並列データに分離さ
れ、前記シングルポートメモリに書込まれることを特徴
とする請求項１乃至１０のいずれかに記載のデータメモ
リ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22856198A JP4021566B2 (ja) | 1998-07-30 | 1998-07-30 | データメモリ装置及びデータメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22856198A JP4021566B2 (ja) | 1998-07-30 | 1998-07-30 | データメモリ装置及びデータメモリ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000050372A true JP2000050372A (ja) | 2000-02-18 |
| JP4021566B2 JP4021566B2 (ja) | 2007-12-12 |
Family
ID=16878306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22856198A Expired - Fee Related JP4021566B2 (ja) | 1998-07-30 | 1998-07-30 | データメモリ装置及びデータメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4021566B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594043B1 (ko) | 2004-11-08 | 2006-06-30 | 삼성전자주식회사 | 고속 터보 디코더에서 병행방식의 디 래이트 매칭을수행하는 입력 버퍼 장치 |
| US9336565B2 (en) | 2014-05-30 | 2016-05-10 | Seiko Epson Corporation | Image processing device, display apparatus, and image processing method |
-
1998
- 1998-07-30 JP JP22856198A patent/JP4021566B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594043B1 (ko) | 2004-11-08 | 2006-06-30 | 삼성전자주식회사 | 고속 터보 디코더에서 병행방식의 디 래이트 매칭을수행하는 입력 버퍼 장치 |
| US9336565B2 (en) | 2014-05-30 | 2016-05-10 | Seiko Epson Corporation | Image processing device, display apparatus, and image processing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4021566B2 (ja) | 2007-12-12 |
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