【発明の詳細な説明】
時間切換を実行する方法及びタイムスイッチ発明の分野
本発明は、時間切換を実行するための請求項１の前文に記載の方法と、請求項
３の前文に記載のタイムスイッチとに係る。先行技術の説明
この点について、タイムスイッチとは、到来信号のフレーム構造におけるタイ
ムスロットの内容を出ていくフレーム構造におけるタイムスロットへと切り換え
ることのできる装置を指す。この装置は、タイムスイッチと称するのに加えて、
タイムスロット交換機とも称する。
異なるサイズのフレームブロック（以下に述べる）より成るＴＤＭ（時分割マ
ルチプレクス）信号のタイムスロットの切り換えに伴う問題は、記憶容量をいか
に効率的に利用できるかであり、換言すれば、接続メモリの必要性をいかに低減
するかである。この問題は、例えば、ＳＤＨ（同期デジタルハイアラーキ）ネッ
トワークにおいてＳＴＭ−１信号を切り換える場合に遭遇する。以下、この信号
の構造を詳細に説明する。
図１は、ＳＤＨネットワークに使用されるＳＴＭ−Ｎフレームの構造を示し、
そして図２は、単一のＳＴＭ−１フレームを示す。ＳＴＭ−Ｎフレームは、９行
及びＮｘ２７０列のマトリクスを備え、各行と列との間の接続点に１バイトが存
在するようにされる。Ｎｘ９の最初の列の行１ないし３及び行５ないし９は、セ
クションオーバーヘッドＳＯＨを備え、そして行４は、ＡＵポインタを備えてい
る。フレーム構造体の残り部分は、Ｎｘ２６１列の長さを有するセクションで形
成され、ＳＴＭ−Ｎフレームのペイロードセクションを含む。
図２は、上記したように長さが２７０バイトの単一のＳＴＭ−１フレームを示
している。ペイロードセクションは、１つ以上の管理単位ＡＵを備えている。図
示された例において、ペイロードセクションは、管理単位ＡＵ−４より成り、こ
れに最も高いレベルの仮想コンテナＶＣ−４が挿入される。（或いは又、ＳＴＭ
−１転送フレームが３つのＡＵ−３単位を含み、その各々がそれに対応する下位
レベルの仮想コンテナＶＣ−３を含んでもよい。）ＶＣ−４は、次いで、各行の
始めに配置されて１バイトの長さをもつ経路オーバーヘッドＰＯＨ（全部で９バ
イト）と、次の２列に配置された固定スタフＦＳと、次の３列に配置されたＴＵ
−３ポインタ即ちナルポインタインジケータＮＰＩと、次の３列に配置された固
定スタフ即ちＶＣ−３経路オーバーヘッド（ＶＣ−３ ＰＯＨ）と、実際のペイ
ロードセクションＰＬとで構成される。ナルポインタインジケータＮＰＩは、Ｔ
Ｕ−３単位より成る従属単位グループＴＵＧ−３を、ＴＵ−２単位より成る従属
単位グループＴＵＧ−３から分離するのに使用される。
図３は、ＳＴＭ−Ｎフレームを既存のビット流でいかに形成できるかを示して
いる。これらのビット流（図の右側に示された１．５、２、６、８、３４、４５
又は１４０Ｍビット／ｓ）は、第１の段階において、ＣＣＩＴＴで指定されたコ
ンテナＣにパックされる。第２の段階において、制御データを含むオーバーヘッ
ドバイトがこれらコンテナに挿入され、従って、上記仮想コンテナＶＣ−１１、
ＶＣ−１２、ＶＣ−２、ＶＣ−３又はＶＣ−４を得る（省略形の第１のサフィッ
クスはハイアラーキのレベルを表し、そして第２のサフィックスは、ビットレー
トを表す）。この仮想コンテナは、同期ネットワークを経てその付与点まで通過
する間に不変のままである。ハイアラーキのレベルに基づいて、更に、仮想コン
テナは、それらにポインタを与えることにより上記のいわゆる従属単位ＴＵ又は
ＡＵ単位（ＡＵ−３及びＡＵ−４）のいずれかに形成される。ＡＵ単位は、ＳＴ
Ｍ−１フレームに直接マップすることができるが、ＴＵ単位は、従属単位グルー
プＴＵＧ及びＶＣ−３及びＶＣ−４単位を介してＡＵ単位を形成するように組み
立てねばならず、これを次いでＳＴＭ−１フレームにマップすることができる。
図３において、マッピングは連続する細い線で示され、整列は破線で示され、そ
してマルチプレクスは、連続する太い線で示されている。
図３から明らかなように、ＳＴＭ−１フレームは多数の別々の方法で組み立て
ることができ、例えば、最高レベルの仮想コンテナＶＣ−４の内容は、組立をス
タートしたレベル及び組立を実行した方法に基づいて変化し得る。従って、ＳＴ
Ｍ−１信号は、例えば、３つのＴＵ−３単位、又は２１個のＴＵ−２単位、又は
６３個のＴＵ−１２単位（或いは、上記単位のあるものの任意の組み合わせ）を
含んでもよい。上位レベルの単位が多数の下位レベルの単位を含み、例えば、Ｖ
Ｃ−４単位がＴＵ−１２単位を含む（図３の単一のＶＣ−４単位には６３個のこ
のような単位がある）ときには、下位レベル単位の各１つから第１バイトを最初
に連続的に取り出し、次いで、第２バイトを取り出し、等々とするようにインタ
ーリーブすることにより下位レベル単位が上位レベルフレームにマップされる。
従って、ＶＣ−４信号が、例えば、上記の６３個のＴＵ−１２信号を含むときに
は、これらの信号は、図２に示すようにＶＣ−４フレームに配置され、第１のＴ
Ｕ−１２信号の第１バイトが最初に配置され、次いで、第２のＴＵ−１２信号の
第１バイトが配置され、等々となる。最後の信号、即ち第６３番目のＴＵ−１２
信号の第１バイトの後に、第１のＴＵ−１２信号の第２バイトが続き、等々とな
る。
以下のテーブルは、ＳＴＭ−１フレームの列の内容を、該フレームがＴＵ−１
２、ＴＵ−２又はＴＵ−３単位を含むかどうかに基づいて概要として示すもので
ある。
ＳＤＨシステムは、例えば、参照文献〔１〕ないし〔３〕に詳細に述べられて
いる（参照文献は、本明細書に終わりにリストする）。
上記に基づき、ＳＴＭ−１信号のフレームを図４に示すように切り換えに対し
て示すことができる。これは、２つの形式のブロックより成り、例えば、各行の
セクション及び経路オーバーヘッドより成る第１の１８バイトが第１ブロック４
１を形成し、そして各行のそれに続く６３バイトが第２ブロック４２を形成し、
単一のＳＴＭ−１フレーム４にはこれが４つ続いている。第１のブロックの列に
含まれたデータは、交差接続されない（ＴＵ−３信号の場合の列１３ないし１８
を除いて）が、出力フレームにおいても同じタイムスロットに続いている。
上記のように、異なるサイズのフレームブロックより成る上記形式の信号の切
り換えに伴う問題は、記憶容量をいかに効率的に利用できるかであり、換言すれ
ば、接続メモリの必要性をいかに低減するかである。
既知のタイムスイッチの欠点は、多量の記憶容量を必要とすることである。更
に、メモリの制御には、膨大なロジックが必要であり、これは実際の装置を複雑
なものにする。発明の要旨
本発明の目的は、上記欠点を回避することであり、このような信号の時間切換
を従来よりも相当に簡単な仕方で実施できる方法を提供することである。これは
請求項１の特徴部分に開示された本発明の方法によって達成される。又、本発明
のタイムスイッチは、請求項３の特徴部分に開示されたことを特徴とする。
本発明の考え方は、単に１つのメモリブロックを使用し、到来フレームの位相
と同期をとらずに全てのタイムスロットの内容を連続的にそのメモリブロックに
書き込むことである。メモリブロックのこのような使い方は、「フローティング
（浮動）」と称し、即ちフレーム内のいかなる場所からも書き込みをスタートさ
せることができる。
本発明の解決策は、異なるレベルのＴＵ信号の時間切換を簡単化できるように
すると共に、従来よりも僅かな量の制御ロジック及び接続メモリを使用できるよ
うにする。
以下、添付図面の例を参照し、本発明を詳細に説明する。図面の簡単な説明
図１は、単一のＳＴＭ−Ｎフレームの基本構造を示す図である。
図２は、単一のＳTＭ−１フレームの構造を示す図である。
図３は、既存のＰＣＭシステムからのＳＴＭ−Ｎフレームの組立を示す図であ
る。
図４は、ＳＴＭ−１フレーム及びこれに含まれた異なるサイズのブロックを示
す図である。
図５は、従来技術による時間切換の実施を示す図である。
図６は、本発明のタイムスイッチ及び時間切換の実施を示す図である。
図７は、図６に示すタイムスイッチの読取ユニットを詳細に示す図である。
図８は、本発明のタイムスイッチのメモリへの書き込みを示す図である。好ましい実施例の詳細な説明
図５は、公知技術によりＳＴＭ−１信号の時間切換をいかに実行するかを示し
ている。タイムスイッチは、例えば、セクション及び経路オーバーヘッドにより
形成されたフレームブロック４１に対する個別のメモリブロック５１と、交差接
続されるべきフレームブロック４２に対する２つの同様の相互に並列なメモリブ
ロック５２ａ及び５２ｂとを備えている。従って、メモリブロック５１のサイズ
は、１８バイトであり、メモリブロック５２のサイズは、対応的に６３バイトで
ある。メモリブロックへの書き込みは、書込ユニット５３によって制御され、そ
して対応的に、メモリからの読み取りは、読取ユニット５４により制御される。
これら両方は、位相識別回路５５によって制御され、該回路の入力にはフレーム
同期信号が供給され、そして該回路は、フレームの位相を解読し、その位相情報
を読取及び書込ユニットへ供給する。タイムスイッチの入力に到来するＳＴＭ−
１フレームの第１の１８バイトは、メモリブロック５１へ次々に書き込まれ、そ
れに続く６３バイトは、メモリブロック５２ａに書き込まれ、そしてそれに続く
６３バイトは、メモリブロック５２ｂへ書き込まれる。その後、メモリブロック
５２ａへ再び書き込みが行われ、この段階ではそこから以前のデータが既に読み
取られている。新たな行が始まると、第１の１８バイトがメモリブロック５１に
再び書き込まれ、等々となる。書込ユニット５３は、フレームの位相に基づいて
現在メモリ位置を指示する。従って、フレームの各バイトは、メモリブロック５
１、５２ａ及び５２ｂに固定位置を有する。
メモリブロックからの読み取りは、書き込みの６３バイト後に行われ、即ち、
交差接続遅延は６３バイトの長さである。読取ユニットに含まれるアドレス制御
メモリ（図示せず）のメモリ位置は、各タイムスロット当たり１つの位置という
ように繰り返し読み取られる。メモリ位置の内容は、情報が読み取られるメモリ
ブロック及びメモリ位置を指示する。従って、読取ユニット５４は、読み取りが
行われるメモリ位置を指示する読み取りアドレスをその出力ラインに与え、更に
読み取りが行われるメモリブロックを指示するブロックアドレスをその出力ライ
ン５８に与える。これらのデータに基づいて、３／１マルチプレクサユニット５
９において出ていくフレームが組み立てられる。
図５に示す例は、上記のようにＳＴＭ−１信号に関連している。一般に述べる
と、各フレームブロックサイズに対して個別のメモリブロックがありそして同じ
サイズの２つ以上の次々のフレームブロックに対して２つのメモリブロックがな
ければならないと言える。
上記の公知解決策は、多量の記憶容量を必要とし、メモリをアドルスするのが
複雑になり、読取ユニット及び書込ユニットの両方がフレームの現在位相につい
て正確な情報を有していなければならない。更に、異なるメモリブロックを制御
するには、膨大なロジックを必要とする。
図６及び７は、時間切換を実施するための本発明の解決策を示している。図６
は、タイムスイッチ全体の構造を示すブロック図であり、図７は、読取ユニット
６３の詳細な図である。タイムスイッチ（図６）は、最も大きなフレームブロッ
クの２倍の大きさである１つのメモリブロック６１のみを備えている。従って、
この場合に、メモリブロック６１のサイズは、１２６バイトとなる。メモリへの
書き込みは、簡単なカウンタ６２によって制御され、このカウンタは、到来する
信号フレームには同期せず（クロック信号に同期し）、そして１から１２６まで
を連続的にカウントする。異なるサイズのフレームブロックを含む到来信号のバ
イトは、カウンタにより与えられるアドルスＷＡにおいてメモリへ連続的に書き
込まれ、このアドレスは各バイトごとに１つだけ増加される。書き込みは、到来
する信号フレームに同期せずに行われ、即ちフレーム内の任意の位置からスター
トする。
カウンタ６２により与えられる書き込みアドレスＷＡは、読取ユニット６３、
特にその中の減算回路６４（図７）へも供給され、該回路は、書き込みアドレス
から値６３を減算することにより遅延を発生する（この場合は、交差接続遅延は
６３バイトの長さを有し、そして一般的には、バイトでの最大フレームブロック
の巾の長さである）。このようにして得られる読み取りアドレスは、加算回路６
５へ送られ、該回路は、アドレス制御メモリ６６から得たスイッチングデータに
読み取りアドレスを加える。アドレス制御メモリは、６３個のメモリ位置という
長さを有し、これは、上記のように繰り返し読み取られ、交差接続されるべき各
タイムスロットにスイッチングデータを与える。
アドレス制御メモリにおいては、相対的な読み取りアドレスをスイッチングデ
ータとして使用するのが好ましい。これは、アドレス制御メモリの各メモリ位置
におけるスイッチングデータが、フレーム構造体内のタイムスロットに含まれた
データの相対的な遷移を指示することを意味する。相対アドレスは、信号がその
到来よりも相対的に早いタイムスロットにおいてタイムスイッチを出る場合には
正であり、そして逆の場合には負である。相対アドレスは、−６２ないし＋６２
の（整数）値を有するが、各タイムスロットに有するのではなく、各タイムスロ
ットは、相対的な読み取りアドレスが存在し得るそれ自身の許容範囲を有してい
る。従って、各フレームブロック４２の各行の第１のタイムスロットは、正のア
ドルス値（０から＋６２まで）しかもたず、第２のタイムスロットは、−１から
＋６１までのアドレス値を有し、等々となり、そして最後のタイムスロットは、
負の値及びゼロのみを有し、即ち０から−６２までのアドレス値を有することに
なる（上記の最低及び最高の値全てが含まれる）。相対アドレスに基づくタイム
スイッチは、本発明と同日に出願されたフィンランド特許出願第９２３２９６号
の要旨であり、詳細な説明については、この特許出願を参照されたい。しかしな
がら、相対読み取りアドレスを使用する必要はなく、既知の絶対アドレスを使用
することもできる。しかし、後者の場合には、より複雑な装置が必要となる。
アドレス制御メモリは、位相識別回路６７の出力６７ａからフレームの位相に
関する情報を受け取る。列１ないし１２がフレーム内を進行するときに情報を与
える列フラグＣＦＬＧは、位相識別回路６７の別の出力６７ｂから得られる。こ
のフラグが有効である（これら列の間に）ときには、アドレス制御メモリの出力
が強制的にゼロにされ、即ちこれら列の間にアドレス回路６５には交差接続デー
タが与えられない。相対アドレス０を考慮して、上記列のデータは、スイッチを
「まっすぐに」通過する（即ち、それが到来したのと同じタイムスロットにおい
てスイッチを出る）。従って、加算回路６５の出力は、値（ＷＡ−６３）を有す
る一方、ブロック４２の各タイムスロットは、値（ＷＡ−６３＋相対読み取りア
ドレス）を有し、相対読み取りアドレスは、上記のようにタイムスロットに基づ
いてある範囲内にある。更に、アドレス制御メモリの内容は、列１３ないし１８
（上記テーブル参照）において解読されねばならず、即ちスイッチング命令が適
当であるかどうか照合しなければならない。列１３ないし１５以外の列がこれら
の列中に指示される場合には、命令は適当ではなく、ＴＵ−３信号に関連した列
に関与しないことになる。列１６ないし１８についても同じことが言える。スイ
ッチング命令が適当でない場合には、ナルポインタインジケータＮＰＩが列１３
ないし１５へと発生され、そして対応的に固定スタフが列１６ないし１８へ発生
される。命令が適当なＴＵ−３レベルのスイッチング命令である場合には、ＴＵ
−３又はＴＵ−２スイッチング命令の一部であるか、又はＴＵ−１２スイッチン
グ命令である。いかなる場合も当該列を切り換えることができる。というのは、
ＴＵ−２又はＴＵ−１２信号がＴＵ−３型の命令により切り換えられる場合に、
到来するＴＵＧ−３単位から切り換えられ、これは、この場合にＴＵ−３信号を
含むことができないからである。それ故、ナルポインタインジケータの位置が変
化する場合に問題にならない。
図８は、ＳＴＭ−１信号の異なるフレームブロックがメモリ６１にいかに書き
込まれるかを示している。書き込みアドレス（１ないし１２６）が垂直軸に示さ
れ、そしてＳＴＭ−１フレームのバイト番号が水平軸に示されている。矢印は、
バイト番号が増大するときに書き込みアトルスがどう変化するかを示している。
領域４１は、列１ないし１８（フレームブロック４１）の内容に対応し、そして
領域４２は、６３バイトの長さをもつ４つの次々のフレームブロック４２の内容
に対応する。従って、第２のフレームブロック４２の残り部分は、この段階にお
いてメモリから既に読み取られている列１ないし１８の内容として対応メモリ位
置に書き込まれる。
図８は、メモリへの書き込みの一例を示すに過ぎない。この例において、ＳＴ
Ｍ−１フレームは、書き込みアドレス１からスタートするが、メモリ６１の「フ
ローティング」使用の原理に基づいて他のメモリ位置からスタートすることもで
きる。
添付図面に図示された例を参照して本発明を上記に説明したが、本発明は、こ
れに限定されるものではなく、上記した本発明の考え方及び特許請求の範囲内で
種々の変更できることが明らかであろう。又、本発明は、ＳＤＨ仕様のＳＴＭ−
１信号を参照して説明したが、本発明の解決策は、フレーム構造を上記のように
ブロックに分割できるいかなる時分割マルチプレクス信号にも使用できる。
参考文献
〔１〕ＣＣＩＴＴブルーブック、推奨規格Ｇ．７０９：「同期マルチプレクシ
ング構造（Synchronous Multiplexing Structure）」、１９９０年、５月
〔２〕ＳＤＨ−Ny degital heirarki、ＴＥＬＥ ２／９０
〔３〕ＣＣＩＴＴブルーブック、推奨規格Ｇ．７８３：「同期デジタルハイア
ラーキ（ＳＤＨ）マルチプレクス装置の機能ブロックの特徴（Characteristics
of Synchronous Digital Hierarchy (SDH) Multiplexing Equipment Functional
Blocks)」、１９９０年８月、付録Ｂ
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(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，
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