JPH04281641A - スイッチ制御装置 - Google Patents
スイッチ制御装置Info
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- JPH04281641A JPH04281641A JP3045037A JP4503791A JPH04281641A JP H04281641 A JPH04281641 A JP H04281641A JP 3045037 A JP3045037 A JP 3045037A JP 4503791 A JP4503791 A JP 4503791A JP H04281641 A JPH04281641 A JP H04281641A
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- 230000015654 memory Effects 0.000 claims abstract description 55
- 238000000034 method Methods 0.000 claims description 9
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- 230000006870 function Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1682—Allocation of channels according to the instantaneous demands of the users, e.g. concentrated multiplexers, statistical multiplexers
-
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- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/24—Time-division multiplex systems in which the allocation is indicated by an address the different channels being transmitted sequentially
- H04J3/247—ATM or packet multiplexing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
- H04L49/105—ATM switching elements
- H04L49/106—ATM switching elements using space switching, e.g. crossbar or matrix
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
- H04L49/255—Control mechanisms for ATM switching fabrics
-
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- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
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- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- H04L2012/5681—Buffer or queue management
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- Mathematical Physics (AREA)
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- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、広帯域ＩＳＤＮのＡＴ
Ｍ通信および高速パケット通信などにおける伝送装置の
スイッチ装置において、複数の入力ポートに夫々入力さ
れてきた順番にスイッチングが行われるようにしたスイ
ッチ制御方式に関する。
Ｍ通信および高速パケット通信などにおける伝送装置の
スイッチ装置において、複数の入力ポートに夫々入力さ
れてきた順番にスイッチングが行われるようにしたスイ
ッチ制御方式に関する。
【０００２】
【従来の技術】図１２はクロスポイントスイッチの構成
を示す。図中の符号１は入力ポート、２は出力ポート、
３はメモリ、４は方路設定部を表している。
を示す。図中の符号１は入力ポート、２は出力ポート、
３はメモリ、４は方路設定部を表している。
【０００３】夫々の入力ポート１からのデータは、方路
設定部４において方路設定がなされ、例えば出力ポート
２における＃１ポートに向かうべきデータであれば、図
１２に示す最左列に並ぶ４個のメモリ３のいずれかにバ
ッファリングされる。そして、出力コントロール部８の
制御の下で、当該図示４個のメモリ３のいずれか１つか
らデータが出力される形で（即ち時分割的に）上記＃１
ポートに出力されてゆく。
設定部４において方路設定がなされ、例えば出力ポート
２における＃１ポートに向かうべきデータであれば、図
１２に示す最左列に並ぶ４個のメモリ３のいずれかにバ
ッファリングされる。そして、出力コントロール部８の
制御の下で、当該図示４個のメモリ３のいずれか１つか
らデータが出力される形で（即ち時分割的に）上記＃１
ポートに出力されてゆく。
【０００４】図１３は出力コントロール部による制御態
様を示す。図中の符号３，８は図１２に対応し、２５は
多重化装置を表している。図示の出力コントロール部８
は、図１２における出力コントロール部８における１つ
例えば出力ポート２のうちの＃１ポートに対応するコン
トロール部に該当している。
様を示す。図中の符号３，８は図１２に対応し、２５は
多重化装置を表している。図示の出力コントロール部８
は、図１２における出力コントロール部８における１つ
例えば出力ポート２のうちの＃１ポートに対応するコン
トロール部に該当している。
【０００５】図１３に示す構成の場合、夫々の入力ポー
トからのデータがメモリ３に入力されると、夫々のメモ
リ３は出力ポート用出力コントロール部８に対してエン
プティフラグＥＦを論理「０」として「空でない」旨を
指示する。
トからのデータがメモリ３に入力されると、夫々のメモ
リ３は出力ポート用出力コントロール部８に対してエン
プティフラグＥＦを論理「０」として「空でない」旨を
指示する。
【０００６】出力ポート用出力コントロール部８は、或
る１つのデータを出力ポート側に送出すべく多重化装置
２５を制御したとすると、次に、上記夫々の入力ポート
に対応するメモリ３からの上記エンプティフラグＥＦが
「０」である個所を調べ、「０」である個所に該当する
メモリ３からのデータを出力するように多重化装置２５
を制御する。
る１つのデータを出力ポート側に送出すべく多重化装置
２５を制御したとすると、次に、上記夫々の入力ポート
に対応するメモリ３からの上記エンプティフラグＥＦが
「０」である個所を調べ、「０」である個所に該当する
メモリ３からのデータを出力するように多重化装置２５
を制御する。
【０００７】
【発明が解決しようとする課題】図１２および図１３に
関連して説明した従来の構成の場合、出力ポート用出力
コントロール部８は、上記エンプティフラグＥＦの状態
を調べ（例えばエンプティフラグＥＦに対応するフリッ
プ・フロップがセットされているか否かを調べ）、その
結果で多重化装置２５を制御する。このために、図１３
に示す従来の場合には、夫々のメモリ３においてどの程
度の量のデータが存在しているかを問わず、夫々の入力
ポートを順番にサーチしてゆく形となる。即ち、１つの
入力ポートに対応するデータが多く貯えられてしまって
も、それに対処することができない。
関連して説明した従来の構成の場合、出力ポート用出力
コントロール部８は、上記エンプティフラグＥＦの状態
を調べ（例えばエンプティフラグＥＦに対応するフリッ
プ・フロップがセットされているか否かを調べ）、その
結果で多重化装置２５を制御する。このために、図１３
に示す従来の場合には、夫々のメモリ３においてどの程
度の量のデータが存在しているかを問わず、夫々の入力
ポートを順番にサーチしてゆく形となる。即ち、１つの
入力ポートに対応するデータが多く貯えられてしまって
も、それに対処することができない。
【０００８】本発明は、より先に到着したデータをより
先に出力ポートへ供給するようにすることを目的として
いる。
先に出力ポートへ供給するようにすることを目的として
いる。
【０００９】
【課題を解決するための手段】図１は本発明の原理構成
図を示す。図中の符号１は入力ポート、２は出力ポート
、３はメモリ、８は出力ポート用出力コントロール部、
２５は多重化装置を表している。
図を示す。図中の符号１は入力ポート、２は出力ポート
、３はメモリ、８は出力ポート用出力コントロール部、
２５は多重化装置を表している。
【００１０】図１は、複数の入力ポートからのデータが
同じ１つの出力ポートに転送される場合の状態を表して
いる。即ち夫々の入力ポートからのデータはメモリ３に
格納され、当該データがメモリ３に到着した際に当該メ
モリ３は入力有無信号ＩＰを出力ポート用出力コントロ
ール部８に通知するようにする。
同じ１つの出力ポートに転送される場合の状態を表して
いる。即ち夫々の入力ポートからのデータはメモリ３に
格納され、当該データがメモリ３に到着した際に当該メ
モリ３は入力有無信号ＩＰを出力ポート用出力コントロ
ール部８に通知するようにする。
【００１１】
【作用】本発明の場合、出力ポート用出力コントロール
部８においては、上記の如く夫々の入力ポートからのデ
ータが対応するメモリ３に格納された際に通知された上
記入力有無信号ＩＰを順に整理しておき、多重化装置２
５を制御して出力ポート上にデータを次に出力せしめる
際に、上記順に整理した信号ＩＰの順にデータを出力さ
せるようにする。
部８においては、上記の如く夫々の入力ポートからのデ
ータが対応するメモリ３に格納された際に通知された上
記入力有無信号ＩＰを順に整理しておき、多重化装置２
５を制御して出力ポート上にデータを次に出力せしめる
際に、上記順に整理した信号ＩＰの順にデータを出力さ
せるようにする。
【００１２】この結果、本発明の場合には、メモリ３上
で非所望に長時間データが待たされることがない。
で非所望に長時間データが待たされることがない。
【００１３】
【実施例】図２は本発明の第１の実施例を示す。図中の
符号８は図１に対応し、ＩＰは図１に示す入力有無信号
に対応している。そして、符号２６はコーダであって、
例えば入力ポート＃Ｎからの入力有無信号ＩＰＮが立て
られると当該コーダ２６はポート番号として入力ポート
＃Ｎを指示する「ポート番号」を出力する。
符号８は図１に対応し、ＩＰは図１に示す入力有無信号
に対応している。そして、符号２６はコーダであって、
例えば入力ポート＃Ｎからの入力有無信号ＩＰＮが立て
られると当該コーダ２６はポート番号として入力ポート
＃Ｎを指示する「ポート番号」を出力する。
【００１４】２７はマルチプレクサであって、各コーダ
２６が出力するポート番号をマルチプレクスして出力す
る。２８はＦｉＦＯで構成される順序制御用メモリであ
って、マルチプレクサ２７からのポート番号を順に格納
して到来順に出力する。
２６が出力するポート番号をマルチプレクスして出力す
る。２８はＦｉＦＯで構成される順序制御用メモリであ
って、マルチプレクサ２７からのポート番号を順に格納
して到来順に出力する。
【００１５】順序制御用メモリ２８から出力されるポー
ト番号は、今の時点でみて、最も早い時点にデータが入
力された入力ポートを指示しているものである。そして
、当該出力されたポート番号にもとづいて、該当する入
力ポートに対応してメモリ３からのデータが出力ポート
に対して供給されてゆく。
ト番号は、今の時点でみて、最も早い時点にデータが入
力された入力ポートを指示しているものである。そして
、当該出力されたポート番号にもとづいて、該当する入
力ポートに対応してメモリ３からのデータが出力ポート
に対して供給されてゆく。
【００１６】図２に示す構成の場合、先に到着したデー
タが先に出力ポート側へ出力される形となるが、順序制
御用メモリ２８にセットされるデータは、入力ポートの
個数が例えば１２８個存在すれば、７ビットのデータと
なる。
タが先に出力ポート側へ出力される形となるが、順序制
御用メモリ２８にセットされるデータは、入力ポートの
個数が例えば１２８個存在すれば、７ビットのデータと
なる。
【００１７】図３は本発明の第２の実施例を示す。図中
の符号２８は図２に対応する順序制御用メモリであり、
２９はクロック乗換手段であって各入力ポートからの入
力有無信号ＩＰを同期化して検出せしめるためのもの、
３０は書き込み制御部であって同期化されて例えば並列
データの形に配列されたビット列データを順序制御用メ
モリ２８に書き込む制御を行うものである。
の符号２８は図２に対応する順序制御用メモリであり、
２９はクロック乗換手段であって各入力ポートからの入
力有無信号ＩＰを同期化して検出せしめるためのもの、
３０は書き込み制御部であって同期化されて例えば並列
データの形に配列されたビット列データを順序制御用メ
モリ２８に書き込む制御を行うものである。
【００１８】書き込み制御部３０においては、入力有無
信号ＩＰｉが「１」であればデータ有に対応し、「０」
であればデータ無に対応していることから、書き込みデ
ータとして、例えば、 「１００１１１１００・・・・・・」 の如きｎビットのビット列データを書き込むこととなる
。そして当該ビット列データの位置は入力ポートのポー
ト番号に対応していると考えてよい。なお上記ビット列
データがオール零となる場合には、順序制御用メモリ２
８には何らのデータも書き込まないようにされる。
信号ＩＰｉが「１」であればデータ有に対応し、「０」
であればデータ無に対応していることから、書き込みデ
ータとして、例えば、 「１００１１１１００・・・・・・」 の如きｎビットのビット列データを書き込むこととなる
。そして当該ビット列データの位置は入力ポートのポー
ト番号に対応していると考えてよい。なお上記ビット列
データがオール零となる場合には、順序制御用メモリ２
８には何らのデータも書き込まないようにされる。
【００１９】３１は読出制御部であって、順序制御用メ
モリ２８から、逐次、上記ビット列データを読み出す。 ３２はコーダであって、読み出された上記ビット列デー
タの中で論理「１」が立てられている位置に対応する入
力ポートのポート番号を出力する。
モリ２８から、逐次、上記ビット列データを読み出す。 ３２はコーダであって、読み出された上記ビット列デー
タの中で論理「１」が立てられている位置に対応する入
力ポートのポート番号を出力する。
【００２０】当該ポート番号にもとづいて、図１２に示
したメモリ３からデータが読み出されて出力ポートに供
給されることは、図２の場合と変わりはない。
したメモリ３からデータが読み出されて出力ポートに供
給されることは、図２の場合と変わりはない。
【００２１】図４は本発明の第３の実施例を示す。図中
の符号２６，２７，２８は図２に対応している。また３
３はカウンタであって、順序制御用メモリ２８にポート
番号が全く存在していない状態にある際に１歩進され、
当該１歩進されたカウンタ３３の内容にもとづいて、当
該内容に対応する入力ポートからのデータを出力ポート
に対して出力せしめるようにポーリングをかける。しか
し、この場合、各入力ポートに該当する夫々のメモリ３
にはデータが存在していないはずであるので、空ポーリ
ングとなることが多い。ただし、何らかの理由によって
、上記入力有無信号ＩＰｉが立てられなかったとか、コ
ーダ２６がポート番号を生成しなかったとかの場合に、
データが非所望にメモリ３上に残ってしまうことがなく
なる。言うまでもなく、カウンタ３３の内容はサイクリ
ックに変化される。
の符号２６，２７，２８は図２に対応している。また３
３はカウンタであって、順序制御用メモリ２８にポート
番号が全く存在していない状態にある際に１歩進され、
当該１歩進されたカウンタ３３の内容にもとづいて、当
該内容に対応する入力ポートからのデータを出力ポート
に対して出力せしめるようにポーリングをかける。しか
し、この場合、各入力ポートに該当する夫々のメモリ３
にはデータが存在していないはずであるので、空ポーリ
ングとなることが多い。ただし、何らかの理由によって
、上記入力有無信号ＩＰｉが立てられなかったとか、コ
ーダ２６がポート番号を生成しなかったとかの場合に、
データが非所望にメモリ３上に残ってしまうことがなく
なる。言うまでもなく、カウンタ３３の内容はサイクリ
ックに変化される。
【００２２】符号３４はセレクタであって、順序制御用
メモリ２８から出力されるポート番号あるいはカウンタ
３３の内容が示すポート番号を選択的に出力する。当該
選択された結果にもとづいて、図１２に示すメモリ３か
らデータが出力ポート側へ供給されることは言うまでも
ない。
メモリ２８から出力されるポート番号あるいはカウンタ
３３の内容が示すポート番号を選択的に出力する。当該
選択された結果にもとづいて、図１２に示すメモリ３か
らデータが出力ポート側へ供給されることは言うまでも
ない。
【００２３】図５は本発明の第４の実施例を示す。図中
の符号は図３、図４に対応している。図５に示す構成の
場合には、図３に関連して説明した如く、順序制御用メ
モリ２８には、上述のビット列データが格納されて読み
出されてくる。そして、コーダ３２が当面必要とするポ
ート番号を生成してポーリングをかけることに変わりは
ない。ただ図５に示す場合には、図４に関連して説明し
た如く、順序制御用メモリ２８に何らのビット列データ
も存在しない状態にあるとき、カウンタ３３の内容は１
歩進され、当該歩進されたカウンタの内容を用いてポー
リングをかけるようにされる。
の符号は図３、図４に対応している。図５に示す構成の
場合には、図３に関連して説明した如く、順序制御用メ
モリ２８には、上述のビット列データが格納されて読み
出されてくる。そして、コーダ３２が当面必要とするポ
ート番号を生成してポーリングをかけることに変わりは
ない。ただ図５に示す場合には、図４に関連して説明し
た如く、順序制御用メモリ２８に何らのビット列データ
も存在しない状態にあるとき、カウンタ３３の内容は１
歩進され、当該歩進されたカウンタの内容を用いてポー
リングをかけるようにされる。
【００２４】図６は本発明の第５の実施例を示す。図中
の符号は図２に対応し、３５はカウンタを表している。 図６に示す構成における基本的な動作は、図２に示した
場合と全く同じである。ただ図２に示した構成の場合に
は、複数の入力有無信号ＩＰｉが同時に立てられて夫々
のコーダ２６から同時にポート番号が上げられてきたと
すると、マルチプレクサ２７は、予め定められた側のも
の、即ち例えばポート番号の若い側のものを優先して順
序制御用メモリ２８に供給するようにされる。
の符号は図２に対応し、３５はカウンタを表している。 図６に示す構成における基本的な動作は、図２に示した
場合と全く同じである。ただ図２に示した構成の場合に
は、複数の入力有無信号ＩＰｉが同時に立てられて夫々
のコーダ２６から同時にポート番号が上げられてきたと
すると、マルチプレクサ２７は、予め定められた側のも
の、即ち例えばポート番号の若い側のものを優先して順
序制御用メモリ２８に供給するようにされる。
【００２５】図２の場合に対して、図６の場合には、巡
回してカウントされるカウンタ３５の内容にくらべて、
より近い順にある側のものを優先して順序制御用メモリ
２８に書き込むようにする。そして、カウンタ３５の内
容は例えば１歩進される。したがって、カウンタ３５の
内容がサイクリックに歩進されることから、マルチプレ
クサ２７の入力側で競合が生じた際における優先順位が
逐次変更されてゆくことになる。
回してカウントされるカウンタ３５の内容にくらべて、
より近い順にある側のものを優先して順序制御用メモリ
２８に書き込むようにする。そして、カウンタ３５の内
容は例えば１歩進される。したがって、カウンタ３５の
内容がサイクリックに歩進されることから、マルチプレ
クサ２７の入力側で競合が生じた際における優先順位が
逐次変更されてゆくことになる。
【００２６】図７は本発明の第６の実施例を示す。図中
の符号は図３に対応し、３５は図６に対応するカウンタ
である。図７に示す構成における基本的な動作は、図３
に示した場合と全く同じである。そして順序制御用メモ
リ２８からは上述のビット列データが読み出され、コー
ダ３２によってポート番号に変換されてゆく。
の符号は図３に対応し、３５は図６に対応するカウンタ
である。図７に示す構成における基本的な動作は、図３
に示した場合と全く同じである。そして順序制御用メモ
リ２８からは上述のビット列データが読み出され、コー
ダ３２によってポート番号に変換されてゆく。
【００２７】ただ図７の場合には、図６に関連して説明
した場合と同様に、優先順位をカウンタ３５によって変
更せしめるようにしている。即ち、図３に示した場合に
コーダ３２に入力されたビット列データに関して、どの
位置に論理「１」が存在するかについてのサーチを行う
先頭位置は、例えば入力ポート＃１に対応するビット位
置に定められていた。これに対して、図７に示す場合に
は、カウンタ３５の内容によって上記サーチを行う先頭
位置が変更される。そして次回に備えてカウンタ３５の
内容は１歩進される。
した場合と同様に、優先順位をカウンタ３５によって変
更せしめるようにしている。即ち、図３に示した場合に
コーダ３２に入力されたビット列データに関して、どの
位置に論理「１」が存在するかについてのサーチを行う
先頭位置は、例えば入力ポート＃１に対応するビット位
置に定められていた。これに対して、図７に示す場合に
は、カウンタ３５の内容によって上記サーチを行う先頭
位置が変更される。そして次回に備えてカウンタ３５の
内容は１歩進される。
【００２８】図８は本発明の第７の実施例を示す。図中
の符号は図４、図６に対応している。そして図８の場合
の動作は、図４の場合において、コーダ２６からのポー
ト番号が同着になった場合に対処すべく、図６の場合の
カウンタ３５の動作が付加されたものとなっている。
の符号は図４、図６に対応している。そして図８の場合
の動作は、図４の場合において、コーダ２６からのポー
ト番号が同着になった場合に対処すべく、図６の場合の
カウンタ３５の動作が付加されたものとなっている。
【００２９】図９は本発明の第８の実施例を示す。図中
の符号は図５、図７に対応している。そして図９の場合
の動作は、図５の場合において、コーダ３２への入力デ
ータである上述のビット列データの中に複数個の論理「
１」が存在した場合のサーチ順を、図７に示す場合と同
様にカウンタ３５によって変更されるものとなっている
。
の符号は図５、図７に対応している。そして図９の場合
の動作は、図５の場合において、コーダ３２への入力デ
ータである上述のビット列データの中に複数個の論理「
１」が存在した場合のサーチ順を、図７に示す場合と同
様にカウンタ３５によって変更されるものとなっている
。
【００３０】上記各実施例の説明に関しては、入力ポー
ト１とメモリ３と出力ポート２との関係に関して、図１
２に示す如きクロスポイント型のスイッチ構成を考慮し
て説明した。しかし、本発明は、このようなクロスポイ
ントスイッチ型の構成に限られるものではない。
ト１とメモリ３と出力ポート２との関係に関して、図１
２に示す如きクロスポイント型のスイッチ構成を考慮し
て説明した。しかし、本発明は、このようなクロスポイ
ントスイッチ型の構成に限られるものではない。
【００３１】本出願人は、本願と同日に、「共用バッフ
ァを用いたクロスポイント型スイッチ装置」なる特許出
願を行っている。本発明はこのようなスイッチ装置にお
ける制御においても、上記各実施例に示した如き手段が
適用できることは言うまでもない。
ァを用いたクロスポイント型スイッチ装置」なる特許出
願を行っている。本発明はこのようなスイッチ装置にお
ける制御においても、上記各実施例に示した如き手段が
適用できることは言うまでもない。
【００３２】以下、上記別出願におけるスイッチ装置に
ついて簡単に述べておく。
ついて簡単に述べておく。
【００３３】図１０は別出願の原理構成図を示す。図中
の符号１は入力ポート、２は出力ポート、４は方路設定
部、８は出力制御部、９は拡張入力ポート、１０は拡張
出力ポート、２０−ｉは夫々基本エレメントを表してい
る。
の符号１は入力ポート、２は出力ポート、４は方路設定
部、８は出力制御部、９は拡張入力ポート、１０は拡張
出力ポート、２０−ｉは夫々基本エレメントを表してい
る。
【００３４】基本エレメント２０−ｉには、入力ポート
１側からのデータを格納するメモリをそなえると共に、
メモリから取り出されたデータあるいは拡張入力ポート
９からのデータのいずれかを、出力ポート２側に供給す
る機能を持つ。また入力ポート１からのデータを自己の
メモリに格納すべきか否かを判断して、格納すべきであ
る場合にメモリに格納し、格納すべきでない場合に拡張
出力ポート１０側に転送するようにする機能を持ってい
る。
１側からのデータを格納するメモリをそなえると共に、
メモリから取り出されたデータあるいは拡張入力ポート
９からのデータのいずれかを、出力ポート２側に供給す
る機能を持つ。また入力ポート１からのデータを自己の
メモリに格納すべきか否かを判断して、格納すべきであ
る場合にメモリに格納し、格納すべきでない場合に拡張
出力ポート１０側に転送するようにする機能を持ってい
る。
【００３５】このように構成されていることから、基本
エレメント２０−ｉは、いわゆる共通バッファ方式に対
応する構成を持つと共に、クロスポイント方式に対応す
る構成を持つ形となっていると考えてよい。
エレメント２０−ｉは、いわゆる共通バッファ方式に対
応する構成を持つと共に、クロスポイント方式に対応す
る構成を持つ形となっていると考えてよい。
【００３６】基本エレメント２０−ｉは例えば２つの入
力ポートに対応するデータについて処理する機能をもつ
ように構成される。そして夫々の基本エレメント２０−
ｉを図１に示す如くマトリクス状に配列し、全体として
Ｎ個の入出ポートに対応するデータを処理できるように
される。
力ポートに対応するデータについて処理する機能をもつ
ように構成される。そして夫々の基本エレメント２０−
ｉを図１に示す如くマトリクス状に配列し、全体として
Ｎ個の入出ポートに対応するデータを処理できるように
される。
【００３７】即ち各基本エレメント２０−ｉにおいては
、夫々、自己の担当する入力ポートからのデータを、自
己で取り込んで出力ポート２の方向側（下方向に位置す
る基本エレメント）に受け渡すか、或いは拡張出力ポー
ト１０の方向側の（右側の基本エレメント）に受け渡す
かを行う。そしてスイッチ手段が、図示の入力ポート１
と拡張入力ポート９と出力ポート２と拡張出力ポート１
０とを用いて、更にマトリクス状に配列されてもよい。
、夫々、自己の担当する入力ポートからのデータを、自
己で取り込んで出力ポート２の方向側（下方向に位置す
る基本エレメント）に受け渡すか、或いは拡張出力ポー
ト１０の方向側の（右側の基本エレメント）に受け渡す
かを行う。そしてスイッチ手段が、図示の入力ポート１
と拡張入力ポート９と出力ポート２と拡張出力ポート１
０とを用いて、更にマトリクス状に配列されてもよい。
【００３８】図１１は基本エレメントの概念構成図を示
す。図中の符号は、図１に対応している。また３はメモ
リ、４は方路設定部、５はクロック乗換・多重部、６は
メモリ制御部、７は分離部を表している。夫々の入力ポ
ート１からのデータは、自己が受け取るべきデータであ
れば、クロック乗換・多重部５によって多重化され、メ
モリ制御部６の制御の下で、メモリ３に格納される。ま
た自己が受け取るべきデータでなければ、拡張出力ポー
ト１０側に出力される。即ち図１１に示す拡張出力ポー
ト１０を自己の入力ポート１とする他の基本エレメント
に受け渡される。
す。図中の符号は、図１に対応している。また３はメモ
リ、４は方路設定部、５はクロック乗換・多重部、６は
メモリ制御部、７は分離部を表している。夫々の入力ポ
ート１からのデータは、自己が受け取るべきデータであ
れば、クロック乗換・多重部５によって多重化され、メ
モリ制御部６の制御の下で、メモリ３に格納される。ま
た自己が受け取るべきデータでなければ、拡張出力ポー
ト１０側に出力される。即ち図１１に示す拡張出力ポー
ト１０を自己の入力ポート１とする他の基本エレメント
に受け渡される。
【００３９】メモリ３に格納されたデータは、メモリ３
から読み出されて分離部７によって分路別に分離されて
、出力ポート２側に供給される。このとき、拡張入力ポ
ート９の側からのデータと競合することとなるが、いず
れか１つの側のデータのみが出力ポート２の１つに出力
される。即ち、図１１に示す出力ポート２を自己の拡張
入力ポート９とする他の基本エレメントに受け渡される
。
から読み出されて分離部７によって分路別に分離されて
、出力ポート２側に供給される。このとき、拡張入力ポ
ート９の側からのデータと競合することとなるが、いず
れか１つの側のデータのみが出力ポート２の１つに出力
される。即ち、図１１に示す出力ポート２を自己の拡張
入力ポート９とする他の基本エレメントに受け渡される
。
【００４０】言うまでもなく、上記図２ないし図９に示
す各実施例構成は、図１０、図１１の例で言えば、出力
制御部８の内部に構成されているものと考えてよい。そ
して、夫々の基本エレメント２０−ｉ内のメモリ３が図
１２に示すメモリ３に対応するものと考えてよい。
す各実施例構成は、図１０、図１１の例で言えば、出力
制御部８の内部に構成されているものと考えてよい。そ
して、夫々の基本エレメント２０−ｉ内のメモリ３が図
１２に示すメモリ３に対応するものと考えてよい。
【００４１】
【発明の効果】以上説明した如く、本発明によれば、複
数の入力ポートからのデータのうち、先に到着したデー
タの順に出力ポートへ供給されてゆくこととなり、非所
望にデータが滞留することがなくなる。
数の入力ポートからのデータのうち、先に到着したデー
タの順に出力ポートへ供給されてゆくこととなり、非所
望にデータが滞留することがなくなる。
【図１】本発明の原理構成図を示す。
【図２】本発明の第１の実施例を示す。
【図３】本発明の第２の実施例を示す。
【図４】本発明の第３の実施例を示す。
【図５】本発明の第４の実施例を示す。
【図６】本発明の第５の実施例を示す。
【図７】本発明の第６の実施例を示す。
【図８】本発明の第７の実施例を示す。
【図９】本発明の第８の実施例を示す。
【図１０】別出願の原理構成図を示す。
【図１１】別出願に用いる基本エレメントの概念構成図
を示す。
を示す。
【図１２】クロスポイントスイッチの構成を示す。
【図１３】出力コントロール部による制御態様を示す。
１ 入力ポート
２ 出力ポート
３ メモリ
８ 出力コントロール部（出力制御部）２０ 基本
エレメント ２５ 多重化装置 ２６ コーダ ２７ マルチプレクサ ２８ 順序制御用メモリ ２９ クロック乗換手段 ３０ 書き込み制御部 ３１ 読出制御部 ３２ コーダ ３３ カウンタ ３４ セレクタ ３５ カウンタ
エレメント ２５ 多重化装置 ２６ コーダ ２７ マルチプレクサ ２８ 順序制御用メモリ ２９ クロック乗換手段 ３０ 書き込み制御部 ３１ 読出制御部 ３２ コーダ ３３ カウンタ ３４ セレクタ ３５ カウンタ
Claims (5)
- 【請求項１】 複数の入力ポート（１）からのデータ
を一旦バッファリングした上で所望される出力ポート（
２）に対してスイッチングするスイッチ装置に対するス
イッチ制御方式において、単一の出力ポート（２）に対
してスイッチされるべきデータの存在を抽出し、当該出
力ポート（２）からの出力処理を、逐次、上記存在する
データに対して実行する出力ポート用出力コントロール
部（８）をそなえ、当該出力ポート用出力コントロール
部（８）は、複数の入力ポート（１）において当該出力
ポート（２）に対するデータが入力された際に、その入
力を記録しておき、当該記録された順に、夫々の入力ポ
ート（１）におけるデータを取り出して、当該出力ポー
ト（２）に供給するようにしたことを特徴とするスイッ
チ制御方式。 - 【請求項２】 複数の入力ポート（１）からのデータ
を一旦バッファリングした上で所望される出力ポート（
２）に対してスイッチングするスイッチ装置に対するス
イッチ制御方式において、複数の入力ポート（１）から
提供されるポート番号を受信順に格納する順序制御用メ
モリ（２８）をもうけると共に、上記入力ポート（１）
はデータが入力される都度自己を明瞭にする上記ポート
番号を生成して上記順序制御用メモリ（２８）に対して
提供するよう構成してなり、上記順序制御用メモリ（２
８）から読み出された順にしたがって、上記データのう
ちの該当するものを出力ポート（２）側にスイッチング
するようにしたことを特徴とするスイッチ制御方式。 - 【請求項３】 複数の入力ポート（１）からのデータ
を一旦バッファリングした上で所望される出力ポート（
２）に対してスイッチングするスイッチ装置に対するス
イッチ制御方式において、複数の入力ポート（１）にお
いて、いずれの入力ポートに入力があったか否かを表現
する入力有無情報を格納する順序制御用メモリ（２８）
をもうけると共に、上記順序制御用メモリ（２８）の内
容を読み出して、上記入力有無情報のビット列の中で、
入力の存在を表すビット値の存在順序位置から、上記入
力ポート（１）のポート番号をデコードするコーダ（３
２）をもうけ、上記ビット列の中での上記ビット値に対
応する入力ポート（１）から、逐次、上記出力ポート（
２）側にスイッチングするようにしたことを特徴とする
スイッチ制御方式。 - 【請求項４】 上記出力ポート用出力コントロール部
（８）は、当該出力ポート（２）に対してスイッチすべ
きデータが存在しないとみなした際にも、複数の入力ポ
ート（１）の１つ１つに対して、逐次、データの転送を
うながすように制御することを特徴とする請求項１記載
のスイッチ制御方式。 - 【請求項５】 上記出力ポート用出力コントロール部
（８）は、上記複数の入力ポート（１）からのデータの
入力を指示する入力指示が同着であった場合に、いずれ
の側を先着とするかについて変化を与えるようにしたこ
とを特徴とする請求項１記載のスイッチ制御方式。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4503791A JP2947628B2 (ja) | 1991-03-11 | 1991-03-11 | スイッチ制御装置 |
| US07/847,280 US5303231A (en) | 1991-03-11 | 1992-03-10 | Switch coupled between input and output ports in communication system |
| EP19970107369 EP0794637B1 (en) | 1991-03-11 | 1992-03-10 | Switch coupled between input and output ports in a communication system |
| CA 2062562 CA2062562C (en) | 1991-03-11 | 1992-03-10 | Switch coupled between input and output ports in communication system |
| DE69226545T DE69226545T2 (de) | 1991-03-11 | 1992-03-10 | Vermittlungseinheit zwischen den Eingängen und Ausgängen |
| EP19920104074 EP0503560B1 (en) | 1991-03-11 | 1992-03-10 | Switch coupled between input and output ports in communication system |
| DE69232010T DE69232010T2 (de) | 1991-03-11 | 1992-03-10 | Vermittlungseinheit zwischen Eingängen und Ausgängen eines Kommunikationssystems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4503791A JP2947628B2 (ja) | 1991-03-11 | 1991-03-11 | スイッチ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04281641A true JPH04281641A (ja) | 1992-10-07 |
| JP2947628B2 JP2947628B2 (ja) | 1999-09-13 |
Family
ID=12708158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4503791A Expired - Fee Related JP2947628B2 (ja) | 1991-03-11 | 1991-03-11 | スイッチ制御装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5303231A (ja) |
| EP (2) | EP0794637B1 (ja) |
| JP (1) | JP2947628B2 (ja) |
| CA (1) | CA2062562C (ja) |
| DE (2) | DE69226545T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0613265A1 (en) * | 1993-02-22 | 1994-08-31 | ALCATEL BELL Naamloze Vennootschap | Multiplexing arrangement for data packets |
| US5511054A (en) * | 1993-03-31 | 1996-04-23 | Sony Corporation | Apparatus and method for multiplexing encoded data signals and recording medium having multiplexed signals recorded thereon |
| FR2708817B1 (fr) * | 1993-07-30 | 1995-09-08 | Boyer Pierre | Systèmes d'allocation d'intervalle de temps et multiplexeurs pourvus d'un de ces systèmes d'allocation d'intervalle de temps. |
| US5524113A (en) * | 1993-08-30 | 1996-06-04 | Washington University | ATM switch interface |
| US5442628A (en) * | 1993-11-15 | 1995-08-15 | Motorola, Inc. | Local area network data processing system containing a quad elastic buffer and layer management (ELM) integrated circuit and method of switching |
| JP2699872B2 (ja) * | 1994-06-01 | 1998-01-19 | 日本電気株式会社 | データ受信装置およびバッファ管理方法 |
| CN104900255B (zh) * | 2014-03-03 | 2018-03-09 | 台湾积体电路制造股份有限公司 | 用于双端口sram的升压系统 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6363237A (ja) * | 1986-09-04 | 1988-03-19 | Nippon Telegr & Teleph Corp <Ntt> | パケツト交換方式 |
| JPH01256246A (ja) * | 1988-04-06 | 1989-10-12 | Hitachi Ltd | セル・スイッチング・システム |
| JPH02239747A (ja) * | 1989-03-14 | 1990-09-21 | Kokusai Denshin Denwa Co Ltd <Kdd> | Ａｔｍ交換機 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900006793B1 (ko) * | 1984-10-18 | 1990-09-21 | 휴우즈 에어크라프트 캄파니 | 패킷 스위치 다중 대기행렬 NxM 스위치 노오드 및 처리 방법 |
| US4748618A (en) * | 1986-05-21 | 1988-05-31 | Bell Communications Research, Inc. | Telecommunications interface |
| JPH0683261B2 (ja) * | 1987-05-26 | 1994-10-19 | 富士通株式会社 | ヘッダ駆動形パケット交換機 |
| DE3833490A1 (de) * | 1988-10-01 | 1990-04-05 | Philips Patentverwaltung | Koppelfeld fuer ein vermittlungssystem |
| JPH0316348A (ja) * | 1989-03-17 | 1991-01-24 | Nec Corp | 競合パケットに対する調停機能を有するパケット交換システム |
| CA1320257C (en) * | 1989-04-20 | 1993-07-13 | Ernst August Munter | Method and apparatus for input-buffered asynchronous transfer mode switching |
| DE4012768A1 (de) * | 1990-04-21 | 1991-10-24 | Philips Patentverwaltung | Koppelelement |
-
1991
- 1991-03-11 JP JP4503791A patent/JP2947628B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-10 CA CA 2062562 patent/CA2062562C/en not_active Expired - Fee Related
- 1992-03-10 US US07/847,280 patent/US5303231A/en not_active Expired - Lifetime
- 1992-03-10 EP EP19970107369 patent/EP0794637B1/en not_active Expired - Lifetime
- 1992-03-10 EP EP19920104074 patent/EP0503560B1/en not_active Expired - Lifetime
- 1992-03-10 DE DE69226545T patent/DE69226545T2/de not_active Expired - Fee Related
- 1992-03-10 DE DE69232010T patent/DE69232010T2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02239747A (ja) * | 1989-03-14 | 1990-09-21 | Kokusai Denshin Denwa Co Ltd <Kdd> | Ａｔｍ交換機 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69226545T2 (de) | 1999-01-21 |
| CA2062562A1 (en) | 1992-09-12 |
| DE69232010T2 (de) | 2002-03-21 |
| EP0794637A2 (en) | 1997-09-10 |
| EP0503560B1 (en) | 1998-08-12 |
| EP0503560A2 (en) | 1992-09-16 |
| JP2947628B2 (ja) | 1999-09-13 |
| EP0794637A3 (en) | 1997-10-01 |
| EP0503560A3 (en) | 1992-12-02 |
| EP0794637B1 (en) | 2001-08-16 |
| US5303231A (en) | 1994-04-12 |
| DE69226545D1 (de) | 1998-09-17 |
| DE69232010D1 (de) | 2001-09-20 |
| CA2062562C (en) | 1997-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990615 |
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