JPS6363237A - パケツト交換方式 - Google Patents
パケツト交換方式Info
- Publication number
- JPS6363237A JPS6363237A JP61206877A JP20687786A JPS6363237A JP S6363237 A JPS6363237 A JP S6363237A JP 61206877 A JP61206877 A JP 61206877A JP 20687786 A JP20687786 A JP 20687786A JP S6363237 A JPS6363237 A JP S6363237A
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- JP
- Japan
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- output line
- line control
- input
- memory
- control unit
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- Pending
Links
- 238000009825 accumulation Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、音声情報や画像情報の如き高速情報をパケッ
ト形式で転送するときに要求される高速なパケット交換
を可能にするパケ−／ ト交換方式に関するものである
。
ト形式で転送するときに要求される高速なパケット交換
を可能にするパケ−／ ト交換方式に関するものである
。
従来のパケット交換方式では、パケット交換機としてプ
ロセッサを使い、プロセッサの中でパケットのプロトコ
ル処理とルーティング処理を行っていた。即ち、プロセ
ッサの中で入力パケットのヘッダ情報を分析し、ヘッダ
情報から行き先アドレスをみて、出力回線にパケットを
送出していた。
ロセッサを使い、プロセッサの中でパケットのプロトコ
ル処理とルーティング処理を行っていた。即ち、プロセ
ッサの中で入力パケットのヘッダ情報を分析し、ヘッダ
情報から行き先アドレスをみて、出力回線にパケットを
送出していた。
従来のパケ・ノド交換方式は、即時性をあまり厳しく要
求されないディジタルデータ通信を対象としていたので
、以上のような方式で不都合はなかったが、音声情報や
画像情報の如き高速情報をパケ・ノド形式で転送する場
合を対象にしようとすると、プロセッサの処理能力上の
制限によって、高速情報を対象とするパケット交換は実
現できなかった。
求されないディジタルデータ通信を対象としていたので
、以上のような方式で不都合はなかったが、音声情報や
画像情報の如き高速情報をパケ・ノド形式で転送する場
合を対象にしようとすると、プロセッサの処理能力上の
制限によって、高速情報を対象とするパケット交換は実
現できなかった。
そこで本発明は、パケット交換方式において、音声情報
や画像情報の如き高速情報のパケット形式による転送を
対象にした場合でも、そのパケット交換を可能にするこ
とを解決すべき問題点としており、従って本発明の目的
は、上述のことを可能にしたパケット交換方式を提供す
ることにある。
や画像情報の如き高速情報のパケット形式による転送を
対象にした場合でも、そのパケット交換を可能にするこ
とを解決すべき問題点としており、従って本発明の目的
は、上述のことを可能にしたパケット交換方式を提供す
ることにある。
上記目的を達成するため、本発明では、入力回線対応に
設けられた入力回線制御部と、出力回線対応に設けられ
た出力回線制御部と、その両者間に位置する複数のメモ
リ面と、前記複数のメモリ面のそれぞれに付与されたメ
モリ面番号のうち、空きのメモリ面に対応する番号だけ
を蓄積しておく空きメモリ面番号蓄積部と、を用意する
と共に、前記出力回線制御部の各々に、出力待ちメモリ
面番号蓄積部を設けた。
設けられた入力回線制御部と、出力回線対応に設けられ
た出力回線制御部と、その両者間に位置する複数のメモ
リ面と、前記複数のメモリ面のそれぞれに付与されたメ
モリ面番号のうち、空きのメモリ面に対応する番号だけ
を蓄積しておく空きメモリ面番号蓄積部と、を用意する
と共に、前記出力回線制御部の各々に、出力待ちメモリ
面番号蓄積部を設けた。
入力回線を介してパケット形式で入力回線制御部に入力
された情報を、該制御部から空きのメモリ面を選択して
書き込む際は、前記空きメモリ面番号蓄積部から取り出
した番号（以下、トークンと言う）によって空きのメモ
リ面を選択し、入力情報に含まれるアドレス情報からそ
の出力すべき出力回線を判断して対応の出力回線制御部
にその旨を通知する際は、前記トークンを当該出力回線
制御部の出力待ちメモリ面番号蓄積部に送出して蓄積す
ることにより行い、出力回線制御部が、その出力待ちメ
モリ面番号蓄積部から取り出したトークンによって指定
されるメモリ面から入力情報を読み出して出力回線に送
出した後は、該トークンを前記空きメモリ面番号蓄積部
に戻し、次の使用に備えるようにする。
された情報を、該制御部から空きのメモリ面を選択して
書き込む際は、前記空きメモリ面番号蓄積部から取り出
した番号（以下、トークンと言う）によって空きのメモ
リ面を選択し、入力情報に含まれるアドレス情報からそ
の出力すべき出力回線を判断して対応の出力回線制御部
にその旨を通知する際は、前記トークンを当該出力回線
制御部の出力待ちメモリ面番号蓄積部に送出して蓄積す
ることにより行い、出力回線制御部が、その出力待ちメ
モリ面番号蓄積部から取り出したトークンによって指定
されるメモリ面から入力情報を読み出して出力回線に送
出した後は、該トークンを前記空きメモリ面番号蓄積部
に戻し、次の使用に備えるようにする。
従来の技術とは、メモリ面への情報の入出力が高速かつ
効率的にできることがら高速情報のパケット交換が可能
になる点で相違する。
効率的にできることがら高速情報のパケット交換が可能
になる点で相違する。
次に図を参照して本発明の詳細な説明する。
図は本発明の一実施例を示すブロック図である。
同図において、（１１−１）、 （１１−ｉ）。
（１１−ｎ）はそれぞれ入力回線、（１−１）。
（１−ｉ）、 （１−ｎ）はそれぞれ入力回線制御部
、（８−１）、 （８−ｉ）、 （８−ｎ）はそれ
ぞれ、書き込みアドレスを発生する書き込み用カウンタ
、（７−１） 、 （７−ｉ） 、 （７−ｎ）は
それぞれ、出力回線番号記憶用レジスフ、（６−１）、
（６−ｉ）、 （６−ｎ）はそれぞれ、書き込み
用メモリ面番号記憶用レジスタ、（３−１）。
、（８−１）、 （８−ｉ）、 （８−ｎ）はそれ
ぞれ、書き込みアドレスを発生する書き込み用カウンタ
、（７−１） 、 （７−ｉ） 、 （７−ｎ）は
それぞれ、出力回線番号記憶用レジスフ、（６−１）、
（６−ｉ）、 （６−ｎ）はそれぞれ、書き込み
用メモリ面番号記憶用レジスタ、（３−１）。
（３−ｊ）、 （３−１’）はそれぞれメモリ・面、
４は空きメモリ面番号蓄積用キュー、（２−１）。
４は空きメモリ面番号蓄積用キュー、（２−１）。
（２−ｋ）、 （２−ｍ）はそれぞれ出力回線制御部
、（１０−１） 、 （１０−ｋ） 、 （１０−
ｍ）はそれぞれ、読み出しアドレスを発生する読み出し
用カウンタ、（９−１）、 （９−ｋ）、 （９−
ｍ）はそれぞれ、読み出し用メ゛モリ面番号記憶用レジ
スタ、（５−１）、 （５−ｋ）、 （５−ｍ）は
それぞれ出力待ちメモリ面番号蓄積用キュー、（１２−
１） 、 （１２−ｋ） 、 （１２−ｍ）はそれ
ぞれ出力回線、である。
、（１０−１） 、 （１０−ｋ） 、 （１０−
ｍ）はそれぞれ、読み出しアドレスを発生する読み出し
用カウンタ、（９−１）、 （９−ｋ）、 （９−
ｍ）はそれぞれ、読み出し用メ゛モリ面番号記憶用レジ
スタ、（５−１）、 （５−ｋ）、 （５−ｍ）は
それぞれ出力待ちメモリ面番号蓄積用キュー、（１２−
１） 、 （１２−ｋ） 、 （１２−ｍ）はそれ
ぞれ出力回線、である。
メモリ面（３−１）、 （３−ｊ）、 （３−１＞
にそれぞれ、面番号ｒｌＪ、ｒｊＪ、ｒｌ」を付したと
すると、今メモリ面（３−１）、 （３−ｊ）、
（３−ｊりのそれぞれが何れも空きであるとすると、該
面番号ｒｌＪ、ｒｊＪ、ｒｌＪが空きメモリ面番号蓄積
用キュー４に蓄積されていることになる。
にそれぞれ、面番号ｒｌＪ、ｒｊＪ、ｒｌ」を付したと
すると、今メモリ面（３−１）、 （３−ｊ）、
（３−ｊりのそれぞれが何れも空きであるとすると、該
面番号ｒｌＪ、ｒｊＪ、ｒｌＪが空きメモリ面番号蓄積
用キュー４に蓄積されていることになる。
次に回路動作を説明する。
今パケフト形式を採る入力情報が入力回線（１１−１）
を介して入力回線制御部（１−１）に入力したとすると
、該制御部内の図示せざる手段によって、該入力情報は
受は付けられるべきものか否かが判断され、受は付けら
れるべきものと判断されたときは、該入力情報（パケッ
ト）に含まれている行き光情報としてのアドレス情報か
ら出力回線番号を取り出し、レジスタ（７−１）に記憶
させる。そして空きメモリ面番号蓄積用キュー４がら空
きメモリ面番号、例えば「ｊ」なら「ｊ」を取り出して
きてレジスタ（６−１）に記憶させる。
を介して入力回線制御部（１−１）に入力したとすると
、該制御部内の図示せざる手段によって、該入力情報は
受は付けられるべきものか否かが判断され、受は付けら
れるべきものと判断されたときは、該入力情報（パケッ
ト）に含まれている行き光情報としてのアドレス情報か
ら出力回線番号を取り出し、レジスタ（７−１）に記憶
させる。そして空きメモリ面番号蓄積用キュー４がら空
きメモリ面番号、例えば「ｊ」なら「ｊ」を取り出して
きてレジスタ（６−１）に記憶させる。
続いてカウンタ（８−１）から順次書き込みアドレスを
発生させてその空きのメモリ面（３−ｊ）に入力情報を
順次書き込み記憶させる。全ての入力情報がメモリ面（
３−ｊ）に書き込まれると、レジスタ（７−１）に記憶
されている出力回線番号、例えは（１２−ｋ）なら（１
２−ｋ）に従い、その回線制御部（２−ｋ）の出力待ち
メモリ面番号蓄積用キュー（５−ｋ）にメモリ面番号「
ｊ」をトークンとして送る。
発生させてその空きのメモリ面（３−ｊ）に入力情報を
順次書き込み記憶させる。全ての入力情報がメモリ面（
３−ｊ）に書き込まれると、レジスタ（７−１）に記憶
されている出力回線番号、例えは（１２−ｋ）なら（１
２−ｋ）に従い、その回線制御部（２−ｋ）の出力待ち
メモリ面番号蓄積用キュー（５−ｋ）にメモリ面番号「
ｊ」をトークンとして送る。
出力回線制御部（２−ｋ）では、出力待ちメモリ面番号
蓄積用キュー（５−ｋ）からメモリ面番号「ｊ」を取り
出し、読み出し用メモリ面番号記憶用レジスタ（９−ｋ
）に蓄積する。該レジスタ（９−ｋ）に蓄積されている
メモリ面番号「ｊ」に従ってメモリ面（３−ｊ）を選択
し、カウンタ（１０−ｋ）から順次読み出しアドレスを
発生させて該メモリ面（３−ｊ）から入力情報を読み出
し出力回線（１２−ｋ）に出力する。全入力情報のメモ
リ面（３−ｊ）からの読み出し、出力回線（１２−ｋ）
への送出が終了したらレジスタ（９−ｋ）に蓄積されて
いるメモリ面番号ｒｊＪ （トークン）を空きメモリ
面番号蓄積用キュー４に戻してやる。このようにしてメ
モリ面（３−ｊ）は再び他の入力回線から入力される入
力情報の記憶用として使用されることが可能になる。
蓄積用キュー（５−ｋ）からメモリ面番号「ｊ」を取り
出し、読み出し用メモリ面番号記憶用レジスタ（９−ｋ
）に蓄積する。該レジスタ（９−ｋ）に蓄積されている
メモリ面番号「ｊ」に従ってメモリ面（３−ｊ）を選択
し、カウンタ（１０−ｋ）から順次読み出しアドレスを
発生させて該メモリ面（３−ｊ）から入力情報を読み出
し出力回線（１２−ｋ）に出力する。全入力情報のメモ
リ面（３−ｊ）からの読み出し、出力回線（１２−ｋ）
への送出が終了したらレジスタ（９−ｋ）に蓄積されて
いるメモリ面番号ｒｊＪ （トークン）を空きメモリ
面番号蓄積用キュー４に戻してやる。このようにしてメ
モリ面（３−ｊ）は再び他の入力回線から入力される入
力情報の記憶用として使用されることが可能になる。
空きメモリ面番号蓄積用キュー４と出力待ちメモリ面番
号蓄積用キュー（５−１）、 （５−ｋ）。
号蓄積用キュー（５−１）、 （５−ｋ）。
（５−ｍ）は何れもＦＩＦＯ（ファースト・イン・ファ
ースト・アウト）構成をとっている。出力待ちメモリ面
番号蓄積用キュー（５−１）、 （５−ｋ）、 （
５−ｍ）は、複数の入力回線制御部から相次いでメモリ
面番号（トークン）を送られたときに、それらを待ち合
わせさせておくためのものである。
ースト・アウト）構成をとっている。出力待ちメモリ面
番号蓄積用キュー（５−１）、 （５−ｋ）、 （
５−ｍ）は、複数の入力回線制御部から相次いでメモリ
面番号（トークン）を送られたときに、それらを待ち合
わせさせておくためのものである。
以上、説明したように、メモリ面の状態を示すトークン
が、入力回線制御部、出力回線制御部、キュー４を通し
て一巡する回路構成になっているため、メモリ面の状態
の管理が正確かつ効率良く行える。その結果、メモリの
使用管理が自動的に行われ、またアクセスされるメモリ
の面番号は、入力回線制御部のメモリ面番号記憶用レジ
スタ（６−１）、 （６−ｉ）、 （６−ｎ）や出
力回線制御部のメモリ面番号記憶用レジスタ（９−１）
。
が、入力回線制御部、出力回線制御部、キュー４を通し
て一巡する回路構成になっているため、メモリ面の状態
の管理が正確かつ効率良く行える。その結果、メモリの
使用管理が自動的に行われ、またアクセスされるメモリ
の面番号は、入力回線制御部のメモリ面番号記憶用レジ
スタ（６−１）、 （６−ｉ）、 （６−ｎ）や出
力回線制御部のメモリ面番号記憶用レジスタ（９−１）
。
（９−ｋ）、 （９−ｍ）に保持されてメモリのアク
セスが制御■されるので、入出力情報のデータ速度に応
じたパケット交換を実現することができる。
セスが制御■されるので、入出力情報のデータ速度に応
じたパケット交換を実現することができる。
以上説明したように、本発明によれば、メモリを使用し
て高速パケット交換機が実現されており、そのメモリの
管理はトークンにより一元的に管理され、速度の異なる
入出力回線に対しても、効率的に高速パケット交換が行
えるという利点がある。
て高速パケット交換機が実現されており、そのメモリの
管理はトークンにより一元的に管理され、速度の異なる
入出力回線に対しても、効率的に高速パケット交換が行
えるという利点がある。
図は本発明の一実施例を示すブロック図である。
符号の説明
（１１１）、 （１１−ｉ）、 （１１−ｎ）・・
・入力回線、（１−１）、 （１−ｉ）、 （１−
ｎ）・・・入力回線制御部、（８−１）、 （８−ｉ
）、 （８−ｎ）・・・書き込み用カウンタ、（７−
１）、 （７−り、 （７−ｎ）・・・出力回線番
号記憶用レジスタ、（６−１）、 （６−ｉ）、
（６−ｎ）・・・書き込み用メモリ面番号記憶用レジス
タ、（３−１）。 （３−ｊ）、 （３−ｚ）・・・メモリ面、４・・・
空きメモリ面番号蓄積用キュー、（２−１）、 （２
−ｋ）、 （２−ｍ）・・・出力回線制御部、（１ｏ
−１） 、 （１０−ｋ） 、 （１０−ｍ） −
読み出し用カウンタ、（９−１）、 （９−ｋ）、
（９−ｍ）・・・読み出し用メモリ面番号記憶用レジ
スタ、（５−１）、 （５−ｋ）、 （５−ｍ）・
・・出カ待ちメモリ面番号蓄積用キュー、（１２−１）
、 （１２−ｋ） 、 （１２−ｍ）・・・出力回
線。
・入力回線、（１−１）、 （１−ｉ）、 （１−
ｎ）・・・入力回線制御部、（８−１）、 （８−ｉ
）、 （８−ｎ）・・・書き込み用カウンタ、（７−
１）、 （７−り、 （７−ｎ）・・・出力回線番
号記憶用レジスタ、（６−１）、 （６−ｉ）、
（６−ｎ）・・・書き込み用メモリ面番号記憶用レジス
タ、（３−１）。 （３−ｊ）、 （３−ｚ）・・・メモリ面、４・・・
空きメモリ面番号蓄積用キュー、（２−１）、 （２
−ｋ）、 （２−ｍ）・・・出力回線制御部、（１ｏ
−１） 、 （１０−ｋ） 、 （１０−ｍ） −
読み出し用カウンタ、（９−１）、 （９−ｋ）、
（９−ｍ）・・・読み出し用メモリ面番号記憶用レジ
スタ、（５−１）、 （５−ｋ）、 （５−ｍ）・
・・出カ待ちメモリ面番号蓄積用キュー、（１２−１）
、 （１２−ｋ） 、 （１２−ｍ）・・・出力回
線。
Claims (1)
- 【特許請求の範囲】 １）入力回線対応に設けられた入力回線制御部と、出力
回線対応に設けられた出力回線制御部と、その両者間に
位置する複数のメモリ面と、から成り、入力回線を介し
てパケット形式で入力回線制御部に入力される情報を、
該制御部から空きのメモリ面を選択して書き込み記憶す
ると共に、該入力情報に含まれるアドレス情報からその
出力すべき出力回線を判断して対応の出力回線制御部に
その旨を通知すると、該出力回線制御部は前記メモリ面
から入力情報を読み出すことにより所要のパケット交換
を行って出力回線に送出するようにしたパケット交換方
式において、 前記複数のメモリ面のそれぞれに付与されたメモリ面番
号のうち、空きのメモリ面に対応する番号だけを蓄積し
ておく空きメモリ面番号蓄積部を用意すると共に、前記
出力回線制御部の各々に、出力待ちメモリ面番号蓄積部
を設け、入力回線を介してパケット形式で入力回線制御
部に入力された情報を、該制御部から空きのメモリ面を
選択して書き込む際は、前記空きメモリ面番号蓄積部か
ら取り出した番号（以下、トークンと言う）によって空
きのメモリ面を選択し、入力情報に含まれるアドレス情
報からその出力すべき出力回線を判断して対応の出力回
線制御部にその旨を通知する際は、前記トークンを当該
出力回線制御部の出力待ちメモリ面番号蓄積部に送出し
て蓄積することにより行い、出力回線制御部が、その出
力待ちメモリ面番号蓄積部から取り出したトークンによ
って指定されるメモリ面から入力情報を読み出して出力
回線に送出した後は、該トークンを前記空きメモリ面番
号蓄積部に戻し、次の使用に備えるようにしたことを特
徴とするパケット交換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61206877A JPS6363237A (ja) | 1986-09-04 | 1986-09-04 | パケツト交換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61206877A JPS6363237A (ja) | 1986-09-04 | 1986-09-04 | パケツト交換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6363237A true JPS6363237A (ja) | 1988-03-19 |
Family
ID=16530525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61206877A Pending JPS6363237A (ja) | 1986-09-04 | 1986-09-04 | パケツト交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6363237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04281641A (ja) * | 1991-03-11 | 1992-10-07 | Fujitsu Ltd | スイッチ制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897944A (ja) * | 1981-12-07 | 1983-06-10 | Nec Corp | 複数マイクロプロセツサ間デ−タ転送方式 |
-
1986
- 1986-09-04 JP JP61206877A patent/JPS6363237A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897944A (ja) * | 1981-12-07 | 1983-06-10 | Nec Corp | 複数マイクロプロセツサ間デ−タ転送方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04281641A (ja) * | 1991-03-11 | 1992-10-07 | Fujitsu Ltd | スイッチ制御装置 |
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