JP2002508100A - 異なるデータ転送速度での共用メモリへのアクセスを制御するパケット・ルーティング・スイッチ - Google Patents

Abstract

(57)【要約】 少なくとも１つの高速ポート・インタフェース回路と、少なくとも１つの低速ポート・インタフェース回路（２０６）を含むネットワークシステムにおいて、共用メモリへのアクセスを制御する装置。各高速ポート・インタフェース回路は、第１の幅のセグメントで第１のデータ転送速度にて、ネットワーク・クライアントからデータ、アドレス、コマンドの情報を順次に受取る第１の入力ポート・インタフェース（２０８）を備えている。このデータとアドレスの情報は、コマンドに応じて、共用メモリと並行して読出されるまで格納される。低速ポート・インタフェース回路（２０６）は、第１の幅のセグメントで第２のデータ転送速度にて、ネットワーク・クライアントからデータ、アドレス、コマンドの情報を受取り、このデータ、アドレス、コマンドの情報を、複数の低速ポート・インタフェース回路で共用されている記憶回路に送る。共用記憶回路は、複数の低速インタフェース・レジスタを備え、データ・セグメントを、低速インタフェース・レジスタの１つに順次に格納し、同時に、別の低速インタフェース・レジスタの内容が、共用メモリと並行して、読出される。

Description

【発明の詳細な説明】 異なるデータ転送速度での共用メモリへのアクセス を制御するパケット・ルーティング・スイッチ 発明の分野 本発明は、ネットワーク・コンピューティング環境におけるパケット・ルーテ ィング・スイッチの分野に属する。 発明の背景 コンピュータ・ネットワークにより、複数のプロセッサが、互いにやり取りす ることができる。コンピュータ・ネットワークは、様々なタイプのコンピュータ や記憶装置をリンクできる。データは、一般にネットワーク上の構成要素間で、 パケットで転送される。パケットは、通常、それぞれ或る長さのデータワードか ら成るグループである。ネットワークが大きく、かつ複雑になるにつれて、効率 的に、パケットのルーティング（経路指定）とストア（蓄積）を実行できること が、ますます重要となってくる。パケットは、あるネットワーク構成要素から、 別のネットワーク構成要素にルーティングを行う処理の間、一時的に蓄積される ことが多い。この理由は、異なる速度でデータを転送するポート間の速度整合の ため、および、部分的には出力トラフィック分配のランダム性のためである。し たがって、パケットの蓄積すなわちバッファリングは、スイッチング機能の一構 成部分である。バッファリングは、スイッチ回路の一部である（スイッチ回路と 同じダイ上の）メモリ内か、あるいはスイッチ回路とは別個のメモリ上で行われ る。バッファ・メモリは、１つのポートと結び付けられるか、あるいは、いくつ かのポートで共用される。 データ・パケットが、ルーティングの間に蓄積されるときには、メモリアクセ スが、遅れの原因、それゆえ、ネットワーク性能劣化の原因とならないように、 記憶装置すなわちメモリに、高速に、かつ効率的にアクセスすることが重要であ る。 ネットワーク・スイッチは、ネットワーク構成要素間のパケットのルーティン グと蓄積を処理する装置である。ネットワーク・スイッチは、データをスイッチ に送り、またスイッチからデータを受取る複数のネットワーク構成要素に接続す るために、入力ポートと出力ポートを含む。スイッチを使用するネットワーク構 成要素は、スイッチのクライアントとして知られている。単一スイッチは、異な る速度でデータを送る複数のクライアントからのデータを蓄積するために、単一 の記憶装置を使用する。メモリ帯域幅を最大にするようなやり方で、異なるデー タ転送速度性能の複数のクライアントによるメモリ・アクセスを処理することが 、ネットワーク・スイッチにとって重要である。とはいえ、ネットワーク・スイ ッチのアーキテクチュアを設計するときに、メモリ帯域幅を最大にする必要性は 、他の関係機能での必要性と競合する。例えば、クライアントからバッファ・メ モリへのデータ経路を広げると、メモリ帯域幅は増すが、ただし、余分のハード ウェアと追加的な相互接続という犠牲が払われることになる。それゆえ、スイッ チのアーキテクチュアを、それが効率的にも、経済的にも機能するように設計す る際のトレードオフとなる。 発明の概要 ネットワーク・システムにおいて、共用メモリへのアクセスを制御する方法と 装置が開示される。この装置は、少なくとも１つの高速ポート・インタフェース 回路をみ、この高速ポート・インタフェース回路は、第１の幅のセグメントで第 １のデータ転送速度にて、ネットワーク・クライアントからデータ、アドレス、 コマンドの情報を順次に受取るように構成された高速入力ポート・インタフェー スを備えている。高速入力ポート・インタフェースそれぞれは、データおよびア ドレスの情報を一時的に蓄積するように構成された高速インタフェース・レジス タを備えている。さらに、それぞれの高速入力ポート・インタフェースは、コマ ンド解読回路も備え、そのコマンド解読回路は、コマンド情報を受取って、それ に応じて、データとアドレスの情報のセグメントを、高速インタフェース・レジ スタが一杯になるまで高速インタフェース・レジスタに順次に格納するよう構成 され、その高速インタフェース・レジスタは共用メモリと並行して読み出される ように構成されている。さらに、この装置は、少なくとも１つの低速ポート・イ ンタフェース回路も含み、それぞれの低速ポート・インタフェース回路は、第１ の幅のセグメントで第２のデータ転送速度にて、ネットワーク・クライアントか らデータ、アドレス、コマンドの情報を受取り、このデータ、アドレス、コマン ドの情報を、複数の低速ポート・インタフェース回路で共用されている記憶回路 に送るように構成されている。共用記憶回路は、複数の低速インタフェース・レ ジスタを備え、そこでは、データ・セグメントが、低速インタフェース・レジス タの１つに順次に格納され、同時に、別の低速インタフェース・レジスタの内容 が、共用メモリと並行して、読出される。 図面の簡単な説明 図１は、本発明の一実施形態によるメモリ・コントローラを含むネットワーク ・スイッチ要素のブロック図である。 図２は、本発明の一実施形態による共用バッファ・メモリ・コントローラ（Ｂ ＭＣ）のブロック図である。 図３は、本発明の一実施形態による高速／構成可能ポート・インタフェースの ブロック図である。 図４は、本発明の一実施形態による低速ポート・インタフェースのブロック図 である。 図５は、本発明の一実施形態による第１レベルのアービタの書込み部分のブロ ック図である。 図６は、本発明の一実施形態による第１レベルのアービタの読取り部分のブロ ック図である。 図７は、本発明の一実施形態による第２レベルのアービタ／スケジューラのブ ロック図である。 図８は、本発明の一実施形態による多重レベル・アービトレーションのブロッ ク図である。 詳細な説明 ネットワーク・クライアントが共用バッファ・メモリにアクセスできるように するメモリ・コントローラが記述される。一実施形態において、バッファ・メモ リ・コントローラ（ＢＭＣ）は、スイッチ要素のダイ上にあって、一部、異なる データ転送速度でデータを送るポートに別々のインタフェースを提供することに より、共用記憶装置の帯域幅を最大にする。さらに、メモリ帯域幅は、バッファ ・メモリ・コントローラ内でのデータ処理のパイプラインを通じて、また共用バ ッファ・メモリへの読取り・書込み操作の効率的なスケジューリングにより、最 適化される。 図１は、本発明の一実施形態によるスイッチ要素のアーキテクチャを図解した 簡略ブロック図である。スイッチ要素１００は、中央処理装置（ＣＰＵ）インタ フェース１０２、ネットワーク・インタフェース１０６、カスケード・インタフ ェース１０８、共用メモリ・マネージャ１１０を含む。共用メモリ・マネージャ １１０は、共用バッファ・メモリ・コントローラ（ＢＭＣ）１１２を含む。 パケットは、３つのインタフェース１０６、１０２、または１０８のうちの任 意の１つを通じて、スイッチ要素１００に入るか、または、スイッチ要素１００ から出る。要するに、ネットワーク・インタフェース１０６は、この実施形態に より、イーサネット・プロトコルに基づいて動作して、ネットワーク（図には示 されていない）からイーサネット・パケットを受取って、１つ、または複数の外 部ポート（図には示されていない）を介して、ネットワーク上にイーサネット・ パケットを送る。オプションのカスケード・インタフェース１０８は、スイッチ ング要素を相互接続して、さらに大きいスイッチを生成するために、１つ、また は複数の内部リンク（図には示されていない）を含むことがある。 ＣＰＵは、ＣＰＵインタフェース１０２を介して、スイッチ要素１００にコマ ンドまたはパケットを送る場合がある。このようにして、ＣＰＵ上で実行する１ つ、または複数のソフトウェア処理は、外部の（新たなエントリの追加および不 所望のエントリの無効ないし削除などを行う）中継（フォワーディング）および フィルタリング用データベース（図には示されていない）内のエントリを管理す ることができる。代わりの実施形態においては、ＣＰＵは、中継およびフィルタ リング用データベースへの直接アクセスを備えていてもよい。いずれにせよ、パ ケットを中継する目的では、ＣＰＵインタフェース１０２のＣＰＵポートは、ス イッチ要素１００への一般入力ポートに類似しており、単に別の外部ネットワー ク・インタフェース・ポートであるかのように見える。 ネットワーク・インタフェース１０６、ＣＰＵインタフェース１０２、カスケ ード・インタフェース１０８は、共用メモリ・マネージャ１１０に接続されてい る。共用メモリ・マネージャ１１０は、効率的な集中型インタフェースを、入来 パケットのバッファリングのために外部共用メモリに提供する。 この実施形態において、パケットは、共用メモリ・マネージャ１１０により、 中央でバッファリングされて、管理される。共用メモリ・マネージャ１１０は、 あらゆる入力ポートと出力ポートのインターフェイスを行い、それらのポートの ために、動的なメモリ割当てと割当て解除それぞれを行う。入力パケット処理の 間、外部共用メモリにおいて１以上のバッファが割当てられ、入来パケットが、 例えばネットワーク・インタフェース１０６から受取られたコマンドに応じて、 共用メモリ・マネージャ１１０により格納される。その後で、出力パケット処理 の間、共用メモリ・マネージャ１１０は、外部共用メモリから、当該パケットを 取り出し、もう使われないバッファの割当てを解除する。すべての出力ポートが 、格納しているデータの伝送を完了するまで、バッファの割当てを解除できない ようにするために、共用メモリ・マネージャ１１０は、好ましくは、バッファの オーナシップ（所有権）も追跡する。 本発明は、ファスト（高速）・イーサネットとギガビット・イーサネットのパ ケットのワイヤ・スピードのルーティングと中継（フォワーディング）を行うス イッチ要素（例えば、スイッチ要素１００）に含めることができる。しかし、こ れらのインタフェースは、他のネットワーク・プロトコルにも適合するように構 成されることができる。さらに、諸機能は、上述のものとは異なるように区分化 （パーティション化）され得ることもわかる。例えば、複数のユニットは、示さ れた実施形態において、共用メモリ・マネージャ１１０と関係のある動的な割当 て、割当て解除、追跡（トラッキング）を行うことができる。さらに、このスイ ッチ要素は、好ましくは集積度を高くし、ハードウェアにおいて性能面で重要な 機能を実施する単一の特定用途向け集積回路（ＡＳＩＣ）であるが、代わりの実 施形態では、２つ以上のＡＳＩＣ、あるいは他のタイプの論理素子またはサブシ ステムを備えたチップセットを含むことがある。最後に、ハードウェアとソフト ウェア間での機能の区分化も変更できることがわかる。 図２は、一実施形態によるバッファ・メモリ・コントローラ（ＢＭＣ）１１２ のブロック図である。この実施形態において、ＢＭＣ１１２は、ネットワーク・ コンピュータ・システムにおいて、様々なポート向けの共用ＳＲＡＭメモリ（図 には示されていない）へのアクセスを制御する。ＢＭＣ１１２は、このネットワ ークにおいて、他のポート（ここでは、高速ポートと呼ばれる）と比べて、相対 的に遅いデータ転送速度で動作する低速ポート２０２向けの共用メモリへのアク セスを制御する。ホスト装置はまた、通常、ＰＣＩバスなどのローカルバスを使 って、ＢＭＣ１１２のホスト・ポート２０４を通じて、共用メモリにアクセスす る。高速ポート２２２も、ＢＭＣ１１２を通じて、共用メモリにアクセスする。 高速ポート２２２は、低速２０２と比べて、相対的に速いデータ転送速度で動作 する。構成可能ポート２２０は、ＢＭＣ１１２を通じて、共用メモリにアクセス する。構成可能ポート２２０は、低速ポート２０２のデータ転送速度で、または 高速ポート２２２のデータ転送速度で動作するように構成できるポートである。 本発明の一実施形態により、低速ポート２０２は、イーサネット・プロトコル、 またはファスト・イーサネット・プロトコルにしたがって、動作する。ホスト・ ポート２０４は、一実施形態において、ＰＣＩバス・プロトコルにしたがう。こ の実施形態により、高速ポート２２２は、ギガビット・イーサネット・プロトコ ルにしたがって動作する。低速ポート２０２のファスト・イーサネットの伝送速 度は、１００Ｍｂｐｓである。一実施形態において、ホスト・ポート２０４に対 しては、１００Ｍｂｐｓの帯域幅が割当てられる。ギガビット高速ボート２２２ のデータ転送速度は、ファースト・イーサネットの低速ポート２０２やホスト・ ポート２０４のデータ転送速度の１０倍である。本発明の一実施形態において、 ＢＭＣ１１２は、３つの高速（ギガビット）ポート、５つのプログラマブル・ポ ート、１１の低速（ファスト・イーサネット）ポート、１つのホスト・ポートに 接続される。 ＢＭＣ１１２は、低速ポート・インタフェース２０６と高速／構成可能ポート ・インタフェース２０８を含む。以下でさらに詳しく説明されるとおり、ＢＭＣ １１２は、共用記憶装置の帯域幅を最大にするように、様々なやり方で、様々な データ転送速度（この実施形態においては、ギガビットのポートと、ファスト・ イーサネットのポート）にて動作するポート間のトランザクションを処理する。 この帯域幅最大化の一面は、図２に示される通りの２つのレベルのアービトレー ションである。具体的に言えば、低速ポート・インタフェース２０６は、アクセ ス・リクエストが第１レベルのアービタ２１０と第２レベルのアービタ／スケジ ューラ２１４を通過した後でのみ、共用メモリにアクセスすることができる。高 速／構成可能ポート・インタフェース２０８のように、ギガビット速度で動作で きるポート・インタフェースは、第２レベルのアービタ／スケジューラ２１４を 通じて、共用記憶装置にアクセスする。第２レベルのアービタ／スケジューラ２ １４は、共用メモリへのアクセスのリクエストのなかで、アービトレーションを 行って、制御信号をＳＲＡＭコントローラ２１６に渡す。インタフェース・ポー トに、共用メモリへのアクセスを与えると、第２レベルのアービタ／スケジュー ラ２１４は、ＳＲＡＭのアドレス、書込みデータ（ＷＤＡＴＡ）、書込みタグ（ ＷＴＡＧ）の情報を送って、共用記憶装置に蓄積する。読取りパイプ２１８は、 適正なポートが、共用記憶装置から、読取りデータ（ｒｄ＿ｄａｔａ）と読取り タグ（ｒｄ＿ｔａｇ）の情報を受取れるようにするポート識別名を一時的に蓄積 することにより、共用記憶装置からの読取りを容易にしている。 図３は、１つの高速／構成可能ポート・インタフェース２０８に接続された１ つの高速ポート２２２を示すブロック図である。さらに、高速／構成可能ポート ・インタフェース２０８は、読取りパイプ２１８と第２レベルのアービタ／スケ ジューラ２１４にも接続されている。図に示される高速ポートは、高速出力ポー ト２２２ａと高速入力ポート２２２ｂを含む。図に示されるように、出力ポート ２２２ａは、出力インタフェース回路３４２に接続され、また高速入力ポート２ ２２ｂは、高速入力インタフェース回路３４４に接続されている。高速入力ポー ト２２２ｂと、高速出力ポート２２２ａは、それらのポート自体のコマンドバス 、アドレスバス、データバスを通じて、ＢＭＣ１１２の高速／構成可能ポート・ イ ンタフェース２０８とやり取りする。高速入力インタフェース回路３４４は、共 用メモリへの書込み操作だけを行い、また出力インタフェース回路３４２は、共 用メモリへの読取り操作だけを行う。 高速入力ポート２２２ｂに接続されたネットワーク・クライアントが、共用メ モリへの書込み操作をリクエストすると、高速入力ポート２２２ｂは、データラ イン間で１６ビットのセグメントで、データ、アドレス、タグの情報を、図に示 されるレジスタ３３０に転送する。さらに、この実施形態では、３つのコマンド ・ビットが、レジスタ３２８に送られる。レジスタ３２８と３３０は、同期をと る目的で高速入力インタフェース回路３４４に含める。この実施形態において、 データは、１２８ビットのワードで共用メモリに書込まれ、蓄積される。本発明 により、コマンド・ビットを使用することで、この実施形態では、１２８ビット でなく１６ビットという、クライアントと共用メモリ間のさらに狭い物理インタ フェースが達成される。これは、効率的なメモリ・アクセスを持ち続けながら、 接続ハードウェアをさらに少なくすることを考慮に入れている。３つのコマンド ・ビットは、高速入力インタフェース回路３４４に入来するデータの１６ビット ・セグメントを、データ保持レジスタ３３４、アドレス保持レジスタ３３８、タ グ保持レジスタ３４０宛てに送る。３つのコマンド・ビットは、高速入力ポート ２２２ｂにおいて符号化され、またコマンド・デコーダ有限状態マシン（ｆｓｍ ）３３２において復号される。一実施形態により、コマンド・ビットは、復号さ れて、ノー・オペレーション（無動作）、第１アドレス書込み、第２アドレス書 込み、第１データ書込み（ｗｒ＿ｄａｔａ）、パケット最終ワード書込み、ある いは状態書込みを指示することができる。この実施形態により、高速入力ポート ２２２ｂは、２つのｗｒ＿ａｄｄｒコマンドをＢＭＣ１１２に送って、１９ビッ トのアドレスを形成する。次に、高速入力ポート２２２ｂは、第１データ書込み のコマンドを送って、データバス上の第１の１６ビット・データセグメントを、 高速入力インタフェース回路３４４に送る。このデータは、１６バイトのレジス タであるデータ保持レジスタ３３４に格納される。高速入力ポート２２２ｂは、 保持レジスタ３３４が満たされるまで、７つの追加データｗｒ＿ｃｍｄ信号を送 り続ける。次に、ｗｒ＿ｒｅｑを発生させて、第２レベルのアービタ／スケジュ ー ラ２１４に送る。同時に、書込み待ち（ｗｒ＿ｗａｉｔ）信号が、高速インタフ ェース・ポート２２２ｂに送られ、そこで、保持レジスタがビジーであって、こ れ以上データを受取れないことを示す。ｗｒ＿ｗａｉｔ信号は、コマンド・デコ ーダ有限状態マシン３３２から受取った「満杯」信号と、第２レベルのアービタ ２１４からの書込み許可（ｗｒ＿ｇｎｔ）信号から、アンロード有限状態マシン ３３６により発生させる。 第２レベルのアービタ／スケジューラ２１４は、この実施形態において、ラウ ンドロビン・アービトレーション方式を用いて、高速入力ポート２２２ｂへのア クセスを与える。第２レベルのアービタ／スケジューラ２１４は、このアドレス 、データ、タグを、共用記憶装置に書込むようにスケジュールする。次に、アド レスとデータは、次のクロックサイクルにおいて、メモリに書込まれる。好適な 実施形態において、ＳＲＡＭ技術が使用される。使用されるＳＲＡＭ技術は、完 全パイプライン方式であるから、第２レベルのアービタ／スケジューラ２１４は 、連続的な書込み操作をスケジュールできる。データ・パケットが終ると、高速 入力ポート２２２ｂが、書込み状態コマンドを、この状態の情報といっしょに、 高速入力インタフェース回路３４４に送る。次に、パケットメモリに書込まれる 最後のデータと状態は、高速入力インタフェース回路３４４によりスケジュール される。 出力インタフェース回路３４２は、共用メモリからの読取り操作のために、高 速出力ポート２２２ａによる共用メモリへのアクセスを制御する。高速出力ポー ト２２２ａに接続されたネットワーク・クライアントが、共用メモリへの読取り アクセスを必要とするときには、高速出力ポート２２２ａは、レジスタ３０２と ３０４に、それぞれ送られるコマンド・ビットとアドレス・ビットを形成する。 レジスタ３０２と３０４は、同期目的で使用される。３つのコマンド・ビットは 、コマンド・デコーダ有限状態マシン３０６に入って、復号される。これらのコ マンド・ビットの復号化有効桁により、出力ポート・インタフェース回路３４２ に入る１６ビットのアドレス・セグメントが、レジスタ３１０または３１２にロ ードされる。レジスタ３１０または３１２の一方は、現在のアドレスを保持し、 またこれら２つのレジスタの他方は、次のパケットのアドレスを保持している。 現 在のアドレスを保持するレジスタは、現在のパケットのアドレスがメモリに書込 まれるたびに、増分される。次のパケットの第１のアドレスは、別のレジスタで 利用できるようにしておき、現在のパケットの最後のワードの書込みから、次の パケットの第１のワードの書込みまでの期間中、待ち時間を招かないようにして いる。マルチプレクサ３１４は、次の読取りアドレス（ｒｄ＿ａｄｄｒ）として 、第２レベルのアービタ／スケジューラ２１４に送られるように、適切なレジス タ３１０または３１２に格納された現在の１９ビットのアドレスを選択する。現 在のアドレスまたは次のアドレスが、レジスタ３１０または３１２を満たすと、 コマンド・デコーダ有限状態マシン３０６は、ロード有限状態マシン３０８に、 適宜、現在の満杯信号（ｃｆｕｌｌ）、または次の満杯信号（ｎｆｕｌｌ）を送 る。ロジック３２４は、同期目的でｒｄ＿ｔａｇを保持している、読取りパイプ ２１８のレジスタ３２６を介して、そのメモリからｒｄ＿ｔａｇを受取る。ロジ ック３２４は、ｒｄ＿ｔａｇを使用して、ロード有限状態マシン３０８に向けて 、パケット終了（ｅｏｐ）信号を発生させる。ロード有限状態マシン３０８は、 第２レベルのアービタ／スケジューラ２１４に向けて、読取りリクエスト（ｒｄ ＿ｒｅｑ）信号を発生させる。共用メモリへのアクセスのためのアービトレーシ ョンが完了すると、第２レベルのアービタ／スケジューラ２１４は、読取り許可 （ｒｄ＿ｇｎｔ）をロード有限状態マシン３０８に送る。アンロード有限状態マ シン３２２は、データを、共用メモリから、読取りパイプ２１８を経て、高速出 力ポート２２２ａにアンロードする操作を調整する。共用メモリからの読取りデ ータは、並列にしたレジスタ３１８または３２０の１つに、１２８ビットのワー ドで転送される。レジスタ３１８または３２０の１つは、メモリから、並行にロ ードされた後で、マルチプレクサ３１６を通じて、１６ビットのセグメントでア ンロードされる。アンロード有限状態マシン３２２とｒｄ＿ｔａｇからの情報で 指示されるとおり、出力インタフェース回路３４２は、読取りパイプ２１８から のデータの二重バッファリングを効率的に処理して、共用メモリの帯域幅を最適 化できるようにし、同時に、高速出力ポート２２２ａへの狭いデータ・インタフ ェース（１６ビット）を維持する。アンロード有限状態マシン３２２は、高速出 力ポート２２２ａに向けて、コマンドとｒｄ＿ｗａｉｔ信号を発生させる。ｒｄ ＿ｗ ａｉｔ信号は、フロー制御信号の働きをして、ｒｄ＿ｗａｉｔ信号が消されるま で、さらなるｒｄ＿ｒｅｑ信号を送るのを待つように、高速出力ポート２２２ａ に知らせる。 図４は、低速ポート・インタフェース２０６のブロック図である。図４は、低 速ポート・インタフェース２０６を、低速ポート２０２の１つに接続することを 示している。それぞれの低速ポート２０２は、図に示されるとおり、低速出力ポ ート２０２ａと低速入力ポート２０２ｂを有する。低速ポート・インタフェース ２０６は、読取りパイプ２１８、及び、第１レベルのアービタ２１０とやり取り する。本発明により、異なるデータ転送速度で動作するネットワーク・クライア ントに、共用メモリへの効率的なアクセスが与えられる。その理由の一部として 、低速クライアントから低速入力ポートを通じて共用メモリに書込まれているデ ータは、物理資源を共用するが、一方、高速入力ポートを通るｗｒ＿ｄａｔａは 物理資源を共用しないからである。説明中の実施形態における配置構成は、遅い データの扱いは、少ない専用ハードウェア資源で効率的に扱うのと丁度ど同じよ うに行えるという事実を利用した設計選択を表している。図４に示されるとおり 、低速ポート・インタフェース２０６は、低速入力ポート２０２ｂを経てやって くるｗｒ＿ｄａｔａに対しては、バッファリングすなわち制御回路を有さない。 すなわち、低速ポート・インタフェース２０６は、図３の高速入力インタフェー ス回路３４４に類似した回路を有さない。代わりに、低速クライアント入力ポー トｒｄ＿ｒｅｑコマンドとデータ信号は、直接に第１レベルのアービタ２１０に 送られ、またｗｒ＿ｇｎｔ信号は、直接に第１レベルのアービタ２１０から、低 速入力ポート２０２ｂに送られる。 出力インタフェース回路４４２は、１つの例外を除き、出力インタフェース回 路３４２に関して述べられるとおりに正確に動作する。低速ポート・インタフェ ース２０６の出力インタフェース回路４４２は、１つではなくて、２つのレベル のアービトレーションにより、共用メモリにアクセスしなければならない。具体 的に言えば、ｒｄ＿ｒｅｑ信号と、ｒｄ＿ａｄｄｒ信号が、第１レベルのアービ タ２１０に送られる。アービトレーションが完了すると、第２レベルのアービタ ／スケジューラ２１４から、ｒｄ＿ｇｎｔ信号が受取られる。 図５は、第１レベルのアービタ２１０のうち、共用メモリへの書込み操作を処 理する部分の詳細を示すブロック図である。第１レベルの書込みアービタ２１０ ａは、アービトレーション回路５１０と、それぞれコマンドとデータのマルチプ レクサ５１２と５１４を含む。アービトレーション回路５１０は、この実施形態 において、１００Ｍｂｐｓで動作する１１のポートからｗｒ＿ｒｅｑを受取る。 この実施形態において、アービトレーション回路５１０はまた、１００Ｍｂｐｓ ポートのデータ転送速度で動作する１つのホスト・ポートからｗｒ＿ｒｅｑを受 取る。他の実施形態において、記述された実施形態のものとは異なるプロトコル にしたがって、異なるデータ転送速度で動作する様々なタイプの様々な数のポー トが、アービトレーション回路５１０により処理される。アービトレーション回 路５１０は、ラウンドロビン・アービトレーション方式を用いて、次にアクセス が与えられる特定のポートを選択する。許可信号５０４は、第２レベルのアービ タ／スケジューラ２１４から、第１レベルの書込みアービタ２１０ａを経て、個 々のリクエスト・ポートに送られる個々のｗｒ＿ｇｎｔ信号である。コマンドラ イン５０６はそれぞれ、１つの低速入力ポートから出て、コマンド情報を、３ビ ットのセグメントでマルチプレクサ５１２に転送する。アービトレーションが完 了すると、アービトレーション回路５１０からの選択信号により、リクエスト低 速ポートの１つからのコマンド情報をロード状態マシン５１６に転送することが できる。データライン５０８はそれぞれ、１つの低速入力ポートから出る。デー タライン５０８はそれぞれ、データ情報を１６ビットのセグメントでマルチプレ クサ５１４に転送する。アービトレーションが完了すると、これらのポートの１ つからのコマンド情報が、アービトレーション回路５１０からの選択信号により 、マルチプレクサ５１４から転送される。ロード状態マシン５１６の中で復号さ れたコマンド・ビットで指示される通りに、データは、１６ビットのセグメント で、マルチプレクサ５１４から、ｗｒ＿ｄａｔａレジスタ５２０または５２２の １つに、あるいはレジスタ５２６と５２８に転送される。レジスタ５２０と５２ ２は、１２８ビット・ワードの書込みデータ（ｆｅ＿ｗｒ＿ｄａｔａ）を集める ために使用される。レジスタ５２８は、１６ビットの書込みタグ（ｆｅ＿ｗｒ＿ ｔａｇ）を集めるために使用される。レジスタ５２６は、１９ビットの書込みア ドレス （ｆｅ＿ｗｒ＿ａｄｄｒ）を集めるために使用される。アンロード状態マシン５ １８の制御のもとに、マルチプレクサ５２４は、レジスタ５２０または５２２の １つから１２８ビットのデータワードを送って、共用メモリに書込む。アンロー ド状態マシン５１８は、書込みリクエスト（ｆｅ＿ｗｒ＿ｒｅｑ）を第２レベル のアービタ／スケジューラ２１４に送って、第２レベルのアービタ／スケジュー ラ２１４から、書込み許可（ｆｅ＿ｗｒ＿ｇｎｔ）信号を受取る。 図６は、第１レベルのアービタ２１０の読取りアービタ部分２１０ｂのブロッ ク図である。第１レベルの読取りアービタ２１０ｂは、アービトレーション回路 ６０８とマルチプレクサ６１０を含む。読取りリクエスト（ｒｄ＿ｒｅｑ）ライ ン６０２は、１１の低速（この実施形態において、ファスト・イーサネット）出 力ポートと、１つのホスト出力ポートから、リクエスト信号を伝える。読取り許 可（ｒｄ＿ｇｎｔ）ライン６０４は、ｒｄ＿ｇｎｔ信号を、アービトレーション 回路６０８から、読取り操作をリクエストする個々のポートに伝える。読取りア ドレス（ｒｄ＿ａｄｄｒ）ライン６０６は、リクエスト・ポートから、１９ビッ トの読取りアドレスを伝える。１つの１９ビット読取りアドレス（ｆｅ＿ｒｄ＿ ａｄｄｒ）は、アービトレーション回路６０８からマルチプレクサ６１０への選 択信号により、第２レベルのアービタ／スケジューラ２１４に転送される。アー ビトレーション回路６０８は、ラウンドロビン・アービトレーションを完了する と、リクエスト・ポートの１つから、単一の読取りリクエスト（ｆｅ＿ｒｄ＿ｒ ｅｑ）を転送する。アービトレーション回路６０８は、第２レベルのアービタ／ スケジューラ２１４から、読取り許可（ｆｅ＿ｒｄ＿ｇｎｔ）信号を受取る。 図７は、第２レベルのアービタ／スケジューラ２１４のブロック図である。図 ７は、第２レベルのアービタ／スケジューラ２１４に接続されたＳＲＡＭコント ローラも示している。第２レベルのアービタ／スケジューラ２１４は、アービト レーション回路７０２と、ｗｒ＿ａｄｄｒ、ｒｄ＿ａｄｄｒ、Ｗｒ＿ｄａｔａ、 ｗｒ＝ｔａｇを受取るためのマルチプレクサ７０４、７０６、７０８、７１０を 含む。リクエストライン７２８は、ｒｄ＿ｒｅｑとｗｒ＿ｒｅｑをアービトレー ション回路７０２に送る。８つのｗｒ＿ｒｅｑ信号は、アービトレーション回路 ７０２に送られる。この実施形態において、８つのｗｒ＿ｒｅｑ信号は、８つの 高速（ギガビット・イーサネット）ポート、すなわち、３つのギガビット・ポー トと、ギガビット・ポートとして構成される５つの構成可能ポートを表している 。１つのｆｅ＿ｗｒ＿ｒｅｑ信号は、第１レベルのアービタ２１０からアービト レーション回路７０２に入る。アービトレーション回路７０２はまた、前述の８ つのｗｒ＿ｒｅｑ信号に対応する８つの読取りリクエスト（ｒｄ＿ｒｅｑ）信号 も受取る。最後に、アービトレーション回路７０２は、第１レベルのアービタ２ １０から、１つのｆｅ＿ｒｄ＿ｒｅｑを受取る。アービトレーション回路７０２ は、この実施形態において、ラウンドロビン・アービトレーションを実行して、 適宜、ｆｅ＿ｒｄ＿ｇｎｔ信号、ｒｄ＿ｇｎｔ信号、ｆｅ＿ｗｒ＿ｇｎｔ信号、 ｗｒ＿ｇｎｔ信号を出す。さらに、アービトレーション回路７０２は、適宜、書 込みコマンド（ｗｒ＿ｃｍｄ）信号と読取りコマンド（ｒｄ＿ｃｍｄ）信号を、 ＳＲＡＭコントローラ２１６に送る。アービトレーションが完了すると、アービ トレーション回路７０２は、現在の操作で求められるように、書込み選択（ｗｒ ＿ｓｅｌ）信号または読取り選択（ｒｄ＿ｓｅｌ）信号を、図に示されるマルチ プレクサ７０４、７０６、７０８、７１０に送る。Ｗｒ＿ａｄｄｒライン７３０ は、複数のｗｒ＿ａｄｄｒ信号と１つのｆｅ＿ｗｒ＿ａｄｄｒ信号をマルチプレ クサ７０４に送る。 図に示される実施形態において、リクエスト信号７２８に関して説明されると おり、８つのギガビット・ポートからのｗｒ＿ａｄｄｒ信号（直接に送られる） と、第１レベルのアービタ２１０からの１つのｆｅ＿ｗｒ＿ａｄｄｒ信号が、マ ルチプレクサ７０４で受取られる。同様に、ｒｄ＿ａｄｄｒ信号とｆｅ＿ｒｄ＿ ａｄｄｒ信号が、ｒｄ＿ａｄｄｒライン７３２上のマルチプレクサ７０６に送ら れる。Ｗｒ＿ｄａｔａ信号とｆｅ＿ｗｒ＿ｄａｔａ信号が、ｗｒ＿ａｄｄｒライ ン７３４上のマルチプレクサ７０８に送られる。複数のＷｒ＿ｔａｇ信号と１つ のｆｅ＿ｗｒ＿ｔａｇ信号が、ｗｒ＿ｔａｇライン７３６上のマルチプレクサ７ １０に送られる。アービトレーションが完了すると、マルチプレクサ７１２は、 １９ビットのｗｒ＿ａｄｄｒまたは１９ビットのｒｄ＿ａｄｄｒの１つを選択し て、レジスタ７１４とＳＲＡＭコントローラ２１６に送る。さらに、アービトレ ーションが完了すると、ライン７３４の１つのｗｒ＿ｄａｔａが、同期レジスタ ７１６、７１８、７２２を経て、共用メモリに送られる。１６ビットのｗｒ＿ｔ ａｇ情報が、ライン７３６の１つから選択されて、同期レジスタ７２２、７２４ 、７２６を通じて、ＳＲＡＭタグ情報として送られる。 好適な実施形態において、ゼロのバス・ターンアラウンドをサポートする完全 パイプラインＳＲＡＭが、共用メモリとして使用される。それゆえ、読取りサイ クルが書込みサイクルの後にくるときには、待ち時間は発生しない。このことか ら、第２レベルのアービタ／スケジューラ２１４は、どんな順序でもリクエスト をスケジュールすることができる。一実施形態において、第２レベルのアービタ ／スケジューラ２１４は、読取りリクエストをまとめ、その後に書込みリクエス トが続くようにスケジュールする。この実施形態においては、読取りトランザク ションと書込みトランザクションを交互に行うときに性能劣化を受ける記憶装置 が用いられる場合に、そのような劣化が最小限に抑えられる。 図８は、一実施形態による共用メモリにアクセスするための２レベル・アービ トレーションの簡略ブロック図である。この実施形態において、読取りリクエス トと書込みリクエストが、３つの高速ポート２２２、５つの構成可能ポート２２ ０、１１の低速ポート２０２、１つのホストポート２０４からサポートされる。 図８に示されるとおり、第１レベルのアービタ２１０と第２レベルのアービタ／ スケジューラ２１４は、高速ポートと低速ポート（この図では、ギガビット・イ ーサネット（ＧＥ）とファスト・イーサネット（ＦＥ）と標記されている）から 、読取りリクエストと書込みリクエストを処理する。ＦＥ読取り（ＦＥｒｄ）リ クエスト信号８０６とホスト読取り処理（ＨＲＰ）リクエスト信号８０８は、第 １レベルの読取りアービタ２１０ｂにより、ラウンドロビン方式でアービトレー ションを行う。このアービトレーションの結果として、単一のＦＥｒｄリクエス トが、第２レベルのアービタ／スケジューラ２１４に送られる。第２レベルのア ービタ／スケジューラ２１４は、第１レベルの読取りアービタ２１０ｂで行われ たアービトレーションの結果と、３つのＧＥ読取り（ＧＥｒｄ）リクエスト８０ ２、５つの構成可能ＧＥ／ＦＥ読取り（ＧＥ／ＦＥｒｄ）リクエスト８０４の間 で、アービトレーションを行う。書込みリクエストの２レベル・アービトレーシ ョンは、同様なやり方で処理される。図で示されるとおり、第１レベルの書込み アー ビタ２１０ａは、ＦＥ書込み（ＦＥｗｒ）リクエスト８１４と、ホスト伝送処理 （ＨＴＰ）リクエスト８１６との間で、アービトレーションを行う。第２レベル のアービタ／スケジューラ２１４は、第１レベルの書込みアービタ２１０ａで行 われたアービトレーションの結果と、ＧＥ書込み（ＧＥｗｒ）リクエスト８１０ とＧＥ／ＦＥ書込み（ＧＥ／ＦＥｗｒ）リクエスト８１２の間で、アービトレー ションを行う。このようにして、メモリ帯域幅は最適化されて、資源が保存され る。 図８に示される実施形態において、共用メモリにアクセスするリクエストは、 図の左から右へと順番にスケジュールされ、まず最初に読取りリクエストがきて 、その後で、書込みリクエストが続く。このような構成は、読取りアクセスと書 込みアクセスを交互に行うときに待ち状態を招くメモリの待ち状態を最小限に抑 える。他の実施形態は、他のやり方で、読取りと書込みの順序を取り決め、さら に、２レベル・アービトレーション方式の効率向上によっても利益を得る。 本発明は、特定の模範的な実施形態に関して述べられてきた。しかし、様々な 変形や変更が、請求の範囲に記載した発明の精神と範囲から逸脱することなしに 、当業者により行われ得るものである。例えば、本発明は、異なるデータ転送速 度で共用メモリにアクセスする２つのタイプのポートへの使用においても、２つ の異なるデータ転送速度においても、実施形態の特定のデータ転送速度に限定さ れることはない。本発明は、イーサネット・ネットワーク・プロトコルへの使用 に限定されることはない。本発明は請求の範囲のみで定義される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ファム，ビン アメリカ合衆国・94552・カリフォルニア 州・カストロ バレー・クレストウッド ドライブ・6688 (72)発明者 バーグ，カート アメリカ合衆国・94024・カリフォルニア 州・ロス アルトス・エンゼナダ ウエ イ・1370 【要約の続き】 メモリと並行して、読出される。

Claims (1)

1. 【特許請求の範囲】 １． ネットワークシステムにおいて共用メモリへのアクセスを制御する装置 であって、 第１の幅のセグメントで第１のデータ転送速度にて、ネットワーク・クライア ントからデータ、アドレス、コマンドの情報を順次に受取るように構成されてい る、少なくとも１つの高速ポート・インタフェース回路を備え、その高速ポート ・インタフェース回路には、 データとアドレスの情報を一時的に蓄積するように構成された高速イ ンタフェース・レジスタが含まれ、 コマンド情報を受取り、それに応じて、データとアドレスの情報のセ グメントを、高速インタフェース・レジスタが満たされるまで、高速イ ンタフェース・レジスタに順次に格納するコマンド解読回路が含まれ、 その高速インタフェース・レジスタが前記共用メモリと並行して読み出 されるよう構成されており、 第１の幅のセグメントで第２のデータ転送速度にて、ネットワーク・クライア ントからデータ、アドレス、コマンドの情報を受取り、これらのデータ、アドレ ス、コマンドの情報を、記憶回路に転送する、少なくともつの低速ポート・イン タフェース回路を備え、前記記憶回路は、低速ポート・インタフェース回路で共 用される共用記憶回路にして、複数の低速インタフェース・レジスタを有してお り、データ・セグメントが１つの低速インタフェース・レジスタに順次に格納さ れ、同時に、他の低速インタフェース・レジスタの内容が、共用メモリと並行し て読出されるようにされている ことを特徴とする、ネットワークシステムにおける共用メモリへのアクセスを制 御する装置。 ２． 低速ポート・インタフェース回路には、１つが共用メモリから並行して データを受取ると同時に、別の１つの内容が、第１の幅の順次セグメントで出力 ポートに出力されるように構成されている複数の出力インタフェース・レジスタ を含む出力ポート・インタフェースがさらに備えられることを特徴とする請求項 １記載の装置。 ３． 高速ポート・インタフェース回路が、出力ポート・インタフェースをさ らに備えることを特徴とする請求項２記載の装置。 ４． 高速ポート・インタフェース回路と、共用メモリへの読取り・書込み操 作のリクエストを受取る共用記憶回路とに接続されている、スケジューリング回 路を備え、このスケジューリング回路が、書込み操作が終了する前に、すべての 読取り操作が完了するように、読取り・書込み操作をスケジュールするように構 成されている、ことを特徴とする請求項３記載の装置。 ５． 前記スケジューリング回路からメモリ・アドレスを受取って、コマンド を共用メモリに出すように構成された、前記スケジューリング回路と共用メモリ に接続されたメモリ・コントローラをさらに備えることを特徴とする請求項４記 載の装置。 ６． 出力ポート・インタフェースには、コマンド情報を受取って、復号し、 それに応じて、読取りアドレスを読取りアドレス・レジスタに集めて、共用メモ リに向けて、読取りリクエストを発生させるように構成されたコマンド復号回路 がさらに備えられることを特徴とする請求項３記載の装置。 ７． 出力ポート・インタフェースが、共用メモリとフロー制御回路に接続さ れた出力データ・レジスタをさらに備え、前記出力データ・レジスタが、共用メ モリからデータを受取って、そのデータを、第１の幅のセグメントで、出力デー タ・レジスタの１つから、出力ポートに出力し、そして、データが、出力データ ・レジスタに準備できてないときには、フロー制御回路が、出力ポートに読取り 待ち信号を出すことを特徴とする請求項６記載の装置。 ８． 読取りをリクエストする出力ポートのポート識別名を受取って、読取り タグをフロー制御回路に出力して、出力データ・レジスタからのデータが送られ るポートを前記フロー制御回路に指示させる読取りパイプをさらに備えることを 特徴とする請求項７記載の装置。 ９． 第１の幅が１６ビットであり、高速インタフェース・レジスタと、それ ぞれの低速インタフェース・レジスタは第２の幅を持ち、第２の幅は第１の幅の ８倍であることを特徴とする請求項１記載の装置。 １０． 出力ポート・インタフェースが、現在の読取りアドレスを格納するよう に構成された現在のアドレス・レジスタと、次のパケット・アドレスを格納する ように構成された次のアドレス・レジスタとを含めて、複数の読取りアドレス・ レジスタを備えていることを特徴とする請求項６記載の装置。 １１． 現在のパケットからのデータが共用メモリに書込まれるたびに、現在の アドレス・レジスタが増分されるように、構成されていることを特徴とする請求 項１０記載の装置。