JP4360300B2 - 記憶制御装置及び制御方法 - Google Patents
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Description
本発明は、サーバやＰＣ等のチップセットを構成し、複数の入出力インタフェースを有するクロスバ・スイッチ及びシステム・コントローラ等において、複数の入力インタフェースから入力されるパケット若しくはフレーム等のデータ列を、バッファ若しくはＦＩＦＯ若しくはＲＡＭ等から構成されるデータキューに格納する際における制御装置及び制御方法に関するものである。
従来、コンピュータシステムにおいて、ＣＰＵ及びメインメモリ等が接続されるＣＰＵローカルバスと、Ｉ／Ｏインタフェースが接続されるＩ／Ｏバスとの間は、バス・ブリッジにより接続されていた。かかる従来のコンピュータシステムにおいては大規模なシステムハードウェア構成は未だ実現されておらず、バス・ブリッジがブリッジするインタフェースは一のＣＰＵローカルバスに対して一のＩ／Ｏインタフェースという１対１の関係となる接続が主流であった。
その後、企業の基幹業務処理など特に高い処理能力を要求されるサーバ等のコンピュータシステムにおいては、大規模ＳＭＰ(Symmetrical Multi-Processor:対称型マルチプロセサ)構成が実現されることにより、複数のプロセサを接続して処理能力の向上を図るようになった。かかる大規模ＳＭＰ構成のコンピュータシステムにおいては、複数のＣＰＵローカルバスに対して、一のＩ／Ｏインタフェース又は複数のＩ／Ｏインタフェースというｎ対１又はｎ対ｍの関係（ｎ、ｍは自然数）となる接続構成が要求されるようになり、従来のバス・ブリッジは複数のインタフェースをサポートするクロスバ・スイッチ及びシステム・コントローラに置換されるようになった。このクロスバ・スイッチ等においては、複数の入力インタフェース毎にデータキューを設ける構成となっていた。
しかし、複数の入力インタフェース毎にデータキューを設ける方法では、入力インタフェースの数の増加に伴い、物理的にデータキューを構成するバッファ又はＦＩＦＯ又はＲＡＭ等のデータキューが増加することになるため非効率であり、より大規模なコンピュータシステムを実現するためのクロスバ・スイッチ等の開発における障害となっていた。
図５に同一種類の入力インタフェースを複数有している場合の、データキュー制御装置の従来例を示す。図５のデータキュー制御装置は、入力として同一種類のインタフェースであるＩＦ０〜ＩＦ４を有し、それぞれ、他のＬＳＩから出力された４バイト幅のパケットデータ５１１の受信を行い、出力インタフェースであるＩＦ５に出力を行う。
ＩＦ０〜ＩＦ４の各インタフェースに入力された４バイト幅のパケットデータ５１１は、緩衝バッファ５２１〜５２５により、偶数番号パケットデータとそれに続く奇数番号パケットデータを並べた８バイト幅のパケットデータに連結される。連結された８バイト幅のパケットデータは、データキューを構成する８バイト幅のＲＡＭ５３１〜５３５にキューイングされる。ＲＡＭ５３１〜５３５にキューイングされた８バイト幅のパケットデータは、変換バッファ５４１〜５４５で再度２個の４バイト幅のパケットデータに変換される。
変換された４バイト幅のパケットデータは、それぞれ、マルチプレクサ５６１の入力ＩＮ０〜ＩＮ４に入力される。マルチプレクサ５６１に入力されたパケットデータは、優先順位コントローラ５５１により洗濯され、パケットデータがＩＦ５に出力される。ここで、優先順位コントローラ５５１は、例えばＩＮ０→ＩＮ１→ＩＮ２→ＩＮ３→ＩＮ４→ＩＮ１のように優先順位を行う。
このように、従来のデータキュー制御装置においては、入力インタフェースと１対１に対応したデータキューを設けることにより、パケットデータのキューイング制御を行っていた。しかし、各入力インタフェースからのパケットデータの入力量は、必ずしも均一ではないため、各インタフェースと１対１に対応したデータキューを実装するのは効率が良いとはいえなかった。
特許文献１には、ＡＴＭ交換機等の共通バッファメモリ制御装置に関し、特に複数のセルからなる１つのメッセージデータを転送するメッセージ通信サービスに適した共通バッファメモリ制御装置が開示されている。特許文献１には、メッセージデータをデータキューである単一のバッファメモリから構成される共通バッファメモリ内において複数のセルに分離して格納を行う共通バッファメモリ制御装置を開示している。しかし、特許文献１で開示しているのは、全てのメッセージデータを同一のデータキューとなるバッファメモリに格納する技術であるため、入力インタフェース数よりも少数で構成されるデータキューへの効率的なパケットデータの効率的なキューイング方法は開示されていない。
例えば、ある一定容量のデータキューを１個の大容量のバッファ又はＲＡＭ等のデータキューで構成するよりも、複数個の中容量のバッファ又はＲＡＭ等のデータキューを使用して構成するほうが、ＬＳＩの歩留率や動作周波数及び消費電力の点で有利な場合がある。なぜならば、大容量のバッファ又はＲＡＭ等のデータキューは面積が大きくなるために半導体製造時の歩留率が低下する上、アドレスデコーダの論理量が大きくなるため、動作周波数及び消費電力の面で中容量のバッファ又はＲＡＭ等のデータキューよりも不利になるからである。なお、大容量や中容量という用語は、定量的な概念ではなく、データキュー制御装置に入力されるパケットデータ量及び半導体テクノロジの進歩によって決定される、あくまでも相対的な概念を指す。
従って、特許文献１に開示されている技術的範囲は、パケットデータの格納方法に関しては、効率的なデータキュー制御方法を何ら開示していないため、従来技術の域を出ていない。
特許３４５２４２４号公報
従来の技術では、複数の入力インタフェースからパケットデータを格納するデータキュー制御装置及び制御方法において、複数の入力インタフェースと１対１にバッファ又はＲＡＭ等のデータキューを設けるのでは、入力インタフェースからのパケットデータの入力量の不均一により効率的なデータキューの制御ができず、一方、単一の共有データキューを設けるのでは、共有データキューの容量が大きくなってしまうことにより、ＬＳＩの歩留率や動作周波数及び消費電力の点への影響が問題となっていた。そこで、複数の入力インタフェースが同一種類のインタフェースであることに注目し、入力インタフェース数よりも少数で構成される複数データキューを実装し、パケットデータを前記複数のデータキューに均一に振り分ける手段を設けることにより、単一の共有データキューを用いることなく効率の良いデータキュー制御方法を実現するという方法が考えられる。この方法によれば、単一の共有データキューを使用する必要が無いため、ＬＳＩの歩留率や動作周波数及び消費電力の問題を回避することができるということを意味する。
本発明は、接続される複数の入力インタフェースが同一種類のインタフェースであることに注目し、キューイングを行うデータキューを共有する手段を設けることにより、物理的なデータキューを削減できるデータキュー制御装置及び制御方法を提供する。
上述した課題を解決するため、本発明に係る記憶制御装置は、データをそれぞれ入力するＭ個（Ｍは２以上の自然数）の入力部と、前記Ｍ個の入力部に接続され、前記Ｍ個の入力部から入力されるＭ個のデータをそれぞれ保持する、Ｎ個（Ｎは2以上かつＭ未満の自然数）の保持部と、０から（Ｍ−１）までの計数を行うことにより第１の選択信号を生成する第１の選択信号生成部と、前記Ｎ個の保持部にそれぞれ接続されるとともに、前記第１の選択信号に基づいて、前記保持部が保持するＭ個のデータから一のデータをそれぞれ選択して出力する、Ｎ個のＭ対１選択部と、前記Ｎ個のＭ対１選択部にそれぞれ１対１で接続され、前記Ｍ対１選択部から入力されるデータを格納するＮ個の記憶部と、０から（Ｎ−１）までの計数を行うことにより第2の選択信号を生成する第２の選択信号生成部と、前記Ｎ個の記憶部に接続されるとともに、前記第２の選択信号に基づいて、前記Ｎ個の記憶部が格納するデータから一のデータを選択して出力するＮ対１選択部を有することを特徴とする。
本発明はさらに、複数の入力インタフェースからデータを受信し、前記受信したデータを複数のデータキューに格納し、前記複数のデータキューに格納されたデータを選択出力手段により選択出力するデータキュー制御装置を有し、該データキュー制御装置より出力される出力を処理する情報処理装置であって、
前記データキュー制御装置はさらに、前記複数の入力インタフェースのそれぞれから受信したデータを前記複数のデータキューに順次割当てる割当て手段を有し、
前記データキュー制御装置が出力するデータを処理することを特徴とする情報処理装置であることを特徴とする。
前記データキュー制御装置はさらに、前記複数の入力インタフェースのそれぞれから受信したデータを前記複数のデータキューに順次割当てる割当て手段を有し、
前記データキュー制御装置が出力するデータを処理することを特徴とする情報処理装置であることを特徴とする。
上述した課題を解決するため、本発明に係る記憶制御装置の記憶制御方法は、Ｍ個（Ｍは２以上の自然数）の入力部が、データをそれぞれ入力するステップと、Ｎ個（（Ｎは2以上かつＭ未満の自然数）の保持部が、前記Ｍ個の入力部に接続され、前記Ｍ個の入力部から入力されるＭ個のデータをそれぞれ保持するステップと、第１の選択信号生成部が、０から（Ｍ−１）までの計数を行うことにより第１の選択信号を生成するステップと、前記Ｎ個の保持部にそれぞれ接続されるＮ個のＭ対１選択部が、前記第１の選択信号に基づいて、前記保持部が保持するＭ個のデータから一のデータをそれぞれ選択して出力するステップと、Ｎ個の記憶部が、前記Ｎ個のＭ対１選択部にそれぞれ１対１で接続され、前記Ｍ対１選択部から入力されるデータを格納するステップと、第２の選択信号生成部が、０から（Ｎ−１）までの計数を行うことにより第2の選択信号を生成するステップと、Ｎ対１選択部が、前記Ｎ個の記憶部に接続されるとともに、前記第２の選択信号に基づいて、前記Ｎ個の記憶部が格納するデータから一のデータを選択して出力するステップを有することを特徴とする。
本発明はさらに、複数の入力インタフェースからデータを受信し、前記受信したデータを複数のデータキューに格納し、前記複数のデータキューに格納されたデータを選択的に出力するデータキュー制御装置であって、
全てのデータキューにそれぞれ対応して設けられ，全ての入力インタフェースと、いずれか一つのデータキューに接続される複数のマルチプレクサを有することを特徴とするデータキュー制御装置であることを特徴とする。
全てのデータキューにそれぞれ対応して設けられ，全ての入力インタフェースと、いずれか一つのデータキューに接続される複数のマルチプレクサを有することを特徴とするデータキュー制御装置であることを特徴とする。
本発明はさらに、複数の入力インタフェースからデータを受信し、前記受信したデータを複数のデータキューに格納し、前記複数のデータキューに格納されたデータを選択的に出力するデータキュー制御装置を有し、該データキュー制御装置より出力される出力を処理する情報処理装置であって、
前記データキュー制御装置はさらに、全てのデータキューにそれぞれ対応して設けられ，全ての入力インタフェースと、いずれか一つのデータキューに接続される複数のマルチプレクサを有し、
前記データキュー制御装置が出力するデータを処理することを特徴とする情報処理装置であることを特徴とする。
前記データキュー制御装置はさらに、全てのデータキューにそれぞれ対応して設けられ，全ての入力インタフェースと、いずれか一つのデータキューに接続される複数のマルチプレクサを有し、
前記データキュー制御装置が出力するデータを処理することを特徴とする情報処理装置であることを特徴とする。
本発明はさらに、Ｍ個（Ｍは２以上の自然数）の入力インタフェース手段からデータを受信し、前記受信したデータをＮ個（Ｎは２以上かつＭ以下の自然数）のデータキュー手段に格納を行うデータキュー制御装置であって、
０から（Ｍ−１）までの計数を行う第１の計数手段の出力により優先順位制御を行う第１の優先順位制御手段と、
０から（Ｎ−１）までの計数を行う第２の計数手段の出力により優先順位制御を行う第２の優先順位制御手段と、
前記Ｍ個の入力インタフェース手段に接続され、前記第１の優先順位制御手段が出力する選択信号により選択出力を行うＮ個のＭ対１選択手段と、
前記Ｎ個のＭ対１選択手段の出力にそれぞれ１対１で接続されたＮ個のデータキュー手段と、
前記Ｎ個のデータキュー手段の出力に接続され、前記第２の優先順位制御手段が出力する選択信号により選択出力を行うＮ対１選択手段とを有することを特徴とするデータキュー制御装置であることを特徴とする。
０から（Ｍ−１）までの計数を行う第１の計数手段の出力により優先順位制御を行う第１の優先順位制御手段と、
０から（Ｎ−１）までの計数を行う第２の計数手段の出力により優先順位制御を行う第２の優先順位制御手段と、
前記Ｍ個の入力インタフェース手段に接続され、前記第１の優先順位制御手段が出力する選択信号により選択出力を行うＮ個のＭ対１選択手段と、
前記Ｎ個のＭ対１選択手段の出力にそれぞれ１対１で接続されたＮ個のデータキュー手段と、
前記Ｎ個のデータキュー手段の出力に接続され、前記第２の優先順位制御手段が出力する選択信号により選択出力を行うＮ対１選択手段とを有することを特徴とするデータキュー制御装置であることを特徴とする。
本発明はさらに、前記データキュー制御装置はさらに、
複数データの連結を行うＭ個の緩衝バッファ手段を有し、
前記Ｍ個の緩衝バッファ手段はそれぞれ、前記入力インタフェース手段に接続され、それぞれデータキュー手段へ前記連結データの出力を行うことを特徴とする請求項１記載のデータキュー制御装置であることを特徴とする。
複数データの連結を行うＭ個の緩衝バッファ手段を有し、
前記Ｍ個の緩衝バッファ手段はそれぞれ、前記入力インタフェース手段に接続され、それぞれデータキュー手段へ前記連結データの出力を行うことを特徴とする請求項１記載のデータキュー制御装置であることを特徴とする。
本発明はさらに、前記データキュー制御装置は、
Ｎ対１選択手段を複数有することを特徴とする請求項１又は２記載のデータキュー制御装置であることを特徴とする。
Ｎ対１選択手段を複数有することを特徴とする請求項１又は２記載のデータキュー制御装置であることを特徴とする。
本発明はさらに、Ｍ個（Ｍは２以上の自然数）の入力インタフェース手段からデータを受信し、前記受信したデータをＮ個（Ｎは２以上かつＭ以下の自然数）のデータキュー手段に格納を行うデータキュー制御方法であって、
０から（Ｍ−１）までの計数を行う第１の計数手段の出力により優先順位制御を行う第１の優先順位制御手段と、
０から（Ｎ−１）までの計数を行う第２の計数手段の出力により優先順位制御を行う第２の優先順位制御手段とを有し、
前記Ｍ個の入力インタフェース手段がデータを入力するステップと、
前記第１の優先順位制御手段が出力する選択信号により前記入力インタフェース手段から入力されたデータの選択を行うＮ個のＭ対１選択手段が、それぞれデータの選択を行うステップと、
前記Ｎ個のＭ対１選択手段が選択したデータをそれぞれ１対１に接続されたＮ個のデータキュー手段に格納するするステップと、
前記Ｎ個のデータキュー手段から出力されたデータを入力し、前記第２の優先順位制御手段が出力する選択信号により選択を行うＮ対１選択手段が、データを選択して出力を行うステップとを有するデータキュー制御方法であることを特徴とする。
０から（Ｍ−１）までの計数を行う第１の計数手段の出力により優先順位制御を行う第１の優先順位制御手段と、
０から（Ｎ−１）までの計数を行う第２の計数手段の出力により優先順位制御を行う第２の優先順位制御手段とを有し、
前記Ｍ個の入力インタフェース手段がデータを入力するステップと、
前記第１の優先順位制御手段が出力する選択信号により前記入力インタフェース手段から入力されたデータの選択を行うＮ個のＭ対１選択手段が、それぞれデータの選択を行うステップと、
前記Ｎ個のＭ対１選択手段が選択したデータをそれぞれ１対１に接続されたＮ個のデータキュー手段に格納するするステップと、
前記Ｎ個のデータキュー手段から出力されたデータを入力し、前記第２の優先順位制御手段が出力する選択信号により選択を行うＮ対１選択手段が、データを選択して出力を行うステップとを有するデータキュー制御方法であることを特徴とする。
本発明はさらに、複数個のデータを１個のデータに連結を行う緩衝バッファ手段を有し、
前記Ｍ個の入力インタフェース手段がデータを入力するステップの後に、
前記緩衝バッファ手段が、前記入力インタフェース手段から入力されたデータを連結した後に、前記データキュー手段へ前記連結データの出力を行うことを特徴とする請求項４記載のデータキュー制御方法であることを特徴とする。
前記Ｍ個の入力インタフェース手段がデータを入力するステップの後に、
前記緩衝バッファ手段が、前記入力インタフェース手段から入力されたデータを連結した後に、前記データキュー手段へ前記連結データの出力を行うことを特徴とする請求項４記載のデータキュー制御方法であることを特徴とする。
以上説明したように、本発明によれば、複数の入力インタフェースを有するデータキュー制御装置及び制御方法において、入力インタフェース数よりも少数で構成される複数のデータキューを具備し、各入力インタフェースから入力されるパケットデータを各データキューに均一に振り分ける手段を具備することにより、単一の共有データキューを用いることなく効率的なデータキュー制御装置及び制御方法を実現し、合わせてＬＳＩの歩留率や動作周波数及び消費電力の問題を回避することを目的とする。
以下、図面を参照しつつ本発明にかかる第１乃至２の実施の形態について、詳細に説明する。
（第１の実施の形態）
図１に本発明の適用製品分野となるクロスバ・スイッチＬＳＩ（ＸＢ）及びシステム・コントローラＬＳＩ（ＳＣ）及びＩ／Ｏシステム・コントローラＬＳＩ（ＩＯＳＣ）を使用したコンピュータシステムの全体ハードウェア構成の一例を示す。
（第１の実施の形態）
図１に本発明の適用製品分野となるクロスバ・スイッチＬＳＩ（ＸＢ）及びシステム・コントローラＬＳＩ（ＳＣ）及びＩ／Ｏシステム・コントローラＬＳＩ（ＩＯＳＣ）を使用したコンピュータシステムの全体ハードウェア構成の一例を示す。
バックプレーン（ＢＰ）１０１は、複数個のクロスバ・スイッチＬＳＩ（ＸＢ）１１１〜１１４を実装しており、コネクタ１６１〜１６４を経由して、システムボード（ＳＢ）１０２、１０３及びＩ／Ｏボード（ＩＯＢ）１０４、１０５とのインタフェースを有することにより、システム全体の接続を制御する。システムボード（ＳＢ）１０２、１０３は、それぞれ複数個のシステム・コントローラＬＳＩ（ＳＣ）１２１〜１２４、１３１〜１３４及び複数個のＣＰＵ及びメインメモリを制御するメモリ・コントローラＬＳＩ（ＭＡＣ）を実装する（図中ではＣＰＵ及びメモリ・コントローラＬＳＩ（ＭＡＣ）を省略している）。前記システム・コントローラＬＳＩ（ＳＣ）は、システムボード（ＳＢ）上に実装された他のシステム・コントローラＬＳＩ（ＳＣ）及び複数のＣＰＵ及びメモリ・コントローラＬＳＩ（ＭＡＣ）とのインタフェースを有する（詳細は後述する）。従って、システムボード（ＳＢ）１０２、１０３は、当該コンピュータシステムにおける処理能力の増設単位となるものである。Ｉ／Ｏボード（ＩＯＢ）１０４、１０５は、それぞれ複数個のＩ／Ｏシステム・コントローラＬＳＩ（ＩＯＳＣ）１４１〜１４４、１５１〜１５４及びＰＣＩスロット等を実装する（図中ではＰＣＩスロット等を省略している）。従って、Ｉ／Ｏボード（ＩＯＢ）１０４、１０５は、当該コンピュータシステムにおけるＩ／Ｏの増設単位となるものである。
また、図２に本発明の適用製品分野となるシステム・コントローラＬＳＩ（ＳＣ）及びＩ／Ｏシステム・コントローラＬＳＩ（ＩＯＳＣ）を使用したコンピュータシステムの全体ハードウェア構成の一例を示す。なお、この例ではクロスバ・スイッチＬＳＩ（ＸＢ）は使用されていない。
バックプレーン（ＢＰ）２０１は、複数個のトランシーバ２１１〜２１４を実装しており、コネクタ２５１〜２５４を経由して、システムボード（ＳＢ）２０２及びＩ／Ｏボード（ＩＯＢ）２０３とのインタフェースを有することにより、システム全体の接続を制御する。システムボード（ＳＢ）２０２は、複数個のシステム・コントローラＬＳＩ（ＳＣ）２２１〜２２４及び複数個のＣＰＵ及びメインメモリを制御するメインメモリ・コントローラＬＳＩ（ＭＡＣ）を実装する（図中ではＣＰＵ及びメモリ・コントローラＬＳＩ（ＭＡＣ）等を省略している）。前記システム・コントローラＬＳＩ（ＳＣ）は、システムボード（ＳＢ）上に実装された他のシステム・コントローラＬＳＩ（ＳＣ）及び複数のＣＰＵ及びメモリとのインタフェースを有する（詳細は後述する）。従って、システムボード（ＳＢ）２０２は、当該コンピュータシステムにおける処理能力の増設単位となるものである。Ｉ／Ｏボード（ＩＯＢ）２０３は、それぞれ複数個のＩ／Ｏシステム・コントローラＬＳＩ（ＩＯＳＣ）２３１〜２３４及びＰＣＩスロット等を実装する（図中ではＰＣＩスロット等を省略している）。従って、Ｉ／Ｏボード（ＩＯＢ）２０３は、当該コンピュータシステムにおけるＩ／Ｏの増設単位となるものである。
次に、図３にシステム・コントローラＬＳＩ（ＳＣ）を実装するシステムボード（ＳＢ）のハードウェア構成の一例を示す。
システムボード（ＳＢ）３０１は、複数個のシステム・コントローラＬＳＩ（ＳＣ）３１１〜３１４、複数個のＣＰＵ３２１〜３２４、複数個のメモリ・コントローラＬＳＩ（ＭＡＣ）３３１〜３３４、複数個のメモリ・モジュール（ＤＩＭＭ）３４１〜３４４及び複数個のコネクタ３５１〜３５４を実装している。
ここで、システム・コントローラＬＳＩ（ＳＣ）３１１を例に説明を行う。システム・コントローラＬＳＩ（ＳＣ）３１１は、他のシステム・コントローラＬＳＩ（ＳＣ）３１２〜３１４及び複数のＣＰＵ３２１〜３２４及び複数のメモリ・コントローラＬＳＩ（ＭＡＣ）３３１、３３２と接続される。さらに、システム・コントローラＬＳＩ（ＳＣ）３１１は、コネクタ３５１を通して、バックプレーンに実装されたクロスバ・スイッチＬＳＩ（ＸＢ）ともインタフェースを有する。従って、システム・コントローラＬＳＩ（ＳＣ）３１１は複数のインタフェースを有することにより、システム・コントローラＬＳＩ（ＳＣ）に接続されたＣＰＵ及びメモリ・コントローラ（ＭＡＣ）との間のデータの送受信を行う。
システム・コントローラＬＳＩ（ＳＣ）３１１とＣＰＵ３２１〜３２４との間は、ＣＰＵローカルバス形式のインタフェースにより接続され、メモリ・コントローラＬＳＩ３３１、３３２との間は、メモリ・バス形式のインタフェースにより接続され、システム・コントローラＬＳＩ（ＳＣ）３１１と他のシステム・コントローラＬＳＩ（ＳＣ）３１２〜３１４との間は、インタコネクト形式のインタフェースにより接続される。さらに、システム・コントローラＬＳＩ（ＳＣ）３１１とクロスバ・スイッチＬＳＩ（ＸＢ）との間も、インタコネクト形式のインタフェースにより接続され、一般にはシステム・コントローラＬＳＩ（ＳＣ）間のインタコネクトと同様のインタフェースにより接続される。
さらに、図4にＩ／Ｏシステム・コントローラＬＳＩ（ＩＯＳＣ）を実装するＩ／Ｏボード（ＩＯＢ）のハードウェア構成の一例を示す。
Ｉ／Ｏボード（ＩＯＢ）４０１は、複数個のＩ／Ｏシステム・コントローラＬＳＩ（ＩＯＳＣ）４１１〜４１２、複数個のＵＰＡ−ＰＣＩブリッジＬＳＩ（Ｕ２Ｐ）４２１〜４２４、ＰＣＩスロット（ＰＣＩ−ｓｌｏｔ）４３１〜４３４及びコネクタ４４１〜４４４を実装する。
Ｉ／Ｏシステム・コントローラＬＳＩ（ＩＯＳＣ）４１１〜４１４は、コネクタ４４１〜４４４を通して、バックプレーンに実装されたクロスバ・スイッチＬＳＩ（ＸＢ）ともインタフェースを有し、さらに、ＵＰＡ−ＰＣＩブリッジＬＳＩ（Ｕ２Ｐ）とのインタフェースを有し、インタコネクトとＵＰＡバス間のインタフェース変換を行うことにより、インタコネクトとＵＰＡバスとの間のブリッジＬＳＩを構成する。
また、ＵＰＡ−ＰＣＩブリッジＬＳＩ（Ｕ２Ｐ）は、ＵＰＡバスとＰＣＩバス間のインタフェース変換を行うことにより、ＵＰＡバスとＰＣＩバス間のブリッジＬＳＩを構成し、ＰＣＩスロット（ＰＣＩ−ｓｌｏｔ）４３１〜４３４に実装されるＰＣＩカードとのデータの送受信を行う。
以上、説明を行ってきたように、大規模ＳＭＰ構成のコンピュータシステムでは、クロスバ・スイッチＬＳＩ（ＸＢ）及びシステム・コントローラＬＳＩ（ＳＣ）は他のＬＳＩとの間において、複数のインタフェースを有している。さらに、前記複数のインタフェースは、接続を行う相手先ＬＳＩの種類毎に異なる数種類のインタフェースで構成される。つまり言い換えれば、同一種類のＬＳＩに対して、同一種類のインタフェースを複数有していることになる。
図６に同一種類の入力インタフェースを複数有している場合の、データキュー制御装置における本発明の第1の実施の形態を示す。
図６のデータキュー制御装置は、入力として同一種類のインタフェースであるＩＦ０〜ＩＦ４を有し、それぞれ、他のＬＳＩから出力された４バイト幅のパケットデータ６１１の受信を行い、出力インタフェースであるＩＦ５に出力を行う。
ＩＦ０〜ＩＦ４の各インタフェースに入力された４バイト幅のパケットデータ６１１は、８バイト揃うごとに緩衝バッファ６２１〜６２５、６３１〜６３５、６４１〜６４５により、偶数番号パケットデータとそれに続く奇数番号パケットデータを並べた８バイト幅のパケットデータに連結される。例えば、ＩＦ０に入力されたパケットデータは、８バイト揃うごとに緩衝バッファ（Ａ０）６２１→緩衝バッファ（Ｂ０）６３１→緩衝バッファ（Ｃ０）６４１の順番で、８バイト幅のパケットデータに連結される。なお、緩衝バッファの詳細については後述する。
一例として、２個の４バイト幅のパケットデータを構成するフォーマットとして、例えば偶数番号パケットデータにパケット宛先情報等のヘッダを実装し、後続の奇数番号パケットデータにパケットの本体データを実装すれば、８バイト幅の連結パケットデータに連結してからデータキューに格納することにより、データキューからパケットデータを読み出した際の制御が容易になる。
連結された８バイト幅のパケットデータは、それぞれ、マルチプレクサ回路（ＭＵＸ０）６５１及びマルチプレクサ回路（ＭＵＸ１）６６１及びマルチプレクサ回路（ＭＵＸ２）６７１のＩＮ０〜ＩＮ４に入力される。マルチプレクサ回路（ＭＵＸ０）６５１及びマルチプレクサ回路（ＭＵＸ１）６６１及びマルチプレクサ回路（ＭＵＸ２）６７１はそれぞれ、第１の優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ−１）６８１から出力されたセレクト信号により、それぞれのマルチプレクサ回路のＩＮ０〜ＩＮ４から入力された連結パケットデータの選択を行い、それぞれ、ライトデータ・バッファ（Ａ５）６５２又はライトデータ・バッファ（Ｂ５）６６２又はライトデータ・バッファ（Ｃ５）６７２へ出力を行う。
ここで、第１の優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ−１）６８１は、カウンタ回路を内蔵することにより、ラウンドロビンによる優先順位制御を行う。ここで、ラウンドロビンによる優先順位制御とは、カウンタ値により優先順位を周期的に変化させる方法である。
例えば、マルチプレクサ回路（ＭＵＸ０）６５１においては、カウント値が０→１→２→３→４→５→０と変化するに従い、ＩＮ０→ＩＮ１→ＩＮ２→ＩＮ３→ＩＮ４→（非選択）→ＩＮ０のように入力を選択する方法である。また、マルチプレクサ回路（ＭＵＸ１）６６１においては、カウント値が０→１→２→３→４→５→０と変化するに従い、ＩＮ２→ＩＮ３→ＩＮ４→（非選択）→ＩＮ０→ＩＮ１→ＩＮ２のように入力を選択する。さらに、マルチプレクサ回路（ＭＵＸ２）６７１においては、カウント値が０→１→２→３→４→５→０と変化するに従い、ＩＮ４→（非選択）→ＩＮ０→ＩＮ１→ＩＮ２→ＩＮ３→ＩＮ４のように入力を選択する。
ライトデータ・バッファ（Ａ５）６５２及びライトデータ・バッファ（Ｂ５）６６２及びライトデータ・バッファ（Ｃ５）６７２に保持された連結パケットデータは、それぞれ、データキューとなるＲＡＭ（ＲＡＭ−０）６５３又はＲＡＭ（ＲＡＭ−１）６６３又はＲＡＭ（ＲＡＭ−２）６７３において、アドレス制御回路６５４、６６４、６７４から出力されるライトアドレスの番地に書込みが行われることにより格納される。
ＲＡＭ（ＲＡＭ−０）６５３及びＲＡＭ（ＲＡＭ−１）６６３及びＲＡＭ（ＲＡＭ−２）６７３に格納された連結パケットデータは、それぞれ、リードデータ・バッファ（Ａ６）６５５又はリードデータ・バッファ（Ｂ６）６６５又はリードデータ・バッファ（Ｃ６）６７５に保持される。
リードデータ・バッファ（Ａ６）６５５又はリードデータ・バッファ（Ｂ６）６６５又はリードデータ・バッファ（Ｃ６）６７５に保持された連結パケットデータは、それぞれ、マルチプレクサ回路（ＭＵＸ３）６８３のＩＮ０〜ＩＮ２に入力される。
マルチプレクサ回路（ＭＵＸ３）６８３は、第２の優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ−２）から出力されたセレクト信号により、ＩＮ０〜ＩＮ２から入力された連結パケットデータの選択を行い、変換バッファ（ＴＲ−ＢＵＦ）６８４へ出力を行う。
なお、特許請求の範囲における割当て手段とは、具体的には第１の優先順位
ここで、第２の優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ−２）６８２は、カウンタ回路を内蔵することにより、ラウンドロビンによる優先順位制御を行う。
ここで、第２の優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ−２）６８２は、カウンタ回路を内蔵することにより、ラウンドロビンによる優先順位制御を行う。
例えば、マルチプレクサ回路（ＭＵＸ３）６８３においては、カウント値が０→１→２→３→０と変化するに従い、ＩＮ０→ＩＮ１→ＩＮ２→（非選択）→ＩＮ０のように入力を選択する。
さらに、変換バッファ（ＴＲ−ＢＵＦ）６８４において、連結パケットデータは２個の４バイト幅のパケットデータに変換された後、データキュー制御装置の出力インタフェースであるＩＦ５から出力される。なお、変換バッファの詳細については後述する。
本実施の形態により、ｎ対１（ｎは自然数）の接続関係を有するデータキュー制御装置及び制御方法を実現することができる。
なお、特許請求の範囲における割当て手段の一例として、第１の実施の形態におけるマルチプレクサ回路（ＭＵＸ０）６５１及びマルチプレクサ回路（ＭＵＸ１）６６１及びマルチプレクサ回路（ＭＵＸ２）並びに第１の優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ−１）６８１からなる構成が該当するが、具体的な構成例はこれらに限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
（緩衝バッファの動作説明）
図７は、緩衝バッファの詳細を示す図である。緩衝バッファは、入力された４バイト幅のパケットデータを８バイト揃うごとに、偶数番号パケットデータとそれに続く奇数番号パケットデータを並べた８バイト幅のパケットデータに連結を行うバッファである。
（緩衝バッファの動作説明）
図７は、緩衝バッファの詳細を示す図である。緩衝バッファは、入力された４バイト幅のパケットデータを８バイト揃うごとに、偶数番号パケットデータとそれに続く奇数番号パケットデータを並べた８バイト幅のパケットデータに連結を行うバッファである。
まず、４バイト幅の偶数番号パケットデータは、コントローラ７０４からのイネーブル信号（ｅｎａｂｌｅ０、ｅｎａｂｌｅ１）によって制御されることにより、まず、第１の４バイト・バッファ（４Ｂｙｔｅ ＢＵＦＦＥＲ−０）７０１に保持され、次のサイクルにおいて第２の４バイト・バッファ（４Ｂｙｔｅ ＢＵＦＦＥＲ−１）７０２に保持されるとともに、偶数番号パケットデータに続く４バイト幅の奇数番号パケットデータは、第１の４バイト・バッファ（４Ｂｙｔｅ ＢＵＦＦＥＲ−０）７０１に保持される。
ここで、第１の４バイト・バッファ７０１（４Ｂｙｔｅ ＢＵＦＦＥＲ−０）の出力ビット［６３：３２］及び７０２の出力ビット［３１：０］は、マージされることにより、ビット［６３：０］の８バイト幅データに連結される。さらに、連結された８バイト幅データは、コントローラ７０４からのイネーブル信号により、トライステート・バッファ７０３により出力される。以上の動作により、２個の４バイト幅のパケットデータから８バイト幅のパケットデータに連結が行われることがわかる。
（変換バッファの動作説明）
図８は、変換バッファの詳細を示す図である。変換バッファは、入力された８バイト幅のパ連結パケットデータを２個の４バイト幅音パケットデータに変換を行うバッファである。
（変換バッファの動作説明）
図８は、変換バッファの詳細を示す図である。変換バッファは、入力された８バイト幅のパ連結パケットデータを２個の４バイト幅音パケットデータに変換を行うバッファである。
まず、８バイト幅の連結パケットデータは、コントローラ８０３からのイネーブル信号及びセレクト信号（ｅｎａｂｌｅ０、ｓｅｌｅｃｔ、ｅｎａｂｌｅ１）によって制御されることにより、まず、ｅｎａｂｌｅ０信号により連結パケットデータのビット［３１：０］が第１の４バイト・バッファ（４Ｂｙｔｅ ＢＵＦＦＥＲ−０）８０１に保持され、さらに、ｓｅｌｅｃｔ信号でマルチプレクサ回路（ＭＵＸ）８０２のＩＮ１入力を選択することにより、連結パケットデータのビット［６３：３２］が第２の４バイト・バッファ（４Ｂｙｔｅ ＢＵＦＦＥＲ−１）８０４に保持される。
ここで、連結パケットデータのビット［６３：３２］が第２の４バイト・バッファ（４Ｂｙｔｅ ＢＵＦＦＥＲ−１）８０４に保持された後、コントローラからのセレクト信号（ｓｅｌｅｃｔ）でマルチプレクサ回路（ＭＵＸ）８０２のＩＮ０入力を選択することにより、次のサイクルにおいてビット［６３：３２］の４バイト幅のパケットデータが出力されるとともに、第２の４バイト・バッファ（４Ｂｙｔｅ ＢＵＦＦＥＲ−１）８０４にビット［３１：０］が第２の４バイト・バッファ（４Ｂｙｔｅ ＢＵＦＦＥＲ−１）８０４に保持される。さらに、次のサイクルにおいてビット［３１：０］の４バイト幅のパケットデータの出力が行われる。以上の動作により、８バイト幅の連結パケットデータから２個の４バイト幅のパケットデータに変換が行われることがわかる。
（タイミングチャートの説明）
図９は、第１の実施の形態におけるタイミングチャートの一例を示す図である。本タイミング例は、ＩＦ０に４個の４バイト幅のパケットデータを連続して入力し、ＩＦ１には１０個の４バイト幅のパケットデータを連続して入力した場合のタイミングを示している。なお、簡単化のために、ＩＦ２〜ＩＦ４にはデータは入力していない。ＣＯＵＮＴ欄は、図１における第１の優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ−１）６８１内部におけるカウンタ回路のカウント値、ＩＦ０〜ＩＦ５欄はそれぞれ、図１における各入出力インタフェース、Ａ０〜Ａ５及びＢ０〜Ｂ５及びＣ０〜Ｃ５欄はそれぞれ、図１における緩衝バッファ及びライトデータ・バッファの保持内容を表す。
（タイミングチャートの説明）
図９は、第１の実施の形態におけるタイミングチャートの一例を示す図である。本タイミング例は、ＩＦ０に４個の４バイト幅のパケットデータを連続して入力し、ＩＦ１には１０個の４バイト幅のパケットデータを連続して入力した場合のタイミングを示している。なお、簡単化のために、ＩＦ２〜ＩＦ４にはデータは入力していない。ＣＯＵＮＴ欄は、図１における第１の優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ−１）６８１内部におけるカウンタ回路のカウント値、ＩＦ０〜ＩＦ５欄はそれぞれ、図１における各入出力インタフェース、Ａ０〜Ａ５及びＢ０〜Ｂ５及びＣ０〜Ｃ５欄はそれぞれ、図１における緩衝バッファ及びライトデータ・バッファの保持内容を表す。
例えば、ＩＦ０から入力した２個の４バイト幅のパケットデータであるｘ０及びｘ１は、ＣＯＵＮＴ＝５において、緩衝バッファＡ０において連結パケットデータｘ０＋ｘ１として連結して保持され、同様にＩＦ１から入力した２個の４バイト幅のパケットデータであるｙ０及びｙ１は、緩衝バッファＡ１において連結パケットデータｙ０＋ｙ１として連結して保持される。
また、次サイクルであるＣＯＵＮＴ＝０において、緩衝バッファＡ０及びＡ１の出力が図６のマルチプレクサ回路（ＭＵＸ０）６５１において競合が発生するが、図１における第１の優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ−１）６８１による優先順位制御により、連結パケットデータｘ０＋ｘ１がライトバッファＡ５に保持される。
さらに、次サイクルであるＣＯＵＮＴ＝１では、ライトバッファＡ５で保持されている連結パケットデータｘ０＋ｘ１が図１におけるＲＡＭ（ＲＡＭ−０）６５３に格納され、さらに、緩衝バッファＡ１に保持されていた連結パケットデータｙ０＋ｙ１がライトバッファＡ５に保持される。
そして、次サイクルのＣＯＵＮＴ＝２では、ライトバッファＡ５で保持されている連結パケットデータｙ０＋ｙ１が図１におけるデータキューであるＲＡＭ（ＲＡＭ−０）６５３に格納される。
なお、ＩＦ０における後続の４バイト幅のパケットデータであるｘ２及びｘ３、ＩＦ１における後続の４バイト幅のパケットデータであるｙ２及びｙ３、ｙ０’〜ｙ５’も同様の制御により、図１におけるデータキューであるＲＡＭ（ＲＡＭ−０）６５３又はＲＡＭ（ＲＡＭ−１）６６３又はＲＡＭ（ＲＡＭ−２）６７３に格納される。
図１０は、第１の実施の形態におけるタイミングチャートの一例である図９の動作完了後におけるＲＡＭ（ＲＡＭ−０）６５３又はＲＡＭ（ＲＡＭ−１）６６３又はＲＡＭ（ＲＡＭ−２）６７３のデータパケットの格納イメージを表す。
図１１は、第１の実施の形態におけるタイミングチャートの別の一例を示す図である。本タイミング例は、ＩＦ０〜ＩＦ４に４バイト幅のパケットデータを途切れなく連続して入力した場合のタイミングを示している。なお、ＣＯＵＮＴ欄、ＩＦ０〜ＩＦ５欄、Ａ０〜Ａ５及びＢ０〜Ｂ５及びＣ０〜Ｃ５欄はそれぞれ、図９と同様の内容を表す。ず１１のタイミングチャートによれば、全入力インタフェースであるＩＦ０からＩＦ４に４バイト幅のパケットデータを途切れなく連続して入力した場合においても、優先順位制御が正常に実行されることにより、データキューであるＲＡＭ（ＲＡＭ−０）６５３又はＲＡＭ（ＲＡＭ−１）６６３又はＲＡＭ（ＲＡＭ−２）６７３に格納されることがわかる。
図１２は、第１の実施の形態におけるタイミングチャートの別の一例である図１０の動作完了後におけるＲＡＭ（ＲＡＭ−０）６５３又はＲＡＭ（ＲＡＭ−１）６６３又はＲＡＭ（ＲＡＭ−２）６７３のデータパケットの格納イメージを表す。
（第２の実施の形態）
図１３に同一種類の入力インタフェースを複数有している場合の、データキュー制御装置における本発明の第２の実施の形態を示す図である。
（第２の実施の形態）
図１３に同一種類の入力インタフェースを複数有している場合の、データキュー制御装置における本発明の第２の実施の形態を示す図である。
図１３のデータキュー制御装置は、入力として同一種類のインタフェースであるＩＦ０〜ＩＦ４を有し、それぞれ、他のＬＳＩから出力された４バイト幅のパケットデータ１３１１の受信を行い、出力インタフェースであるＩＦ５に出力を行う。
ＩＦ０〜ＩＦ４の各インタフェースに入力された４バイト幅のパケットデータ１３１１は、８バイト揃うごとに緩衝バッファ１３２１〜１３２５、１３３１〜１３３５、１３４１〜１３４５により、偶数番号パケットデータとそれに続く奇数番号パケットデータを並べた８バイト幅のパケットデータに連結される。例えば、ＩＦ０に入力されたパケットデータは、８バイト揃うごとに緩衝バッファ（Ａ０）１３２１→緩衝バッファ（Ｂ０）１３３１→緩衝バッファ（Ｃ０）１３４１の順番で、８バイト幅のパケットデータに連結される。なお、緩衝バッファの詳細については後述する。
一例として、２個の４バイト幅のパケットデータを構成するフォーマットとして、例えば偶数番号パケットデータにパケット宛先情報等のヘッダを実装し、後続の奇数番号パケットデータにパケットの本体データを実装すれば、８バイト幅の連結パケットデータに連結してからデータキューに格納することにより、データキューからパケットデータを読み出した際の制御が容易になる。
連結された８バイト幅のパケットデータは、それぞれ、マルチプレクサ回路（ＭＵＸ０）１３５１及びマルチプレクサ回路（ＭＵＸ１）１３６１及びマルチプレクサ回路（ＭＵＸ２）１３７１のＩＮ０〜ＩＮ４に入力される。マルチプレクサ回路（ＭＵＸ０）１３５１及びマルチプレクサ回路（ＭＵＸ１）１３６１及びマルチプレクサ回路（ＭＵＸ２）１３７１はそれぞれ、第１の優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ−１）１３８１から出力されたセレクト信号により、それぞれのマルチプレクサ回路のＩＮ０〜ＩＮ４から入力された連結パケットデータの選択を行い、それぞれ、ライトデータ・バッファ（Ａ５）１３５２又はライトデータ・バッファ（Ｂ５）１３６２又はライトデータ・バッファ（Ｃ５）１３７２へ出力を行う。
ここで、第１の優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ−１）１３８１は、カウンタ回路を内蔵することにより、ラウンドロビンによる優先順位制御を行う。
例えば、マルチプレクサ回路（ＭＵＸ０）１３５１においては、カウント値が０→１→２→３→４→５→０と変化するに従い、ＩＮ０→ＩＮ１→ＩＮ２→ＩＮ３→ＩＮ４→（非選択）→ＩＮ０のように入力を選択する方法である。また、マルチプレクサ回路（ＭＵＸ１）１３６１においては、カウント値が０→１→２→３→４→５→０と変化するに従い、ＩＮ２→ＩＮ３→ＩＮ４→（非選択）→ＩＮ０→ＩＮ１→ＩＮ２のように入力を選択する。さらに、マルチプレクサ回路（ＭＵＸ２）１３７１においては、カウント値が０→１→２→３→４→５→０と変化するに従い、ＩＮ４→（非選択）→ＩＮ０→ＩＮ１→ＩＮ２→ＩＮ３→ＩＮ４のように入力を選択する。
ライトデータ・バッファ（Ａ５）１３５２及びライトデータ・バッファ（Ｂ５）１３６２及びライトデータ・バッファ（Ｃ５）１３７２に保持された連結パケットデータは、それぞれ、データキューとなるＲＡＭ（ＲＡＭ−０）１３５３又はＲＡＭ（ＲＡＭ−１）１３６３又はＲＡＭ（ＲＡＭ−２）１３７３において、アドレス制御回路１３５４、１３６４、１３７４から出力されるライトアドレスの番地に書込みが行われることにより格納される。
ＲＡＭ（ＲＡＭ−０）１３５３及びＲＡＭ（ＲＡＭ−１）１３６３及びＲＡＭ（ＲＡＭ−２）１３７３に格納された連結パケットデータは、それぞれ、リードデータ・バッファ（Ａ６）１３５５又はリードデータ・バッファ（Ｂ６）１３６５又はリードデータ・バッファ（Ｃ６）１３７５に保持される。
リードデータ・バッファ（Ａ６）１３５５又はリードデータ・バッファ（Ｂ６）１３６５又はリードデータ・バッファ（Ｃ６）１３７５に保持された連結パケットデータは、それぞれ、マルチプレクサ回路（ＭＵＸ３）１３８３のＩＮ０〜ＩＮ２又はマルチプレクサ回路（ＭＵＸ４）１３８４のＩＮ０〜ＩＮ２に入力される。
マルチプレクサ回路（ＭＵＸ３）１３８３及びマルチプレクサ回路（ＭＵＸ４）１３８４は、第２の優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ−２）から出力されたセレクト信号により、ＩＮ０〜ＩＮ２から入力された連結パケットデータの選択を行い、変換バッファ（ＴＲ−ＢＵＦ０）１３８５又は変換バッファ（ＴＲ−ＢＵＦ１）１３８６へ出力を行う。
ここで、第２の優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ−２）１３８２は、カウンタ回路を内蔵することにより、ラウンドロビンによる優先順位制御を行う。
例えば、マルチプレクサ回路（ＭＵＸ３）１３８３においては、カウント値が０→１→２→３→０と変化するに従い、ＩＮ０→ＩＮ１→ＩＮ２→（非選択）→ＩＮ０のように入力を選択する。また、マルチプレクサ回路（ＭＵＸ４）１３８５においては、カウント値が０→１→２→３→０と変化するに従い、ＩＮ１→ＩＮ２→（非選択）→ＩＮ０→ＩＮ１のように入力を選択する。
さらに、変換バッファ（ＴＲ−ＢＵＦ０）１３８５及び変換バッファ（ＴＲ−ＢＵＦ１）１３８６において、連結パケットデータは２個の４バイト幅のパケットデータに変換された後、データキュー制御装置の出力インタフェースであるＩＦ５から出力される。
本実施の形態により、ｎ対ｍ（ｎ、ｍは自然数）の接続関係を有するデータキュー制御装置及び制御方法を実現することができる。
以上、本発明にかかる実施の形態１乃至２について図面を参照して説明して詳述してきたが、具体的な構成例はこれら実施の形態１乃至２に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
以下に本発明を付記する。
（付記１）
複数の入力インタフェースからデータを受信し、前記受信したデータを複数のデータキューに格納し、前記複数のデータキューに格納されたデータを選択出力手段により選択出力するデータキュー制御装置であって、
前記複数の入力インタフェースのそれぞれから受信したデータを前記複数のデータキューに順次割当てる割当て手段を有することを特徴とするデータキュー制御装置。
複数の入力インタフェースからデータを受信し、前記受信したデータを複数のデータキューに格納し、前記複数のデータキューに格納されたデータを選択出力手段により選択出力するデータキュー制御装置であって、
前記複数の入力インタフェースのそれぞれから受信したデータを前記複数のデータキューに順次割当てる割当て手段を有することを特徴とするデータキュー制御装置。
（付記２）
複数の入力インタフェースからデータを受信し、前記受信したデータを複数のデータキューに格納し、前記複数のデータキューに格納されたデータを選択出力手段により選択出力するデータキュー制御装置を有し、該データキュー制御装置より出力される出力を処理する情報処理装置であって、
前記データキュー制御装置はさらに、前記複数の入力インタフェースのそれぞれから受信したデータを前記複数のデータキューに順次割当てる割当て手段を有し、
前記データキュー制御装置が出力するデータを処理することを特徴とする情報処理装置。
複数の入力インタフェースからデータを受信し、前記受信したデータを複数のデータキューに格納し、前記複数のデータキューに格納されたデータを選択出力手段により選択出力するデータキュー制御装置を有し、該データキュー制御装置より出力される出力を処理する情報処理装置であって、
前記データキュー制御装置はさらに、前記複数の入力インタフェースのそれぞれから受信したデータを前記複数のデータキューに順次割当てる割当て手段を有し、
前記データキュー制御装置が出力するデータを処理することを特徴とする情報処理装置。
（付記３）
複数の入力インタフェースからデータを受信し、前記受信したデータを複数のデータキューに格納し、前記複数のデータキューに格納されたデータを選択出力するデータキュー制御方法であって、
前記複数の入力インタフェースよりデータを入力し、
前記複数の入力インタフェースから受信したデータを前記複数のデータキューに順次割当てを行い、
前記複数のデータキュー手段に割当てられたデータを選択的に出力することを特徴とするデータキュー制御方法。
複数の入力インタフェースからデータを受信し、前記受信したデータを複数のデータキューに格納し、前記複数のデータキューに格納されたデータを選択出力するデータキュー制御方法であって、
前記複数の入力インタフェースよりデータを入力し、
前記複数の入力インタフェースから受信したデータを前記複数のデータキューに順次割当てを行い、
前記複数のデータキュー手段に割当てられたデータを選択的に出力することを特徴とするデータキュー制御方法。
（付記４）
複数の入力インタフェースからデータを受信し、前記受信したデータを複数のデータキューに格納し、前記複数のデータキューに格納されたデータを選択的に出力するデータキュー制御装置であって、
全てのデータキューにそれぞれ対応して設けられ，全ての入力インタフェースと、いずれか一つのデータキューに接続される複数のマルチプレクサを有することを特徴とするデータキュー制御装置。
複数の入力インタフェースからデータを受信し、前記受信したデータを複数のデータキューに格納し、前記複数のデータキューに格納されたデータを選択的に出力するデータキュー制御装置であって、
全てのデータキューにそれぞれ対応して設けられ，全ての入力インタフェースと、いずれか一つのデータキューに接続される複数のマルチプレクサを有することを特徴とするデータキュー制御装置。
（付記５）
複数の入力インタフェースからデータを受信し、前記受信したデータを複数のデータキューに格納し、前記複数のデータキューに格納されたデータを選択的に出力するデータキュー制御装置を有し、該データキュー制御装置より出力される出力を処理する情報処理装置であって、
前記データキュー制御装置はさらに、全てのデータキューにそれぞれ対応して設けられ，全ての入力インタフェースと、いずれか一つのデータキューに接続される複数のマルチプレクサを有し、
前記データキュー制御装置が出力するデータを処理することを特徴とする情報処理装置。
複数の入力インタフェースからデータを受信し、前記受信したデータを複数のデータキューに格納し、前記複数のデータキューに格納されたデータを選択的に出力するデータキュー制御装置を有し、該データキュー制御装置より出力される出力を処理する情報処理装置であって、
前記データキュー制御装置はさらに、全てのデータキューにそれぞれ対応して設けられ，全ての入力インタフェースと、いずれか一つのデータキューに接続される複数のマルチプレクサを有し、
前記データキュー制御装置が出力するデータを処理することを特徴とする情報処理装置。
（付記６）
Ｍ個（Ｍは２以上の自然数）の入力インタフェース手段からデータを受信し、前記受信したデータをＮ個（Ｎは２以上かつＭ以下の自然数）のデータキュー手段に格納を行うデータキュー制御装置であって、
０から（Ｍ−１）までの計数を行う第１の計数手段の出力により優先順位制御を行う第１の優先順位制御手段と、
０から（Ｎ−１）までの計数を行う第２の計数手段の出力により優先順位制御を行う第２の優先順位制御手段と、
前記Ｍ個の入力インタフェース手段に接続され、前記第１の優先順位制御手段が出力する選択信号により選択出力を行うＮ個のＭ対１選択手段と、
前記Ｎ個のＭ対１選択手段の出力にそれぞれ１対１で接続されたＮ個のデータキュー手段と、
前記Ｎ個のデータキュー手段の出力に接続され、前記第２の優先順位制御手段が出力する選択信号により選択出力を行うＮ対１選択手段とを有することを特徴とするデータキュー制御装置。
Ｍ個（Ｍは２以上の自然数）の入力インタフェース手段からデータを受信し、前記受信したデータをＮ個（Ｎは２以上かつＭ以下の自然数）のデータキュー手段に格納を行うデータキュー制御装置であって、
０から（Ｍ−１）までの計数を行う第１の計数手段の出力により優先順位制御を行う第１の優先順位制御手段と、
０から（Ｎ−１）までの計数を行う第２の計数手段の出力により優先順位制御を行う第２の優先順位制御手段と、
前記Ｍ個の入力インタフェース手段に接続され、前記第１の優先順位制御手段が出力する選択信号により選択出力を行うＮ個のＭ対１選択手段と、
前記Ｎ個のＭ対１選択手段の出力にそれぞれ１対１で接続されたＮ個のデータキュー手段と、
前記Ｎ個のデータキュー手段の出力に接続され、前記第２の優先順位制御手段が出力する選択信号により選択出力を行うＮ対１選択手段とを有することを特徴とするデータキュー制御装置。
（付記７）
前記データキュー制御装置はさらに、
複数データの連結を行うＭ個の緩衝バッファ手段を有し、
前記Ｍ個の緩衝バッファ手段はそれぞれ、前記入力インタフェース手段に接続され、それぞれデータキュー手段へ前記連結データの出力を行うことを特徴とする請求項１記載のデータキュー制御装置。
前記データキュー制御装置はさらに、
複数データの連結を行うＭ個の緩衝バッファ手段を有し、
前記Ｍ個の緩衝バッファ手段はそれぞれ、前記入力インタフェース手段に接続され、それぞれデータキュー手段へ前記連結データの出力を行うことを特徴とする請求項１記載のデータキュー制御装置。
（付記８）
前記データキュー制御装置は、
Ｎ対１選択手段を複数有することを特徴とする請求項１又は２記載のデータキュー制御装置。
前記データキュー制御装置は、
Ｎ対１選択手段を複数有することを特徴とする請求項１又は２記載のデータキュー制御装置。
（付記９）
Ｍ個（Ｍは２以上の自然数）の入力インタフェース手段からデータを受信し、前記受信したデータをＮ個（Ｎは２以上かつＭ以下の自然数）のデータキュー手段に格納を行うデータキュー制御方法であって、
０から（Ｍ−１）までの計数を行う第１の計数手段の出力により優先順位制御を行う第１の優先順位制御手段と、
０から（Ｎ−１）までの計数を行う第２の計数手段の出力により優先順位制御を行う第２の優先順位制御手段とを有し、
前記Ｍ個の入力インタフェース手段がデータを入力するステップと、
前記第１の優先順位制御手段が出力する選択信号により前記入力インタフェース手段から入力されたデータの選択を行うＮ個のＭ対１選択手段が、それぞれデータの選択を行うステップと、
前記Ｎ個のＭ対１選択手段が選択したデータをそれぞれ１対１に接続されたＮ個のデータキュー手段に格納するするステップと、
前記Ｎ個のデータキュー手段から出力されたデータを入力し、前記第２の優先順位制御手段が出力する選択信号により選択を行うＮ対１選択手段が、データを選択して出力を行うステップとを有するデータキュー制御方法。
Ｍ個（Ｍは２以上の自然数）の入力インタフェース手段からデータを受信し、前記受信したデータをＮ個（Ｎは２以上かつＭ以下の自然数）のデータキュー手段に格納を行うデータキュー制御方法であって、
０から（Ｍ−１）までの計数を行う第１の計数手段の出力により優先順位制御を行う第１の優先順位制御手段と、
０から（Ｎ−１）までの計数を行う第２の計数手段の出力により優先順位制御を行う第２の優先順位制御手段とを有し、
前記Ｍ個の入力インタフェース手段がデータを入力するステップと、
前記第１の優先順位制御手段が出力する選択信号により前記入力インタフェース手段から入力されたデータの選択を行うＮ個のＭ対１選択手段が、それぞれデータの選択を行うステップと、
前記Ｎ個のＭ対１選択手段が選択したデータをそれぞれ１対１に接続されたＮ個のデータキュー手段に格納するするステップと、
前記Ｎ個のデータキュー手段から出力されたデータを入力し、前記第２の優先順位制御手段が出力する選択信号により選択を行うＮ対１選択手段が、データを選択して出力を行うステップとを有するデータキュー制御方法。
（付記１０）
複数個のデータを１個のデータに連結を行う緩衝バッファ手段を有し、
前記Ｍ個の入力インタフェース手段がデータを入力するステップの後に、
前記緩衝バッファ手段が、前記入力インタフェース手段から入力されたデータを連結した後に、前記データキュー手段へ前記連結データの出力を行うことを特徴とする請求項４記載のデータキュー制御方法。
複数個のデータを１個のデータに連結を行う緩衝バッファ手段を有し、
前記Ｍ個の入力インタフェース手段がデータを入力するステップの後に、
前記緩衝バッファ手段が、前記入力インタフェース手段から入力されたデータを連結した後に、前記データキュー手段へ前記連結データの出力を行うことを特徴とする請求項４記載のデータキュー制御方法。
１０１ バックプレーン（ＢＰ）
１０２ システムボード（ＳＢ）
１０４ Ｉ／Ｏボード（ＩＯＢ）
１１１ クロスバ・スイッチＬＳＩ（ＸＢ）
１２１ システム・コントローラＬＳＩ（ＳＣ）
１４１ Ｉ／Ｏシステム・コントローラＬＳＩ（ＩＯＳＣ）
１６１ コネクタ
２１１ トランシーバ
３２１ ＣＰＵ
３３１ メモリ・コントローラＬＳＩ（ＭＡＣ）
３４１ メモリ・モジュール（ＤＩＭＭ）
４２１ ＵＰＡ−ＰＣＩブリッジＬＳＩ（Ｕ２Ｐ）
４３１ ＰＣＩスロット（ＰＣＩ−ｓｌｏｔ）
５１１ パケットデータ
５２１ 緩衝バッファ（ＳＵＳ−ＢＵＦ）
５３１ ＲＡＭ
５４１ 変換バッファ（ＴＲ−ＢＵＦ）
５５１ 優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ）
５６１ マルチプレクサ回路（ＭＵＸ）
６５１ ライトデータ・バッファ
６５５ リードデータ・バッファ
７０１ ４バイト・バッファ
７０２ ４バイト・バッファ
７０３ トライステート・バッファ
７０４ コントローラ
８０１ ４バイト・バッファ
８０２ マルチプレクサ回路（ＭＵＸ）
８０３ コントローラ
８０４ ４バイト・バッファ
１０２ システムボード（ＳＢ）
１０４ Ｉ／Ｏボード（ＩＯＢ）
１１１ クロスバ・スイッチＬＳＩ（ＸＢ）
１２１ システム・コントローラＬＳＩ（ＳＣ）
１４１ Ｉ／Ｏシステム・コントローラＬＳＩ（ＩＯＳＣ）
１６１ コネクタ
２１１ トランシーバ
３２１ ＣＰＵ
３３１ メモリ・コントローラＬＳＩ（ＭＡＣ）
３４１ メモリ・モジュール（ＤＩＭＭ）
４２１ ＵＰＡ−ＰＣＩブリッジＬＳＩ（Ｕ２Ｐ）
４３１ ＰＣＩスロット（ＰＣＩ−ｓｌｏｔ）
５１１ パケットデータ
５２１ 緩衝バッファ（ＳＵＳ−ＢＵＦ）
５３１ ＲＡＭ
５４１ 変換バッファ（ＴＲ−ＢＵＦ）
５５１ 優先順位制御回路（ＰＲＩＯＲＩＴＹ ＣＯＮＴＲＯＬ）
５６１ マルチプレクサ回路（ＭＵＸ）
６５１ ライトデータ・バッファ
６５５ リードデータ・バッファ
７０１ ４バイト・バッファ
７０２ ４バイト・バッファ
７０３ トライステート・バッファ
７０４ コントローラ
８０１ ４バイト・バッファ
８０２ マルチプレクサ回路（ＭＵＸ）
８０３ コントローラ
８０４ ４バイト・バッファ
Claims (6)
- データをそれぞれ入力するＭ個（Ｍは２以上の自然数）の入力部と、
前記Ｍ個の入力部に接続され、前記Ｍ個の入力部から入力されるＭ個のデータをそれぞれ保持する、Ｎ個（Ｎは2以上かつＭ未満の自然数）の保持部と、
０から（Ｍ−１）までの計数を行うことにより第１の選択信号を生成する第１の選択信号生成部と、
前記Ｎ個の保持部にそれぞれ接続されるとともに、前記第１の選択信号に基づいて、前記保持部が保持するＭ個のデータから一のデータをそれぞれ選択して出力する、Ｎ個のＭ対１選択部と、
前記Ｎ個のＭ対１選択部にそれぞれ１対１で接続され、前記Ｍ対１選択部から入力されるデータを格納するＮ個の記憶部と、
０から（Ｎ−１）までの計数を行うことにより第２の選択信号を生成する第２の選択信号生成部と、
前記Ｎ個の記憶部に接続されるとともに、前記第２の選択信号に基づいて、前記Ｎ個の記憶部が格納するデータから一のデータを選択して出力するＮ対１選択部を有することを特徴とする記憶制御装置。 - 前記保持部は、
前記入力される複数のデータを、1個のデータに連結された連結データとして出力することを特徴とする請求項１記載の記憶制御装置。 - 前記記憶制御装置はさらに、
前記Ｍ対１選択部から入力される連結データを格納するとともに、前記格納する連結データを、複数のデータに変換して出力する変換バッファ部を有することを特徴とする請求項２記載の記憶制御装置。 - 記憶制御装置の記憶制御方法において、
Ｍ個（Ｍは２以上の自然数）の入力部が、データをそれぞれ入力するステップと、
Ｎ個（Ｎは2以上かつＭ未満の自然数）の保持部が、前記Ｍ個の入力部に接続され、前記Ｍ個の入力部から入力されるＭ個のデータをそれぞれ保持するステップと、
第１の選択信号生成部が、０から（Ｍ−１）までの計数を行うことにより第１の選択信号を生成するステップと、
前記Ｎ個の保持部にそれぞれ接続されるＮ個のＭ対１選択部が、前記第１の選択信号に基づいて、前記保持部が保持するＭ個のデータから一のデータをそれぞれ選択して出力するステップと、
Ｎ個の記憶部が、前記Ｎ個のＭ対１選択部にそれぞれ１対１で接続され、前記Ｍ対１選択部から入力されるデータを格納するステップと、
第２の選択信号生成部が、０から（Ｎ−１）までの計数を行うことにより第2の選択信号を生成するステップと、
Ｎ対１選択部が、前記Ｎ個の記憶部に接続されるとともに、前記第２の選択信号に基づいて、前記Ｎ個の記憶部が格納するデータから一のデータを選択して出力するステップを有することを特徴とする記憶制御方法。 - 前記保持部は、
前記入力される複数のデータを、1個のデータに連結された連結データとして出力することを特徴とする請求項４記載の記憶制御方法。 - 前記記憶制御装置の制御方法はさらに、
前記記憶制御装置が有する変換バッファ部が、前記Ｍ対１選択部から入力される連結データを格納するとともに、前記格納する連結データを、複数のデータに変換して出力するステップを有することを特徴とする請求項５記載の記憶制御方法。
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