JP2002508099A - 異なるデータ・レートで動作するネットワーク・ポートに関して、共用メモリへのアクセスを調停する方法および装置 - Google Patents

Abstract

(57)【要約】 ネットワーク・システム内の多数のポート間で共用されたパケット・スイッチ内のバッファ・メモリを管理するための方法と装置。この装置は、低速データ・ポート（２０２）とバッファ・メモリの間で第１のデータ・レートでデータを送るように構成された複数の低速データ・ポート・インタフェース（２０６）と、高速データ・ポート（２２０）とバッファ・メモリの間で第２のデータ・レートでデータを送るように構成された複数の高速データ・ポート・インタフェース（２０８）を含む。第１のレベル・アービタ（２１０）は複数の低速データ・ポート・インタフェースに結合されている。第１のレベル・アービタは１つの低速データ・ポートのアクセス要求を選択し、アクセス要求を出力する。第２のレベル・アービタ（２１４）は複数の高速データ・ポート・インタフェースと、第１のレベル・アービタの出力に結合されている。第２のレベル・アービタは高速データ・ポート・インタフェースからの複数のアクセス要求と第１のレベル・アービタからのアクセス要求から１つのアクセス要求を選択し、選択されたアクセス要求をメモリへ中継する。

Description

【発明の詳細な説明】 異なるデータ・レートで動作するネットワーク・ポートに 関して、共用メモリへのアクセスを調停する方法および装置 発明の分野 本発明は、ネットワーク化されたコンピュータ環境内のパケット・ルーティン グ・スイッチの分野に関する。発明の背景 コンピュータ・ネットワークを使用すると、多数のプロセッサが互いに通信す ることができる。コンピュータ・ネットワークは種々のタイプのコンピュータお よびメモリ装置とリンクする場合がある。データは一般に、ネットワーク上の構 成要素の間をパケットで伝送される。パケットは通常、各々所定の長さのデータ ・ワードのグループである。ネットワークがより大きく複雑になるに従って、パ ケットを効率的にルーティングし格納する能力がますます重要になってくる。パ ケットは、１つのネットワーク構成要素から別のネットワーク構成要素までルー ティングするプロセスの間に、一時的に格納される場合も多い。これは一部には 入力ボートと出力ポートのトラフィックの分布がランダムであるためと同時に、 異なるレートでデータを伝送するポート間におけるレートを調節するためでもあ る。したがって、パケットの格納、すなわちバッファリングが切替機能の不可欠 な部分である。バッファリングは、スイッチ回路の一部であるメモリ内（スイッ チ回路と同じダイ上）、または、スイッチ回路とは別のメモリで行われる。バッ ファ・メモリは１つのポートに関連するかまたは、いくつかのポート間で共用さ れる。 データ・パケットがルーティングの間に格納される場合、メモリ・アクセスが 遅延、したがってネットワーク性能劣化の原因にならないように、格納装置また はメモリへの高速で効率的なアクセスを行えることが重要である。ネットワーク ・スイッチは、ネットワーク構成要素間でパケットのルーティングと格納を処理 する装置である。ネットワーク・スイッチには、データをスイッチに伝送し、ま たデータをスイッチから受け取る多数のネットワーク構成要素へ接続するための 入力ポートと出力ポートが含まれる。スイッチを使用したネットワーク構成要素 は、スイッチのクライアントとして知られる。単一のスイッチは、単一のメモリ 装置を使用して、異なるレートでデータを送る多数のクライアントからのデータ を格納する場合がある。ネットワーク・スイッチがメモリ帯域幅を最大にするよ うな方法で、異なるデータ・レート能力を持つ多数のクライアントによるメモリ ・アクセスを処理することが重要である。しかし、ネットワーク・スイッチ・ア ーキテクチャを設計する時には、メモリ帯域幅を最大化するニーズは他の配慮と 競合せざるを得ない。たとえば、クライアントからバッファ・メモリへより広い データ・パスを構成すると、メモリ帯域幅は向上するが、特別のハードウェアと 追加の相互接続が必要になる。したがって、スイッチ・アーキテクチャが効率的 、経済的、フレキシブルに機能するためには、妥協を図らなければならない。発明の概要 ネットワーク・システム内で多数のポート間で共用されているパケット・スイ ッチ内でバッファ・メモリを管理するための方法と装置。この装置は、低速デー タ・ポートとバッファ・メモリの間で第１のデータ・レートでデータを送るよう に構成された複数の低速データ・ポート・インタフェースと、高速データ・ポー トとバッファ・メモリの間で第２のデータ・レートでデータを送るように構成さ れた複数の高速データ・ポート・インタフェースを含む。第１のレベル・アービ タは複数の低速データ・ポート・インタフェースに結合されている。第１のレベ ル・アービタは低速データ・ポートのうちの１つのアクセス要求を選択し、アク セス要求を出力する。第２のレベル・アービタは複数の高速データ・ポート・イ ンタフェースと、第１のレベル・アービタの出力に結合されている。第２のレベ ル・アービタは、高速データ・ポート・インタフェースからの複数のアクセス要 求の間と、第１のレベル・アービタからのアクセス要求から１つのアクセス要求 を選択し、選択されたアクセス要求をメモリへ中継する。図面の簡単な説明 第１図は、本発明の一実施形態による、メモリ・コントローラを含むネットワ ーク・スイッチ要素の構成図である。 第２図は、本発明の一実施形態による、共用バッファ・メモリ・コントローラ （ＢＭＣ）の構成図である。 第３図は、本発明の一実施形態による、高速／構成可能なポート・インタフェ ースの構成図である。 第４図は、本発明の一実施形態による、低速ポート・インタフェースの構成図 である。 第５図は、本発明の一実施形態による、第１のレベル・アービタの書込み部分 の構成図である。 第６図は、本発明の一実施形態による第１のレベル・アービタの読取り部分の 構成図である。 第７図は、本発明の一実施形態による第２のレベル・アービタ／スケジューラ の構成図である。 第８図は、本発明の一実施形態による多重レベル調停の図である。詳細な説明 ネットワーク・クライアントによる共用バッファ・メモリへのアクセスを可能 にするメモリ・コントローラについて説明する。一実施形態では、バッファ・メ モリ・コントローラ（ＢＭＣ）はスイッチ要素ダイに常駐し、一部には、異なる データ・レートでデータを送るポートに別々のインタフェースを配置することに よって、共用メモリ装置の帯域幅を最大にする。メモリ帯域幅は、バッファ・メ モリ・コントローラ内でデータの処理をパイプラインすることによって、また、 共用バッファ・メモリへの読取り動作と書込み動作を効率的にスケジューリング することによって、さらに最適化される。 第１図は、本発明の一実施形態によるスイッチ要素のアーキテクチャを示す単 純化された構成図である。スイッチ要素１００は、中央処理装置（ＣＰＵ）イン タフェース１０２、ネットワーク・インタフェース１０６、カスケード・インタ フェース１０８、共用メモリ・マネジャー１１０を含む。共用メモリ・マネジャ ー１１０は共用バッファ・メモリ・コントローラ（ＢＭＣ）１１２を含む。 イーサネット・パケットは３つのインタフェース１０６または１０２、１０８ のうち任意の１つのインタフェースを介してスイッチ要素１００に入るか、また はスイッチ要素１００から出る。簡単に言えば、この実施形態ではネットワーク ・インタフェース１０６はイーサネット・プロトコルによってパケットをネット ワーク（図示せず）から受け取り、１つまたは複数の外部ポート（図示せず）を 介してイーサネット・パケットをネットワークに送る。オプションのカスケード ・インタフェース１０８は、より大きなスイッチを作り出すためにスイッチ要素 を相互接続するための１つまたは複数の内部リンク（図示せず）を含む。 ＣＰＵはＣＰＵインタフェース１０２を介してスイッチ要素１００にコマンド またはパケットを送る。このような方法で、ＣＰＵで実行される１つまたは複数 のソフトウェア・プロセスは新しい入力の追加、不必要な入力の無効化など、外 部の中継／フィルタリング・データベース（図示せず）内の入力を管理する。し かし代替実施形態では、ＣＰＵは中継／フィルタリング・データベースへの直接 アクセスができる。どの場合でも、パケットの中継の目的で、ＣＰＵインタフェ ース１０２のＣＰＵポートはスイッチ要素１００への一般的な入力／出力ポート に相似しており、別の外部ネットワーク・インタフェース・ポートとまったく同 じように扱うことができる。 ネットワーク・インタフェース１０６、ＣＰＵインタフェース１０２、カスケ ード・インタフェース１０８は、共用メモリ・マネジャ１１０に結合されている 。共用メモリ・マネジャ１１０は、着信パケットのバッファリングのための、外 部の共用メモリへの効率的な集中インタフェースである。 本発明では、イーサネット・パケットは、共用メモリ・マネジャ１１０によっ て中央でバッファリングされ、管理されている。共用メモリ・マネジャ１１０は 各入力ポートと出力ポートのインタフェースであり、それらのためにダイナミッ クなメモリ割振りと割振り解除をそれぞれ実行する。入力パケット処理の間、１ つまたは複数のバッファが外部共用メモリ内に割り振られ、着信パケットは、た とえばネットワーク・インタフェース１０６から受け取ったコマンドに応答して 共用メモリ・マネジャ１１０によって格納される。その後、出力パケット処理の 間、共用メモリ・マネジャ１１０は外部共用メモリからパケットを検索し、使用 されなくなったバッファの割振りを解除する。すべての出力ポートがその中に格 納されたデータの送り出しを完了するまで、どのバッファも解放しないことを確 認するために、好ましくは共用メモリ・マネジャ１１０はバッファの所有権をも 追跡する。 本発明は、高速イーサネット・パケットおよびギガビット・イーサネット・パ ケットのワイヤ速度ルーティングと中継を行うスイッチ要素１００のようなスイ ッチ要素に含まれることもある。しかし、インタフェースは他のネットワーク・ プロトコルにも同じように適合するように構成されている。また、機能は上記と は異なるように分割される場合もあることを理解されたい。たとえば、説明した 実施形態で多数の装置が、共用メモリ・マネジャ１１０に関連してダイナミック な割振り、割振り解除、追跡を実行する場合もある。さらに、スイッチ要素は好 ましくは高度に統合され、ハードウェア内で性能が重要な機能を実行する単一の 特定用途向け集積回路（ＡＳＩＣ）を含む場合もあるが、代替実施形態は２つ以 上のＡＳＩＣを含むチップ・セットを含む。最終的に、ハードウェアとソフトウ ェアの間の機能の分割も同様に調停される場合があることを理解されたい。 第２図は、一実施形態によるバッファ・メモリ・コントローラ（ＢＭＣ）１１ ２の構成図を示す。ＢＭＣ１１２はネットワーク・コンピュータ・システム内の 種々のポートについて、共用ＳＲＡＭメモリ（図示せず）へのアクセスを制御す る。ＢＭＣ１１２はネットワーク内の他のポートに比べて比較的遅いデータ・レ ートで動作する低速ポート２０２のために共用メモリへのアクセスを制御する。 ホスト装置はまた、通常は周辺構成要素インタフェース（ＰＣＩ）バスなどのロ ーカル・バス上で、ＢＭＣ１１２のホスト・ポート２０４を介して共用メモリへ アクセスする。高速ポート２２２はまたＢＭＣ１１２を介して共用メモリへもア クセスする。高速ポート２２２はまた、ＢＭＣ１１２を介して共用メモリへアク セスする。高速ポート２２２は低速ポート２０２に比べて比較的速いデータ・レ ートで動作する。構成可能なポート２２０は、ＢＭＣ１１２を介して共用メモリ へアクセスする。構成可能なポート２２０とは、低速ポート２０２のデータ・レ ートまたは高速ポート２２２のデータ・レートで動作するように構成することが できるポートのことである。本発明の一実施形態によれば、低速ポート２０２は イーサネット・プロトコルまたは高速イーサネット・プロトコルに従って動作す る。一実施形態によれば、ホスト・ポート２０４はＰＣＩバス・プロトコルに従 う。この実施形態によれば、高速ポート２２２は、ギガビット・イーサネット・ プロトコルに従って動作する。低速ポート２０２の高速イーサネット・レートは １００Ｍｂｐｓである。一実施形態によれば、１００Ｍｂｐｓの帯域幅はホスト ・ポート２０４に割り振られている。ギガビット高速ポート２２２のデータ・レ ートは、高速イーサネット低速ポート２０２と、ホスト・ポート２０４の１０倍 のデータ・レートである。本発明の一実施形態によれば、ＢＭＣ１１２は３つの 高速（ギガビット）ポート、５つのプログラム可能なポート、１１の低速（高速 イーサネット）ポート、１つのホスト・ポートに接続されている。 ＢＭＣ１１２は、低速ポート・インタフェース２０６と高速／構成可能なポー ト・インタフェース２０８を含む。以下にさらに詳細に説明されているように、 ＢＭＣ１１２は、共用メモリ・デバイスの帯域幅を最大にするように、異なるデ ータ・レートで動作するポート間（この実施形態では、ギガビット・ポートと高 速イーサネット・ポート）のトランザクションを異なった方法で処理する。この 帯域幅最大化の１つの側面は、第２図に示されたように２レベルの調停である。 具体的には、低速ポート・インタフェース２０６は、アクセス要求が第１のレベ ル・アービタ２１０と第２のレベル・アービタ／スケジューラ２１４を通過しな いと共用メモリにアクセスできない。高速／構成可能なポート・インタフェース ２０８などのギガビット・レートで動作する能力のあるポート・インタフェース は、第２のレベル・アービタ／スケジューラ２１４を介して共用メモリ・デバイ スにアクセスする。第２のレベル・アービタ／スケジューラ２１４は共用メモリ へのアクセス要求の間を調停し、制御信号をＳＲＡＭコントローラ２１６へ渡す 。インタフェース・ポートが共用メモリへのアクセスを許可されると、第２のレ ベル・アービタ／スケジューラ２１４はＳＲＡＭアドレス、書込みデータ（ＷＤ ＡＴＡ）情報、書込みタグ（ＷＴＡＧ）情報を、共用メモリ・デバイスへ格納す るために送る。読取りパイプ２１８は、正しいポートが共用メモリ・デバイスか ら読取りデータ（ｒｄ＿ｄａｔａ）情報と読取りタグ（ｒｄ＿ｔａｇ）情報を受 け取ることができるように一時的にポート識別を格納することによって、共用メ モリ・デバイスからの読取りを促進する。 第３図は、１つの高速／構成可能なポート・インタフェース２０８に接続され た１つの高速ポート２２２を示す構成図である。高速／構成可能なポート・イン タフェース２０８は、読取りパイプ２１８と第２のレベル・アービタ／スケジュ ーラ２１４に結合されている。示されている高速ポートは、高速出力ポート２２ ２ａと高速入力ポート２２２ｂを含む。示されているように、出力ポート２２２ ａは、出力インタフェース回路３４２に結合され、高速入力ポート２２２ｂは、 高速入力インタフェース回路３４４に結合されている。高速入力ポート２２２ｂ と高速出力ポート２２２ａは、独自のコマンド、アドレス、データ・バスを介し てＢＭＣ１１２の高速／構成可能なポート・インタフェース２０８と通信する。 高速入力インタフェース回路３４４は共用メモリへの書込み動作だけを実行し、 出力インタフェース回路３４２は共用メモリへの読取り動作だけを実行する。 図示のように、高速入力ポート２２２ｂに接続されたネットワーク・クライア ントが共用メモリに書込み動作を要求すると、高速入力ポート２２２ｂは１６ビ ット・セグメントのデータ、アドレス、タグ情報をデータ回線を介してレジスタ ３３０に送る。この実施形態では、３つのコマンド・ビットもレジスタ３２８に 送られる。レジスタ３２８と３３０は、同期化の目的で高速入力インタフェース 回路３４４に含まれている。この実施形態では、データは１２８ビット・ワード で共用メモリに書き込まれ、格納される。本発明によれば、コマンド・ビットの 使用によって、クライアントと共用メモリ間のより狭い物理的インタフェース、 すなわちこの実施形態では１２８ビットの代わりに１６ビットの物理的なインタ フェースが達成される。この場合ははるかに少ない接続ハードウェアで済むと同 時に、効率的なメモリ・アクセスを保持する。３つのコマンド・ビットは、高速 入力インタフェース回路３４４に到着する１６ビット・セグメントのデータをデ ータ保持レジスタ３３４、アドレス保持レジスタ３３８、タグ保持レジスタ３４ ０へ方向づける。３つのコマンド・ビットは高速入力ポート２２２ｂ内で符号化 され、コマンド復号器有限状態マシン（ｆｓｍ）３３２内で復号化される。一実 施形態によれば、コマンド・ビットは復号化され、動作がないこと、第１のアド レスの書込み、第２のアドレスの書込み、第１のデータの書込み、ｗｒ＿ｄａｔ ａの書込み、パケットの最後のワードの書込み、また状態の書込みを示す。この 実施形態によれば、高速入力ポート２２２ｂは２つのｗｒ＿ａｄｄｒコマンドを ＢＭＣ１１２へ送信し、１９ビット・アドレスを形成する。高速入力ポート２２ ２ｂはそれから書込み第１データ・コマンドを送信し、第１の１６ビット・デー タ・セグメントをデータ・バス上で高速入力インタフェース回路３４４に送る。 このデータは１６バイト・レジスタであるデータ保持レジスタ３３４内に保持す る。高速入力ポート２２２ｂは、保持レジスタ３３４が満たされるまで７つの追 加データｗｒ＿ｃｍｄ信号を送信し続ける。それからｗｒ＿ｒｅｑが生成され、 第２のレベル・アービタ／スケジューラ２１４に送られる。同時に書込み待ち（ ｗｒ＿ｗａｉｔ）信号が高速インタフェース・ポート２２２ｂに送られ、保持レ ジスタがビジーでこれ以上データを取り込めないことを示す。ｗｒ＿ｗａｉｔ信 号は、コマンド復号器ｆｓｍ３３２から受信された「フル」信号と、第２のレベ ル・アービタ２１４から受信された書込み許可（ｗｒ＿ｇｎｔ）信号によって生 成される。 この実施形態では、第２のレベル・アービタ／スケジューラ２１４はラウンド ロビン調停方式を使用して、高速入力ポート２２２ｂへのアクセスを許可する。 第２のレベル・アービタ／スケジューラ２１４はまた、共用メモリ装置に書き込 まれるべきアドレス、データ、タグをスケジューリングする。その後アドレスと データは次のクロック・サイクルでメモリ内に書き込まれる。好ましい実施形態 ではＳＲＡＭ技術が使用される。使用されるＳＲＡＭ技術は完全にパイプライン されているので、アービタ／スケジューラ２１４は連続的に書込み動作をスケジ ューリングすることができる。データのパケットの終端に到達すると、高速入力 ポート２２２ｂは書込み状態コマンドを、状態情報と共に高速入力インタフェー ス回路３４４に送る。パケット・メモリ内に書き込まれる最後のデータと状態は 、次に高速入力インタフェース回路３４４によってスケジューリングされる。 出力インタフェース回路３４２は共用メモリからの読取り動作について、高速 出力ポート２２２ａによる共用メモリへのアクセスを制御する。高速出力ポート ２２２ａに接続されたネットワーク・クライアントが共用メモリへの読取りアク セスを要求すると、高速出力ポート２２２ａはそれぞれレジスタ３０２と３０４ に送られるコマンドとアドレス・ビットを公式化する。レジスタ３０２と３０４ は、同期化の目的で使用される。３つのコマンド・ビットがコマンド復号器ｆｓ ｍ３０６に入力され、復号化される。コマンド・ビットの復号化された重要さに 応じて、出力ポート・インタフェース回路３４２に入力する１６ビットのアドレ ス・セグメントはレジスタ３１０または３１２にロードされる。レジスタ３１０ または３１２のどちららか１つは現在のアドレスを保持し、もう１つは次のパケ ットのアドレスを保持する。現在のアドレスを保持しているレジスタは、現在の パケットの各アドレスが１つ増えるごとに１つずつ増える。次のパケットの第１ のアドレスは、現在のパケットの最後のワードの書込みと、次のパケットの最初 のワードの書込みの間に待ち時間が生じないように、他のレジスタ内で使用可能 に保持されている。マルチプレクサ３１４は、次の読取りアドレス（ｒｄ＿ａｄ ｄｒ）として第２のレベル・アービタ／スケジューラ２１４に送られるべき、適 切なレジスタ３１０または３１２内に格納されている現在の１９ビットのアドレ スを選択する。コマンド復号器ｆｓｍ３０６は、現在のアドレスまたは次のアド レスがレジスタ３１０または３１２を満たした時にｆｓｍ３０８にロードするよ うに、現在のフル（ｃｆｕｌｌ）信号または次のフル（ｎｆｕｌｌ）信号のうち 適切な方を送る。論理（ｌｏｇｉｃ）３２４は同期化の目的のために、ｒｄ＿ｔ ａｇを保持している読取りパイプ２１８のレジスタ３２６を介してメモリからｒ ｄ＿ｔａｇを受け取る。論理３２４はｒｄ＿ｔａｇを使用して、ｆｓｍ３０８に ロードするパケット終端（ｅｏｐ）信号を生成する。ロードｆｓｍ３０８は、第 ２のレベル・アービタ／スケジューラ２１４へ、読取り要求（ｒｄ＿ｒｅｑ）信 号を生成する。共用メモリへのアクセスについての調停が完了すると、第２のレ ベル・アービタ／スケジューラ２１４はロードｆｓｍ３０８へ、読取り許可（ｒ ｄ＿ｇｎｔ）を送る。アンロードｆｓｍ３２２は、共用メモリから読取りパイプ ２１８を介して高速出力ポート２２２ａへのデータのアンロードを調停する。メ モリからの読取りデータは、１２８ビット・ワードで並列的にレジスタ３１８ま たは３２０のどちらか１つに送られる。レジスタ３１８または３２０のどちらか １つは、メモリから並列にロードされた後、マルチプレクサ３１６を介して１６ ビット・セグメントにアンロードされる。アンロードｆｓｍ３２２とｒｄ＿ｔａ ｇからの情報によって命令されたように、出力インタフェース回路３４２は、共 用メモリ帯域幅が最適化され、同時に、高速出力ポート２２２ａへの狭いデータ ・インタフェース（１６ビット）が維持されるように、効率的に読込パイプ２１ ８からのデータの二重バッファリングを処理する。アンロードｆｓｍ３３２はま た、高速出力ポート２２２ａへのコマンドとｒｄ＿ｗａｉｔ信号を生成する。ｒ ｄ＿ｗａｉｔ信号は、ｒｄ＿ｗａｉｔ信号がアサート解除されるまで次のｒｄ＿ ｒｅｑｓ信号を送るのを待たなければならないことを高速出力ポート２２２ａに 伝える流れ制御信号として機能する。 第４図は、低速ポート・インタフェース２０６の構成図である。第４図は、低 速ポート・インタフェース２０６から低速ポート２０２のうち１つへの接続を示 す。図示のように、各低速ポート２０２は低速出力ポート２０２ａと低速入力ポ ート２０２ｂを有する。低速ポート・インタフェース２０６はまた、読取りパイ プ２１８、第１のレベル・アービタ２１０と通信する。本発明によれば、共用メ モリへの効率的なアクセスが異なるデータ・レートで動作するネットワーク・ク ライアントに許可されているが、それは一部には、低速入力ポートを介して低速 クライアントから共用メモリへ書き込まれているデータは物理的なリソースを共 用する一方、高速入力ポートを介したｗｒ＿ｄａｔａは物理的なリソースを共用 していないためである。上記の実施形態では、この構成は、それほど専用化され ていないハードウェア・リソースでもまったく同じように効率的に、より低速な データが処理できるという事実を利用して選択された設計を表わす。第４図に示 されているように、低速ポート・インタフェース２０６は低速入力ポート２０２ ｂを介して入ってくるｗｒ＿ｄａｔａに対しては、バッファリング回路も制御回 路も含んでいない。つまり、低速ポート・インタフェース２０６は第３図の高速 入力インタフェース回路３４４と類似の回路を保持していないのである。そのか わりに、低速クライアント入力ポートｒｄ＿ｒｅｑコマンドとデータ信号は直接 第１のレベル・アービタ２１０に送られ、ｗｒ＿ｇｎｔ信号は第１のレベル・ア ービタ２１０から直接低速入力ポート２０２ｂに送られる。 出力インタフェース回路４４２は、出力インタフェース回路３４２に関して説 明したのと全く同じように動作するが、１つだけ例外がある。低速ポート・イン タフェース２０６の出力インタフェース回路４４２は、１つのレベルの調停では なく２つのレベルの調停によって共用メモリへのアクセスを得なければならない 。具体的には、ｒｄ＿ｒｅｑ信号とｒｄ＿ａｄｄｒ信号が第１のレベル・アービ タ２１０へ送られる。調停が完了すると、ｒｄ＿ｇｎｔ信号を第２のレベル・ア ービタ／スケジューラから受け取る。 第５図は、共用メモリへの書込み動作を処理する第１のレベル・アービタ２１ ０の一部を詳しく示す図である。第１のレベル書込みアービタ２１０ａは、調停 回路５１０、コマンド・マルチプレクサ５１２、データ・マルチプレクサ５１４ を含む。この実施形態では、調停回路５１０は１００Ｍｂｐｓで動作する１１の ポートからｗｒ＿ｒｅｑｓを受け取る。この実施形態では、調停回路５１０はま た、１００Ｍｂｐｓのデータ・レートで動作するポートのうちの１つからｗｒ＿ ｒｅｑｓを受け取る。他の実施形態では、上記の実施形態とは異なるデータ・レ ートで動作し、異なるプロトコルにしたがった異なる数の種々のタイプのポート が調停回路５１０によって処理される。調停回路５１０は、ラウンドロビン調停 方式を使用して、次にアクセスを許可される特定のポートを選択する。許可信号 ５０４は、第２のレベル・アービタ／スケジューラ２１４から第１のレベル書込 みアービタ２１０ａを介して、個別の要求するポートへ送られる個別のｗｒ＿ｇ ｎｔ信号である。コマンド・ライン５０６はそれぞれ、１つの低速入力ポート内 で発生し、コマンド情報を３つのビット・セグメントでマルチプレクサ５１２へ 送る。調停が完了すると、調停回路５１０からの選択信号は、要求する低速ポー トのうち１つからのコマンド情報をロード状態マシン５１６に送る。データ回線 ５０８はそれぞれ、１つの低速入力ポートで発生する。データ回線５０８はそれ ぞれ、１６ビット・セグメントでデータ情報をマルチプレクサ５１４へ送る。調 停が完了すると、ポートのうち１つからのコマンド情報は調停回路５１０からの 選択信号によってマルチプレクサ５１４から送られる。１６ビット・セグメント のデータは、ロード状態マシン５１６内で復号化されたコマンド・ビットによっ て指示された通りに、ｍｕｘ５１４から、ｗｒ＿ｄａｔａレジスタ５２０または ５２２、またはレジスタ５２６、５２８のうちの１つに送られる。レジスタ５２ ０と５２２は、書込みデータ（ｆｅ＿ｗｒ＿ｄａｔａ）を１２８ビット・ワード でアセンブルするために使用される。レジスタ５２８は、１６ビットの高速イー サネット書込みタグ（ｆｅ＿ｗｒ＿ｔａｇ）をアセンブルするために使用される 。レジスタ５２６は、１９ビットの書込みアドレス（ｆｅ＿ｗｒ＿ａｄｄｒ）を アセンブルするために使用される。アンロード状態マシン５１８の制御下で、マ ルチプレクサ５２４は１２８ビット・データのワードを共用メモリに書き込むた めに、レジスタ５２０または５２２のどちらかから送る。アンロード状態マシン ５１８は、書込み要求（ｆｅ＿ｗｒ＿ｒｅｑ）を第２のレベル・アービタ／スケ ジューラ２１４へ送り、第２のレベル・アービタ／スケジューラ２１４から書込 み許可（ｆｅ＿ｗｒ＿ｇｎｔ）信号を受け取る。 第６図は、第１のレベル・アービタ２１０の読取りアービタ部分２１０ｂの構 成図である。第１のレベル読取りアービタ２１０ｂは、調停回路６０８とマルチ プレクサ６１０を含む。読取り要求（ｒｄ＿ｒｅｑ）回線６０２は、１１の低速 （この実施形態では高速イーサネット）出力ポートと、１つのホスト出力ポート から要求信号を搬送する。読取り許可（ｒｄ＿ｇｎｔ）回線６０４は、調停回路 ６０８からのｒｄ＿ｇｎｔ信号を、読取り動作を要求している個別のポートに搬 送する。読取りアドレス（ｒｄ＿ａｄｄｒ）回線６０６は、要求しているポート から１９ビットの読取りアドレスを搬送する。１つの１９ビットの読取りアドレ ス（ｆｅ＿ｒｄ＿ａｄｄｒ）は、調停回路６０８からマルチプレクサ６１０への 選択信号によって、第２のレベル・アービタ／スケジューラ２１４へ中継される 。調停回路６０８はラウンドロビン調停が完了すると、要求しているポートのう ちの１つからの単一の読取り要求（ｆｅ＿ｒｄ＿ｒｅｑ）を送る。調停回路６０ ８は、第２のレベル・アービタ／スケジューラ２１４からの読取り許可（ｆｅ＿ ｒｄ＿ｇｎｔ）信号を受け取る。 第７図は、第２のレベル・アービタ／スケジューラ２１４の構成図である。第 ７図はまた、第２のレベル・アービタ／スケジューラ２１４に結合されたＳＲＡ Ｍコントローラ２１６も示す。第２のレベル・アービタ／スケジューラ２１４は 、調停回路７０２と、ｗｒ＿ａｄｄｒｓ、ｒｄ＿ａｄｄｒｓ、ｗｒ＿ｄａｔａ、 ｗｒ＿ｔａｇｓをそれぞれ受け取るマルチプレクサ７０４、７０６、７０８、７ １０を含む。要求回線７２８はｒｄ＿ｒｅｑｓとｗｒ＿ｒｅｑｓを調停回路７０ ２に送る。８つのｗｒ＿ｒｅｑ信号は調停回路７０２に送られる。この実施形態 では、８つのｗｒ＿ｒｅｑ信号は８つの高速（ギガビット・イーサネット）ポー トまたは３つのギガビット・ポートと、ギガビット・ポートとして構成された５ つの構成可能なポートからの要求を示す。１つのｆｅ＿ｗｒ＿ｒｅｑ信号が、第 １のレベル・アービタ２１０から調停回路７０２に入力される。調停回路７０２ はまた、上述の８つのｗｒ＿ｒｅｑ信号に対応する８つの読取り要求（ｒｄ＿ｒ ｅｑ）信号を受け取る。最終的には、調停回路７０２は第１のレベル・アービタ ２１０から１つのｆｅ＿ｒｄ＿ｒｅｑを受け取る。調停回路７０２はこの実施形 態ではラウンドロビン調停を実行し、それに応じてｆｅ＿ｒｄ＿ｇｎｔ信号、ｒ ｄ＿ｇｎｔ信号、ｆｅ＿ｗｒ＿ｇｎｔ信号、及びｗｒ＿ｇｎｔ信号を発行する。 調停回路７０２はさらに、それに応じて書込みコマンド（ｗｒ＿ｃｍｄ）信号と 読取りコマンド（ｒｄ＿ｃｍｄ）信号を、ＳＲＡＭコントローラ２１６に送る。 図示のように調停が完了すると、調停回路７０２は現在の動作が要求する通りに 、書込み選択（ｗｒ＿ｓｅｌ）信号か読取り選択（ｒｄ＿ｓｅｌ）信号をマルチ プレクサ７０４、７０６、７０８、７１０に送る。ｗｒ＿ａｄｄｒ回線７３０は ｗｒ＿ａｄｄｒ信号と、１つのｆｅ＿ｗｒ＿ａｄｄｒ信号をマルチプレクサ７０ ４へ送る。 図示の実施形態で要求信号７２８に関して説明したように、８つのギガビット ・ポートからのｗｒ＿ａｄｄｒ信号（直接送られた）と、第１のレベル・アービ タ２１０からの１つのｆｅ＿ａｒ＿ａｄｄｒ信号は、マルチプレクサ７０４によ って受け取られる。同様に、ｒｄ＿ａｄｄｒ信号とｆｅ＿ｒｄ＿ａｄｄｒ信号は 、ｒｄ＿ａｄｄｒ回線７３２上でマルチプレクサ７０６に送られる。ｗｒ＿ｄａ ｔａ信号とｆｅ＿ｗｒ＿ｄａｔａ信号は、ｗｒ＿ａｄｄｒ回線７３４上でマルチ プレクサ７０８へ送られる。ｗｒ＿ｔａｇ信号と１つのｆｅ＿ｗｒ＿ｔａｇ信号 は、ｗｒ＿ｔａｇ回線７３６上でマルチプレクサ７１０へ送られる。調停が完了 すると、マルチプレクサ７１２は１９ビットのｗｒ＿ａｄｄｒまたは１９ビット のｒｄ＿ａｄｄｒのどちらかを選択し、レジスタ７１４とＳＲＡＭコントローラ ２１６へ送る。さらに、調停が完了すると、回線７３４のうちの１つの回線上に あるｗｒ＿ｄａｔａが同期化レジスタ７１６、７１８、７２２を介して共用メモ リへ送られる。同期化レジスタ７２２、７２４、７２６を介してＳＲＡＭタグ情 報として送られるべき１６ビットのｗｒ＿ｔａｇ情報が、回線７３６のうちの１ つの回線から選択される。 好ましい実施形態では、ゼロ・バス・ターン・アラウンドをサポートする完全 にパイプライン化されたＳＲＡＭが共用メモリとして使用される。したがって、 読取りサイクルの後に書込みサイクルが続く場合、待ち時間は生じない。これに よって、第２のレベル・アービタ／スケジューラ２１４が、任意のシーケンスで 要求をスケジュールすることが可能になる。一実施形態では、第２のレベル・ア ービタ／スケジューラ２１４は、後に続く書込み要求と共に読取り要求をスケジ ューリングする。この実施形態では、読取りトランザクションと書込みトランザ クション間の交替の間に性能の低下を被るメモリ・デバイスが使用されている場 合でも、その低下は最小化される。 第８図は、一実施形態による、共用メモリへのアクセスについて２レベルの調 停を簡単に図にしたものである。この実施形態では、読取り要求と書込み要求は 、３つの高速ポート２２２、５つの構成可能なポート２２０、１１の低速ポート ２０２、および１つのホスト・ポート２０４というポートからサポートされてい る。第８図に示されたように、第１のレベル・アービタ２１０と第２のレベル・ アービタ／スケジューラ２１４は、この図ではギガビット・イーサネット（ＧＥ ）と、高速イーサネット（ＦＥ）とラベル付けされている高速ポートと低速ポー トからの読取り要求と書込み要求を処理する。ＦＥ読取り（ＦＥｒｄ）要求信号 ８０６とホスト読取りプロセス（ＨＲＰ）要求信号８０８は第１のレベル読取り アービタ２１０ｂによってラウンドロビン方式で調停される。この調停の結果、 単一のＦＥｒｄ要求は第２のレベル・アービタ／スケジューラ２１４へ送られる 。第２のレベル・アービタ／スケジューラ２１４は、第１のレベル・アービタ２ １０ｂ、３つのＧＥ読取り（ＧＥｒｄ）要求８０２、５つの構成可能なＧＥ／Ｆ Ｅ読取り（ＧＥ／ＦＥｒｄ）要求８０４によって実行された調停の結果の間を調 停する。書込み要求についての２レベルの調停も同様な方法で処理される。図示 のように、第１のレベル書込みアービタ２１０ａは、ＦＥ書込み（ＦＥｗｒ）要 求８１４と、ホスト送信プロセス（ＨＴＰ）要求８１６の間で調停する。第２の レベル・アービタ／スケジューラ２１４は、第１レベルアービタ２１０ａ、ＧＥ 書込み（ＧＥｗｒ）要求８１０、ＧＥ／ＦＥ書込み（ＧＥ／ＦＥｗｒ）要求８１ ２によって実行された調停の結果の間で調停する。このように、メモリ帯域幅は 最適化され、資源が節約される。 第８図に示された実施形態では、共用メモリのアクセスへの要求は、左から右 へ示された順序にスケジューリングされ、読取り要求は時間的に最初になり、次 に書込み要求が続く。この構成によって、読込アクセスと書込みアクセスの間の 切替の時、待ち状態を引き起こすメモリの待ち状態が最小限になる。他の実施形 態では他の方法で読取りと書込みの順序を構成するが、２つのレベルの調停方式 の増大した効率の利益はそのまま得られる。 以上、本発明について特定の実施形態に関して説明したが、当業者なら、以下 の請求の範囲に記載した本発明の精神および範囲から逸脱することなく種々の変 更および代替を行うことができることを理解されたい。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ファム，ビン アメリカ合衆国・94552・カリフォルニア 州・カストロ バレイ・クレストウッド ドライブ・6688 (72)発明者 バーグ，カート アメリカ合衆国・94024・カリフォルニア 州・ロス アルトス・エンゼナダ ウエ イ・1370 【要約の続き】 継する。

Claims (1)

1. 【特許請求の範囲】 １．ネットワーク・システム内の多数のポート間で共用されたパケット・スイッ チ内でバッファ・メモリを管理する装置であって、 低速データ・ポートとバッファ・メモリの間で第１のデータ・レートでデータ を送るように構成された複数の低速データ・ポート・インタフェースと、 高速データ・ポートとバッファ・メモリの間で第２のデータ・レートでデータ を送るように構成された複数の高速データ・ポート・インタフェースと、 複数の低速データ・ポート・インタフェースに結合され、低速データ・ポート のうちの１つのアクセス要求を選択し、アクセス要求を出力するように構成され た第１のレベル・アービタと、 複数の高速データ・ポート・インタフェースと第１のレベル・アービタの出力 とに結合され、高速データ・ポート・インタフェースからの複数のアクセス要求 のうちのアクセス要求および第１のレベル・アービタからのアクセス要求からバ ッファ・メモリによって処理されるべきアクセス要求を選択するように構成され た第２のレベル・アービタとを含む装置。 ２．第１のレベル・アービタが、 複数の低速データ・ポートからの複数のメモリ書込みアクセス要求を受け取り 、書込み許可信号を低速データ・ポートのうちの１つに送るように構成された調 停回路と、 複数の低速データ・ポートからの複数のコマンド・ワードを受け取り、調停回 路からの信号に応答してコマンド・ワードのうち１つを出力するように構成され たコマンド・マルチプレクサと、 複数の低速データ・ポートからの少なくとも１つのデータ・ワードの少なくと も１つのセグメントを受け取り、調停回路からの信号に対応してデータ・ワード のセグメントを出力するように構成されたデータ・マルチプレクサとを含む第１ のレベル書込みアービタ回路を含む請求項１に記載の装置。 ３．第１のレベル書込みアービタがさらに、 コマンド・ワードを受け取るように構成されたロード回路と、 連続的なデータ・セグメントがデータ・マルチプレクサから受信され、ロード 回路からの信号に応答して蓄積され、複数の低速データ・ポートの１つからのデ ータ・ワード、タグ・ワード、および書込みアドレスを形成する蓄積回路を含む 請求項２に記載の装置。 ４．蓄積回路が、第１のデータ・レジスタからの蓄積されたデータを並列にメモ リに出力し、同時に、第２のデータ・ワードを連続的なセグメントで第２のデー タ・レジスタ内に蓄積する請求項３に記載の装置。 ５．データのセグメントの幅が１６ビットであり、データ・ワードの幅が１２８ ビットである請求項４に記載の装置。 ６．第１のレベル・アービタがさらに、 複数の低速データ・ポートからの複数のメモリ読取りアクセス要求を受け取り 、低速データ・ポートの１つに読取り許可信号を送るように構成された調停回路 と、 複数の低速データ・ポートからの複数の読取りアドレスを受け取り、調停回路 からの信号に応答して複数の読取りアドレスのうちの１つをメモリに送るように 構成された読取りアドレス・マルチプレクサとを含む第１のレベル読取りアービ タ回路を含む請求項２に記載の装置。 ７．第２のレベル・アービタが、 読取りアクセス要求および書込みアクセス要求を含む高速データ・ポート・イ ンタフェースからの複数のアクセス要求と、読取り要求および書込み要求を含む 第１のレベル・アービタからのアクセス要求を受け取り、読取り許可信号、書込 み許可信号、メモリ制御信号をメモリ・コントローラに出力するように構成され た調停回路と、 高速データ・ポート・インタフェースおよび第１のレベル・アービタから情報 を受け取り、調停回路からの信号に応答して情報を出力するように構成された複 数のマルチプレクサとを含む請求項１に記載の装置。 ８．複数のマルチプレクサが受け取った情報は、データ情報、アドレス情報、お よびタグ情報を含み、複数のマルチプレクサが調停回路によってアクセス要求が 許可されているポートに関連する情報を出力する請求項７に記載の装置。 ９．第２のレベル・アービタがさらに、読取りアドレスおよび書込みアドレスを 受け取り、調停回路からの信号に応答して読取りアドレスまたは書込みアドレス を出力するように構成されたアドレス・マルチプレクサを含む請求項８に記載の 装置。 １０．第２のレベル・アービタがさらに、メモリに書き込まれるべきデータおよ びタグ情報を格納するように構成されたパイプライン・レジスタを含む請求項９ に記載の装置。 １１．低速データ・ポートがデータを１００Ｍｂｐｓのレートで送り、高速デー タ・ポートが低速データ・ポートの１０倍のレートでデータを送る請求項１に記 載の装置。 １２．異なるデータ・レートで動作するネットワーク・クライアントによるネッ トワーク内の共用資源へのアクセスを制御するための方法であって、 第１のデータ・レートで動作するように構成された少なくとも１つの低速クラ イアントからのアクセス要求を受け取るステップと、 第２のデータ・レートで動作するように構成された少なくとも１つの高速クラ イアントからのアクセス要求を受け取るステップと、 低速クライアントのアクセス要求を選択するために低速クライアントのアクセ ス要求を調停するステップと、 共用資源によって処理されるべきアクセス要求を選択するために高速クライア ントのアクセス要求と低速クライアントのアクセス要求の間を調停するステップ と を含む方法。 １３．低速クライアントからのアクセス要求を受け取るステップが、 低速書込みアクセス要求を受け取るステップと、 低速書込みアクセス要求に関連するコマンド・ビット、書込みデータ、および 書込みアドレスを受け取るステップとを含む請求項１２に記載の方法。 １４．低速書込みアクセスが許可された時、書込みデータおよび書込みアドレス を格納するために低速クライアントの間で共用された格納位置の領域を、コマン ド・ビットを使用して識別するステップをさらに含む請求項１３に記載の方法。 １５．高速クライアントからのアクセス要求を受け取るステップが、 高速書込みアクセス要求を受け取るステップと、 高速書込みアクセス要求に関連するコマンド・ビット、書込みデータ、および 書込みアドレスを受け取るステップとを含む請求項１４に記載の方法。 １６．高速アクセス要求が許可された時、コマンド・ビットを使用して、書込み データおよび書込みアドレスを高速クライアントに関連する格納領域内でアセン ブルするステップと、 アセンブルされた書込みデータおよび書込みアドレスを共用資源に書込むステ ップとをさらに含む請求項１５に記載の方法。