JPH03189998A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JPH03189998A JPH03189998A JP1328840A JP32884089A JPH03189998A JP H03189998 A JPH03189998 A JP H03189998A JP 1328840 A JP1328840 A JP 1328840A JP 32884089 A JP32884089 A JP 32884089A JP H03189998 A JPH03189998 A JP H03189998A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- shift register
- timing
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000926 separation method Methods 0.000 claims description 4
- 230000006870 function Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数の等速度かつ同位相のデータをシフトする
シフトレジスタ回路に関する。
シフトレジスタ回路に関する。
従来、複数のデータをシフトする場合、そのデータの数
と同数のシフトレジスタを用いていた。
と同数のシフトレジスタを用いていた。
上述したように複数のデータをシフトする場合は、従来
は少なくともデータの数と同数のシフトレジスタを用い
るため、データの数が多くなるとそれに伴いシフトレジ
スタの数が増加し、回路規模が大きくなるという欠点が
ある。
は少なくともデータの数と同数のシフトレジスタを用い
るため、データの数が多くなるとそれに伴いシフトレジ
スタの数が増加し、回路規模が大きくなるという欠点が
ある。
本発明のシフトレジスタ回路は、複数のデータを入力す
る多重化部と、この多重化部で多重化されたデータを一
時記憶するメモリと、このメモリの書込み読出しのタイ
ミングを制御するフリップフロップ及びスリーステート
バッファと、前記メモリから読出したデータを分離する
分離部とを備えている。
る多重化部と、この多重化部で多重化されたデータを一
時記憶するメモリと、このメモリの書込み読出しのタイ
ミングを制御するフリップフロップ及びスリーステート
バッファと、前記メモリから読出したデータを分離する
分離部とを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
この実施例は、４つの等速度かつ同位相のデータを４ビ
ツトシフトする例である。
ツトシフトする例である。
１０１はデータを多重化する多重化部、１０２は多重化
部１０１で多重化されたデータを格納及び送出するメモ
リ、１０３はメモリ１０２ヘアドレスを与えるアドレス
カウンタ、１０４はメモリ１０２からのデータをラッチ
するフリップフロップ、１０５はメモリ１０２のあるビ
ットから次のビットへのデータの送出、及び、分離部１
０７へのデータ送出それぞれについてのタイミングを確
保するためのスリーステートバッファ、１０６は多重化
部１０１２分離部１０７．スリーステートバッファ１０
５．フリップフロップ１０４．アドレスカウンタ１０３
．メモリ１０２の動作タイミングを制御するためのタイ
ミング発生部、１０７はシフトされた多重化データを分
離する分離部である。
部１０１で多重化されたデータを格納及び送出するメモ
リ、１０３はメモリ１０２ヘアドレスを与えるアドレス
カウンタ、１０４はメモリ１０２からのデータをラッチ
するフリップフロップ、１０５はメモリ１０２のあるビ
ットから次のビットへのデータの送出、及び、分離部１
０７へのデータ送出それぞれについてのタイミングを確
保するためのスリーステートバッファ、１０６は多重化
部１０１２分離部１０７．スリーステートバッファ１０
５．フリップフロップ１０４．アドレスカウンタ１０３
．メモリ１０２の動作タイミングを制御するためのタイ
ミング発生部、１０７はシフトされた多重化データを分
離する分離部である。
多重化部１０１へ送られて来た４つのデータを第２図の
２０１〜２０４のように表すと、多重化部１０１の出力
は第２図２０５のようになる。ただし、この図で右側は
ど時間が進行する。
２０１〜２０４のように表すと、多重化部１０１の出力
は第２図２０５のようになる。ただし、この図で右側は
ど時間が進行する。
ここで、多重化されたデータ２０５の中で、データＡ５
がフリップフロップ１０４へ到着するタイミングから説
明する。データＡ５は、フリップフロップ１０４により
ラッチされ、スリーステートバッファ１０５により、次
のデータＢ５が到着する直前でメモリ１０２のデータピ
ッ１〜］に送出されメモリ１０２はデータＢ５が来るタ
イミングで入力する。これら一連の動作と同時に、メモ
リ１０２のデータビット２に保持されていたデータＡ４
は、メモリ１０２のデータビット３に入力され、メモリ
１０２のデータピッ１−３に保持されていたデータＡ３
はメモリ１０２のデータビット４に入力され、メモリ１
０２のデータビット４に保持されていたデータＡ２はメ
モリ１０２のデータビット５に入力され、メモリ１０２
のデータビット５に保持されていたデータＡ１は分離部
１０７へ送出され分離される。以上の説明はデータＡに
関するシフトであり、メモリ１０２のアドレスはデータ
Ａについては常に上記の５つである。
がフリップフロップ１０４へ到着するタイミングから説
明する。データＡ５は、フリップフロップ１０４により
ラッチされ、スリーステートバッファ１０５により、次
のデータＢ５が到着する直前でメモリ１０２のデータピ
ッ１〜］に送出されメモリ１０２はデータＢ５が来るタ
イミングで入力する。これら一連の動作と同時に、メモ
リ１０２のデータビット２に保持されていたデータＡ４
は、メモリ１０２のデータビット３に入力され、メモリ
１０２のデータピッ１−３に保持されていたデータＡ３
はメモリ１０２のデータビット４に入力され、メモリ１
０２のデータビット４に保持されていたデータＡ２はメ
モリ１０２のデータビット５に入力され、メモリ１０２
のデータビット５に保持されていたデータＡ１は分離部
１０７へ送出され分離される。以上の説明はデータＡに
関するシフトであり、メモリ１０２のアドレスはデータ
Ａについては常に上記の５つである。
データＢ、Ｃ，ＤについてもデータＡに対してそれぞれ
、１ビツト、２ビツト、３ビツトの位相差を保ちながら
、上記と同様の処理を行う。また、メモリ１０２のアド
レスは、データＡ、Ｂ、Ｃ。
、１ビツト、２ビツト、３ビツトの位相差を保ちながら
、上記と同様の処理を行う。また、メモリ１０２のアド
レスは、データＡ、Ｂ、Ｃ。
Ｄそれぞれの処理で、それぞれ別のアドレスを用いるこ
とにより、データ数Ｎのデータに対するデータのシフト
がアドレス数Ｎ以上のメモリにより可能となる。
とにより、データ数Ｎのデータに対するデータのシフト
がアドレス数Ｎ以上のメモリにより可能となる。
以上説明したように、複数のデータをシフトする場合に
、データの数だけシフトレジスタを用いることなく、シ
フトレジスタの記憶機能をメモリの記憶機能に置き替え
ることでシフトレジスタと同様の機能を実現できる。
、データの数だけシフトレジスタを用いることなく、シ
フトレジスタの記憶機能をメモリの記憶機能に置き替え
ることでシフトレジスタと同様の機能を実現できる。
以上説明したように本発明は、等速度かつ同位相のデー
タ数をＮとしたとき、アドレス数Ｎ以上のメモリを用い
ることにより、従来１つのデータをシフトするために最
低１つのシフトレジスタが必要であったところを、シフ
トレジスタの持つ記憶機能をメモリの記憶機能に置き替
えることで大幅な素子数の削減ができる効果がある。
タ数をＮとしたとき、アドレス数Ｎ以上のメモリを用い
ることにより、従来１つのデータをシフトするために最
低１つのシフトレジスタが必要であったところを、シフ
トレジスタの持つ記憶機能をメモリの記憶機能に置き替
えることで大幅な素子数の削減ができる効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す実施例のタイミングチャートである。 １０１・・・多重化部、］０２・・・メモリ、１０３・
・・アドレスカウンタ、１０４・・・フリップフロップ
、１０５・・・スリーステートバッファ、１０６・・・
タイミング発生部、１０７・・・分離部。
図に示す実施例のタイミングチャートである。 １０１・・・多重化部、］０２・・・メモリ、１０３・
・・アドレスカウンタ、１０４・・・フリップフロップ
、１０５・・・スリーステートバッファ、１０６・・・
タイミング発生部、１０７・・・分離部。
Claims (1)
- 複数のデータを入力する多重化部と、この多重化部で多
重化されたデータを一時記憶するメモリと、このメモリ
の書込み読出しのタイミングを制御するフリップフロッ
プ及びスリーステートバッファと、前記メモリから読出
したデータを分離する分離部とを備えたことを特徴とす
るシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1328840A JPH03189998A (ja) | 1989-12-18 | 1989-12-18 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1328840A JPH03189998A (ja) | 1989-12-18 | 1989-12-18 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03189998A true JPH03189998A (ja) | 1991-08-19 |
Family
ID=18214672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1328840A Pending JPH03189998A (ja) | 1989-12-18 | 1989-12-18 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03189998A (ja) |
-
1989
- 1989-12-18 JP JP1328840A patent/JPH03189998A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0047440A1 (en) | Shift circuit | |
| US4903240A (en) | Readout circuit and method for multiphase memory array | |
| NZ247602A (en) | Synchronous state machine for sonet | |
| US4967410A (en) | Method of multiplexing digital signals and apparatus therefor | |
| US5712820A (en) | Multiple word width memory array clocking scheme | |
| JPH03189998A (ja) | シフトレジスタ回路 | |
| JPH04281641A (ja) | スイッチ制御装置 | |
| JPS5919290A (ja) | 共用メモリシステム | |
| US4878058A (en) | Multi-protocol data conversion | |
| JPH0936868A (ja) | Ａｔｍスイッチのアドレス生成回路 | |
| JPS6129226A (ja) | チヤネルデ−タ分離装置 | |
| JP2504459B2 (ja) | デジタル回線マルチドロツプ回路 | |
| JPS6279519A (ja) | 汎用レジスタ読み出し方法 | |
| JPS62182857A (ja) | 入出力制御装置 | |
| SU1007099A1 (ru) | Устройство дл сортировки чисел | |
| JPH10312356A (ja) | データ転送装置 | |
| JP2871688B2 (ja) | ディジタル信号の多重化回路と多重分離回路 | |
| RU2081459C1 (ru) | Запоминающее устройство магазинного типа | |
| JPH02224041A (ja) | キャッシュメモリ制御回路 | |
| JP3331682B2 (ja) | 演算装置 | |
| JPS59226956A (ja) | デ−タ制御システム | |
| JPH0242893A (ja) | 時分割スイッチ | |
| JPH01164141A (ja) | 並列データ同期回路 | |
| JPH01180154A (ja) | 通話路制御方式 | |
| NO170244B (no) | Synkront fifo-register |