JPH01180154A - 通話路制御方式 - Google Patents
通話路制御方式Info
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- JPH01180154A JPH01180154A JP63003061A JP306188A JPH01180154A JP H01180154 A JPH01180154 A JP H01180154A JP 63003061 A JP63003061 A JP 63003061A JP 306188 A JP306188 A JP 306188A JP H01180154 A JPH01180154 A JP H01180154A
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- Japan
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- 230000015654 memory Effects 0.000 claims abstract description 14
- 238000004891 communication Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 239000000872 buffer Substances 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は通話路制御方式に関し、更に詳細には、自己ル
ーティング機能を有する通話路の制御方式に関するもの
である。
ーティング機能を有する通話路の制御方式に関するもの
である。
（従来の技術）
従来、自己ルーティング機能を有する通話路装置ではノ
ンブロック構成とする為に、２入力２出力の基本交換エ
レメント（以下β素子と言う）を用い、ヘッダ情報を付
加したデータブロックを、目的とする出力端子に接続す
る為に以下の様な手段を用いるのが一般的であった。
ンブロック構成とする為に、２入力２出力の基本交換エ
レメント（以下β素子と言う）を用い、ヘッダ情報を付
加したデータブロックを、目的とする出力端子に接続す
る為に以下の様な手段を用いるのが一般的であった。
１）交換単位としてβ素子を多段に組合せたネットワー
ク、例えばベースラインネットワーク等の様な基本ユニ
ットを複数段用い、最終段にルーティングネットワーク
を前段部に分散ネットワークを用いる。
ク、例えばベースラインネットワーク等の様な基本ユニ
ットを複数段用い、最終段にルーティングネットワーク
を前段部に分散ネットワークを用いる。
２）上記基本ユニットの内部にバッファを設置し、内部
リンク速度を速くする。
リンク速度を速くする。
この例で述べた基本ユニットにはベースラインネットワ
ークやオメガネットワーク（Ω網）等が知られており、
それらは入力端子数と出力端子数が同一でその数がＮ＝
２’の時、ｋ段のステージから成っている。各ステージ
は出力側から０゜１、−−−、ｎと番号を付加した時、
各ステージはヘッダ情報の２” （ｏ≦２≦ｎ）番目
を評価する事によってルーティングが決定されて行く。
ークやオメガネットワーク（Ω網）等が知られており、
それらは入力端子数と出力端子数が同一でその数がＮ＝
２’の時、ｋ段のステージから成っている。各ステージ
は出力側から０゜１、−−−、ｎと番号を付加した時、
各ステージはヘッダ情報の２” （ｏ≦２≦ｎ）番目
を評価する事によってルーティングが決定されて行く。
（発明が解決しようとする課題）
しかしながら、上記構成では、ネットワークをノンブロ
ックにする為には、分散網で実時間単位のトラピック量
監視を行ない分散の仕方にフィードバックさせる機能や
、ソーティングネットワークを用いなければならず、回
路規模が大きくなると同時に高速性に問題があった。又
、バッファを用いたものはバッファによる回路規模の増
大と遅延時間の大幅なゆらぎが生じる等の問題点があっ
た。
ックにする為には、分散網で実時間単位のトラピック量
監視を行ない分散の仕方にフィードバックさせる機能や
、ソーティングネットワークを用いなければならず、回
路規模が大きくなると同時に高速性に問題があった。又
、バッファを用いたものはバッファによる回路規模の増
大と遅延時間の大幅なゆらぎが生じる等の問題点があっ
た。
本発明は以上述べた回路規模の増大、高速性への難点及
び遅延時間の大幅なゆらぎといった従来技術の問題点を
解決し、高速でノンブロックな通話路を実現できる通話
路制御方式を提供することを目的とする。
び遅延時間の大幅なゆらぎといった従来技術の問題点を
解決し、高速でノンブロックな通話路を実現できる通話
路制御方式を提供することを目的とする。
（課題を解決するための手段）
本発明は、２入力２出力のスイッチ素子を複数個組合わ
せて構成される通話路の制御を行なう通話路制御方式に
係るもので、前記ｉ！題を解決するため、前記スイッチ
素子として入力と出力の速度が２”の比率となるものを
使用し、かつ、前記スイッチ素子に、入力端に設けられ
る多重化された入力リンクの２倍のシフトレジスタと、
ビットカウンタと、前記シフトレジスタの出力と前記ビ
ットカウンタの出力とに基づきデータの出力方路を決定
する出力方路決定回路と、データのヘッダ部のルーティ
ング情報ビットをサーキュラシフトする回路と、出力方
路に多重化する選択制御用メモリを設けたことを特徴と
する。
せて構成される通話路の制御を行なう通話路制御方式に
係るもので、前記ｉ！題を解決するため、前記スイッチ
素子として入力と出力の速度が２”の比率となるものを
使用し、かつ、前記スイッチ素子に、入力端に設けられ
る多重化された入力リンクの２倍のシフトレジスタと、
ビットカウンタと、前記シフトレジスタの出力と前記ビ
ットカウンタの出力とに基づきデータの出力方路を決定
する出力方路決定回路と、データのヘッダ部のルーティ
ング情報ビットをサーキュラシフトする回路と、出力方
路に多重化する選択制御用メモリを設けたことを特徴と
する。
（作用）
本発明では、ビットカウンタの出力によりサーキュラシ
フトする回路がシフトレジスタに入力されたデータのヘ
ッダ情報のうちルーティング情報をサイクリックにシフ
トさせる。その過程でシフトレジスタの第ルジスタの出
力は出力方路決定回路に供給され、出力方路決定回路は
その出力とビットカウンタの出力とにより、デ７夕の出
力方路を決定する。その決定結果とビットカウンタ出力
により出力選択用制御メモリを制御し、該メモリの出力
によりどのシフトレジスタのデータをどの出力に送出す
るかを決定する。したがって、ネットワークがノンブロ
ックになるとともに高速化が可能となり、前記課題が解
決される。
フトする回路がシフトレジスタに入力されたデータのヘ
ッダ情報のうちルーティング情報をサイクリックにシフ
トさせる。その過程でシフトレジスタの第ルジスタの出
力は出力方路決定回路に供給され、出力方路決定回路は
その出力とビットカウンタの出力とにより、デ７夕の出
力方路を決定する。その決定結果とビットカウンタ出力
により出力選択用制御メモリを制御し、該メモリの出力
によりどのシフトレジスタのデータをどの出力に送出す
るかを決定する。したがって、ネットワークがノンブロ
ックになるとともに高速化が可能となり、前記課題が解
決される。
（実施例）
以下本発明の実施例について添付図面を参照して詳細に
説明する。
説明する。
第１図は本実施例のスイッチエレメントの構成を示すブ
ロック図であり、図中ＳＦＲ（ＳＦＲｏ。、５ＦＲｏ＋
、５ＦＲＯ２，５ＦＲＩＯ１ＳＦＲＩＩ）はシフトレジ
スタ、５ＥＬ（ＳＥＬｏｏ、 ５ＥＬｏ＋５ＳＥＬ＋ｏ
、ＳＥＬ＋ ＋）はセレクタ、ＤＴ（ＤＴｏ、ＤＴ、）
は出力方路決定回路、ＴＳＣはビットカウンタ、ＣＭ
（ＣＭＯｌ（：Ｍｌ）は出力選択用制御メそり、ＣＴＬ
（ＣＴＬＯｌＣＴＬＩ）はＣＭ書込制御回路、Ｒ（Ｒ
Ｏ，Ｒ１）はバッファレジスタ、Ｆはデータブロックの
先頭を示す相対信号である。本例は固定長データブロッ
ク、あるいは同期データブロックを対象としており、例
えば第２図に示すようなオメガネットワーク（Ω網）に
使用される。第２図は入力Ｎ＝８、ｋ ＝ ｌｏｇ２Ｎ
＝ ３の場合の接続例を示すもので、同図中βは第１
図に示すエレメントで、β素子を示す。
ロック図であり、図中ＳＦＲ（ＳＦＲｏ。、５ＦＲｏ＋
、５ＦＲＯ２，５ＦＲＩＯ１ＳＦＲＩＩ）はシフトレジ
スタ、５ＥＬ（ＳＥＬｏｏ、 ５ＥＬｏ＋５ＳＥＬ＋ｏ
、ＳＥＬ＋ ＋）はセレクタ、ＤＴ（ＤＴｏ、ＤＴ、）
は出力方路決定回路、ＴＳＣはビットカウンタ、ＣＭ
（ＣＭＯｌ（：Ｍｌ）は出力選択用制御メそり、ＣＴＬ
（ＣＴＬＯｌＣＴＬＩ）はＣＭ書込制御回路、Ｒ（Ｒ
Ｏ，Ｒ１）はバッファレジスタ、Ｆはデータブロックの
先頭を示す相対信号である。本例は固定長データブロッ
ク、あるいは同期データブロックを対象としており、例
えば第２図に示すようなオメガネットワーク（Ω網）に
使用される。第２図は入力Ｎ＝８、ｋ ＝ ｌｏｇ２Ｎ
＝ ３の場合の接続例を示すもので、同図中βは第１
図に示すエレメントで、β素子を示す。
次に本実施例の動作について述べる。ここでは説明をわ
かりやすくする為に入力のリンク速度が２倍、出力のリ
ンク速度が４倍の時を例とする。
かりやすくする為に入力のリンク速度が２倍、出力のリ
ンク速度が４倍の時を例とする。
入力の２倍に多重化されたデータは第３図（ａ）、出力
の４倍に多重化されたデータは第３図（ｂ）に示す様な
構成であると仮定する。また、個々のデータのフォーマ
ットは単純化して第４図に示す様なものであるとする。
の４倍に多重化されたデータは第３図（ｂ）に示す様な
構成であると仮定する。また、個々のデータのフォーマ
ットは単純化して第４図に示す様なものであるとする。
第４図に示すように、個々のデータはヘッダとデータか
ら成り、ヘッダは有効／無効を示すｂ／ｉビットと、出
端子番号を示すＨ３〜Ｈ０のルーティング情報を有して
いる。第４図においてルーティング情報ビットは４ビツ
トであり０〜１５を示す事ができる。尚、本発明におい
てはルーティング情報ビットのビット数や後続するデー
タ長には特に制約はない。
ら成り、ヘッダは有効／無効を示すｂ／ｉビットと、出
端子番号を示すＨ３〜Ｈ０のルーティング情報を有して
いる。第４図においてルーティング情報ビットは４ビツ
トであり０〜１５を示す事ができる。尚、本発明におい
てはルーティング情報ビットのビット数や後続するデー
タ長には特に制約はない。
第１図に示す入力０と入力１に第３図（ａ）の構成を持
つデータが入力すると、シフトレジスタ（ＳＦＲｏｏ）
→シフトレジスタ（ＳＦＲＯＩ）、シフトレジスタ（Ｓ
ＦＲ，。）→シフトレジスタ（ＳＦＲ＋＋）、 という
様にデータが移動する。シフトレジスタ（ＳＦＲＸｏ［
ＸはＯ又は１で、以下同様］）とシフトレジスタ（ＳＦ
Ｒ，、）は選択回路（ＳＥＬｘｏ）によって選択され、
第４図に示すヘッダ情報のうちＨ３〜Ｈｏを左方向に１
ビツトサーキユラシフトする。これはビットカウンタ（
Ｔｓｃ）によってシフトレジスタ（ＳＦＲＸ、）のシフ
ト制御と選択回路（ＳＥＬ、。）の制御を第５図に示す
如く行なう事で達成できる。その過程でＴＳＣ−０、２
（ＴＳＣはビットカウンタ（ＴＳＣ）の計数値）の時に
シフトレジスタ（ＳＦＲ，４ｏ） 、シフ′ トレジ
スタ（ＳＦＲ，、）の第ルジスタの出力は出力方路決定
回路（ＤＴ）に入力され、出力方路決定回路（ＤＴ）は
出力方路の決定を行なう。その様子を第６図に示す。
つデータが入力すると、シフトレジスタ（ＳＦＲｏｏ）
→シフトレジスタ（ＳＦＲＯＩ）、シフトレジスタ（Ｓ
ＦＲ，。）→シフトレジスタ（ＳＦＲ＋＋）、 という
様にデータが移動する。シフトレジスタ（ＳＦＲＸｏ［
ＸはＯ又は１で、以下同様］）とシフトレジスタ（ＳＦ
Ｒ，、）は選択回路（ＳＥＬｘｏ）によって選択され、
第４図に示すヘッダ情報のうちＨ３〜Ｈｏを左方向に１
ビツトサーキユラシフトする。これはビットカウンタ（
Ｔｓｃ）によってシフトレジスタ（ＳＦＲＸ、）のシフ
ト制御と選択回路（ＳＥＬ、。）の制御を第５図に示す
如く行なう事で達成できる。その過程でＴＳＣ−０、２
（ＴＳＣはビットカウンタ（ＴＳＣ）の計数値）の時に
シフトレジスタ（ＳＦＲ，４ｏ） 、シフ′ トレジ
スタ（ＳＦＲ，、）の第ルジスタの出力は出力方路決定
回路（ＤＴ）に入力され、出力方路決定回路（ＤＴ）は
出力方路の決定を行なう。その様子を第６図に示す。
出力方路決定回路（ＤＴ）には２ビツトの入力、即ちｂ
／ｉビットとそのステージの評価ビット及びビットカウ
ンタ（ＴＳＣ）の値が入力され、これに基づき出力方路
決定回路（ＤＴ）は出力方路を決定して、０．１出力端
子を活性化させる。即ちビットカウンタ（ＴＳＣ）の値
がＯ〜３の間は入力された２値を見て、情報が有効で評
価ビットが０の場合は出力０を活性化し、一方、情報が
有効で評価ビットが１の場合は出力１を活性化する。ビ
ットカウンタ（ＴＳＣ）の値が４以上あるいは情報が無
効の時は両出力共活性化されない。
／ｉビットとそのステージの評価ビット及びビットカウ
ンタ（ＴＳＣ）の値が入力され、これに基づき出力方路
決定回路（ＤＴ）は出力方路を決定して、０．１出力端
子を活性化させる。即ちビットカウンタ（ＴＳＣ）の値
がＯ〜３の間は入力された２値を見て、情報が有効で評
価ビットが０の場合は出力０を活性化し、一方、情報が
有効で評価ビットが１の場合は出力１を活性化する。ビ
ットカウンタ（ＴＳＣ）の値が４以上あるいは情報が無
効の時は両出力共活性化されない。
ＣＭ書込制御回路（ＣＴＬ）は入力θ側の出力方路決定
回路（ＤＴ）の出力０と入力１側の出力方路決定回路（
ＤＴ）の出力０とビットカウンタ（ＴＳＣ）及び出力選
択用制御メモリ（ＣＭ）の出力を入力して、出力選択用
制御メモリ（ＣＭ）への書込み情報を作成する。
回路（ＤＴ）の出力０と入力１側の出力方路決定回路（
ＤＴ）の出力０とビットカウンタ（ＴＳＣ）及び出力選
択用制御メモリ（ＣＭ）の出力を入力して、出力選択用
制御メモリ（ＣＭ）への書込み情報を作成する。
出力選択用制御メモリ（（：Ｍ）はシフトレジスタで、
縦方向に下向きにシフトする。
縦方向に下向きにシフトする。
ＣＭ書込制御回路（ＣＴＬ）の出力は次の様にして決定
される。本例では出力は４倍速になっているので、各Ｔ
ＳＣ毎に動作する。出力選択用制御メモリ（（：Ｍ）も
同様である。
される。本例では出力は４倍速になっているので、各Ｔ
ＳＣ毎に動作する。出力選択用制御メモリ（（：Ｍ）も
同様である。
ＣＭ書込制御回路（（：ＴＬ）はビットカウンタ（ＴＳ
Ｃ）の値がＯ〜３の間は出力方路決定回路（ＤＴ）の出
力を元に次の様に出力を決定する。
Ｃ）の値がＯ〜３の間は出力方路決定回路（ＤＴ）の出
力を元に次の様に出力を決定する。
■ ＴＳＣ−０，２： ＤＴＯの出力を選択■ ＴＳＣ
−１，３： ＤＴＩの出力を選択出力形態は出力選択用
制御メモリ（ＣＭ）のフィールド構成と同じで第７図に
示す構成による。同図中Ｅは有効／無効表示（例えばＥ
−１−ｍ−有効）、ｉは選択すべき入力方路を示す。
−１，３： ＤＴＩの出力を選択出力形態は出力選択用
制御メモリ（ＣＭ）のフィールド構成と同じで第７図に
示す構成による。同図中Ｅは有効／無効表示（例えばＥ
−１−ｍ−有効）、ｉは選択すべき入力方路を示す。
Ｅは従ってＴＳＣ２°・ＤＴｏ、０＋ＴＳＣ２°・ＤＴ
ｌ、０であり、又、ｉはＴＳＣ２’・ＤＴｏ、０◆ＴＳ
Ｃ２’−ＤＴｌ、０−ＴＳ（：２°＋Ｄ７０．０である
。
ｌ、０であり、又、ｉはＴＳＣ２’・ＤＴｏ、０◆ＴＳ
Ｃ２’−ＤＴｌ、０−ＴＳ（：２°＋Ｄ７０．０である
。
ビットカウンタ（ＴＳＣ）の値が４以上の時は出力選択
用制御メモリ（ＣＭ）の出力を選択し、単なるシフトレ
ジスタとして働かせる。出力ｌの場合はＤＴＸｏをＤＴ
、、 、と読替えれば良い。
用制御メモリ（ＣＭ）の出力を選択し、単なるシフトレ
ジスタとして働かせる。出力ｌの場合はＤＴＸｏをＤＴ
、、 、と読替えれば良い。
こうして設定された出力選択用メモリ（ＣＭ）の内容は
サイクリックに縦方向にシフトしつつ１デ一タブロツク
時間保存される。そしてその出力は選択回路（ＳＥＬｘ
ｓ）に働きかけて、Ｅ＝０即ち無効時は出力をａｌｌ
’“１”とし、あるいはａｌｌ “０”とし、データ
の有効／無効ビットを無効表示としたデータを作成し、
Ｅ＝１の時はｉの値によって入力０からのあるいは入力
１からの出力を選択し、バッファレジスタ（Ｒ）を介し
て出力する。なお、シフトレジスタ（ＳＦＲＸ２）はそ
の間の遅延を補正する為のものである。
サイクリックに縦方向にシフトしつつ１デ一タブロツク
時間保存される。そしてその出力は選択回路（ＳＥＬｘ
ｓ）に働きかけて、Ｅ＝０即ち無効時は出力をａｌｌ
’“１”とし、あるいはａｌｌ “０”とし、データ
の有効／無効ビットを無効表示としたデータを作成し、
Ｅ＝１の時はｉの値によって入力０からのあるいは入力
１からの出力を選択し、バッファレジスタ（Ｒ）を介し
て出力する。なお、シフトレジスタ（ＳＦＲＸ２）はそ
の間の遅延を補正する為のものである。
第１図に示す回路を第２図のネットワークに適用すると
、ステージ１ではリンク速度入力／リンク速度出力はｌ
／２、ステージ２では２／２ステージ３では２／１とな
る。各リンク速度の組合せによって前記選択論理は変わ
るが、原理的には同一である。
、ステージ１ではリンク速度入力／リンク速度出力はｌ
／２、ステージ２では２／２ステージ３では２／１とな
る。各リンク速度の組合せによって前記選択論理は変わ
るが、原理的には同一である。
リンク速度が入力２ｉ、出力２°ｕｔの時の一般的なス
イッチエレメントのブロック構成を第８図に示す。これ
らの組合せによるネットワーク上ではあるノードで１つ
の出力に加わるデータトラピックは出力容量以下である
事が条件である。
イッチエレメントのブロック構成を第８図に示す。これ
らの組合せによるネットワーク上ではあるノードで１つ
の出力に加わるデータトラピックは出力容量以下である
事が条件である。
本方式は第２図に於いてリンク速度を上記の如くにする
と、同一対出力通信が同一フレームに存在しなければノ
ンブロックとなる。
と、同一対出力通信が同一フレームに存在しなければノ
ンブロックとなる。
本方式は全体のリンク速度を統一的にする事も可能であ
って、その時には同一データが複数個伝送される事があ
るので同報の制御には向いているが、同報しない時には
選択した情報は必ず通過するので無効にする手段が必要
である。これは各ステージで同一データの場所が分かる
ので該当のＥビットを０にすれば良い。第９図にステー
ジ数４の時のリンク速度８倍の時の各ステージの出力を
示す。Ｘ印は重複したものである。Ｘ印の出力を無効化
すれば次段以降では重複する事はない。
って、その時には同一データが複数個伝送される事があ
るので同報の制御には向いているが、同報しない時には
選択した情報は必ず通過するので無効にする手段が必要
である。これは各ステージで同一データの場所が分かる
ので該当のＥビットを０にすれば良い。第９図にステー
ジ数４の時のリンク速度８倍の時の各ステージの出力を
示す。Ｘ印は重複したものである。Ｘ印の出力を無効化
すれば次段以降では重複する事はない。
尚、本方式はビット多重された入力を扱う場合にも効果
的であり、同様な原理的拡張によってオクテツト多重そ
の他に用いても効果的である。
的であり、同様な原理的拡張によってオクテツト多重そ
の他に用いても効果的である。
（発明の効果）
以上、詳細に説明したように、本発明によれば、β素子
を用いた基本ユニットにおいて、ステージ間のリンク速
度を入力の２ｉ倍にし、それはステージ間毎に可変でも
良くし、更に各β素子内に出力方路を決定する回路と、
出力方路に多重分離する回路と、ヘッダ部の制御情報を
除いた部分をサイクリックにシフトする回路を設けたの
で、ネットワークをノンブロックにする事が出来るとと
もにレジスタを少量とする事が出来る。また制御のシス
テム構成も容易にでき且つ高速化が可能となる。
を用いた基本ユニットにおいて、ステージ間のリンク速
度を入力の２ｉ倍にし、それはステージ間毎に可変でも
良くし、更に各β素子内に出力方路を決定する回路と、
出力方路に多重分離する回路と、ヘッダ部の制御情報を
除いた部分をサイクリックにシフトする回路を設けたの
で、ネットワークをノンブロックにする事が出来るとと
もにレジスタを少量とする事が出来る。また制御のシス
テム構成も容易にでき且つ高速化が可能となる。
第１図は本発明の実施例のスイッチエレメントの構成を
示すブロック図、第２図はオメガネットワークの一例を
示す図、第３図は入力及び出力のデータの構成を示す図
、第４図は個々のデータのフォーマットを示す図、第５
図はシフトレジスタ及び選択回路の動作説明図、第６図
は出力方路決定の説明図、第７図はＣＭ書込制御回路に
よる出力形態を示す図、第８図は一般的なスイッチエレ
メントの構成を示すブロック図、第９図は各ステージ出
力の説明図である。 ＳＦＩ’ｔ −−−−シフトレジスタ ＳＥＬ −一−−選択回路 Ｒ−一一一 バッファレジスタ ＤＴ −−−一 出力方路決定回路 ＴＳＣ−−−−ビットカウンタ ＣＭ −−−一 出力選択用制御メモリＣＴＬ−−−
−ＣＭ書込制御回路
示すブロック図、第２図はオメガネットワークの一例を
示す図、第３図は入力及び出力のデータの構成を示す図
、第４図は個々のデータのフォーマットを示す図、第５
図はシフトレジスタ及び選択回路の動作説明図、第６図
は出力方路決定の説明図、第７図はＣＭ書込制御回路に
よる出力形態を示す図、第８図は一般的なスイッチエレ
メントの構成を示すブロック図、第９図は各ステージ出
力の説明図である。 ＳＦＩ’ｔ −−−−シフトレジスタ ＳＥＬ −一−−選択回路 Ｒ−一一一 バッファレジスタ ＤＴ −−−一 出力方路決定回路 ＴＳＣ−−−−ビットカウンタ ＣＭ −−−一 出力選択用制御メモリＣＴＬ−−−
−ＣＭ書込制御回路
Claims (1)
- 【特許請求の範囲】 ２入力２出力のスイッチ素子を複数個組合わせて構成さ
れる通話路の制御を行なう通話路制御方式において、 前記スイッチ素子として入力と出力の速度が２＾ｉの比
率となるものを使用し、 かつ、前記スイッチ素子に、 入力側に設けられる多重化された入力リンクの２倍のシ
フトレジスタと、 ビットカウンタと、 前記該シフトレジスタの出力と前記ビットカウンタの出
力とに基づきデータの出力方路を決定する出力方路決定
回路と、 データのヘッダ部のルーティング情報ビットをサーキュ
ラシフトする回路と、 出力方路に多重化する為の選択制御用メモリを設けたこ
とを特徴とする通話路制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003061A JPH01180154A (ja) | 1988-01-12 | 1988-01-12 | 通話路制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003061A JPH01180154A (ja) | 1988-01-12 | 1988-01-12 | 通話路制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01180154A true JPH01180154A (ja) | 1989-07-18 |
Family
ID=11546812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63003061A Pending JPH01180154A (ja) | 1988-01-12 | 1988-01-12 | 通話路制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01180154A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0364141A (ja) * | 1989-08-01 | 1991-03-19 | Nec Corp | パケット交換機の出線バッファ優先度制御方式 |
| EP0661898A2 (de) * | 1993-12-21 | 1995-07-05 | Alcatel SEL Aktiengesellschaft | Verfahren und Einrichtung zur zufälligen Auswahl einer von N gleichen Einheiten, sowie Koppelelement, Koppelnetz und Vermittlungsstelle damit |
-
1988
- 1988-01-12 JP JP63003061A patent/JPH01180154A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0364141A (ja) * | 1989-08-01 | 1991-03-19 | Nec Corp | パケット交換機の出線バッファ優先度制御方式 |
| EP0661898A2 (de) * | 1993-12-21 | 1995-07-05 | Alcatel SEL Aktiengesellschaft | Verfahren und Einrichtung zur zufälligen Auswahl einer von N gleichen Einheiten, sowie Koppelelement, Koppelnetz und Vermittlungsstelle damit |
| EP0661898A3 (de) * | 1993-12-21 | 1997-05-02 | Sel Alcatel Ag | Verfahren und Einrichtung zur zufälligen Auswahl einer von N gleichen Einheiten, sowie Koppelelement, Koppelnetz und Vermittlungsstelle damit. |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040903 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080416 |
|
| AA91 | Notification of revocation by ex officio |
Free format text: JAPANESE INTERMEDIATE CODE: A971091 Effective date: 20080507 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20080521 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081001 |