KR100221160B1

KR100221160B1 - 고정 또는 가변 길이 데이타 블럭으로 구성된 버퍼 메모리 기억 데이타를 포함하는 일시 정보 기억 시스템

Info

Publication number: KR100221160B1
Application number: KR1019910015109A
Authority: KR
Inventors: 앙리옹 미셀
Original assignee: 미셀 푸르니에; 알까뗄 엔. 브이.
Priority date: 1990-08-31
Filing date: 1991-08-30
Publication date: 1999-09-15
Also published as: JPH04245358A; ATE127644T1; AU636055B2; ES2077745T3; RU2138845C1; EP0475161B1; DE69112746T2; CA2050405A1; CA2050405C; JP3248929B2; KR920005537A; AU8279991A; FR2666472A1; FR2666472B1; EP0475161A1; US5301192A; DE69112746D1

Abstract

이 시스템은 1개 이상의 데이타 소자들을 각각 포함하는 데이타 블럭들을 기억한다. 이 시스템은 별도의 목적지에 속하는 개별 출구들에 데이타 블럭들을 선택적으로 전송하기 위해 데이타 블럭들을 상호결합하도록 작용하는 다수의 큐들 및 이 큐들에 대한 관리 논리를 포함한다.

여기에는 각각의 출력 목적지에 대한 큐 지정이 존재한다. 큐 관리 논리는 큐 데이타 블럭이 개별 출구에 할당되어야 할때 동작하는 데이타 블럭 선택 수단(OSQRCL)을 포함하고, 데이타 블럭의 어드레스를 획득하고 해당 YJS의 출구에 선택된 데이타를 할당하여 이 개별 출구(NCO)에 이 데이타 블럭의 전송을 개시함으로써 이 출구가 속하는 출력 목적지의 큐를 식별하는 수단(OQSC, OQPS, OQIC)를 포함한다.

Description

고정 또는 가변 길이 데이타 블럭으로 구성된 버퍼 메모리 기억 데이타를 포함하는 일시 정보 기억 시스템

제1도는 본 발명이 적용된 스위칭 소자(ISE)의 한 예의 공지된 회로도.

제2도는 본 발명에 따른 제1도의 스위칭 소자에 의해 스위치된 셀을 호출하는 데이타 블럭의 포맷을 도시한 도면.

제3도는 2개의 반대 방향으로 셀들을 루트하기 위해 제1도의 스위칭 소자를 인가하는 방법을 도시한 도면.

제4도는 제3도에 따라 사용될 제1도의 스위칭 소자를 인에이블 하는 제1도의 루팅 회로(RL)를 도시한 도면.

제5도는 제1도의 서브셀 메모리 관리 논리 회로(SBML)의 상세도.

제6도는 제1도의 셀 및 출구 선택 큐 관리 논리를 구현하는 방법을 일반적으로 도시한 도면.

제7도는 제6도의 셀 및 출구 선택 큐 관리 논리 회로(COQML)의 큐 유니트(OQU)의 전형적인 실시예의 회로를 상세히 도시한 도면.

제8도는 제6도의 셀 및 출구 선택 큐 관리 논리 회로(COQML)를 구현하는 한 방법을 상세히 도시한 도면.

제9도는 제8도의 출구 선택 회로(OSC)를 구현하는 제1방법을 도시한 도면.

제10도는 제8도의 출구 선택 회로(OSC)를 구현하는 제2방법을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

FSC : 제1서브셀 ISC : 중간 서브셀

SCH : 서브셀 제어 헤더 BM : 버퍼 메모리

DX : 디멀티플렉서 COQML : 셀 및 출구 큐 관리 논리

RCCTM : 제어 번역 메모리 MCM : 멀티캐스트 메모리

TD : 루팅 모드 디코더 RD : 방향 선택기

MS : 출력 그룹 선택 SR : 쉬프트 레지스터

본 발명은 1개 이상의 데이타 소자들, 별개의 목적지에 속하는 개별 출구들에 데이타 블럭들을 선택적으로 전송하기 위해 데이타 블럭들을 상호결합시키도록 작용하는 다수의 큐(queue) 및 이 큐들에 대한 관리 논리를 각각 포함하는 고정 또는 가변 길이 데이타 블럭들로 구성된 버퍼 메모리 기억 데이타를 포함하는 일시 정보 기억 시스템에 관한 것이다.

버퍼 메모리와 관련된 입구들과 함께 기억 시스템은 선택 지시에 따라 입구들에 의해 수신된 데이타가 출구로 후속적으로 전송하기 위해 버퍼 메모리내에 기억되는 데이타 스위칭 디바이스를 구성한다. 이 선택 지시들은 일반적으로 출력 목적지를 나타낼수 있는데, 이들은 입구에 의해 수신된 데이타를 동반하거나 이 데이타내에 포함되어 선택된 출력 목적지의 적어도 1개의 출구로의 전송에 관여한다. 이 스위칭 디바이스는 통신 네트워크에서 유용하다. 그러나, 본 발명의 기억 시스템은 다른 여러 응용 기술에서 찾아 볼 수 있는 바와 같이, 데이타 블럭들로 구성된 데이타가 1개 이상의 데이타 소자들을 포함할 때 마다 별개의 목적지에 속하는 다중 출구에 이용될 수 있어야 한다. 전문가 시스템에 있어서, 예를 들어, 이러한 기억 시스템은 처리될 데이타를 기억하고, 이 데이타를 다수의 프로세서에 전송하는 작용을 할 수 있다. 특정 프로세스를 병렬로 수행하는 몇가지 프로세서들은 출력 목적지와 등가이다.

1989년 8월 9일 제출된 특허 출원 제PCT/EP89/00942호에 기술된 공지된 실시예에 있어서, 기억 시스템은 각각의 출구에 대해 1개의 큐를 포함한다. 큐 관리 논리(또는 시스템)의 기능은, 데이타가 출력 목적지에 전송되고자 할때 한 목적지에 속하는 선택된 출구의 큐에 버퍼 메모리내에 기억된 각각의 데이타 블럭(또는 셀)의 정체성(identity)을 부가하는 것인데, 이 프로세스는 1개 이상의 선택된 목적지에 대해 반복된다. 특정 출력 방향에 속하는 출구들 중 1개의 출구는 예를 들어 임의로 선택된다.

이러한 해결 방법의 장점은 간단하다는 점이다. 출구가 유용할때, 출구는 단지 출구에 어드레스되는 버퍼 메모리내의 데이타 블럭의 정체성을 출구로 전송하는 자체 출구 큐를 관리한다.

그러나, 각각의 출구는 큐에 의해 요청되는 전송, 즉, 트래픽(유지 보수하의 과부하, 고장 등)에 관련하여 바람직 하지 못한 현재의 상황을 고려하지 않고 이미 할당된 전송을 처리하여야 한다. 또한, 큐 엔트리는 출구에 이미 할당된 트래픽 로드를 무시하거나, 그렇지 않으면 트래픽 로드내의 할당된 데이타 블럭들의 상이한 길이들을 고려하지 않는다. 그 다음, 이 해결 방법은 특정 출력 목적지에 속하는 상이한 출구들상의 균등하지 않은 로드를 본래대로 배치한다.

이러한 단점을 극복하기 위해, 다른 공지된 해결 방법은 각각의 출구에 대해 이 출구에 관련된 축적 큐잉 시간, 다시말하면, 이 출구에서 대기하는 정보의 축적된 양, 즉, 큐된 가변 길이 데이타 블럭들을 나타내는 데이타 소자의 총수를 측정하기 위한 디바이스를 부가하는 단계로 이루어진다. 그 다음, 트래픽은 출구 그룹 중에서 한 출구를 선택하기 위한 회로에 의해 출구들에 걸쳐 균일하게 분포되고, 축적 큐잉 시간 측정 회로는 이 그룹의 다른 출구들 보다 낮은 값을 나타낸다.

또한, 출구 그룹으로부터의 출구의 선택은 출력 트래픽에 대한 비상관관계(decorrelation)를 유도하는 것을 종종 필요로 한다(즉, 선택시 출구에 걸쳐 일어나는 트래픽의 기존의 흐름에 무관하게 행해질 수 있도록 선택된다). 분리시 취해진 이 요구 사항은 이 그룹의 출구들중 1개의 출구의 선택시 임의 신호원의 효과를 유도함으로써 간단히 만족된다. 그러나, 이 장치의 사용은 일점-다점 셀 전송의 경우에서 보다 값비싸거나 느리게 되는데, 이러한 경우에, 셀의 정체성은 다수의 큐에 기입되어야 하고, 각각의 선택된 출구가 몇개의 선택된 목적지 출력 그룹중 1개의 출구에 어드레스된 셀의 복사본을 수신한다. 이 경우에, 임의 선택 회로는 각 그룹의 출구들이 별도의 지연이 생기지 않게 병렬로 진행할 필요가 있거나, 그렇지 않으면, 상이한 그룹의 선택된 출구들이 적시에 직렬로 진행하여 수행시간을 증가시킬 필요가 있다.

이 문제점은 2가지 선행 요구 조건들 출력 트래픽에 무관하도록 하기 위해 각 그룹내의 상이한 출구 및 출구의 임의 선택에 따라 균일하게 트래픽을 분포시키는 것이 동시에 만족되어야만 할때 보다 복잡해진다. 분리시 고려된 2가지 요구조건들에 대해 이미 기술된 기본 알고리즘들은 서로 모순된다. 이 알고리즘들은(큐들을 판독하는) 선택된 출구들로의 데이타 블럭들의 출력 전송의 실제 순간에 이 요구 주건들을 만족시키기 위한 간단한 방법으로 논리적으로 결합될 수 없는 반면, 선택 동작은 데이타 블럭의 정체성이 1개 이상의 출구 큐들내에 기입될때 실행된다. 일점-다점 전송의 경우를 포함하는, 이 2개의 요구 조건들을 만족시키기 위해 요구된 알고리즘들을 결합하는 해결 방법의 구현은 출구 데이타 블럭의 식별을 기입하기 전에 각 그룹의 목적지 출구들내의 출구를 선택함으로써, 매우 복잡하고 따라서 값이 비싸다.

본 발명은 1개 이상의 데이타 소자들, 별도의 목적지들에 속할 수 있는 개별 출구들에 데이타 블럭을 선택적으로 전송하기 위해 데이타 블럭을 상호 결합하는 다수의 큐 및 상술된 바와 같이 상술된 단점을 갖지않는 이 큐들에 대한 관리 논리를 각각 포함하는 고정 또는 가변 길이 데이타 블럭들로서 구성된 버퍼 메모리 기억 데이타를 포함하는 일시 정보 기억 시스템을 제안한다.

본 발명에 따른 일시 정보 기억 시스템은 데이타 블럭이 출력 목적지에 할당 될 때, 이 출력 목적지에 대한 큐의 정체성을 기입할 수 있도록 각 출력 목적지에 대한 큐 지정을 포함하는 데이타 블럭(또는 셀) 및 출력 선택 큐 관리 논리를 포함하고, 상기 데이타 블럭 및 출구 선택 큐 관리 논리가, 큐 데이타 블럭이 각각의 출구에 할당되어야만 할때 동작하고, 데이타 블럭의 어드레스를 획득함으로써 이 출구가 속하는 출력 목적지의 큐를 식별하고, 이 개별 출구로의 데이타 블럭의 전송을 개시함으로써 선택된 데이타 블럭을 해당 출구에 할당하는 데이타 블럭 선택 수단을 포함하는 것을 특징으로 한다.

그러므로, 본 발명에 따르면, 각 그룹의 출구의 출구들위의 데이타 블럭 트래픽 균일 분포는 출력 목적지의 출구 그룹에 관련된 각각의 큐가 적시에 이용되도록(그러므로, 각각의 일시 로드에 따른) 돕는 출력구에 의해 판독된다는 사실을 통해(각각의 출구에 대한 트래픽 로드 감시 회로의 부가없이) 간단히 달성될 수 있다.

본 발명의 다른 특징에 따르면, 1개의 출구가 다수의 출력 목적지에 속하게 할 수 있고, 상기 데이타 블럭 선택 수단은 소정의 출구가 속하는 출력 목적지를 식별하고, 전송에 대한 적어도 1개의 데이타 블럭을 갖고 있는 상기 출력 목적지들을 식별하며, 이 최종 출력 목적지들 중에서 출력 목적지를 선택하기 위한 출력 목적지 선택 수단을 포함하고, 그다음 선택된 출력 목적지의 정체성은 상기 데이타 블럭 선택 수단이 이 선택된 출력 목적지의 큐의 정체성을 설정하게 한다.

본 발명의 또 다른 특징에 따르면, 상기 출력 목적지 선택 수단은 목적지 형태에 기초한 순서로 상기 출력 목적지를 고려함으로써 전송될 적어도 하나의 데이타 블럭을 갖는 출력 목적지들을 식별하고 상기 순서를 기초하여 최종 출력 목적지 중 1개의 출력 목적지를 선택하도록 구성된다.

본 발명의 또 다른 특징에 따르면, 전송될 적어도 1개의 데이타 블럭을 갖고 있는 출력 목적지를 식별하는 목적을 갖는 상기 출력 목적지 선택 수단은 상기 출력 목적지로 전송될 데이타 블럭들의 수를 제공하는 각각의 출력 목적지에 대한 카운터 및 상기 수가 0 이거나 0과 상이한지의 여부를 지정하는 검출 회로를 포함한다.

본 발명의 또 다른 특징에 따르면, 상기 데이타 블럭 및 출력 선택 큐 관리 논리는 반복 싸이클의 타임 슬롯중에 2개의 연속적인 단계로 동작하는 출구 선택 수단을 포함하는데, 제1단계는 데이타 블럭이 출구에 할당되어야만 한다는 지시를 요청하는 개별 출구를 수신하기 위한 것이고 제2단계는 데이타 블럭이 할당되어야 하는 선택된 출구의 정체성을 제공하기 위한 것이다.

본 발명의 또 다른 특징에 따르면, 제2단계시에 제공된 상기 선택된 출구 정체성은 바로 전 단계인 제1단계의 상기 요청 개별 출구의 정체성이다.

그러나, 양호한 변형예에 따르면, 상기 선택된 출구 정체성은 선택된 출구 정체성이 상기 요청 개별 출구의 정체성에 무관하게 정해지도록 선택된 출구 정체성에 의해 제공된다.

본 발명의 또 다른 특징에 따르면, 상기 소스는 상기 타임 슬롯의 수와 동일한 수의 활성 위치들을 갖고 있으며 상기 싸이클내에 시간 슬롯당 1개의 비율로 모든 위치들을 통과하는 카운터이다.

본 발명의 또 다른 특징에 따르면, 상기 소스 카운터는 순방향 또는 역방향으로, 규칙적이거나 불규칙적인 간격으로 1개 이상의 추가 단계들을 달성한다.

본 발명의 또 다른 특징에 따르면, 상기 추가 단계들의 달성이 N 싸이클 중 1개의 싸이클로 디스에이블 되는데, 여기서 N은 한 싸이클내의 타임 슬롯 수의 배수도 약수도 아니다.

본 발명의 또 다른 특징에 따르면, 상기 다수의 추가 단계들은 연속적인 임의 또는 의사 난수(pseudo-random number) 소스에 의해 각각 발생된다.

변형 예로서의 본 발명의 또 다른 특징에 따르면, 상기 카운터는 각 싸이클의 개시시에 지정된 위치로 셋트된다.

본 발명의 또 다른 특징에 따르면, 상기 지정된 위치가 연속적인 임의 또는 의사 난수의 소스를 고려하여 제공된다.

본 발명의 또 다른 특징에 따르면, 상기 난수 소스는 상기 선택된 출구 정체성 소스이다.

본 발명의 여러가지 목적들 및 특징들은 이하에서 보다 상세하게 기술되는데, 이는 첨부된 도면을 참조하여 기술된 본 발명의 실시예를 제한하는 것이 아니다.

첨부된 도면들을 참조한 아래 설명은 이러한 스위칭 소자의 몇가지 단계들을 구체화하는 스위칭 네트워크내에 내장된 스위칭 소자를 사용하여 데이타 블럭 또는 셀의 스위칭에 본 발명을 응용한 경우에 관한 것이다. 이 스위칭 소자는 1989년 8월 9일에 제출된 특허 제PCT/EP89/00942호에 기술되어 있고 몇가지 실시예가 유럽 특허출원 제90401393.5호에 기술된 스위칭 회로에 포함된다. 본 발명을 이해하는데 필요한 제1도 내지 제5도와 관련되는 설명은 기존의 특허 출원으로부터 대부분 인용된 것이다. 명세서를 간략하게 하기 위해 이들을 가능한한 간략하게 설명 하였다.

이 도면들에 있어서, 편의상 여러가지 접속은 다수의 접속 와이어를 사용할 수 있을지라도 단일 와이어로 도시되었다. 또한 이 도면들은 제어 회로 모두를 도시하지는 않았는데, 이 실시예는 본 명세서의 내용으로부터 본 분야에 숙련된 기술자들이 명백하게 알 수 있기 때문이다.

제1도에 도시한 스위칭 소자는 X개의 입구(I1/IX) 및 Y개의 출구(O1/OY)(여기서, X 및 Y는 동시에 1이 아님)를 갖는다. Y개의 출구들은 상이한 출력 목적지에 속한다. 한 그룹의 출구를 구성하는 1개 이상의 출구들은 특정 출력 목적지에 속한다. 특정 출구는 다수의 출력 목적지에 속할 수 있다. 이에 대해서는 보다 상세히 후술하였다.

이 스위칭 소자는 고정 또는 가변 길이 데이타 블럭내에 배열된 수치 데이타를 스위치하도록 배열된다. 이러한 데이타 블럭들은 데이타 통신에서 구현된 전송 및 스위칭 기술에서는 종종 패킷 또는 셀이라 칭한다. 다음의 설명에 있어서, 비동기 시분할 멀티플렉스 통신의 언어를 사용하여, 이러한 데이타 블럭들을 나타내기 위해 워드 셀을 사용한다. 제1도의 스위칭 소자에 의해 전달된 셀의 한 예는 제2도에 도시되어 있다. 이 셀은 예를 들어, 162 비트 또는 2비트, 및 20개의 8비트 문자로 길이가 모두 동일한 제1 서브셀(FSC), 1개 이상의 중간 서브셀(ISC) 및 최종 서브셀(LSC)을 포함하는 일련의 인터럽트되지 않은 연속 서브셀로 이루어진다. 각각의 서브셀들은 서브셀 제어 헤더(SCH)(2비트) 및 데이타 블럭(DB1-DBS)를 포함한다. 제1서브셀(FSC)은 모든 서브셀들이 동일한 셀에 속하는 출구 그룹(들)이 어떤 출력 목적지(들)로 연속적으로 차단없이 전송되어야 하는지를 결정하도록 스위칭 소자를 인에이블하는 루팅 정보를 자체에 포함하는 셀 제어 헤드 태그(CCH)를 추가로 포함하는데, 이 전송은 동일 출구를 경유하여 각 그룹의 출구내에서 실행된다. 서브셀 제어 헤더는 이 서브셀이 각각 제1서브셀(FSC), 중간 서브셀(ISC) 또는 셀의 최종 서브셀(LSC)이라는 것을 나타내는 명백한 2진값 11, 00 또는 01을 갖는다.

CCH 태그 자체는 3개의 부분, 즉, 루팅 제어 코드(RCC), 네트워크 출력 어드레스 형태의 목적지 지시(RCA) 및 멀티캐스트 트리 내부 참조번호(IRN)을 갖는다.

5비트들을 포함할 수 있는 루팅 제어 코드(RCC)는 지점간(point-to-point) 루팅 모드 또는 일점-다점(point-to-multipoint) 루팅 모드 또는 임의의 다른 필요한 루팅 모드를 나타낼 수 있는 루팅 모드 데이타를 포함하는데, 이는 다음에 설명될 것이다. 해당 스위칭 소자에서 루팅 제어 코드(RCC)가 지점간 루팅 모드를 나타내는 경우, 네트워크 출력 어드레스(RCA)를 분석하여 목적지 출구 그룹의 정체성을 제공한다. 루팅 제어 코드(RCC)가 멀티 캐스트 루팅 모드를 나타내는 경우, 멀티캐스트 트리 기준 번호(IRN)은 해당 스위칭 소자내의 트리에서 취해질 브랜치들에 대응하는 출구 그룹의 정체성을 제공하는 메모리를 판독하는데 사용된다.

이해를 돕기 위해 제3도는 반사 장비를 갖는 양방향성 루팅의 경우에 제1도내의 스위칭 소자(ISE)를 사용하는 방법을 도시하고 있다.

제3도의 예시적으로 도시된 스위칭 소자(ISE)는 32개의 입구(I1 내지 I32) 및 32개의 출구(O1 내지 O32)를 포함한다. 입구(I1 내지 I32)는 2셋트의 입구(I1 내지 I16 및 I17 내지 I32)로 분할된다. 출구는 2셋트의 출구(O1 내지 O16 과 O17 내지 O32)로 분할된다. 내부적으로, 반사 상황이 아닌 상황에서, 스위칭 소자는 입구(I1 내지 I16)에서 출구(O1 내지 O16)으로의 정상 좌우향 루팅을 제공하고, 동시에 입구(I17 내지 I32)에서 출구(O17 내지 O32)로의 외부 와이어링 법에 의한 우좌향 루팅을 제공하도록 구성된다. 반사 상황에서, 스위칭 소자는 입구(I1 내지 I16)에서 출구(O17 내지 O32)로의 루팅 또는 입구(I17 내지 I32)에서 출구(O1 내지 O16)로의 루팅을 제공한다. 이러한 스위칭 소자에 있어서, 루팅 방향에 대한 입구 할당이 선정된다. 이것은 각각의 입구에 부착된 비트(I0)에 의해 지시될 수 있는데, 이것은 "유입" 방향[예를 들어, 출구(O1 내지 O16)의 셋트에 정상적으로 지정된 루팅 트래픽인 I1 내지 I16]에 속하는지 또는 반대(출력) 방향 [예를 들어, 출구(O17 내지 O32)의 셋트에 정상적으로 지정된 루팅 트래픽(I17 내지 I32)]에 속하는지를 나타낸다.

각 방향으로의 16개의 출구의 셋트는 이 방식으로 8개의 출력 목적지에 할당된 적어도 2개의 출구들의 최대 8개의 그룹으로 분할될 수 있고, 이 그룹들 중 한 그룹의 출구에 대한 임의의 셀의 루팅은 셀이 순방향으로 될 수 있는 그룹 또는 그룹들의 8비트 워드(그룹당 1비트)에 의한 식별을 간단히 필요로하는데, 이것은 셀이 각 그룹의 단일 출구 위에서 순방향으로 식별된다는 것을 이해할 수 있다. 동일한 출구는 동일 출력 목적지에 모두 추가로 속할 수 있는데, 이것은 셀이 한 그룹에서 고려된 임의의 출구로 루트될 수 있게 한다. 반대로 16개의 출구는 셀이 개별 출구에 루트될 수 있게하기 위해 다수의 출력 목적지에 속할 수 있다. 동일한 출구가 다수의 출력 목적지에 속할 수 있다는 것은 완벽하진 못하지만 이 예들로 부터 알 수 있다.

또한, 제3도에 도시되지 않았을지라도, 제1도의 스위칭 소자는 본 발명의 범위 이외의 것이고 공지된 방식으로 구현될 수 있어, 도시하지도 않고 기술하지도 않은 검사 제어 장비에 각각 접속된 부수적인 입구 및 부수적인 출구를 포함한다.

다시 제1도를 참조하면, 스위칭 소자의 입구(I1/IX)는 각각의 직렬-병렬 변환기(SPR1/SPRX) 및 각각의 버퍼 레지스터(IL1/ILX)의 케스캐이드 접속을 통해 멀티플렉서(MX)의 각 데이타 입력에 접속된다. 멀티플렉서(MX)의 데이타 출력(CI)는 RAM형 버퍼 서브셀 메모리(BM)의 데이타 입력(CI)에 결합되고, 멀티플렉서(MX)의 선택 입력(XI)는 서브셀 기간중에 각각의 멀티플렉서의 X입력을 멀티플렉서 출력(CI)에 연속적으로 접속할 수 있는 입력 클럭 회로(XC)에 의해 제어된다. 이러한 서브셀 기간은 서브셀이 직렬-병렬 변환기 회로(SPR1/SPRX)내에 직렬 형태로 수신되는 타임 슬롯이다.

버퍼 메모리(BM)의 데이타 출력은 Y 데이타 출력이 각 병렬-직렬 변환기 회로(PSR1/PSRY)를 통해 각각의 출구(O1/OY)에 결합되는 디멀티플렉서(DX)의 데이타 입력에 접속된다. 디멀티플렉서(DX)의 선택 입력(YJ)는 디멀티플렉서의 입력을 서브셀 기간중에 Y 디멀티플렉서 출력에 연속적으로 접속할 수 있는 출력 클럭 회로(YC)에 의해 제어된다.

버퍼 메모리(BM)은 모든 입구와 모든 출구들 사이에서 공유된다. 버퍼 메모리(BM)는 각각 1개의 서브셀을 기억할 수 있는 예를 들면 512 서브셀 버퍼 메모리 위치인 C로 분할되는데, 서브셀 버퍼 메모리 관리 논리(SBML)의 동일한 명칭의 각 출력에 결합된 어드레스 입력(AC) 및 판독/기입 선택 입력(RW)를 갖는다.

스위칭 소자는 또한 멀티플렉서(MX)상의 데이타 출력(CI)에 모두 결합된 서브셀 논리(SL) 및 루팅 논리(RL)을 포함한다.

서브셀(SL)은 주로 각각의 서브셀의 서브셀 제어 헤더(제2도 참조)를 검출 및 검증하고 서브셀이 각각 최종 서브셀(SC)인지, 제1서브셀(FSC)인지 또는 제1서브셀이 아닌지의 여부에 따라 활성 출력 신호(LS, FO 또는 NF)를 제공하도록 설계된 감시 회로이다.

루팅 논리(RL)은 셀의 각 제1서브셀(FSC)의 셀 제어 헤더 태그(CCH)내의 루팅 정보를 분석하여 이 루팅 정보에 따른 활성 출력 루팅 신호(RMD 및 RC)를 제공한다. 특히, RMD 신호는 셀의 서브셀이 전송되어야하는 동일 출구에 1개 이상의 선택된 출구 그룹의 정체성을 제공하고, 신호(RC)가 선택된 출구 그룹의 수를 나타내는데, 지점간 전송에 대해서는 1이고 일점-다점 전송에 대해 1 이상의 값이다.

셀 및 출구 선택 큐 관리 논리는 출구 셀 큐 관리 및 한 출구 그룹내의 출구 선택 기능을 동시에 취급한다. 이것은 본 발명이 응용된 이 큐 관리 논리(COQML)내에서 볼 수 있다.

버퍼 메모리(BM)내에 기억된 셀의 제1서브 셀의 수신시, 버퍼 메모리 관리 논리(SBML)은 이 제1서브셀이 기억되는 메모리 위치의 어드레스(WISA)에 의해 동반된 기입 명령 신호(RW)를 갖는 셀 및 출구 큐 관리 논리(COQML)을 제공한다. 관리 논리(COQML)은 한 그룹의 출구중 한 출구 또는 몇개의 그룹의 출구중 각각의 출구에 셀을 전송하기 위해, 논리(RL)에 의해 공급된 출구 루팅 신호(RMD)에 따라 1개 이상의 적합한 큐내에 이 어드레스를 기억시킨다.

서브 셀의 제1 서브셀을 한 출구에 전송할때, 셀 및 출구 선택 큐 관리 논리(COQML)는 선택된 출구(YJS)의 정체성으로서 동시에 제1출구 서브셀(FSAO)의 어드레스를 논리(SBML)에 전송함으로서 이 셀을 식별한다.

서브셀 버퍼 메모리 관리 논리는 셀 및 출구 선택 큐 관리 논리(COQML)의 입력 클럭 회로(XC, FSAO 및 YJS)의 논리(RL, XI)의 논리(SL, RC)의 상술한 출구(LS, NF) 및 출력 클럭 회로(YC)의 YJ에 결합된다. 서브셀 버퍼 메모리 관리 논리는 자유 위치의 어드레스를 제공하고, 버퍼 메모리 위치들이 사용될때는 이들을 비지 상태(brsy)가 되게하고, 더이상 사용되지 않을때는 이들을 해제함으로써, 메모리(BM)의 버퍼 메모리 위치의 사용을 관리한다. 입력에 인가된 신호들의 제어하에서, 서브셀 버퍼 메모리 관리 논리는 또한 특정 셀의 서브셀의 버퍼 메모리 어드레스들을 연결하는 연결 리스트들을 구성하는 동시에 판독/기입 선택 신호(RW)를 통해 버퍼 메모리(BM)내의 판독 및 기입 동작 및 관리 논리(COQML)의 동작의 싸이클을 제어한다. 이것은 특정 셀의 서브셀이 버퍼 메모리(BM)의 무관한 위치에 기억되는 반면 서브셀이 입구(I1/IX)중 1개의 입구에 인터럽트 없이 도달되는 순서로 동일하게 선택된 출구(O1/OY)에 루트되어야 하기 때문에 필요하다.

제1도의 스위칭 소자의 동작을 간단하게 설명한다.

제2도에 도시한 바와 같은 고정 또는 가변 길이 셀의 서브셀이 예를 들어 스위칭 소자의 입구(I1/IX)중 1개의 입구에서 나타날때 서브셀 대응 직렬-병렬 변환기 회로(SPR1)에 의해 수신된다. 이 변환기 회로(SPR1)에 의해 공급되면 서브셀의 병렬 버젼은 대응 버퍼 레지스터(IL1)에 전송되어 멀티플렉서(MX)에 공급된다. 입력 클럭 회로(XC)에 의한 동일 명칭의 입력에 공급된 클럭 신호(XI)의 제어하에서, 특정 순간에 서브셀은 버퍼 메모리(BM)의 데이타 입력(CI) 및 서브셀 논리(SL)와 루팅 논리(RL)에 공급되는, 입구(I1)에 대응한다. 이 2개의 논리 회로의 출력 신호(LS, NF 및 RC)는 서브셀 버퍼 메모리 관리 논리(SBML) 및 셀과 출력 선택 큐 관리 논리(COQML)에 대한 출력 루팅 신호(RMD)에 인가된다.

클럭 신호(XI)의 제어하에서, 논리(SBML)은 버퍼 메모리(BM)의 어드레서 입력(AC)에 자유 버퍼 메모리 위치의 어드레스(WISA)를 공급하는데, 그 결과 버퍼 메모리(BM)의 데이타 입력에 나타나는 서브셀이, 예를 들어 어드레스(WISA)를 갖는 상기 버퍼 메모리의 위치(K)에 기억된다. 이 어드레스(WISA)는 비지 상태가 되고 이미 수신된 동일 셀의 모든 서브셀의 어드레스들의 연결 리스트에 가산된다. 이 리스트에 있어서 어드레스들은 셀의 서브셀의 순서와 동일한 순서로 배열된다.

출력 클럭 회로(YC)에 의해 동일 명칭의 입구에 공급된 클럭 신호(YJ)의 제어하에서 스위칭 소자의 출구(O1 내지 OY)중 한 출구로의 전송을 위해 서브셀이 메모리(BM)로부터 판독될 때, 버퍼 메모리 관리 논리(SBML)은 버퍼 메모리(BM)의 어드레스 입력(AC)에 서브셀의 어드레스를 공급하고, 대응 메모리 위치의 서브셀은 판독되어 버퍼 메모리(BM)의 데이타 출력에 전송된다. 그후 서브셀은 신호(YJ)에 의해 지시된 출구로 디멀티플렉서(DX)를 통해 전송된다. 이 셀 및 출구 선택 큐 관리 논리(COQML)은 버퍼 메모리(BM)내에 기억된 셀들 및 그들의 목적지의 수신을 알게 되는데, 이 논리는 또한 한 출구로의 셀의 최종 서브셀의 전송을 아는 논리이며, 해당 출구에 전송되어야 하는 버퍼 메모리(BM)내에 기억된 다른 셀을 식별하는 논리이다.

제1도의 스위칭 소자를 포함하는 상이한 논리 회로에 있어서, 서브셀 논리(SL)은 단지 간단한 디코딩 회로이다. 그러므로, 이 회로 설비는 본 분야의 숙련된 기술자에게 넌리 공지되어 있으므로 본 명세서에서는 상세히 설명하지 않겠다.

이제, 제3도에 도시된 바와 같은 양방향성 동작을 허용하는 제1도의 루팅 회로(RL)을 구현하는 방법을 제4도를 참조하여 설명하겠다.

제4도의 회로는 선택된 루팅 방법(ES, MC, DI, RS, PH)으로 지정된 정보 및 루팅 데이타(RG, PO)를 셀 및 출구 선택 큐 관리 논리(COQML)에 공급하는 제어링크(RMD)를 표시하는 정보를 출력하기 위해 제1도에 도시된 셀 제어 헤더 태그(CCH)를 레지스터(IR)에서 수신한다.

링크(RMD) 루팅 방법의 정보는 다음과 같다:

-지점간 루팅의 경우에 셀이 한 그룹의 출구들중 1개의 출구로 발송될 때 나타나는 한 "그룹" 모드 신호(RS),

-일점-다점 루팅인 경우에, 셀이 몇개의 출구 그룹들 중 각 출구 그룹의 출구들 중 1개의 출구로 루트될때 나타나는 "멀티캐스트" 모드 신호(MC),

-양방향성 스위칭 소자의 경우에 제3도를 참조하여 설명된 방향으로 한 셋트의 출구중 1개의 출구로 또는 단방향성 스위칭 소자의 경우에 스위칭 소자의 모든 출구중 1개의 출구로 셀이 발송됨으로써 일반적인 분포를 구현할 때 제공되는 "분포" 모드 신호(DI),

-수신된 셀이 특정 제어 출구로 어드레스된다는 것을 나타내는 "서비스" 모드 신호(ES),

-예를 들어 검사를 위해 셀이 선정된 출구로 발송됨을 나타내는 "직송(directed transfer)" 모드 신호(PH).

RMD 링크 루팅 데이타는

-루팅 모드(RS 및 MC)에서 수신된 셀이 발송될 출구에 대한 그룹(들)을 식별하는 그룹 정체성 신호(RG),

-양방향성 스위칭 소자의 경우에 2셋트의 출구중 한 셋트를 식별하는 출력 방향 신호(IOD),

-루팅 모드(PH)와 함께 사용된 개별 출구 정체성 신호(PO)를 포함한다.

수신된 셀이 도달하는 입구에 따라, 제4도의 회로는 제3도를 참조하여 설명된 방향으로 고려된 유입 방향을 지정하는 제1도의 입력 멀티플렉서를 경유하여 예를 들어 해당 셀을 공급하는 수신 회로에 의해 공급되는 유입 방향 지시기(IO)를 수신한다.

제4도의 회로는

-도시된 바와 같이 정보(RCC, RCA 및 IRN)을 포함하는 수신된 각각의 셀의 CCH 태그를 수신하기 위한 상술한 레지스터(IR),

-3-비트 루팅 모드 코드(MT), 반사 플래그 또는 비트(EF), 6-비트 "유입" 루팅 그룹 필드(RPI) 및 6-비트 "출력" 루팅 그룹 플래그(RPO)를 각각 포함하며, 루팅 파라미터라고 하는 32개의 16-비트 워드를 기억하는 제어 번역 메모리(RCCTM),

-복사본이 송신되어야 하는 상이한 루팅 그룹들을 각각 식별하는 각각의 출구 그룹에 대해 1비트를 갖는 다수의 8-비트 마스크 워드들(MSK)를 기억하는 멀티 캐스트 메모리(MCM),

-루팅 모드 코드(MT)를 디코드하여 상술된 5개의 루팅 모드 신호를 공급하는 루팅 모드 디코더(TD),

-반사 비트(EF) 및 유입 방향 지시기(IO)에 따라, 제어 번역 메모리(RCCTM)의 "유입" 루팅 그룹 필드(RPI) 또는 출력 루팅 그룹 필드(RPO)중 어느 하나를 선택하는 방향 선택기(RD),

-각각의 비트가 8개의 가능한 루팅 그룹들의 별개의 그룹에 대응하는 8개의 비트들 중 그룹 정체성 신호(RG)를 공급하는 2개의 병렬 8-비트 입력을 갖고 있는 출력 그룹 선택기(MS),

-루팅 모드가 "물리적" 모드(PH)인 경우, 수신된 셀이 루트될 출력을 식별하는 5개의 도체 출력(PO)를 갖고 있는 14-비트 쉬프트 레지스터(SR),

-루팅 그룹 디코더(GD),

-배타적 OR 게이트(XOR) 및

-2개의 AND 게이트(AN1 및 AN2)를 포함한다.

제4도의 루팅 논리 회로는 후술하는 바와 같이, 수신된 셀의 헤더가 입력 멀티플렉서상에 제공될때(제1도) 동작하여, IO 비트가 유입 루팅 방향을 나타내는 동안 CCH 태그가 레지스터(IR)에 공급된다. 상술한 바와 같이, 클럭은 본 분야의 전류 상태에 따라 적합한 방식으로 회로들의 동작을 제어한다.

전체 스위칭 네트워크를 통한 전송 시퀀스의 특성을 나타내는 루팅 제어 코드는 해당 스위칭 소자에 인가될 루팅 모드를 직접 나타내지 않는다. 이 루팅 모드는 스위칭 네트워크의 형태 및 이 네트워크내의 스위칭 소자의 위치에 좌우된다.

제어 정보는 해석되어야만 하기 때문에, 상술된 검사 및 제어 장비와 같은 종래의 제어 수단에 의해 이미 기입된 제어 번역 메모리(RCCTM)으로부터 루팅 파라미터들을 판독하기 위한 어드레스로서 사용되는데, 이 루팅 파라미터들은 상술된 소자(MT, EF, RPI 및 RPO)를 포함한다.

인가될 루팅 모드 코드(MT)는 루팅 모드 디코더(TD)에 의해 디코드되는데, 그 결과 모드 신호들(RS, MC, ES, DI 또는 PH)중 1개의 신호를 공급한다.

유입 방향 지시기(IO)는 배타적 OR 게이트(XOR)의 입력중 한 입력에 인가되고, 반사 비트(EF)는 다른 입력에 인가된다. 게이트(XOR)의 출력은 출력 방향 선택기(RD)의 제어 신호(IOD)를 공급한다. 출력 방향 선택기(RD)는 "유입" 루팅 그룹 필드(RPI) 또는 출력 루팅 그룹 필드(RPO)중 어느 하나를 선택하여 수신된 셀이 발송될 출구에 루팅 그룹의 정체성을 공급하려는 목적지 어드레스(RCA)의 특정 부분인 출구들의 셋트를 지정한다. 이 필드 각각은 4개의 비트 위치 지시기(POS) 및 2비트 크기 지시기(RGS)를 포함한다. 위치 지시기(POS)는 정보(RCA)가 쉬프트되도록 쉬프트 레지스터(SR)을 제어하고, 정보가 포함하는 3비트 부분은 도면에서, 레지스터(SR)의 3개의 좌측단 부분 또는 도면에서, 레지스터(SR)의 5개의 좌측단 부분으로 이동한다. 크기 지시기(RGS)는 얼마나 많은 상술된 3 비트들이 루팅 그룹의 정체성을 정하기 위해 사용되어야 하는가를 나타낸다. 그러므로, 이 3비트의 좌측 비트는 쉬프트 레지스터(SR)로부터 그룹 수 디코더(GD)로 직접 전송되고, 그다음 비트는 RGS 신호들 중 한 신호에 따라 AND 게이트(AN1)에 의해 전송되며, 제3비트는 다른 RGS 신호에 따라 AND 게이트(AN2)에 의해 직접 전송된다. 그룹 수 디코더(DG)는 선택기(MS)에 인가되는 루팅 그룹의 정체성을 구성하는 8비트 워드를 제공한다. 이 워드에 있어서, 한 비트 만이 값 1을 갖고, 예를 들어, 다른 모든 비트들은 값 0을 갖는다.

동시에, 14-비트 멀티캐스트 트리 내부 기준 번호(IRN)은 멀티캐스트 메모리(MCM)에 레지스터(IR)에 의해 인가되는데, 여기서는 8비트 마스크 워드(MSK)를 판독하기 위한 어드레스로서 작용한다. 상술된 바와 같이, 이 마스크 워드는 1개 이상의 비트가 값 1을 갖고 다른 비트들이 값 0을 갖는 8비트 워드내에서 1개 이상의 루팅 그룹을 식별한다. 이것은 또한 선택기(MS)에 인가된다.

디코더(TD)에 의해 공급된 루팅 모드 신호가 "그룹" 모드 신호(RS)인 경우, 선택기(MS)는 디코더(GD)에 의해 공급된 신호인 그룹 정체성 소스 신호(RG)의 출력에 공급되고, 루팅 모드 신호가 "멀티캐스트" 모드 신호(MC)인 경우, 선택기(MS)에 의해 전송된 RG 신호는 신호(MSK)이다.

또한, 위치 지시기(POS)에 의해 발생된 시프트 이후의 시프트 레지스터(SR)의 5개의 좌측단은 "물리적" 루팅 모드(PH)의 경우에 수신된 셀이 발송될 출구의 정체성(PO)을 직접 공급한다.

"분포" 모드(DI)의 특정 경우에 있어서, 여기에는 관련된 전송 방향을 고려한 셋트의 모든 출구들을 포함하는 1개의 그룹만이 존재하기 때문에 출구들의 그룹은 식별될 필요가 없다.

"서비스" 모드(ES)의 경우에 있어서, 수신된 셀이 상술한 부수적인 제어 출구에 어드레스되기 때문에, 관련된 출구는 직접 공지된다. 그러므로, 제어 번역 메모리(RCCTM)내에 포함된 정보가, 스위칭 소자가 수신된 셀의 태그내에 포함된 루팅 데이타에 따라 인가될 루팅 모드를 결정하기 위해 제어 정보(RCC)에 의해 표시된 32개의 가능한 전송 시퀀스로 이루어져야 한다는 해석을 스위칭 소자내에서 정의함을 알 수 있다. 이것은 예를 들어 네트워크 내의 각 단의 특정 위치로부터 유도된 해당 스위칭 소자의 루팅 파라미터들과 스위칭 네트워크의 상이한 단들의 스위칭 소자를 셀이 통과하는 동안 변경되지 않은 셀의 루팅 정보를 결합시켜서 각 루팅 시퀀스에 대한 각 단의 특정 루팅 모드로 인도하는 단계를 포함한다.

제어 번역 메모리(RCCMT)내의 정보는 반영구적이고, 각각의 스위칭 소자가 서비스 모드로 들어갈 때 기록될 수 있다. 그러나, 멀티캐스트 메모리(MCM)내의 정보는 각각의 멀티캐스트 트리를 설정하기 위해 동작중에 변형되어야 한다.

이제, 제1도의 서브셀 버퍼 메모리 관리 논리(SBML)을 구현하는 방법을 제5도와 관련하여 설명한다.

상술한 바와 같이, 서브셀 버퍼 메모리 관리 논리는 입력(LS, NF, RC, XI, YJ, FSAO 및 YJS) 및 출력(AC, L, RW 및 WISA)를 갖는다. 또한 자유 메모리 위치 관리 회로(FMLMC), 서브셀 링크 메모리(SLM), 유입 서브셀 포인터 메모리(ISPM) 및 출력 서브셀 포인터 메모리(OSPM)을 포함한다.

SBML 논리의 FMLMC 회로는 예를 들어, 버퍼 메모리(BM)내의 모든 자유 위치의 어드레스를 기억하는 FIFO(선입-선출) 메모리인 자유 위치 큐 메모리(FQ)로 이루어진다. FMLMC 회로는 입력(ROSA), 출력(WISA) 및 제어 단자(QC 및 RW)를 갖는다.

서브셀 링크 메모리(SLM)은 서브셀 버퍼 메모리(BM)의 C 버퍼 메모리 위치에 대응하는 C 메모리 위치를 포함하고,

-다음 서브셀에 대한 링크 어드레스(NCB),

-판독되어야 하는 서브셀 복사본들의 수(NC),

-셀의 최종 서브셀을 나타내는 플래그(L)

을 각각 기억한다.

SLM 메모리 필드는 값(NC)가 각 SLM 메모리 판독 동작상의 균일성에 의해 감소되도록 다운 카운터(DC)에 결합되고, 그다음, 새로운 값은 기존 값 대신에 기억된다. 물론, 새로운 값이 0에 도달할때, 모든 서브셀 복사본은 판독되었고, 카운터(DC)는 자유 메모리 위치 관리 회로(FMLMC) 내에서 자유롭게 되는 판독 서브셀 어드레스(ROSA)를 기억하기 위한 신호(QC)를 발생시킨다.

유입 서브셀 포인터 메모리(ISPM)은 X 입구에 대응하는 X 위치를 갖고 X 입구의 시분할 멀티플렉스 동작을 정하는 입력 클럭 신호(XI)와 동기로 동작한다.

각각의 입구에 대해, 상기 메모리는

-수신된 최종 서브셀의 버퍼 메모리 어드레스(LCB),

-후에 판독되어야 할 서브셀 복사본들의 수(LC),

-셀의 최종 서브셀을 나타내는 플래그(B)를 기억한다.

출력 서브셀 포인터 메모리(OSPM)은 Y 출구에 대응하는 Y 위치를 갖고, Y 출구의 시분할 멀티플렉스 동작을 정하는 출력 클럭 신호(YJ)에 동기되어 동작한다. 각각의 출력구에 대해, 상기 메모리는 해당 출구로 전송되기를 대기하는 다음 서브셀의 위치의 어드레스(WCB)를 기억한다.

판독/기입 제어 회로(RWC)는 입구(XI) 및 출구(YJ)에 관련되는 인터리브된 클럭신호로부터 야기된, 버퍼 메모리(BM)내의 교대로 하는 판독 및 기입 동작에 관련된 버퍼 메모리 관리 논리(SBML) 회로의 교대 동작을 결정하는 적합한 제어 신호들을 여러 회로에 공급한다. 이와 관련하여, 제어 회로(RWC)에 의해 발생된 신호(RW)는 서브셀의 입력을 위해 각각의 버퍼 메모리(BM) 기입 동작중에 활성상태이고 서브셀의 출력을 위해 버퍼 메모리(BM) 판독 동작중에는 비활성 상태이다.

다음의 개괄적인 설명은 교대로 이루어지는 기입 및 판독 단계들 중에 셀의 서브셀의 3가지 형태, 즉, 제1 서브셀(FSC), 중간 서브셀(ISC) 및 최종 서브셀(LSC) 각각에 대해 버퍼 메모리 관리 논리(SBML)에 의해 실행되는 동작에 관한 것이다.

우선, 입구(XI)에서 수신된 제1서브셀(FSC)의 경우에 버퍼 메모리(BM) 기입 단계를 생각해 보자. 이러한 경우에, 신호(FO)는 공급되고 관리 논리(SBML)은

-제1서브셀을 나타내는 NF=0,

-서브셀 최종 서브셀이 아니라는 것을 나타내는 LS=0,

-예를 들어 2개의 출구 그룹으로의 일점-다점 전송의 경우를 가정한 RC=2를 논리 회로(SL 및 IL)로부터 수신한다.

신호(RW)는 활성상태이고, 기입 서브셀 어드레스(WISA)은 FMLMC 관리 회로에 의해 공급되고 수신된 서브셀이 기억되는 자유 버퍼 메모리 위치를 나타낸다. 이 때문에, 어드레스(WISA)는 신호(RW)에 의해 조절된 어드레스 멀티플렉서(AM)에 의해 메모리(BM)(제1도 참조)으로의 링크(AC)를 통해 전송된다. 어드레스(WISA)는 또한 동일 입구에 관련되는 다음 싸이클에서 볼 때 최종 수신된 서브셀 어드레스로서 기억되기 위해 입구(XI)에 대해 포인터 메모리(ISPM) 내에 또한 기억된다. 게다가, 어드레스(WISA)는 또한 논리(COQML)에 공급되어 이 논리가 값 1을 갖는 신호(FO)를 수신하기 때문에 새로 수신된 셀의 기준 정체성으로서 기억된다. 수신된 셀의 기준 정체성은, 다수의 비트가 버퍼 메모리(BM)의 메모리 위치의 수에 좌우되는 버퍼 메모리내의 셀의 제1서브셀의 어드레스가 아니라, 자유 버퍼 메모리 위치 관리 회로(FMLMC)와 유사한 기준 정체성 관리 회로에 의해 수신된 각각의 새로운 셀에 공급된 보다 짧은 기준 정체성일 수 있음이 명백하다.

링크 메로리(SLM)에 관련하여, 서브셀이 제1서브셀(FSC)이기 때문에(NF=0), 어드레스(WISA)는 필드(NCB)내에 기억되지 않는데, 이는 기존 서브셀의 최종 서브셀과 새로운 서브셀이 링크될 필요가 없기 때문이다. 그러나, 다른 데이타 필드들은 포인터 메모리(ISPM)의 LCB 필드에 의해 공급된 어드레스의 선택 및 SLM 메모리의 NC 및 L 필드내의 포인터 메모리(ISPM)으로부터의 값(LC 및 B)의 각각의 기억을 유도하는 기존 서브셀에 관련하여 통상 사용되며, 멀티플렉서(MLM)은 신호(RW)에 의해 동시에 조절된다. 또한, 제어 신호(RC 및 LS)는 입구(XI)에 대한 ISPM 메모리의 각 필드(LC 및 B)에 기억된다.

중간 서브셀(ISC)의 경우에, 신호(FO)는 비활성 상태이고, 서브셀 버퍼 메모리 관리 논리(SBML)은

-NF=1,

-LS=0,

-NF=1과 함께 사용되지 않는 신호(RC)

를 논리 회로(SL 및 RL)로부터 수신한다.

상술한 바와 같이, 신호(RW)은 활성상태이고, 다른 어드레스(WISA)는 FMLMC 관리 회로에 의해 공급되며, 버퍼 메모리 위치 어드레스는

-버퍼 메모리(BM)을 어드레스하여 중간 서브셀(ISC)내에 기입하고,

-셀의 새로운 최종 수신 서브셀 어드레스로서 포인터 메모리(ISPM)의 LCB 필드내에 기억되며,

-SLM 메모리내의 LCB 필드의 내용에 의해 선택된 메모리 위치가 할당된 기존의 서브셀에 연결된 다음 서브셀의 어드레스로서 이 새로운 어드레스(WISA)를 기입하기 위해 메모리(ISPM)의 LCB 필드의 내용에 의해 어드레스된 SLM 메모리의 NCB 필드내에 기억되는데 사용된다. 동시에, 메모리(ISPM)의 필드(LC 및 B)의 데이타는 B가 신호(LS)(다른 모든 서브셀에 대해 판독될 서브셀 복사본의 수가 셀의 제1서브셀에 대해 설정된 복사본과 동일하기 때문에 변경되지 않은 채 유지되는 LC 필드의 내용)로부터 유래된 새로운 값으로 메모리(ISPM)내에서 대체되기전에 메모리(SLM)의 필드(NC 및 L)내로 전송된다.

최종 서브셀(LSC)의 경우, 신호(FO)는 비활성 상태이고, 관리 논리(SBML)은

-NF=1,

-LS=1,

-NF=1이기 때문에 사용되지 않는 RC

를 논리 회로(SL 및 RL)로부터 수신한다.

신호(RW)는 다시 활성상태이고, 다른 어드레스(WISA)는 회로(FMLMC)에 의해 공급되며, 대응 버퍼 메모리 위치 어드레스는 중간 서브셀(ISC)를 기억하는 기존의 경우에서와 같이 정확하게 버퍼 메모리(BM) 및 메모리(ISPM 및 SLM)에서 사용된다.

동시에, 메모리(ISPM)의 값(LC 및 B)는 B가 새로운 값으로 메모리(ISPM)내에서 대체되기 전에 메모리(SLM)의 필드(NC 및 L)에 전송되어 신호(LS)로부터 셀의 최종 서브셀이 수신되었다는 것을 나타낸다.

제1서브셀(FSC)의 기억을 고려한 설명에서 강조한 바와 같이, 입구(XI)와 관련된 다음 싸이클 중에 값 LC 및 B=1이 메모리(ISPM)의 LCB 필드에 의해 공급된 해당(최종) 서브셀의 어드레스로 메모리(SLM)의 필드(NC 및 L)내로 전송된다.

신호(RW)가 비활성 상태인 출구(O1 내지 OY)중 1개 출구로의 서브셀의 전송을 위한 판독 단계의 버퍼 메모리(BM)에 대해 설명한다. 우선, YJ로 표시된 출구에서 제1서브셀(FSC)를 판독하는 경우를 특히 고려한다.

제1서브셀을 전송하는 시간에 해당 출구(YJ)의 출력 서브셀 포인터 메모리(OSPM)의 내용(WCB)는 초기화되었고 전송될 셀의 제1서브셀의 어드레스를 포함한다고 가정하여야 한다. 이것은 셀의 최종 서브셀이 판독될때 명백해진다.

출구(YJ)의 정체성에 의해 어드레스된 포인터 메모리(ISPM)은 판독 출력 서브셀의 ROSA로 표시된 어드레스를 공급하는데, 상기 메모리(ISPM)는

-대응 제1서브셀(FSC)를 판독하기 위해 버퍼 메모리(BM)을 어드레스하고, 멀티플렉서(AM)이 비활성 신호(RW)에 의해 신호(ROSA)로 향해져서 링크(AC)상에 이 신호(ROSA)를 공급하며,

-판독 모드로 메모리(SLM)을 선택하는데 사용되고,

상기 메모리(SLM)는

-출력구(YJ)를 고찰하는 다음 싸이클에서 새로운 어드레스(WBC)로서 기억하기 위한 메모리(OSPM)에 전송된 지시(NCB), [멀티플렉서(SO)는 최종 서브셀에 관련되지 않는한 신호(L)의 영향하에서 결과적으로 조절됨] 값이 0이 아닌경우, 1만큼 감소하고 새로운 지시(NC)에서 판독/기억되고,

-값0이 획득되는 경우, (서브셀의 복사본들의 요구된 수를 공급하는) 서브셀의 판독 동작이 요구된 횟수만큼 실행되고, 회로(DC)가, 어드레스(ROSA)를 갖는 버퍼 메모리 위치가 해제되어 자유 버퍼 메모리 위치들의 셋트내에 포함될 수 있음을 레지스터하도록 회로(FMLMC)를 인에이블하는 신호를 발생시키는 지시(NC),

-셀의 최종 셀에 관련되지 않기 때문에 0과 동일하고 메모리(SLM)으로부터 멀티플렉서(SO)를 경유하여 메모리(OSPM)의 WCB 필드로의 값(NCB)의 상술된 전송을 제어하는 값(L)을 공급한다.

중간 서브셀(ISC)의 경우에, 제1서브셀(FSC)를 판독할때와 동일한 동작이 메모리(OSPM 및 SSLM) 및 회로(FMLMC)에서 발생한다.

최종 서브셀(LSC)의 경우에, 메모리(OSPM)은 전송될 서브셀의 어드레스(ROSA)를 공급하는데, 상기 메모리(OSPM)는

-최종 서브셀을 판독하기 위해 버퍼 메모리(BM)을 어드레스하고,

-판독 모드로 메모리(SLM)를 선택하는데 사용되고,

상기 메모리(SLM)는

-판독 서브셀의 다른 경우에서와 같이 정확하게 감소되고 처리되는 값(NC),

-특정 경우에, 해당 셀에 대해 그 다음 이어지는 서브셀이 존재하지 않기 때문에 메모리(SLM)으로부터 메모리(OSPM)의 WCB 위치로 값(NCB)의 전송을 방지하고, 대신에, 셀의 최종 서브셀이 현재 전송되기 때문에 출구(YJ)가 다음 싸이클에서 다음 셀을 송신하는데 유용하게 될 수 있다는 것을 나타내기 위해 L=1 논리(COQML)에 제공되는, 최종 서브셀(LSC)의 존재를 나타내는, 1과 동일한 값(L)을 공급한다.

그 다음, 해당 출구(YJ)에 전송되어야 하는 적합한 셀의 논리(COQML)에 의한 선택후, 논리(COQML)은 출구(YJ)와 관련된 다음 싸이클전에 선택된 새로운 셀의 제1서브셀의 버퍼 메모리 위치 어드레스(FSAO)를 기입함으로써 출구(YJ)에 관련하여 메모리(OSPM)에서 값(WBC)를 초기화한다. 이 초기화 프로세스는 최종 서브셀(LSC)의 클럭 주기(YJ)중에 구현될 필요가 없기 때문에, 논리(COQML)에 의해 공급될 출구 어드레스(YJS)를 사용하는 메모리(OSPM)에 대한 비동기 엑세스가 사용된다.

서브셀 버퍼 메모리 관리 논리(SBML)의 실시예가 스위칭 소자의 임의의 입구와 임의의 출구(또는, 출구들) 사이의 서브셀로 구성된 셀들을 전송하는데 사용된 서브셀 버퍼 메모리 관리 프로시져의 원리를 실현하도록 기술되었을 지라도, 예를 들어 자유 버퍼 메모리 위치 관리 회로(FMLMC)에 관련되고 이 관리 논리(SBML)의 기능의 다른 실시예들은 또한 본 발명이 응용되는 스위칭 소자들의 형태에 포함된다.

셀 및 출구 선택 큐 관리 논리(COQML)을 특히 고려하기 위해 다시 제1도를 설명한다. 상술한 설명으로부터, 이 관리 논리(COQML)는 다음 기능들, 즉

a) 활성 상태인 신호(FO)에 의해 표시된 셀의 임의의 제1서브셀의 수신시, 신호가 각각 전송될 1개의 출구로 적어도 1개의 그룹의 출구들을 나타내는 루팅 신호(RMD)를 루팅함으로써 수반되는 예를 들어 설명한 제1서브셀을 기억하는 어드레스(WISA)인 기준 정체성을 수신하는 기능,

b) 임의의 출력구(YJ)로의 셀의 전송이 단부로 유입될때, 상기 a)에 기술된 바와 같이 이 셀의 제1서브셀이 버퍼 메모리(BM)내에 기억되는 어드레스인 이 출구로 전송될 새로운 셀의 기준 정체성(FSAO)를 신호(L)에 의해 이곳에서 신호화되어 공급되고, 또한, 응답이 출구(YJ)의 동기 프로세싱에 관련하여 지연될 수 있도록 YJ로 표시된 해당 공지된 출구의 동일함이 YJS로 표시된 이 동일한 정체성을 복귀시키는 관리 논리(COQML)을 공급하는 기능들을 갖는다는 것은 명백하다.

다시 말하면, 제1도의 스위칭 소자에 의해 전달된 셀인 각각의 데이타 블럭들의 버퍼 메모리내의 기억은 이 개별 출구로 전송될 수 있는 데이타 블럭의 정체성에 의해 이들 각각을 공급함으로써 출력 방향을 제공하는 개별 출구들의 요청에 응답하여 이것의 공지를 취하는 셀 및 출구 선택 큐 관리 논리(COQML)으로 및 이 정보로부터 출력 목적지와 함께 나타낸다.

이 애플리케이션에 대해 상술된 바와같이, 이것은 각각의 경우에 소정의 출력 목적지 각각에 속하는 다수의 출구중 한 출구에 대해 유용하게 되도록 1개 이상의 소정의 출력 목적지에 할당된 데이타 블럭들을 인에이블한다.

공지된 해결 방법에 따르면, 셀 및 출구 선택 큐 관리 논리(COQML)은 데이타 블럭이 할당되는 각각의 출력 목적지의 출구들 중 한 출구와 멀리 떨어진 우측에 각 데이타 블럭을 분포시키는 것에 제한될 수 있는데, 그 후 큐는 각각의 출구에 제공된다.

본 발명은 보다 효과적인 해결 방법을 제시한 것으로서, 본 발명의 한 실시예는 제6도 내지 제9도를 참조하여 설명한다.

제6도는 가장 일반적인 형태로 셀 및 출구 선택 큐 관리 논리(COQML)을 도시한 것이다. 이 관리 논리가 큐 기입 제어 논리(QWCL), 출력 선택 및 큐 판독 제어 논리(OSRRCL) 및 출구 큐 유니트(OQU)를 포함한다는 것을 알 수 있다. 셀 및 출구 선택 큐 관리 논리(COQML)의 전체 동작은 신호(RS)(제1도)에 의해 제어된 클럭 모듈(CM)에 의해 제어된다. 신호(RW)에 응답해서 모듈(QCM)은 본 분야에 숙련된 기술자들에게 널리 공지된 다음의 응용 기술 설명에 따라 큐 기입 및 판독 위상들의 교대 실행을 제어하는 신호(WR)을 포함하는 다수의 클럭 신호들을 셀 및 출구 선택 큐 관리 논리(COQML)에 공급한다.

기입 제어 논리(QWCL)은 활성 신호(WR)에 응답하고, 재호출될 제어 신호(FO)의 명령에 따라 동작하고, 제1도의 스위칭 소자의 1개 이상의 출구들로 발송되도록 구성된 큐내의 셀의 기준 정체성을 기억할 필요가 있는 셀의 제1서브셀의 수신을 특징으로 한다. 이 기준 정체성은 이 제1서브셀이 스위칭 소자의 버퍼 메모리내에 기억된 어드레스(WISA)이다. 이것은 신호(RMD)를 루팅함으로써 달성된다. 사실, 기입 제어 논리(QWCL)의 역할은 단지 루팅 회로(RL)에 의해 한 그룹의 X 도체들에 공급되는 루팅 신호(RMD)를 전송하고, 출구의 그룹들에 대해, 표시된 각 출구 그룹중의 한 출구로 전송될 셀의 목적지를 정하는 것이다. 선택된 루팅 모드에 따르면, 셀의 정체성은 1개 이상의 출구 큐들에서, 셀이 몇몇 그룹의 출구중 1개의 출구로 루트되어야하는 "멀티캐스트" 모드(MC)에 대응하는 몇몇 출구 큐의 경우(상술한 바와 같이, 스위칭 소자가 양방향성 또는 단방향성 인지의 여부에 따라 예를 들어, 최대 8 또는 16) 각각의 목적지에 대해 1개의 출구 큐가 배치된다. 대부분의 큐들과 동시에 셀을 큐할 수 있게 하기 위해, 번역은 또 다시 기술된 바와 같이 큐 유니트(OQU)의 출구 메모리 유니트(RGM1-RGM8)과 병렬로 기입을 제어하는 16개의 도체(WE1-WE16)상에 1개 이상의 신호들을 공급한다. 해당 실시예에 있어서, 셀 정체성에 의해 어드레스된 각각의 라인이 큐의 다음 셀의 정체성을 포함하는 출구 메모리의 연결 리스트들로 큐들은 구성되고, 따라서 특정 출구 메모리는 다수의 연결 리스트들(몇몇 큐들)을 포함하고, 이들이 배타적인 한, 각 셀의 정체성은 출구 메모리의 하나의 큐에만 속하게 된다. 그러므로, 상술한 바와 같이, 다른 35개의 이어지는 큐들은 또한 예를 들어, 제1출구 메모리 유니트(RGM1)내에 있다.

-개별 출구로의 32개의 "직송" 큐들,

-검사 및 제어 목적들을 위한 33번째 출구에 대한 1개의 "서비스" 큐,

-(단방향성 스위칭 소자의 경우에 사용되는 것들중 1개만) 각각의 출력 방향에 대한 모든 출구에 대해 하나인 2개의 "분포" 큐들.

출구 메모리 유니트(RGM1)내의 특정 큐를 표시하기 위해, 이것의 정체성은 6개의 부수적인 도체(QW1-QW6)상에 인코드 된다.

일반적으로, 본 발명에 따르면 각각의 큐들이 출력 목적지에 대응한다는 것을 알 수 있다.

그러므로, 최대로 가산하기 위해, 기입 논리(QWCL)은 큐 유니트(OQU)의 출구 큐들에 대한 셀들의 추가를 주의하여야 한다. 이것은 단순 번역을 수행하여 종래 형태의 메모리 코드 컨버터를 취할 수 있는데, 이것은 상세히 설명하지 않겠다.

신호(WR)이 비활성 상태일 때 동작하는 출력 선택 및 큐 판독 제어 논리는 셀의 최종 서브셀을 전송하는 것을 신호[신호(L)]화하고 다음 셀에 할당되는 것을 요청하는 6개의 도체 상에서 인코드된 출구(YJ)의 정체성을 수신한다. 이 출구는 1개 이상의 그룹의 출구에 속하고 각각의 그룹의 출구들은 출력 목적지를 집합적으로 제공한다.

실시예 1에 있어서, 논리(OSQRCL)은 즉시 동작하여 출구(YJ)에 대한 큐 선택을 동기적으로 실행한다. 이러한 목적을 달성하기 위해, 논리(OSQRCL) 해당 출구가 부분적으로 형성하는 출력 목적지들을 식별하고, 큐들이 공백이 아닌 출구들에 대해 출구의 출력 목적지들을 탐색하여 이들중 1개를 선택하며, 기입 모드시 카운터 파트인 도체들(RE1-RE16 및 QR1-QR6) 및 기입 모드시 도체(WE1-WE16 및 QW1-QW6)를 표시함으로써 정체성을 공급한다. 신호(WR)이 비활성 상태임을 고려하여, 출구 큐 유니트(OQU)는 선택된 큐를 판독하여 예를 들어, 셀의 제1서브셀이 스위칭 소자 버퍼 메모리에 기억된 어드레스를 이전의 기준 정체성(WISA)에서와 같은 요구된 셀 정체성(FASO)를 공급한다. 이 2개의 어드레스들은 해당 기억 어드레스의 다수의 비트에 대응하는 도체들의 번호(NFC)로 표시된다. 게다가, 논리(OSQRCL)은 또한 전송될 셀 기준 정체성(FASO) 및 해당 출구의 정체성(YJS)의 존재를 나타내는 신호(NCO)를 공급한다. 표시된 바와 같이, 출구 정체성들(해당 예의 32개의 통신 출구 + 하나의 서비스 출구)는 6개의 도체들상에서 인코드된다. 출구 정체성(YJS)은 정체성(YJ)와 동일하기 때문에 실시예 1에서 필수적인 것은 아니다. 이것은 단순히 완전함을 위해 언급되었다.

2개의 논리 회로(QWCL 및 OSQRCL)의 기능 설명은 큐 유니트(OQU)의 기능을 일반적인 용어로 정의하는 것을 포함한다는 것을 인지하여야 한다. 보다 상세한 설명은 제7도를 참조하여 좀더 자세히 설명하겠다.

일반적인 실시예 2에 있어서, 출구(YJ)에 대한 큐 선택은 지연되므로, 출구(YJ)에 할당된 출구 클럭 타임 슬롯에 대해 비동기상태이다. 출구(YJ)로부터 전송될 셀에 대한 요구를 수신한 후, 논리(OSQRCL)은 수신에 대해 즉시 반응하지 않는다. 이 요구는 단순히 기억된다. 나중에 다른 유사한 요구들이 다른 출구들로부터 수신되어진후, 논리(OSQRCL)은 제10도에 관련하는 설명에서 후술될 조건하에서 기억된 요구들 중에서 선택한다. 이 선택은 그 다음, 요구가 만족되는 출구를 나타낸다. 이러한 목적을 위해 실시예 1에서 고려된 바와 같이, 논리(OSQRCL)은 해당 출구가 일부분을 형성하는 출력 목적지들을 식별하고, 공백이 아닌 큐들을 갖는 출구들에 대해 이 출구의 출력 목적지들을 탐색하고 이들중 하나를 선택하여 선택된 큐를 판독하고 요구된 셀 정체성을 공급하는 큐 유니트(OQU)에 대한 정체성을 전송한다. 게다가, 논리(OSQRCL)은 또한 전송될 셀 기준 정체성(FSAO) 및 6개의 도체들상에서 인코드된 해당 출구의 정체성(YJS)의 존재를 나타내는 신호(NCO)를 공급한다. 출구로 전송하기 위해 할당된 동기 시간 슬롯이 경과되었기 때문에, 출구 정체성(YJS)의 공급은 선택된 셀의 출구가 전송되어야 하는 논리(SBML)를 나타내는데 필요하다.

각각의 출구가 이용될 수 있을때 출구 큐들을 제공하지 않는 보다 일반적인 실시예 2의 장점은 이전에 조절된 셀 트래픽에 직접 관련된 순서로 출구에 의해 큐들이 제공되는 것을 방지할 수 있다. 이렇게 하기 위해, 비상관관계(decorrelation)는 예를 들어 요구된 셀을 갖고 있는 상이한 출구들이 출구 큐들을 제공하게 될 순서를 임의 또는 의사 난수로 선택함으로써 출구들의 각 그룹내의 트래픽의 조절시 및 스위칭 소자의 모든 출구들을 프로세싱하기 위한 시분할 멀티플렉스 싸이클에 대응하는 타임 슬롯중에 유도된다.

출구 선택 및 큐 판독 제어 논리(OSQRCL)을 상세하게 설명하기 전에, 큐 유니트(OQU)의 한 실시예를 나타내는 제7도를 우선 설명하겠다.

이 큐 유니트는 출구 메모리 유니트(RGM1-RGM16)을 필수적으로 포함한다. 출구 메모리 유니트(RGM2-RGM16)은 동일하고 단지 유니트(RGM2)만이 상세히 도시되었는데, 출구 메모리 유니트 각각은 출구 메모리 유니트(RGM2)를 위한 출구 메모리(M2)내의 출구 큐를 포함한다. 출구 메모리 유니트(RGM1)은 상이하다. 상기 유니트(RGM1)는 1개의 출구 메모리(M1)내에 36개의 출구 큐들을 포함한다.

이 도면들을 제3도의 스위칭 소자의 예에 관한 것이다. 이 예에 있어서, 스위칭 소자는 32개의 출구, 즉, 16개의 출구로 된 2개의 셋트들을 갖고, 출력 목적지에 대응하는 1개 이상의 출구들을 갖는 출구들의 16(2 x 8)개의 그룹으로 그룹지어질 수 있다. 일점-다점 통신에서는, 유입 셀이 다수의 출력 목적지들로 카피될 수 있고, 또한 셀이 1개의 기준 정체성으로 표시되며, 동작 시간을 위해 임의의 상이한 카피들을 큐로 진행시키는 것이 바람직 하기 때문에 제7도내의 16개의 출구 메모리로 유도되는 각각의 이 출구 큐들에 대해 독립 출구 메모리를 제공할 필요가 있다. 이외에, 33개의 출구 목적지들을 나타내므로, 33개의 추가 큐들을 필요로하는 32개의 트래픽 출구들 및 유지보수 출구가 개별적으로 도달될 수 있어야 한다. 그러나, 이 개별 액세스 때문에, 이 출구 큐들중 1개의 큐내의 셀을 기입하는 것은 임의의 다른 큐내에 기입되는 것을 배제한다. 이것은 이 큐들이 1개의 출구 메모리내에 배치될 수 있다는 것과 이 메모리가 이미 상술한 16개의 출구 메모리들중 1개의 출구내에 부가될 수 있다는 것을 의미한다. 이 출구 메모리는 유니트(RGM1)의 메모리(M1)이다. 최종적으로, 상술된 바와 같이, 16개의 출구들로 된 2셋트 각각은 큐와 함께 완전한 한 그룹의 출구를 구성하고 이 큐들중 한개의 큐내의 셀을 기입하는 것은 이 셀이 임의의 다른 큐에 기입되는 것을 배제한다. 그 결과 이 2개의 출구 큐들은 또한 총 36개의 출구의 큐들을 포함하는 메모리(M1)내에 배치된다.

우선 가장 간단한 경우인 큐 유니트(RGM2)를 시험한다. 상술된 바와 같이 상기 유니트(RGM2)는 각각 상이한 셀 정체성에 대한 메모리 위치를 갖고 있는 메모리(M2)를 포함하는데, 이 설명의 예에서, 셀 정체성은 버퍼 메모리(BM)(제1도)내의 제1서브셀의 어드레스에 의해 특징화 되므로 출구 메모리(M2)는 버퍼 메모리(BM)과 동일한 수의 위치들을 포함하고, 메모리(M2)의 각각의 위치는 큐를 구성하는 연결 리스트로 다음 셀의 제1서브셀에 대응하는 메모리(BM)의 위치의 어드레스를 기억할 수 있다. 상기 유니트(RGM2)는 또한 제1셀 포인터(FBC), 최종 셀 포인터(LBC) 및 여러가지 게이트들, 멀티플렉서(MPX) 및 레지스터(R)을 포함한다. 입력 및 출력 접속에 관련하여 셀 및 출구 선택 큐 관리 논리(COQML)를 전체적으로 설명하겠다.

한 큐내에 한 셀을 기입하기 위해 클럭(QCM)(제6도)는 펄스(t2)가 이어지는 펄스(t1) 중에 활성 신호(WR)를 발생시킨다. 멀티플렉서(MPX)는 최종 셀 포인터(LBC)의 내용이 어드레스 레지스터(R)에 전송되도록 신호(WR)에 의해 조절된다. 펄스(t1) 중에, 레지스터(R)은 이 어드레스에 의해 로드되고 기록 모드에서 메모리(M2)를 어드레스한다. 메모리(M2)는 어드레스(WISA)가 출구 큐 유니트(RGH2)의 출구 큐에 가산되어야 한다는 것을 지정하는 신호(WE2)에 의해 인에이블되어 기입한다. 셀 기준 정체성인 어드레스(WISA) 즉, 셀의 제1서브셀이 제1도의 버퍼 메모리(BM)내에 기억되는 어드레스(WISA)는 메모리(M2)내에 기입된다. 펄스(t2) 중에, 어드레스(WISA)가 최종 셀 포인터(LBC)내에 기입되도록 신호(WE2)가 제공되기 때문에 게이트(P12)는 개방된다. 이 방법에 있어서, 일반적으로 기입시 각 셀의 기준 정체성은 선택된 출구 큐에 부가되어 어드레스가 인접 셀의 정체성의 최종 연결 셀의 정체성에 대응하는 출구 메모리의 위치내에 기억되고, 구 정체성은 다음 셀에 가산되기 위해 최종 셀 포인터내에 기입된다.

이 어드레스(WISA)가 [유니트(RGM1)에 관한 최소 차이를 제외하고] 선택된 다른 모든 출구 메모리내에 동시에 동일하게 기입된다.

셀의 제1서브셀이 기억될 어드레스인 셀의 기준 정체성을 판독하기 위해, 요구된 셀 기준 정체성이 출구 메모리 유니트(RGM2)로부터 판독되어야 한다는 것을 지정하는 신호(RE2)는 기준 정체성(FSAO)와 같은 제1셀 포인터(FBC)의 내용을 전송하는 게이트(pf2)를 개방한다. 신호(WR)은 비활성 상태이지만 펄스(t1 및 t2)는 기입시에 발생된다. 멀티플렉서(MPX)는 펄스(t1)가 어드레스 레지스터(R)내의 이 포인터의 내용을 로드하여 [신호(WE2)가 비활성 상태인] 판독 모드로 메모리(M2)를 어드레스하도록 제1셀 포인터(FBC)로 조절된다. 제7도에서 NFSA로 표시된 판독 위치의 내용은 큐내의 다음 셀의 기준 정체성이다. 이 펄스(t2)는 정보(NFSA)가 출구 메모리(M2)에 관련되는 다음 기준 정체성 요구에 응답하여 나중에 어드레스(FSAO)가 되도록 전송된 어드레스(FSAO)의 위치 대신에 제1셀 포인터(FBC)내에 기입되도록 신호(RE2)에 의해 인에이블된 게이트(pnf2)를 개방한다. 이 방식으로, 일반적으로, 판독시, 제1셀의 기준 정체성은 선택된 출구 큐에 부가된 제1셀 포인터에 의해 공급되고, 어드레스가 다음 셀의 정체성인 부가된 제1셀의 정체성에 대응하는 출구 메모리의 한 위치로부터 판독하기 위해 제공된 후 정체성이 큐 내의 그다음 셀의 기준 정체성을 공급하기 위해 제1셀 포인터내에 기입된다.

도시되지 않은 RGM3 내지 RGM16의 다른 출구 메모리 유니트들은 동일하고 클럭 펄스들(WR, T1, T2) 및 어드레스(WISA)에 대한 선택 신호(WE3-WE16 및 RE3-RE16)과 유사하게 응답하며, OR 게이트(pof)를 통해 어드레스(FSAO)를 공급한다.

출구 메모리 유니트(RGM1)은 1개의 출구 큐 대신에 36개의 출구 큐들을 포함하는 것을 제외하면 상술한 바와 유사하다. 이것을 명확하게 도시하기 위해 동일 요소들은 동일 참조번호들을 붙인다. 이 36개의 큐의 36개의 연결 리스트에 대해서는 36개의 제1셀 포인터들 및 36개의 최종 셀 포인터들이 요구된다. 이들은 도시한 바와 같이, 동일 큐의 제1셀 포인터(FBC) 및 최종 셀 포인터(LBC)를 각각 포함하는 36개의 위치들을 포함하는 포인터 메모리(MPM)내에 기억된다. 이 메모리는 신호(WLR)이 활성상태인지 비활성 상태인지의 여부에 따라 포인터 어드레스 멀티플렉서(MPXA)를 통해 신호(QW1-QW6) 또는 신호(QR1-QR6)중 어느 하나의 신호에 의해 어드레스된다. 신호(W1 및 W2)는 비활성상태이고, 이 어드레싱 기능은 판독 모드로 동작하고 어드레스 위치의 내용이 메모리(MPM)의 2개의 출력들에 공급된다. 메모리(MPM)의 2가지 출력들은 유니트(RGM2)의 2개의 포인터 레지스터들의 출력에 정확하게 대응하므로, 멀티플렉서(MPX), 출구 메모리(M1) 이전의 펄스(t1)에 의해 인에이블된 어드레스 레지스터(R)을 동일하게 탐색한다.

셀 기준 정체성을 큐할때, 게이트(P11)은 유니트(RGH2)내의 게이트(pl2)와 유사한 형태로 동작한다. 게이트는 출구 메모리 유니트(RGM1)이 신호(WE1)에 의해 선택될 때 클럭 펄스(t2)의 영향하에서 동시에 동작한다. 그 다음, 기입이 메모리(MPM)을 인에이블하는 신호(W1)을 공급한다. 정보(WISA)는 신호(QW1-QW6)에 의해 선택된 위치, 특히 최종 셀 포인터(LBC)에 대응하는 위치의 일부에 기입되어 제1셀 포인터(FBC)에 대응하는 부분의 내용이 유지된다.

셀 기준 정체성을 판독할때, 게이트(pf1)은 유니트(RGM1)이 신호(RE1)에 의해 선택된 순간으로부터 신호(QR1-QR6)에 의해 판독 모드로 어드레스된 메모리(MPM)의 위치의 제1셀 포인터(FBC)의 내용을 전송하는 유니트(RGM2)내의 게이트(pf2)와 동일한 역할을 수행한다. 그 다음, 게이트(pnf1)는 유니트(RGM2)내의 게이트(pl2)의 역할과 유사한 역할을 수행한다. 게이트(pnf1)는 출구 메모리 유니트(RGM1)가 신호(RE1)에 의해 선택될 때 클럭 펄스(t2)의 영향하에서 동시에 동작한다. 그다음, 기입이 메모리(MPM)을 인에이블하는 신호(W2)를 공급한다. 메모리(M1)로부터 판독된 NFSA의 정보는 신호(QR1-QR6)에 의해 선택된 위치, 특히 제1셀 포인터(FBC)에 대응하는 위치의 일부분에 기입되어, 최종 셀 포인터(LBC)에 대응하는 내용 부분이 유지된다.

제7도내의 구조와 다른 큐 구조들이 동일 목적으로 사용될 수 있고 이들중 한 예만이 설명되었다는 것은 명백하다. 특히, 모든 큐들을 포함하기 위해 1개의 출구 메모리를 사용하여 고려될 수 있다. 이 경우에, 특정 셀은 연속적인 기입 싸이클내의 다수의 큐들에 부가된다. 또한, 일점-다점 셀 전송의 사건내의 상이한 큐들의 연결 리스트들의 "혼합"을 방지하기 위해, 상술한 바와 같이 서브셀이 스위칭 소자의 버퍼 메모리내에 기억된 위치들의 기준 정체성을 구별할 수 있어야하고, 이 것이 특정 출력 목적지에 할당된 특정 셀의 각각의 복사본에 대한 상이한 기준 정체성을 분포할 수 있어야 한다.

셀 및 출구 선택 큐 관리 논리의 한 실시예는 제8도에 도시되었다. 상술한 바와 같이, 이 논리(OSQRCL)은 셀의 최종 서브셀의 전송이 이 출구상에서 개시되어, 새로운 셀이 이 출구에 할당되어야 한다는 것을 나타내는 신호(L)에 의해 수반된 출구(YJ)의 정체성을 수신한다. 논리(OSQRCL)의 기능은 큐를 식별하는 큐 판독 신호(RE1-RE16 및 QR1-QR6)을 전송함으로써 셀의 기준 정체성(FSAO)(제6도 및 제7도)에 따라 응답하는 제7도의 큐 유니트에 이 출구를 제공하는 한 그룹의 출구로부터 1개의 큐를 선택하기 위한 것이다. 동시에, 논리(OSQRCL)은 해당 셀이 신호(NCO)에 의해 수반되어 할당된 출구의 정체성(YJS)를 공급한다.

논리(OSQRCL)은 2개의 부분을 포함하는데, 그 하나는 출구 선택 부분(OSC)가 제9도 및 제10도를 참조하여 2개의 실시예들로 후술하게 되고, 이들 중 다른 부분은 제8도에 상세하게 나타내었다. 출구 선택 부분(OSC)의 기능은 출구 정체성(YJ) 및 신호(L)을 수신하기 위한 것이다. 바꾸어 말하면, 이것은 출구 정체성(YJS)를 공급한다.

제8도내의 회로의 구조 및 동작은 출구 프로세싱 프로시져 중 3개의 별개의 단계들은 고려하여야 한다.

첫째, 카운터는 각각의 출구 큐(CLC1-CLC51)[큐 유니트(OQU)가 36+15=51 큐들을 포함한다는 것을 기억하게 됨]에 제공된다. 각각의 카운터들은 셀이 큐에 부가될 때마다 1씩 증가되고, 셀이 (전송하기 위해 출구에 할당된) 큐로부터 제거될때마다 1씩 감소된다. 각각의 카운터(OTC1-OTC51)에 관련된 검사 회로는 큐가 공백이거나 반대로, 대응 검사 신호(CIQ1-CIQ51)의 값에 의해 적어도 1개의 대기셀을 포함하는지의 여부를 나타낸다. 이 카운터들은 셀이 부가된 큐들을 식별하는 신호(QW1-QW6 및 WE1-WE16)에 응답하여 셀이 큐에 부가될 때마다 증가된다. 이 신호들을 수신하는 트랜스코딩 회로(WTR)은 +1로 표시된 카운터 증가 입력들을 직접 제어한다. 변환된 신호들에 의해 선택된 출구 큐들에 대응하는 카운터들은 1씩 증가된 내용들을 보여준다. 카운터들은 이미 상술한 바와 공지된 바와 같이 이 기준 정체성이 판독될 큐들을 신호(QR1-QR6 및 RE1-RE16)들이 식별하는 동안에 셀 기준이 판독될 때마다 감소된다. 이 최종 신호들을 수신하는 트랜스코딩 회로(RTR)은 결과적으로 -1로 표시된 카운터 감소 입력들을 직접 제어한다. 변환된 신호들에 의해 식별된 큐에 대응하는 카운터는 1씩 감소된 내용을 보여준다.

그 다음, 출구(YJ)가 새로운 셀의 할당을 요구할 때, 이 요구는 출구 선택 부분(OSC)에 의해 알려진다. 즉시 또는 나중에, 이 요구는 출구 선택 부분(OSC)에 의해 공급된 정체성(YJS)가 정확하게 YJ인 출구 프로세싱 타임 슬롯이 지난후 제공되는데, 이 요구는 출구 선택 부분(OSC)에 의해 또한 공급되는 신호(OAV)를 발생시킨다.

최종적으로, 출구 선택이 완료되면, 출구 정체성(YJS)이 공급되며, 큐가 선택되어, 선택된 출구에 할당될 셀의 기준 정체성을 공급하여야 한다. 이를 위해, 출구 큐 선택 회로(OQSC)가 제공되어 선택된 출구 정체성(YJS) 및 검사 신호(CIQ1-CIQ51)을 수신한다. 해당 예에서, 이 선택 회로(OQSC)는 신호(CIQ1-CIQ51)에서 선택 출구(CIQR, CIQS 및 CIQT)로 최대 3개의 검사 신호들을 전송한다. 특정 출구가 해당 예로서 1개 이상의 정상 트래픽 출구의 한 그룹에 속하고, 특정 출구가 최대 3개의 출력 목적지들을 제공할 수 있도록 한 방향의 모든 출구들 뿐만 아니라 유지 보수시에 개별적으로 선택되는 출구 및 3개의 대응하는 큐들을 포함하는 분포 그룹에 속한다는 것은 이미 살펴보았다. 셀이 이 출구에 할당되도록 출구가 선택되었을때, 출구가 제공하는 출력 목적지들을 식별하는 것이 중요한데, 이는 회로(OQSC)에 의해 달성된다. 보다 정확하게 말하면, 회로(OQSC)는 예를 들어 정상 트래픽, 분포 및 유지보수 큐들에 대응하는 선택 출구(CIQR, CIQS, CIQT)로 소정의 순서로 최대 3개의 출구 큐들의 검사 신호를 전송한다. 따라서 하나 이상의 선택 출구들은 대응 큐가 적어도 하나의 셀을 포함함을 나타내는 검사 신호를 수신한다. 큐 우선 회로(OQPS)의 목적은 이들 사이에서 선택하기 위한 것이다. 상기 회로는 3개의 선택 도체(CIQU, CIQV, CIQW)중 오직 하나에만 의미 있는 신호 검사 신호를 전송한다. 선택된 출구에 의해 제공되어질 출력 방향은 선택되고 식별된다. 이 선택은 예를 들어 정상 트래픽, 분포 및 유지 보수 순서로 정해진 우선순위에 따라 이루어진다. 그 다음, OR 게이트(SODS)는 선택된 출구가 셀 기준 정체성을 실제로 수신할 것을 나타내는 신호(RST)를 공급한다. 또한, 출구 큐 식별 트랜스코딩 회로(OQIC)는 선택된 출구 정체성(YJS)와 동시에 선택 도체(CIQU, CIQV, CIQW)중 1개에 제공되는 신호를 수신한다. 바꾸어 말하면, 대응 카운터(CLC1-CLC51)이 감소되는 동안, 상기 회로는 상술한 바와 같이 판독된 출구 큐를 식별하는 신호(QR1-QR6 및 RE1-RE16)을 공급하고 요구된 셀 기준 정체성을 공급한다.

그러므로, 한 출구가 선택될 때 제8도의 회로가 이 출구에 의해 제공된 출력 목적지를 식별하고 공급할 적어도 1개의 셀을 갖는 큐들 중 1개를 선택한다는 것을 알 수 있다. 그러므로, 출구가 주어진 시간에 어떻게 선택되는가를 계속 고려할 필요가 있다.

설명될 제1경우는 제8도의 출구 선택 부분(OSC)의 실시예 1(OSC1)가 도시된 제9도에 도시되어 있다. 제1단계에 있어서, 출구 정체성(YJ)는 신호(L)을 스위칭 소자(제3도)의 33개의 출구에 대응하는 33개의 출력중 한 출력에 신호(L)를 전송하는 출구 디멀티플렉서(DMKS)를 조절하기 위한 어드레스로서 작용한다. 그러므로, 레지스터(RD)의 33 단들 중 한 단은 신호(L)을 입력(S)에서 수신한다. 그러므로 신호(L)이 제공되는 경우 즉, 해당 출력구가 셀이 전송되기를 요청하는 경우 작동된다. 신호(L)이 제공되고 셀 요구들이 레지스터(RD)내에 이러한 방법으로 기억될 때마다, 출구 정체성(YJ)가 레지스터(RYJ)에 일시적으로 기억되는 동안, 각각의 출구 타임 슬롯의 개시를 발생시킨다.

제1단계에 즉시 이어지는 제2단계에 있어서, 레지스터(RYJ)는 출구 정체성(YJS)를 공급한다. 동시에 정체성(YJS)에 의해 조절된 멀티플랙서(MXJS)는 레지스터(RD)내의 정체성(YJS)에 대응하는 단이 활성상태인 경우 출구(OAV)가 활성상태가 되도록 출구(YJS)의 유용성을 검사하는데, 신호(OAV)가 존재하면 제8도의 논리 회로(OSCQRCL)에 전송될 출구(YJS)에 대한 셀을 아직 만족시키지 못한 요구를 인에이블한다. 또한, 이 출구에 의해 제공된 출력 방향에 관련되는 큐들중 한 큐가 한셀을 공급하면, 이 신호(RST)는 전송된다. 신호(RST)는 신호(NCO)를 전송하기 위해 버퍼 단(RZ)에 의해 기억된다. 신호(RST)는 또한 출구 정체성(YJS)에 의해 조절된 디멀티플렉서(DMXZ)로 전송된다. 그 다음, 이 신호는 레지스터(RD)의 한 단의 리셋 입력(R)에 인가되는데, 만족되어진 레지스터(RD)내에 기억된 셀 요구는 제1경우(YJ)인 출구(YJS)에 대한 레지스터(RD)로부터 명백해진다.

그러나, 제1경우(YJ)인 출구(YJS)가 레지스터(RD)에서 이용될 수 없는 경우, 비활성 상태인 신호(OAV)는 제8도의 회로의 동작을 억제하고 선택 또는 큐 판독이 논리(OSQRLL)에 의해 전혀 수행되지 않아 신호(RST)는 비활성 상태로 유지된다. 반대로, 신호(OAV)가 활성상태인 경우, 그러나 출구(YJ)에 대응하는 출력 목적지가 셀을 전혀 공급하지 못하는 경우 셀 요구를 발생시킨 해당 출구는 출구의 유용성이 레지스터(RD)로부터 명확해지지 않아 신호(RST)가 비활성으로 유지되기 때문에 셀 요구를 유지한다.

이 구현 방법은 간단하다는 장점을 갖지만, 이 방법은 출구의 셀 요구와 큐에 대한 셀의 부가 사이의 상관관계를 야기시킬 수 있다. 그러므로, 적합한 비상관관계를 달성하기 위해 부수적인 수단을 제공하는 것이 바람직하다. 제10도는 이러한 비상관관계에 도움을 주는 다수의 수단을 도입하기 위해 제공되는 출구 선택 부분(OSC)의 실시예 2(OSC2)를 도시한 것이다.

제1단계에 있어서, 다시 출구 정체성(YJ)는 스위칭 소자(제3도)의 33개의 출구에 대응하는 33개의 출력중 1개의 출력에 신호(L)를 전송하는 출구 디멀티플렉서(DMXS)를 조절하기 위한 어드레스로서 작용한다. 그러므로, 레지스터(RD)의 33단중 한 단은 입력(S)에서 신호(L)을 수신한다. 그러므로, 신호가 제공되는 경우, 즉 해당 출구가 셀이 전송되기를 요청하는 경우 이 단은 활성상태가 된다. 이 단은 신호(L)이 제공될때마다 각각의 출구 타임 슬롯의 개시부에서 발생한다. 따라서, 레지스터(RD)는 상이한 출구들에 대한 셀 요구들을 기억한다. 또한, 출구 프로세싱 시분할 멀티플렉스 싸이클에 있어서, 레지스터(RD)의 모든 단들은 각각 활성 상태가 된다.

이 제2경우에 있어서, 선택된 출구 정체성(YJS)는 우선 증가 입력이 각각의 출구 타임 슬롯에 대해 펄스를 수신하는 단순한 카운터로서 제공될 소스(OSS)에 의해 공급된다.

개시시에 출구 정체성(YJ)이 레지스터(RD)의 대응 단의 동작을 유도하는 타임 슬롯의 제2단계에 있어서, 소스(OSS)는 정체성(YJ)와 반드시 동일할 필요는 없고 일반적으로 정체성(YJ)과 상이한 선택된 출구 정체성(YJS)를 공급한다.

선택된 정체성(YJS)는 선택된 출구(YJS)에 대응하는 레지스터(RD)의 단의 상태를 도선(OAV)를 통해 전송하는 출구 유용성 검사 멀티플렉서(MXJS)에 인가된다. 선택된 출구가 아직 만족되지 않은 셀 요구를 발생시킨 경우, 신호(OAV)는 선택된 출구를 제공하게 될 출력 목적지의 선택시 제8도내의 회로의 동작이 허용되게 하는 레벨을 갖는다. 또한, 이 출구에 의해 제공된 출력 목적지에 관련되는 큐들중 1개가 한 셀을 공급할 경우, 신호(RST)는 공급된다. 신호(RST)는 이전과 같이 신호(NCO)를 공급하기 위해 버퍼 단(RZ2)에 의해 기억된다. 이 신호는 또한 선택된 출구 정체성(YJS)에 의해 조절된 디멀티플렉서(DMXZ)로 전송된다. 그다음, 이 신호는 레지스터(RD)의 한 단의 리셋 입력(R)에 인가되는데, 만족되어진 레지스터(RD)내에 기억된 셀 요구는 출구(YJS)에 대한 레지스터(RD)로부터 명백해진다.

그러나, 선택된 출구가 한 요구를 허용하지 않을 경우, 비활성 상태인 신호(OAV)는 도시되지 않는 제8도의 회로의 동작을 디스에이블하고, 선택 또는 큐 판독이 논리(OSQRCL)에 의해 수행되지 않고 신호(RST)는 비활성 상태로 유지된다. 반대로, 신호(OAV)가 활성인 경우, 그러나 선택된 출구(YJS)에 대응하는 출력 목적지들중 어느것도 셀을 공급할 수 없는 경우 셀 요구를 발생시킨 해당 출구는 유용성이 레지스터(RD)로부터 명백해지지 않기 때문에 이 요구를 유지하여, 신호(RST)는 비활성 상태가 된다.

그러므로, 제10도의 장치는 레지스터(RD) 내에 간단히 기억되는, 출구에 의해 발생된 셀 요구들의 프로세싱 및 소스(OSS)에 좌우되는 선택된 출구들에 셀을 할당하는 프로세스 시간에도 2가지 독립(비동기) 단계로 분리할 수 있음을 알 수 있다.

주어진 순서로 멀티플레싱 싸이클내의 타임 슬롯을 각각 갖는 33개의 출구들이 존재한다고 가정하는 경우, 각각의 출구는 한 요구를 형성하여 한 싸이클중에 요구가 레지스터(RD)내에 기억된다는 것을 알 수 있다. 소스(OSS)가 33개의 위치 카운터이므로 33개의 어드레스들을 공급하는 경우, 모든 출구들은 동일 싸이클 내에 셀을 할당할 수 있다. 그러나 소스(OSS)의 카운터는 동일 순서 및 출구 멀티플렉싱에 관련된 것을 제외한 동일 원점을 갖는 33개의 출구 어드레스들을 공급할 필요가 없다.

본 발명에 따른 방법에 있어서, 변경되지 않은 출구들의 할당 프로세싱의 순서는 멀티플렉스 싸이클내의 모든 출구들이 프로세싱이 유지된다는 것을 가정한 규칙적이거나 불규칙적으로 쉬프트된 기점이 되도록 적합한 소정 시간에 소스(OSS)의 카운터상의 1개 이상의 부수적인 비활성 단계들을 달성하기 위한 설비를 제조할 수 있다. 본 발명에 따른 부수적인 단계들은 각 출구 시분할 멀티플렉스 싸이클일때 달성될 수 있다. 또한 본 발명에 따르면 소스(OSS)는 매 N 싸이클일때마다 상기 부분적인 단계들을 디스에이블하기 위한 수단을 구비한다. 여기서, N은 출구의 수의 배수도 약수도 아닌 수이다. 또한 본 발명에 따르면, 상기 부수적인 단계들의 수를 결정하기 위해 임의 또는 의사 난수의 소스를 사용하는 것이 가능하다. 다른 가능성은 각각의 출구 시분할 멀티플렉스 싸이클의 개시시에 지정된 위치에 소스(OSS)의 카운터를 셋트하기 위한 것이다. 이 특정 값은 상술한 임의 또는 의사 난수일 수 있다. 출구들을 순수하게 임의로 선택하는 계획도 가능하다. 중간 해결 방법은 또한 스위칭 소자의 입구에서 셀 트래픽의 도달과 출력 목적지에 각각 대응하는 출구 그룹에 이용될 수 있는 상이한 출구의 트래픽의 분포 사이의 요구된 비상관관계의 정도에 따라 계획될 수 있다.

Claims

각각 1개 이상의 데이타 소자들, 별개의 목적지에 속할 수 있는 개별 출구들로 데이타의 블럭들을 선택적으로 전송하기 위해 데이타의 블럭들을 상호 결합하도록 작용하는 다수의 큐 및 상기 큐들의 대한 관리 논리를 각각 포함하는 데이타의 고정 또는 가변 길이 블럭들로 구성된 버퍼 메모리 기억 데이타를 포함하는 일시 정보 기억 시스템에 있어서, 상기 큐 관리 논리는, 데이타 블럭이 출력 목적지에 할당될때 이 출력 목적지에 대한 큐내에 정체성을 충분히 기입할 수 있도록 각 출력 목적지에 지정된 큐를 포함하는 데이타 블럭(또는 셀) 및 출구 선택 큐 관리 논리(COQML)이고, 상기 데이타 블럭 및 출구 선택 큐 관리 논리는, 큐 데이타 블럭이 개별 출구에 할당되어야 할때 동작하는 데이타 블럭 선택 수단(OSQRCL)을 포함하고, 상기 데이타 블럭 선택 수단(OSQRCL)은 데이타 블럭의 어드레스(FSAO)를 획득함으로써 이 출구가 속하는 출력 목적지의 큐를 식별하고, 이 개별 출구(NCO)로의 이 데이타 블럭의 전송을 개시함으로써 해당 출구(YJS)에 선택된 데이타 블럭을 할당하는 수단(OQSC, OQPS, OQIC)을 포함하는 것을 특징으로 하는 일시 정보 기억 시스템.
제1항에 있어서, 1개의 출구가 다수의 목적지에 속할 수 있고, 상기 데이타 블럭 선택 수단(OSQRL)이, 소정의 출구가 속하는 출력 목적지를 식별하고, 전송될 적어도 1개의 데이타 블럭을 갖고 있는 상기 출력 목적지들을 식별하며, 이 최종 출력 목적지들 중 하나의 출력 목적지를 선택하기 위한 출력 목적 선택 수단(OQSC, OQPS, OQIC)을 포함하며, 그 다음, 선택된 출력 목적지의 정체성이, 성기 데이타 블럭 선택 수단(OSQRCL)이 선택된 출력 목적지의 큐의 정체성(QR1-QR6, RE1-RE16)을 설정할 수 있게 하는 것을 특징으로 하는 일시 정보 기억 시스템.
제2항에 있어서, 상기 출력 목적지 선택 수단(OQSC, OQPS, OQIC)이 목적지 형태에 기초한 순서(CIOR, CIQS, CIQT)로 상기 출력 목적지들을 고려함으로써 전송될 적어도 하나의 데이타 블럭을 갖고 있는 출력 목적지들을 식별하고, 상기 순서를 기초로 최종 출력 목적지들중 1개의 출력 목적지를 선택하도록 구성되는 것을 특징으로 하는 일시 정보 기억 시스템.
제1항, 제2항 또는 제3항중 어느 한 항에 있어서, 전송될 적어도 1개의 데이타 블럭을 갖고 있는 출력 목적지를 식별할 목적을 갖는 상기 출력 목적지 선택 수단(OQSC, OQPS, OQIC)가 상기 출력 목적지에 전송되도록 다수의 데이타 블럭들을 제공하는 각각의 출력 목적지에 대한 카운터(CLC1-CLC51), 및 상기 수가 0인지 또는 0과 상이한지의 여부를 식별하는 검출 회로(OYC1-OTC51)을 포함하는 것을 특징으로 하는 일시 정보 기억 시스템.
제1항, 제2항, 제3항 또는 제4항중 어느 한 항에 있어서, 상기 데이타 블럭 및 출구 선택 큐 관리 논리(COQML)이 반복 싸이클의 타임 슬롯중에 데이타 블럭이 할당되어야 하는 지시(L)을 요구하는 개별 출구를 수신하는 제1위상, 및 데이타 블럭이 할당되어야 하는 선택된 출구(YJS)의 정체성을 공급하는 제2위상을 포함하는 2가지 연속 위상에서 동작하는 출구 선택 수단(OSC)를 포함하는 것을 특징으로 하는 일시 정보 기억 시스템.
제5항에 있어서, 제2단계에서 공급된 상기 선택된 출구 정체성(YJS)가 바로 전 위상인 제1위상의 요구 개별 출구(YJ)의 정체성인 것을 특징으로 하는 일시 정보 기억 시스템.
제5항에 있어서, 선택된 출구 정체성(YJS)가 상기 요구 개별 출구(YJ)의 정체성과 무관하게 정해지도록 상기 선택된 상기 출구 정체성(YJS)가 선택된 출구 정체성 소스(OSS)에 의해 공급되는 것을 특징으로 하는 일시 정보 기억 시스템.
제7항에 있어서, 상기 소스(OSS)가 상기 싸이클내의 타임 슬롯당 1의 비율로 모든 위치를 통과하고 상기 타임 슬롯의 수와 동일한 수의 활성 위치들을 갖는 카운터인 것을 특징으로 하는 일시 정보 기억 시스템.
제8항에 있어서, 상기 소스 카운터(OSS)가 규칙적이거나 불규칙적인 간격으로 진행 또는 후진하는 1개 이상의 추가 단계들을 달성하는 것을 특징으로 하는 일시 정보 기억 시스템.
제9항에 있어서, 상기 소스 카운터가 각각의 상기 싸이클에서 한번 진행 또는 후진하는 1개 이상의 추가 단계들을 달성하는 것을 특징으로 하는 일시 정보 기억 시스템.
제10항에 있어서, 상기 추가 단계들의 달성이 N번의 싸이클들중 한 싸이클에서 디스에이블되는데, 여기서 N은 한 싸이클내의 타임 슬롯들의 수의 배수도 약수도 아닌것을 특징으로 하는 일시 정보 기억 시스템.
제9항, 제10항 또는 제11항중 어느 한 항에 있어서, 다수의 상기 추가 단계가 연속적인 임의 또는 의사 난수의 소스에 의해 공급된 각각의 경우인 것을 특징으로 하는 일시 정보 기억 시스템.
제8항에 있어서, 상기 소스 카운터(OSS)가 각각의 싸이클의 개시부에서 지정된 위치로 셋트되는 것을 특징으로 하는 일시 정보 기억 시스템.
제13항에 있어서, 상기 지정된 위치가 연속적인 임의 또는 의사 난수의 소스로부터 또는 이 소스를 고려하여 공급되는 것을 특징으로 하는 일시 정보 기억 시스템.
제7항에 있어서, 상기 선택된 출력구 정체성 소스가 연속 임의 또는 의사 난수인 소스인 것을 특징으로 하는 일시 정보 기억 시스템.
상기 항들 중 어느 한 항에 있어서, 상기 큐들이 FIFO 큐인 것을 특징으로 하는 일시 정보 기억 시스템.
제1항 내지 제15항중 어느 한 항에 있어서, 각각의 상기 큐들이 메모리내의 데이타 블럭들의 정체성의 연결 리스트에 의해 구현되고, 1개의 메모리가 1개 이상의 큐들에 의해 사용될 수 있으며, 최소 수의 메모리들이, 일점-다점 전송의 경우에 특정 데이타 블럭의 복사본이 전송될 수 있는 최대 수의 출구 그룹들과 동일한 것을 특징으로 하는 일시 정보 기억 시스템.