JPH10215260A - デジタル信号の双方向伝送のための経路指定スイッチ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ＡＴＭスイッチにとくに応用できるように改
良した経路指定スイッチを提供する。 【解決手段】 入力ポートおよび出力ポートに選択的に
接続できるバッファ回路と、制御回路３９，４０，４１
とを有し、制御回路は、各セルに対する制御ビットに応
答して、（ｉ）セルの発信元における輻輳を示す任意の
流れ制御標識を探し、（ｉｉ）各入力セルが第１のタイ
プか、第２のタイプか、かつ、どの出力ポートを各セル
に使用すべきか、およびどの待ち行列を各セルに使用す
べきか、を判定し、各待ち行列は第１のタイプまたは第
２のタイプのただ１つのタイプのセルのみを含み、各出
力ポートはタイプの何れかから選択したセルの２つ以上
の待ち行列を有し、それにより共通出力経路上で両方の
タイプのセルを混合したものを出力するために各ポート
を使用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル信号の伝
送のための経路指定スイッチ、および経路指定スイッチ
を通るデジタル信号の切り替え方法に関する。本発明
は、ＡＴＭスイッチと、ＡＴＭスイッチネットワークを
動作させる方法とに、とくに応用できる。

【０００２】

【従来の技術】コンピュータの間のデータの分配、およ
び音声信号の伝送のための電気通信において、デジタル
形態でのデータ通信が一般に用いられている。分布コン
ピュータシステムがローカルエリアネットワーク（ＬＡ
Ｎ）を用いているが、より広いネットワークを得るため
の要求によって、コンピュータデータおよび伝統的な音
声トラフィックをサポートできる確実な電気通信ネット
ワークに対する需要が生じてきた。既存の電話ネットワ
ークは、地球全体にわたって音声トラフィックを送るた
めに設計されており、そのようなシステムは、送り手と
受け手の間の待ち時間が短くなるように狭い帯域幅で最
適にされているが、トラフィックはノイズおよびデータ
の誤りに対して比較的影響されない。コンピュータ通信
に使用されてきたローカルエリアネットワークは比較的
短い距離にわたって一般に運用されてきたが、コンピュ
ータデータのために比較的広い帯域幅を必要とする。こ
の場合にはデータは待ち時間には必ずしも敏感でない
が、データの誤りまたは脱落を避けなければならない。
信号ネットワークにおいて２つの通信要求を混合するた
めに、広帯域統合サービス・デジタルネットワーク・シ
ステムが提案されており、とくに、デジタル信号の小さ
い自己経路指定パケットを用いる非同期転送モード（Ａ
ＴＭ）システムが提案されている。

【０００３】

【発明が解決しようとする課題】本発明の目的は、改良
した経路指定スイッチと、ＡＴＭスイッチおよびシステ
ムにとくに応用できる経路指定スイッチのネットワーク
を通じてデータパケットを切り替える改良した方法とを
得ることである。

【０００４】この明細書で、デジタル信号の双方向伝送
のためのスイッチというのは、２つが一緒に接続された
時に、各々がデジタル信号を他方へ出力できるようなス
イッチを意味する。スイッチ１は、宛先として機能でき
るスイッチ２へ送られるデジタル信号の発信元として機
能でき、スイッチ２は宛先として機能するスイッチ１へ
送られるデジタル信号の発信元として機能できる。発信
元および宛先は、各スイッチの拡張されたネットワーク
における中間点とすることができる。

【０００５】

【課題を解決するための手段】本発明は、少なくとも２
つのタイプのデジタル信号セルを少なくともいくつか含
むデジタル信号の双方向伝送のための経路指定スイッチ
であって、第１のタイプは、セル伝送の一貫性を求める
が、可変ビット伝送速度伝送を認め、第２のタイプは伝
送においてセルがいくらか失われることを認めるような
ものである、デジタル信号の双方向伝送のための経路指
定スイッチにおいて、この経路指定スイッチは、複数の
発信元から入力セルを受けるための複数の入力ポート
と、出力セルを複数の宛先へ出力するための複数の出力
ポートとを有し、各出力ポートは、入力ポートにより受
けられた後で、出力ポートによる出力の前に、各タイプ
の複数のセルを保持するために、前記入力ポートおよび
前記出力ポートに選択的に接続できるバッファ回路と、
制御回路とを有し、その制御回路は、各セルに対する制
御ビットに応答して、（ｉ）前記セルの発信元における
輻輳を示す任意の流れ制御標識を探し、（ｉｉ）各入力
セルが前記第１のタイプか、前記第２のタイプか、か
つ、どの出力ポートを各セルに使用すべきか、およびど
の待ち行列を各セルに使用すべきか、を判定し、各待ち
行列は前記第１のタイプまたは前記第２のタイプのただ
１つのタイプのセルのみを含み、各出力ポートは前記タ
イプの何れかから選択した前記セルの２つ以上の待ち行
列を有し、それにより共通出力経路上で両方のタイプの
セルを混合したものを出力するために各ポートを使用で
き、前記制御回路は、前記待ち行列を形成しているタイ
プのセルに対する輻輳を流れ制御標識が示した相手であ
る宛先への任意の待ち行列からのセルの出力を禁止する
ために動作できる、デジタル信号の双方向伝送のための
経路指定スイッチを提供する。

【０００６】好ましくは、各セルは、制御ビットおよび
データセルを含む多ビットフレームを有し、前記制御回
路は経路選択標識を形成する選択された制御ビットに応
答して、セルのためにどの出力ポートを使用すべきかを
特定する入力回路と、複数の優先度内の１つを選択する
優先度標識とを有し、前記制御回路は各出力ポートにお
ける複数の待ち行列を特定する出力回路も含み、前記複
数の待ち行列はそれぞれ異なる優先度を有するようにす
る。

【０００７】好ましくは、前記入力回路は前記選択され
た制御ビットに応答して、スイッチのための選択された
１つの出力ポートと、前記１つの出力ポートから出力さ
れたセルのための宛先を形成する他のスイッチのための
選択された宛先ポートとを特定するようにする。

【０００８】前記出力回路は、前記宛先ポートの入力回
路による特定に応答して、異なる宛先ポートに対して各
々指定された前記１つの出力ポートに複数の待ち行列を
形成するようにする。

【０００９】好ましくは、前記出力回路は、少なくとも
１つの優先度レベルに対して、種々の宛先ポートに対す
る複数の待ち行列を形成し、かつ、輻輳流れ標識を提供
した宛先に対する前記複数の待ち行列の任意の待ち行列
からのセルの出力を禁止するために動作できるようにす
る。

【００１０】好ましくは、前記出力回路は流れ輻輳回路
に応答して、スイッチのどの出力ポートが輻輳している
かを指示し、出力フレームの制御ビットに含ませる流れ
制御標識を発生して、スイッチの各出力ポートにおける
輻輳の状態を示すようにする。

【００１１】好ましくは、前記出力回路は流れ輻輳回路
に応答して、前記バッファ回路内の選択したタイプのセ
ルに対する輻輳を指示し、出力フレームの制御ビットに
含ませる流れ制御標識を発生して、前記バッファ回路に
おける輻輳の状態を示すようにする。

【００１２】本発明は、セル伝送の一貫性を求めるが、
可変ビット伝送速度伝送を認める第１のタイプと、伝送
においてセルがいくらか失われることを認める第２のタ
イプとの、少なくとも２つのタイプのデジタル信号セル
を少なくともいくつか含むデジタル信号の双方向伝送の
ための経路指定スイッチを通じてデジタル信号を伝送す
る方法であって、複数の発信元から入力セルを複数の入
力ポートを通じて受けることと、セルを複数の出力ポー
トを通じて複数の宛先へ出力することと、各出力ポート
において出力を待つ複数のセル待ち行列を特定すること
と、入力ポートにより受けられた後で、出力ポートによ
る出力の前に、各タイプの複数のセルをバッファ回路に
保持することと、前記デジタル信号中の制御ビットに応
答して、（ｉ）前記セルの発信元における輻輳を示す任
意の流れ制御標識を探し、（ｉｉ）各入力セルが前記第
１のタイプか、前記第２のタイプか、かつ、どの出力ポ
ートを各セルに使用すべきか、およびどの待ち行列を各
セルに使用すべきか、を判定し、各待ち行列は前記第１
のタイプまたは前記第２のタイプのただ１つのタイプの
セルのみを含み、各出力ポートは前記タイプの何れかか
ら選択した前記セルの２つ以上の待ち行列を有し、それ
により各ポートは両方のタイプのセルを混合したものを
共通出力経路に出力でき、前記待ち行列を形成している
タイプのセルに対する輻輳を流れ制御標識が示した相手
である宛先を待ち行列が有するならば、任意の待ち行列
からのセルの出力が禁止される、経路指定スイッチを通
じてデジタル信号を伝送する方法を含む。

【００１３】好ましくは、各セルは、制御ビットおよび
データセルを含む多ビットフレームを有し、前記制御回
路中の入力回路を用いて、経路選択識別子を形成する選
択された制御ビットに応答して、セルがどの出力ポート
を使用すべきかを特定し、複数の優先度内の１つを優先
度標識から特定し、かつ各出力ポートにおいて複数の待
ち行列を特定し、前記複数の待ち行列はそれぞれ異なる
優先度を有するようにする。

【００１４】好ましくは、選択された制御ビットに応答
して、スイッチのための選択された１つの出力ポート
と、前記１つの出力ポートから出力されたセルのための
宛先を形成する他のスイッチのための選択された宛先ポ
ートとを特定するようにする。

【００１５】好ましくは、出力回路は、異なる宛先ポー
トに対して各々指定された前記１つの出力ポートに複数
の待ち行列を形成するようにする。

【００１６】好ましくは、出力回路は、少なくとも１つ
の優先度レベルに対して、種々の宛先ポートに対する複
数の待ち行列を形成し、かつ、輻輳流れ標識を提供した
宛先に対する前記複数の待ち行列の任意の待ち行列から
のセルの出力を禁止するために動作できるようにする。

【００１７】好ましくは、前記出力回路は流れ輻輳回路
に応答して、スイッチのどの出力ポートが輻輳している
かを指示し、スイッチの各出力ポートにおける輻輳の状
態を示すために、出力フレームの制御ビットに標識を含
むようにする。

【００１８】好ましくは、出力回路は流れ輻輳回路に応
答して、前記バッファ回路内の選択したタイプのセルに
対する輻輳を指示し、前記バッファ回路における輻輳の
状態を示す標識を出力フレームの制御ビットに含むよう
にする。

【００１９】

【発明の実施の形態】ここで説明する実施例は、ＡＴＭ
およびＬＡＮ相互接続およびバックボーンと、広帯域ネ
ットワーク・アクセスシステム（ＡＴＭ ＰＡＢＸおよ
び切替え分配システムを含む）ＰＣ／ワ−クステーショ
ン端末アダプタカード、および住宅デジタルビデオに応
用できる複数の経路指定スイッチを含む。このシステム
は、デジタル信号の自己経路指定パケットを、ネットワ
ーク中の複数の経路指定スイッチを通じて送るために構
成される。各パケットは、各スイッチを通るパケットの
経路と、そのパケットの伝送の取扱いに求められる諸特
性との決定に用いられる制御ビットを含む多バイトフレ
ーム中にデータセルを有する。パケットは、パケットの
種々の伝送特性に対して求められる優先度に応じて変化
する種類のものとすることができる。音声トラフィック
などのいくつかの通信の場合には、優先度は一定のビッ
ト伝送速度（ＣＢＲ）に対するものとすることができ
る。他の種類のトラフィックは、可変ビット伝送速度
（ＶＢＲ）を許容できる。コンピュータ通信の場合は、
引き続くパケットの間の待ち時間または時間変動は重要
ではないことがあるが、データの誤りまたは喪失を避け
ることには最高の優先度を持たせることができる。その
ような通信の場合には、未知のビット伝送速度（ＵＢ
Ｒ）または利用可能な最良のビット伝送速度（ＡＢＲ）
を、データ伝送のために受け入れることができる特性ま
たは好適な特性とすることができる。

【００２０】ここで説明する実施例は、上記の種類の通
信のどれも取り扱うように構成され、各パケットは、パ
ケットの伝送を経路指定スイッチを通じてどのように取
り扱うかを決定する制御ビットを含む。経路指定スイッ
チは、ＡＴＭスイッチの素子として使用できる。

【００２１】各経路指定スイッチは、パケットを入力お
よび出力するための複数の双方向ポートを、１つまたは
複数のポートにおいて出力を待つパケットの待ち行列を
形成する間に、パケットを保持するためのオンチップ・
バッファとともに有する。パケットは、複数のトラフィ
ック優先度のうちの１つに割り当てることができ、この
システムは、単一出力ポートに対する待ち行列に任意の
１つのパケットを置けるようにし（ユニキャスト）、ま
たは２つ以上の出力ポートの待ち行列に任意の１つのパ
ケットを置けるようにする（マルチキャスト）。経路指
定スイッチチップの管理は、経路指定スイッチの管理ポ
ートに接続される外部ＣＰＵチップにより制御できる。
これは、バッファ容量を各種のトラフィックに分配する
ために経路指定スイッチチップにおけるバッファスペー
スの割り当てを制御できる。セルの時間遅れの変動に対
するしきい値と、輻輳の場合に棄てるセルの優先度と
は、外部ＣＰＵ制御を用いてチップで行うことができ
る。

【００２２】本発明の経路指定スイッチの概略ネットワ
ークを、図１に示す。この例は、３つのＡＴＭ端末装置
１１、１２、１３を示す。それらのＡＴＭ端末装置は、
デジタル形式の音声信号、ビデオ信号またはコンピュー
タデータ、またはそれらを任意に混合したものの入力お
よび出力のために構成できる。各端末装置は、双方向リ
ンク１７によりそれぞれのインタフェース１４、１５、
１６に接続される。各インタフェースは、ＡＴＭスイッ
チ機構２０に接続される。この場合には、ＡＴＭスイッ
チ機構は、相互に接続された３つの経路指定スイッチ２
１、２２、２３を含む。各経路指定スイッチは、複数の
双方向直列リンクにより機構内の他のスイッチに接続さ
れる。各リンクは、４本のワイヤを有する。２本のワイ
ヤが、各向きにデータとストローブをそれぞれ伝える。
スイッチ機構中の経路指定スイッチのプログラミング
が、制御ＣＰＵ２５により制御される。その制御ＣＰＵ
は、双方向リンク２６により経路指定スイッチに接続さ
れる。各インタフェース１４、１５、１６は、双方向直
列リンク２７によりスイッチ機構中のスイッチ２１、２
２、２３に接続される。

【００２３】図２は、１つの経路指定スイッチ２１の簡
単にしたブロック線図を示す。これは、単一のチップデ
バイスで構成される。このチップデバイスは、複数のポ
ート３０を有する。それらのポートは、各々出力／入力
リンクを構成する。各リンクは、２本の出力線３１、３
２を有する。それらの出力線は、スイッチに入力される
データおよびストローブ信号のための直列データ経路を
構成する。スイッチにより受けられるデータパケット
は、セルバッファ・プール３５を構成するメモリに保持
される。そのセルバッファ・プール３５は、オンチップ
バス３６によりポート３０に接続される。入来パケット
を取り扱うための入力処理回路３７に、各ポート３０は
バスにより接続される。各ポートに、回路３８が設けら
れる。その回路３８は、関連するポート３０により出力
されることを待っている、バッファ３５に保持されてい
るプロセスの待ち行列を特定するためのものである。チ
ップは、システム・サービス回路３９と、管理および制
御回路４０と、セルプール制御回路４１も含む。選択さ
れてチップを通じて伝送されるパケットの経路を決定す
るのに用いる経路指定表４２が、チップのメモリに設け
られる。

【００２４】任意のＡＴＭスイッチ機構中の経路指定ス
イッチを希望する任意の構成で接続できることを理解さ
れるであろう。ここで説明している例では、２つのイン
タフェースの間に順次接続できるスイッチの最大数は、
３である。他の実施例では、任意の２つのインタフェー
スの間に、他の数のスイッチを接続できる。

【００２５】図３に、インタフェース１４と１５との間
のスイッチ２１と２３の１つの可能な接続を示す。この
場合には、各インタフェース１４、１５はフランス特許
出願第９６０４３１５号に記載されているようなものと
することができる。

【００２６】他の経路指定スイッチまたは端末装置がイ
ンタフェースからデータパケットを受ける用意ができて
いないときに、データパケットを保持できるように各イ
ンタフェースには十分なＲＡＭ５０が接続される。図３
に示す接続では、ＡＴＭセルがインタフェース１４に供
給され、インタフェース１４に接続されているＲＡＭ５
０に一時的に保持される。ＲＡＭ５０から出力されるセ
ルは、スイッチ２１の選択された入力ポートに接続され
ているデータ経路５１に沿って供給される。セルはスイ
ッチ２１のプール３５に保持され、その後で、スイッチ
２１の選択された出力ポートからデータ経路５２を介し
てスイッチ２３の選択された入力ポートに出力される。
その後で、スイッチ２３の選択された出力ポートの待ち
行列からインタフェース１５に出力されるまで、セルは
スイッチ２３のバッファ３５に保持される。その後で、
別のＡＴＭスイッチネットワークまたは端末装置がイン
タフェース１５からデータ経路５４を介してセルを受け
るまで、セルはインタフェース１５に接続されているＲ
ＡＭ５０に保持される。

【００２７】各パケットのビットフォーマットを図４に
示す。パケットは、６２バイト長のフレームで構成され
る。フレームは、６バイト長の見出しと、この見出しの
後に続く５２バイト長のＡＴＭセルとで構成される。そ
のＡＴＭセルは、パケットの伝送により行うべき通信を
表すデータを与える。フレームは、４バイト長の後書き
部を含む。

【００２８】図４で、見出しを６０で示し、データセル
を６１で示し、後書き部を６２で示す。一連の経路指定
スイッチを経由するパケットの伝送を通じて、見出しの
殆どは不変である。スイッチネットワークの入力側にお
いて、インタフェース１４などのインタフェースにより
パケットに見出しが付けられる。見出しは、スイッチネ
ットワークを通じてのパケットの伝送時に使用するポー
トの選択と、伝送中にパケットに加えるべき取扱い諸特
性とを一般に決定する。しかし、後書き部６２は、その
パケットの発信元となったばかりの経路指定スイッチに
おける輻輳を、伝送経路中の次の経路指定スイッチに指
示するために、各経路指定スイッチの出力ポートにおい
て付けられる。したがって、出力する経路指定スイッチ
の状態を指示するために、後書き部は引き続く各経路指
定スイッチによりパケットの出力時に変更される。

【００２９】見出し６０のフィールドは、次の通りであ
る。初めの２ビットをＡＴと記し、アドレスのタイプを
表す。次の２０ビットをＰＳＩと記し、経路選択識別子
を表す。ＡＴの値が１であれば、連続する３つの経路指
定スイッチに対して求められる出力ポートの明示のアド
レスを与えるためにＰＳＩを用いる。ＡＴが値０を有す
るならば、ＰＳＩの値を用いて暗黙アドレスを提供す
る。それについては、後で詳しく説明する。２ビットを
ＥＰＳと記す。明示アドレスしての場合に、その値を用
いてＰＳＩの値を解釈する。留保ビットの後で、３つの
ビットをＶＦＩと記す。それらのビットは仮想ＦＩＦＯ
識別子として機能するが、それらについては、各セルに
ついての出力待ち行列の選択において後で説明する。輻
輳の場合にＣＢＲセルの廃棄を制御するために、２ビッ
トをＣＧＴと記して輻輳しきい値を識別し、１ビットを
ＣＧＡと記して輻輳が起きた場合にとるべき動作を特定
し、他のビットをＣＧＩと記し、伝送中にそのビットを
設定して輻輳が起きたことを確認できる。Ｖ２Ｖと記し
た１６のビットが、入力インタフェース１４と出力イン
タフェース１５の間で協働して使用するためのインタフ
ェース＝インタフェース・フィールドを形成する。通信
自体のデータは、中央のセル６１を形成する。後書き部
６２はＣＲＣと記した４ビットを有する。それらのビッ
トは、インタフェースによる周期的冗長性検査のために
使用する。ＣＬＥと記した別の５ビットをセル喪失推定
子（ｂｉｔ ｌｏｓｓ ｅｓｔｉｍａｔｏｒ）として用
いる。この情報を、フランス特許出願第９６０４３１５
号に記載されているように、インタフェースにより送ら
れ、かつインタフェースにより受けられたセルの総数を
検査するためにインタフェース１４、１５が再び使用す
る。ＳＰと記した１ビットは予備である。後書き部の残
りのビットは、輻輳が生じたときに１つの経路指定スイ
ッチから他の経路指定スイッチへのＡＢＲセルの流れを
制御する流れ制御目的のために使用する。それらのビッ
トのうちの２２ビットをＦＣＴと記し、流れ制御トーク
ンを形成する。Ｔｉと記した残りのビットを用いて、流
れ制御ビットが２つの優先度のいずれに関係しているか
を特定するために用いる。

【００３０】ポート選択 インタフェースまたは他の経路指定スイッチからある経
路指定スイッチのポートにパケットが入力されると、セ
ルを受けるか、棄てるかを決定するために、入力処理回
路３７がパケットの前書き６０のデータを解読する。受
けるものとすると、どのポートからセルを出力すべき
か、および選択したポートにどの待ち行列を使用すべき
か、を決定するために前書き情報を用いる。前記したよ
うに、ＡＴの値が１であると、明示アドレス指定を用い
る。この場合には、ＰＳＩ値が４つの出力ポート番号を
形成する。各番号は５ビットにより特定される。最初の
３つの番号を、図５に示す。各番号は、経路指定スイッ
チの連続する３つのステージのそれぞれのポート番号を
識別する。図５に示すように、連続する３つのステージ
識別子６５、６６、６７の各々が、連続する経路指定ス
イッチの１８の可能な出力ポートのそれぞれ１つを特定
する。図５に示す３つのステージ識別子６５、６６、６
７のどれが、連続する経路指定スイッチステージのどれ
に関連するかの判定がＥＰＳ値により決定される。ＥＰ
Ｓは、各経路指定スイッチに対するポインターとして機
能して、出力ポートを特定するためにＰＳＩ値のどの５
ビット要素をその経路指定スイッチが使用するかを指示
する。各スイッチング・ステップにおいて、あるスイッ
チから他のスイッチへ移動する際に、ＰＳＩの連続する
５ビット要素を指すように、ＥＰＳ値１だけ減少させら
れる。各スイッチに対して求められる出力ポートを特定
するために、そのスイッチの入力処理回路３７がＰＳＩ
の関連する要素を復号すると、それはＰＳＩのその要素
をそのパケットを入力するために用いる入力ポートを指
示する値に置き換える。これにより、順方向フレームセ
ンダの特定が支援される。ＰＳＩの要素のうち、連続す
る３つの経路指定スイッチにより使用されない４番目の
要素は、出力インタフェースを通るセルの経路指定に用
いる。図６は、経路指定スイッチ７１のポート７０を選
択するための要素６５の使用と、第２のステージスイッ
チ７３の出力ポート７２の選択のための要素６６の使用
と、第３のステージスイッチ７５の出力ポート７４の選
択のための要素６７の使用とを示す。

【００３１】明示アドレス指定の上記の例の全てにおい
ては、ＰＳＩの値によって、セルが各経路指定スイッチ
のただ１つの出力ポートにおける待ち行列に置かれる結
果となり、したがってそのセルはユニキャストである。

【００３２】ＡＴが値０を持つ場合には、明示アドレス
指定が用いられる。この場合には、ＰＳＩ標識の１２ビ
ットのみが用いられ、それらのビットはスイッチの経路
指定表４２中の場所のアドレスを指定する。経路指定表
４２は、書込み可能なメモリを含む。そのメモリには、
制御ＣＰＵ２５から値がロードされている。図７に示す
ように、ＰＳＩ値は経路指定表中の選択されたアドレス
を指示し、暗示タグ８０が表からセルプール制御回路４
１に読出される。このタグのフォーマットを、図８に詳
しく示す。このタグは、１２ビットを有する。ビット０
を、Ｆと記す。Ｆの値が０であればセルはマルチキャス
トにすべきであり、それによりセルは２つ以上の出力ポ
ートにおける待ち行列に置くべきである。Ｆの値が１で
あれば、セルはユニキャストで、セルはただ１つの出力
ポートにおける１つまたは複数の待ち行列に置かれる。
残りの１９ビットは、それぞれの出力ポートを特定す
る。ビット１は、管理のためにのみ使用するポート０を
特定する。残りのビット２〜１９は、データパケットの
出力のために使用するポート１〜１８を特定する。タグ
のビット場所の値が１であると、その出力ポートを使用
すべきである。ビット場所の値が０であると、対応する
ポート場所を使用すべきでない。図９は、セルをユニキ
ャストにすべきであるように、暗黙タグ８０の値がＦ＝
１である位置を示す。この場合には、ビット場所１５〜
１９は、このパケットを入力した経路指定スイッチによ
り使用すべき出力ポートを特定する。ビット場所１０〜
１４は、ネットワーク中で使用される一連の経路指定ス
イッチ中の次の経路指定スイッチが、使用すべき出力ポ
ートを特定する。このようにして、暗黙タグは２つの連
続する経路指定スイッチが使用すべき出力ポートを特定
する。

【００３３】待ち行列選択 入力される各セルのために求められた出力ポートを特定
したら、選択した出力ポートにおけるどの待ち行列にセ
ルを置くべきかを決定する必要がある。図１０に示すよ
うに、スイッチ２１などの各経路指定スイッチは１９個
の出力ポート３０を有する。ポート０は内部管理目的の
ために使用し、ポート１〜１９はスイッチ機構を通じて
伝送されるメッセージのためのデータを通信するために
使用する。各出力ポート３０は、Ｆ０〜Ｆ７と記した８
種類の優先度を取り扱うことができる。それらの異なっ
て記された各優先度のセルに対する待ち行列を、各ポー
トは持つことができる。優先度がＦ０であるセルが、よ
り低い優先度の待ち行列から取られたセルより優先して
出力ポートから出力されるように、優先度がＦ０である
セルは最高の優先度で処理される。各優先度Ｆ０〜Ｆ５
に対しては、ポートごとのただ１つの待ち行列が許され
る。それらの待ち行列の各々は、ＣＢＲセルまたはＡＢ
Ｒセルを取り扱うことができる。しかし、各待ち行列は
同じ選択されたタイプのセルのみで構成される。優先度
Ｆ６とＦ７の各々は、Ｆ０〜Ｆ５と同様に、ＣＢＲセル
またはＡＢＲセルに対する１つの標準待ち行列を有す
る。ＡＢＲまたはＣＢＲのために使用できる、優先度Ｆ
０ないしＦ７に対する各待ち行列は、流れ制御トークン
により制御されるトラフィック（たとえばＡＢＲ）に割
り当てられ、または流れ制御されるのではなくて廃棄さ
れる、制御されないトラフィック（たとえばＣＢＲ）に
割り当てられる。制御されるトラフィックまたは制御さ
れないトラフィックが、どの優先度レベルを利用できる
かを指示する求められた値を待ち行列割当てレジスタ９
５に保持する制御ＣＰＵ２５が、それらのタイプのある
ものに対する各優先度レベルの割当てを制御する。レジ
スタ９５は、制御されないトラフィックを２つ以上の優
先度レベルに細分する標識も含む。この例では、ＣＢＲ
トラフィックは２種類の優先度レベルＣＢＲ０およびＣ
ＢＲ１を持つことができる。レジスタ９５は、優先度Ｆ
０〜Ｆ７のうちどれがＣＢＲ０に割り当てられ、どれが
ＣＢＲ１に割り当てられるかを指示する値を保持する。
このようにして、各フレームの前書き中の優先度標識
は、レジスタ９５にロードされたデータと一緒に、トラ
フィックが制御されるか、制御されないか、または優先
度レベルがどれかを指示する。

【００３４】優先度Ｆ６の場合には、制御されるＡＢＲ
トラフィックに対してのみ追加の１９の待ち行列Ｆ６．
０〜１８を提供できる。それらの待ち行列の各１つは、
一連の経路指定スイッチ中の次の経路指定スイッチに対
して指定された出力ポートに対応する。同様に、優先度
Ｆ７の場合には、制御されるＡＢＲトラフィックに対し
てのみ追加の１９の待ち行列Ｆ７．０〜１８を提供でき
る。各待ち行列は、一連の経路指定スイッチ中の次の経
路指定スイッチに対して指定された出力ポートに対応す
る。待ち行列Ｆ６．０およびＦ７．０は、内部管理機能
のみを実行するパケットに対して用いられ、次のスイッ
チのポート０に対して指定される。待ち行列Ｆ６．０〜
１８またはＦ７．０〜１８の任意の１つに置かれるセル
は、ユニキャストであるＡＢＲセルのみとすることがで
きる。他の待ち行列は、ユニキャストまたはマルチキャ
ストにできる。ユニキャストであるＡＢＲセルが、一連
の経路指定スイッチ中の次の経路指定スイッチに対して
選択されたポートの暗黙タグ８０（ビット位置１０〜１
４）から指示を得ることを図９に関連して知った。した
がって、図９に示すタイプの暗黙タグを取り扱う経路指
定スイッチはどれも、現在の経路指定スイッチのために
どの出力ポートを使用するか、および次の経路指定スイ
ッチのためにどの出力ポートが求められるかを知る。し
たがって、そのタイプのセルを優先度Ｆ６．０〜１８ま
たは優先度Ｆ７．０〜１８に対して選択された待ち行列
に置くことができ、選択された待ち行列は、経路指定ス
イッチ列中の次のスイッチの出力ポートの選択された１
つに対して、とくに指定される。これにより、行の先頭
の阻止を避けることが支援される。言い換えると、優先
度がＦ６またはＦ７であるいくつかのセルを、輻輳が起
きている以後のスイッチの出力ステージを通じて伝送す
るように定めることができる。ある待ち行列の先頭にお
けるそのようなセルのいずれも、阻止されない以後の出
力ポートに宛てることができる他のセルの出力を阻止す
る。したがって、待ち行列は行の先頭のエントリにより
阻止される。優先度Ｆ６．０〜１８およびＦ７．０〜１
８の各々に対して複数の別々の待ち行列を設けることに
より、各待ち行列を次の経路指定スイッチの特定の異な
る出力ポートに専用される。下流の輻輳していない出力
ポートに宛てられるそれらの待ち行列は、遅延なしに出
力できる。

【００３５】待ち行列の選択は、図１１に示すようにし
て決定される。見出し６０からのＶＦＩ標識が、優先度
Ｆ０〜Ｆ７の１つに対応する数値を供給する。これは、
ＰＳＩ値の復号に組合わされて、求められている出力ポ
ートの正しい選択と、選択された出力ポートにおけるい
くつかの可能な待ち行列Ｆ０〜Ｆ７のうちの正しい１つ
の正確な選択とを行えるようにする。見出しの復号によ
りセルが優先度６または７のユニキャストＡＢＲセル
で、次のスイッチ出力ポートの識別名が付されているこ
とを示したとすると、図９に示す暗黙タグから特定され
る次のスイッチ出力ポートに応じて、優先度Ｆ６．０〜
１８または優先度Ｆ７．０〜１８に対する１９の可能な
待ち行列のうちの正しい１つにそれが加えられる。

【００３６】したがって、各出力ポートは４６の同時待
ち行列の可能性を持つことが分かるであろう。すなわ
ち、各優先度Ｆ０〜Ｆ５に対して１つの待ち行列、およ
び各優先度Ｆ６とＦ７に対して２０の待ち行列である。

【００３７】図１０は、制御回路３９、４０、４１が流
れ制御および輻輳制御に使用する、いくつかのカウンタ
およびしきい値記憶装置を含むことも示す。バッファ３
５内の異なるタイプのセルの数を数えるためにカウンタ
９０が設けられる。バッファ３５内の種々のタイプのセ
ルに対するしきい値を設定するために、記憶装置９１が
設けられる。ポート当たりの待ち行列の長さに応答する
ために、カウンタ９２が設けられる。カウンタ９２によ
り示されたポート当たりの待ち行列の長さに対するしき
い値を設定するために、記憶装置９３が設けられる。

【００３８】また、流れ制御のためには、一連のスイッ
チ中の任意のスイッチをセルが通る向きを識別すること
が必要である。この例では、図３に示す直線チエーンに
沿う２つの異なる向きのセル伝送を各スイッチが取り扱
うことができる。それらの向きの１つを上向きと呼び、
他の向きを下向きと呼ぶ。したがって、ポート３０は、
セルがそのポートを通じて伝送される向きに応じて、そ
れに対応した上向きポートまたは下向きポートとして識
別される。これについては、バッファ３５の動作に関連
して一層詳しく説明する。各ポート３０の指示を識別す
るために、上／下制御レジスタ９４を設けて各ポートを
上向きポートまたは下向きポートとして識別し、セルが
入力されたポートの指定に応じて各セルは上セルまたは
下セルとしてバッファされる。

【００３９】行の先頭の阻止の回避を、図１２に更に示
す。この場合には、優先度がＦ６またはＦ７である入来
するセル１００が１−１と記されているポートｎにおけ
る適切な待ち行列ＦＸ．０〜ＦＸ．１８に置かれる。そ
のポートは、ネットワーク中のステージｍにおけるスイ
ッチの出力ポートである。出力ポート１０１は、ステー
ジｍ＋１におけるスイッチの入力ポートに接続される。
ポートｎにおける１９の異なる待ち行列の各々が、ステ
ージｍ＋１におけるスイッチのそれぞれ異なる出力ポー
トに向けられる。ステージｍ＋１の出力ポートの何れか
１つが、輻輳を示すしきい値に達する待ち行列を有する
ものとすると、前記流れ制御トークンを用いる流れ制御
機構が動作させられて、ステージｍ＋１からステージｍ
まで進んで、ステージｍ＋１の関連するポートが空いた
ことを示すフレームを受けたことにより輻輳が解消され
るまで、ステージｍ＋１の輻輳しているポートに宛てら
れている待ち行列ＦＸ．０〜ＦＸ．１８のいずれも出力
すべきでないことをステージｍにおけるスイッチに指示
する。

【００４０】待ち行列を特定するための機構 ある出力ポートにおいて、各待ち行列についてバッファ
３５中のセルを特定するやり方を、図１３に示す。バッ
ファ３５が１行ごとに１フレーム保持するように、バッ
ファ３５は、６２バイトの長さを有する。このバッファ
は、５１２行を保持できる。種々の行が出力できる状態
にあるセルを保持し、他の行がセルの入力を待つ空の行
である。それら空の行は、入力制御回路が使用する自由
アドレス待ち行列により指示される自由アドレスを有す
る。出力制御回路３８とセルプール制御回路４１とは、
図１３に示すように書込み可能なメモリを含む。そのメ
モリは各ポートにおける各待ち行列についての待ち行列
記述子を与える、それぞれのメモリ表を各ポートごとに
含む。それらのメモリ領域を、ポート１ないし１８にそ
れぞれ１１１ないし１２８と記す。メモリ領域１２９に
別々の管理待ち行列記述子が設けられ、メモリ領域１３
０に別々の自由アドレス待ち行列記述子が設けられる。
待ち行列記述子のリストは各ポートごとに全体として類
似するから、ポート１に対するメモリ領域１１１につい
て説明することにする。これは、記述子のリストを含
む。優先度Ｆ０〜Ｆ５の各単一待ち行列について、１つ
の記述子１３１が設けられる。優先度Ｆ６については、
図１０において言及した２０の待ち行列の各々につい
て、２０の記述子１３２が設けられる。同様に、優先度
Ｓ７の各待ち行列について、２０の記述子１３３が設け
られる。メモリ領域１１１内の各記述子は、待ち行列ポ
インタのフロント１３５と、待ち行列ポインタのバック
１３６とを有する。第２の書込み可能なメモリ領域１３
４−１３８が各ポートに設けられる。各メモリ領域１３
４−１３８は、バッファ３５の行場所に対応する行場所
を有する。図１３で、メモリ領域１３４はポート１に関
連し、ポート１８に対して設けられるメモリ領域１３８
まで、同様のメモリ領域が各ポートに対して設けられ
る。管理メモリ領域１３９が管理待ち行列記述子１２９
により特定され、自由アドレスメモリ領域１４０が自由
アドレス待ち行列記述子１３０により指示される。各メ
モリ領域１３４〜１３８および１３９、１４０の動作は
全体として類似しているから、ポート１に関連する領域
１３４について動作を説明することにする。フロント記
述子１３５はバッファ３５中のセルであって、待ち行列
の先頭にあるセルに対応するメモリ領域１３４の行場所
を示す。それは、セルが出力されるときにその待ち行列
が取るべき最初のセルを特定する。フロントポインタ１
３５により指示された領域１３４は、２番目に出力すべ
きセルをその待ち行列中に配置することを次のバッファ
行に指示する。待ち行列中に各セルが配置されると、メ
モリ領域１３０の対応する行がその待ち行列の次のセル
の場所を特定する。この動作は、待ち行列中の最後のセ
ルがバックポインタ１３６により配置されるまで続けら
れる。そのセルの場所はバッファ３５中で特定できる
が、それ以上のセルがその待ち行列に付加されるまで
は、メモリ領域１３４の対応する行はその待ち行列中の
セルについての次のアドレスの指示を持たない。そのと
きには、バックポインタ１３６が調整される。ポート０
を通じて伝送される管理セルの待ち行列取扱いは、記述
子１２９とメモリリスト１３９により類似のやり方で取
り扱われる。同様に、バッファ３５に入来するセルが使
用するバッファ３５中の自由アドレスのリストが、記述
子１３０とリスト１４０により取り扱われる。

【００４１】したがって、メモリ領域１３４〜１３８
は、各々がそれぞれ１つの出力ポートに対するものであ
る複数の結び付けられたリストを形成することが分かる
であろう。待ち行列中の引き続くセルの識別のスレッド
（ｔｈｒｅａｄ）が各リスト１３４〜１３８におけるメ
モリ場所を通じて提供されるように、リスト中の各場所
は待ち行列中の次のセルにリンクを与える。メモリ領域
１３４〜１３８における各セル列を結び付けることによ
り、メモリ領域は仮想ＦＩＦＯとして動作させられる。

【００４２】各優先度Ｆ０〜Ｆ５に対して、待ち行列を
形成するセル識別子の単一のスレッドが各メモリ領域１
３４〜１３８に存在することが分かるであろう。しか
し、優先度Ｆ６とＦ７に対しては、各メモリ領域１３４
〜１３８を通じて複数のスレッドが存在する。各メモリ
領域に対するその複数のスレッドは、各待ち行列Ｆ６．
０〜１８とＦ７．０〜１８の各々に対する個別のスレッ
ド、およびＡＢＲまたはＣＢＲを保持する標準待ち行列
Ｆ６とＦ７とに対する個別のスレッドで構成される。待
ち行列Ｆ６．０〜１８とＦ７．０〜１８に対して存在す
る多数のスレッドの場合には、それらのリストで特定さ
れるセルはＡＢＲユニキャストセルで、メモリ領域１３
４〜１３８のうち、セルを出力できる選択した１つの出
力ポートに対応するただ１つのメモリ領域でそれらのセ
ルが識別されるようにする。更に、多数のスレッドが同
じメモリ領域１３４〜１３８に存在する場合には、リス
トの各セルはそのメモリ領域における１つのスレッドに
おいて生ずるだけである。というのは、そのセルが、セ
ルを出力している現在のスイッチと、一連のスイッチ中
の次のスイッチとの両方に対してユニキャストだからで
ある。したがって、同じメモリ領域１３４〜１３８に保
持されている次のアドレスを探すのにあいまいさは生じ
ない。

【００４３】優先度Ｆ０〜Ｆ５と、Ｆ６およびＦ７に対
する標準待ち行列（ＣＢＲまたはＡＢＲを保持する）の
場合には、同じセルを２つ以上の待ち行列に、およびそ
れにより２つ以上のスレッドに、同じセルを配置できる
ように、それらの待ち行列はマルチキャストセルを含む
ことができる。しかし、この場合には、同じセルを識別
する任意の複数のスレッドが、関連する出力ポートに対
応する種々のメモリ領域１３４〜１３８に配置される。
したがって、別々のメモリ領域１３４〜１３８に維持さ
れる別々のリストにより、どの待ち行列がセルをバッフ
ァ３５から取り出させたかとは無関係に、正しい次のセ
ルを任意の待ち行列に配置させることが可能にされる。

【００４４】バッファの区分ＣＢＲおよびＡＢＲなど
の、各種の特性を求める種々のトラフィックを効果的に
取り扱うためには、スイッチチップ上のバッファスペー
スがただ１つのクラスのトラフィックにより、または１
つの特定のポートにより使用されないようにすることが
重要である。したがって、トラフィック自体内の輻輳
と、任意の特定のポートにおける輻輳とを監視して、任
意の特定のタイプのセルに対して、スイッチが過負荷に
なったときまたはその状態に接近したときに、ＣＢＲセ
ルに対してはセル廃棄動作を、またはＡＢＲセルに対し
ては流れ制御を開始する必要がある。異なるタイプのト
ラフィックの間でのバッファ容量の配分を最適にするた
めに、バッファ３５内でいくつかの区分を行って、いく
つかの指定されたタイプのパケットの各々に保持されて
いるセルの数の許容容量を制限する。まず、区画１５０
（図１４）を定めて、このバッファに保持できるＣＢＲ
セルの最大数を指示する。その区画内には、２つの別々
の１５１、１５２が、それぞれ記号ＣＢＲ０およびＣＢ
Ｒ１が付けられているそれぞれ異なる優先度のＣＢＲセ
ルに対して設定される。セルが、高い優先度のＣＢＲ０
セルまたはより低い優先度のセルＣＢＲ１として保持さ
れるように、ＣＢＲセルの入力側でスイッチは、レジス
タ９５とＶＦＩ標識のプログラミングに依存する種々の
優先度を指定できる。区画１５０内の領域を１５３で記
す。この領域は、ＣＢＲ０指定またはＣＢＲ１指定のセ
ルにより使用できる重なり合う領域を表す。バッファ３
５内の他の領域１６０は、ＡＢＲセルに割り当てられ
る。前記したように、セルを上セルまたは下セルと名付
けることができる。ＡＢＲセルの場合には、輻輳の結果
として、下向きにスイッチをバックするパケットの流れ
を制御するために、上向きに進むパケットに流れ制御ト
ークンが含まれる。同様に、下向きに流れるパケットで
は、同じスイッチまで上向きにバックして流れるパケッ
トを阻止するために流れ制御トークンを使用する。同じ
スイッチで逆向きに同時に行われる流れ制御によりひき
起こされるデッドロックを避けるためには、上向きと下
向きに別々に流れるＡＢＲセルの輻輳を調べる必要があ
る。この理由から、区画１６０は、上向きと下向きのＡ
ＢＲ信号の別々のバッファ割り当てを取り扱うために副
区画を有する。優先度が０〜５のＡＢＲセルと、優先度
が６〜７であるＡＢＲセルについて輻輳を別々に監視す
ることも有利である。この理由から、区画１６０は、４
つの別々の区画１６１、１６２、１６３および１６４を
含む。それらの区画は、優先度が０〜５の上向きのＡＢ
Ｒセル、優先度が６〜７の上向きＡＢＲセル、優先度が
０〜５の下向きのＡＢＲセル、優先度が６〜７の下向き
ＡＢＲセルに対するそれらの区画のしきい値まで保証さ
れたバッファスペースを提供する。区画１６１、１６
２、１６３および１６４により表されている任意のタイ
プのセルのために使用できる他の重なり合う領域１６５
が設けられる。区画１６１、１６２、１６３および１６
４の間には、それらのＡＢＲセルの何れかが使用する重
なり合う領域も設けられる。区域１６１〜１６５の何れ
かに保持されているセルがそれらの区画に対して設定さ
れているしきい値に達すると、流れ制御トークンが作成
されてそのタイプのセルがスイッチバッファにそれ以上
入力されることを制限する。しかし、流れ制御は瞬時に
行うことはできないから、制約された流れが実現される
ようになるまでに時間遅れが生ずることが避けられな
い。この理由から、流れ制御トークンに応答する他のス
イッチより前のスイッチへ経路を変更された任意のＡＢ
Ｒセルを取り扱うために、マージン区画１６６が設けら
れる。

【００４５】図１４のバッファ内に設定されている各区
画のセル容量は、図１０に示す記憶装置９１に保持され
ているそれぞれのしきい値保持値により決定される。そ
れらのしきい値は、制御ＣＰＵ２５により設定できる。
バッファ３５の内容はカウンタ９０（図１０）により監
視され、記憶装置９１に保持されているしきい値と比較
される。バッファ３５に保持されているセルの数を全体
として監視することに加えて、カウントもポートごとに
行われる。各ポートは、３つのカウンタ（図１０におけ
る９２）を有する。１つのカウンタは、そのポートにお
ける待ち行列を形成するＣＢＲ０セルの総数のカウント
を与える。第２のカウンタが、そのポートにおける待ち
行列を形成するＣＢＲ１セルの総数のカウントを与え
る。各ポートのための第３のカウンタが、そのポートに
より出力されることを待っている優先度６および７のＡ
ＢＲセルの総計した数をカウントする。それら３つのカ
ウンタの各々についてのしきい値カウントも、図１０に
示す記憶装置９３に保持される。総バッファ値またはポ
ートごとの値に対するカウントした値としきい値との比
較を用いて、スイッチの入力回路または出力回路に入来
セルまたは流れ制御トークンの出力の廃棄動作を開始さ
せてそれ以上のセルの到達を制限できる。ＡＢＲ６セル
およびＡＢＲ７セルの待ち行列の総合した長さをカウン
トするカウンタ８２の場合には、これは２つの異なる優
先度の待ち行列を別々にカウントする必要はない。優先
度６は、優先度７より高い。したがって、優先度７のセ
ルの数に対するしきい値は、優先度６のセルの許された
数に対するしきい値より小さく設定される。総計が優先
度７のセルに対するしきい値に達すると、流れ制御トー
クンが直ちに出力されて、ＡＢＲ優先度７のセルがその
ポートにそれ以上入力されることを禁止するから、カウ
ントが優先度６と優先度７との総計に対して設定された
カウントに達するまで、より多くの優先度６のセルを依
然として受けることができる。

【００４６】流れ制御機構に起因するデッドロックを避
けるために、上記の例は上向きおよび下向きの制御され
た流れで動作する。バッファの上区画に保持されている
セルは、ネットワーク内の隣接するスイッチのバッファ
の上区画または下区画まで行くことができる。バッファ
の下区画に保持されているセルは、どれも隣接スイッチ
の下区画へ行かれるだけである。スイッチネットワーク
に接続されている入力インタフェースは、そのインタフ
ェースに接続されている第１のスイッチのバッファの上
領域に、セルを常に供給しなければならない。スイッチ
列の最後における出力インタフェースは、スイッチ列中
の最後のスイッチのバッファの下区画または上区画から
のセルを受けることができる。

【００４７】ＡＢＲセルのための流れ制御 ＡＢＲの流れの禁止を開始しなければならないことを何
れかのカウンタが定めると、流れを制約する流れ制御ト
ークンがスイッチの出力回路により発生され、スイッチ
から出力されるパケットの後書き部の部分を構成する。
流れ制御トークンのフォーマットを、図１５に示す。こ
れがスイッチネットワーク内でどのように作動するか
を、図１６に概略的に示す。図１６は、図３に示す構成
に対応する。この場合には、スイッチ２１は特定のタイ
プのＡＢＲトラフィックに対して設定されたしきい値レ
ベル１７０を持ち、そのしきい値にはプール３５に蓄積
されている関連するタイプのトラフィックが到達してい
る。図示の場合には、スイッチ２１はスイッチ列中の次
のスイッチ２３まで、そのタイプのそれ以上のトラフィ
ックを出力できない。その理由は、スイッチ２３も、ス
イッチ２３に対して設定されたしきい値レベル１７１に
到達した、その同じタイプのトラフィックに対するバッ
ファ内容をまた有するからである。したがって、スイッ
チ２３から線１７２に沿ってスイッチ２１まで戻る流れ
制御トークンは、スイッチ２１に対する背圧を示して、
そのタイプのセルがスイッチ２１からスイッチ２３へそ
れ以上流れることを禁止する。スイッチ２１にはそのタ
イプのセルが溢れているから、それも流れ制御トークン
を生じ、それにより背圧を線１７３に沿って入力インタ
フェース１４に指示する。これにより、背圧が除かれる
まで、インタフェース１４はその指定されたタイプのそ
れ以上のセルの送りを禁止される。その間に、インタフ
ェース１４に到達するそれ以上のＡＴＭセル１７５が、
インタフェース１４に組合わされているＲＡＭ５０に保
存される。ＲＡＭ５０は、プログラムされたしきい値１
６を持つことができるが、スイッチネットワークがイン
タフェースからそれ以上のセルを取ることができるま
で、ＲＡＭ５０がそれらのセルを保存できるように、Ｒ
ＡＭ５０の内容は図示のようにレベル１７７を超えな
い。

【００４８】流れ制御トークンのビットフォーマット
を、図１５に示す。Ｔｉと記す最初のビット１８０はセ
レクタビットとしてのみ使用される。このビットについ
ては、後で説明する。次の１８ビット１８１は、ポート
１〜１８の何れか１つに対する優先度Ｆ６の場合の待ち
行列の総計長さ、またはそのポートにおける優先度Ｆ７
に対する待ち行列長さの総計を基にして、ポートの何れ
かにおけるポート輻輳を指示するために用いられる。Ｔ
ｉが値０にセットされると、ビット１〜１８により示さ
れるポートごとの制御が優先度Ｆ６の総計待ち行列長さ
に関連する。Ｔｉが値１にセットされると、ビット１〜
１８は優先度Ｆ７の総計待ち行列長さに対するそれぞれ
のポートにおける輻輳を示す。

【００４９】図１５に示す次のビット１８２は、優先度
がＦ６またはＦ７であるマルチキャストＡＢＲセルに対
するバッファ区画内の輻輳を示すために用いられる。ま
た、セレクタビット１８０によりセットされた値は、ビ
ット１８２が優先度がＦ６またはＦ７に対する輻輳に関
連するかどうかを判定する。図１０を参照して述べたカ
ウンタ９０は、バッファに保持されている優先度がＦ６
とＦ７であるマルチキャストＡＢＲ信号のためのカウン
タを含むが、図１４には別々の区画は示していない。そ
れらのマルチキャストカウントに対するしきい値も、し
きい値記憶装置９１でセットされる。輻輳および流れ制
御のために使用する全てのカウンタは、バッファがそれ
ぞれのタイプの新しいセルを入力して、それを特定の待
ち行列に割り当てるにつれて、カウントを１だけ増加す
るために構成される。

【００５０】図１５に示す次のビット１８３は、図１４
に示すバッファの区画１６２または１６４に保持されて
いる優先度６と７のＡＢＲセルの数に対して、輻輳が起
きるかどうかを示す。最後のビット１８４を用いて、図
１４に示すバッファの区画１６１と１６３に保持されて
いる優先度０〜５のＡＢＲセルの数に対して、輻輳が起
きるかどうかを示す。各ビット１８２、１８３および１
８４の場合には、上向きまたは下向きに動いているセル
を識別する必要がある。優先度がＦ６またはＦ７である
マルチキャストＡＢＲ信号の場合には、上向きと下向き
における適切なセルに対して別々のカウントが保持され
る。ビット場所１８２、１８３および１８４に保持され
ている値は、図１０のバッファ９４に保持されて、輻輳
が上向きまたは下向きのセルに生じているかどうかを識
別する値に依存して、上向きまたは下向きのセルに適用
される。

【００５１】ＣＢＲ輻輳制御 ＣＢＲトラフィックの場合には、バッファ３５またはポ
ート３０の何れかにおいて検出されるどのような輻輳に
よっても、各パケットの見出し６０中の情報により決定
される何らかの輻輳制御が行われる結果となる。これ
を、見出しの関連する部分を示す図１７を参照して説明
する。その図で、ビット１２と１３はＣＧＴ値を示す。
これの動作を、図１８を参照して説明する。ＣＧＴ値
は、バッファ３５またはポート３０に対してセットされ
たしきい値からのオフセット値を示す。図１８に示すよ
うに、ＣＧＴ値は０、１、２または３にできる。ＣＧＴ
＝０であると、ポートごとのオフセット値は４であり、
スイッチバッファごとのオフセット値は８である。ＣＧ
Ｔ＝１であると、ポートごとのオフセット値は８であ
り、スイッチバッファごとのオフセット値は１６であ
る。ＣＧＴ＝２であると、ポートごとのオフセット値は
１６であり、スイッチバッファごとのオフセット値は３
２である。ＣＧＴ＝３であると、ポートごとのオフセッ
ト値は３２であり、スイッチバッファごとのオフセット
値は６４である。これは、ＣＧＴセルのポートごとのカ
ウントが、ポートごとのカウントまたはバッファ区画内
で設定されたカウントに対して設定されているしきい値
からのオフセット値に達したとすると、何らかの形の輻
輳動作が求められる。行われる動作のタイプは、図１７
に示すＣＧＡビットにより設定された値に依存する。Ｃ
ＧＡの値が０であれば、セルを棄てなければならない。
それ以上のセルは隣接するスイッチから到達することが
あり、入力される各セルを同じやり方で試験して、その
セルをスイッチバッファに受けさせるべきか、棄てるべ
きかを調べる。しかし、ＣＧＡ＝１で、しきい値からの
オフセットに今到達したことをＣＧＡ値が示したとする
と、前へ伝送するためにセルがスイッチバッファに受け
容れられるが、図１７においてビット位置１５における
ＣＧＩ標識が値１にセットされる。その後は、そのタイ
プのセルの経路が殆ど輻輳していることを指示するよう
に、そのビットはスイッチ機構を通るパケットの伝送の
残りの間不変のままである。

【００５２】スイッチのレイアウト スイッチのレイアウトのより詳しいブロック線図を、図
１９に示す。類似の部分には、先の図に示した部分に付
した番号と同じ番号を付けた。この場合には、入力動作
を図の左側に示し、同じポートからの出力動作を図の右
側に示すために、各ポート３０を分割した。これは、複
数の入力バッファ１９０を有する。各入力バッファは、
全体のフレームを保持するための容量を有する。フレー
ムの見出しからのデータが線１９１に沿って入力制御回
路１９２に供給されて、セルバッファプール３５内の書
込みアドレスを決定するように、管理回路４０は入力バ
ッファに保持されている各フレームの復号を制御する。
その書込みアドレスは、自由アドレス待ち行列１４０か
ら決定される。書込むべきデータは、各フレームのデー
タ部６１から線１９３を介してセルバッファプールに供
給される。暗黙アドレッシングを用いるセルの場合に
は、入力制御回路１９２は経路指定表４２に対して双方
向接続される。フレーム全体を保持する容量を各々有す
る出力バッファ１９５に、出力制御回路１９６の制御の
下にデータがロードされる。出力制御回路１９６は、管
理待ち行列１３９に応答して読出しアドレスをバッファ
３５に供給し、線１９７に読出されたデータが適切な出
力バッファ１９５にロードされる。出力制御回路１９６
は、入力バッファ１９０により受けられた入力データか
ら取り出された流れ制御トークンも線１９９を介して受
ける。線１９９を介して受けた流れ制御トークンに応答
して、出力制御回路１９６は選択されたタイプのセルが
出力バッファ１９５からそれ以上出力されることを禁止
できる。入力回路１９２と出力制御回路１９６はカウン
タ９０と９２に接続され、流れ制御トークンを発生する
必要があれば、出力バッファ１９５から出力されるフレ
ームの後書き部に含ませるように、それらを出力制御回
路１９６から線２００に出力できる。管理回路４０は、
制御ＣＰＵ２５と試験ポート２０２とに接続するために
ポート２０１を含む。

【００５３】デッドロックの回避を記述する上の例は、
上および下と呼ばれる２つの逆向きを持つ直線チエーン
に関連する。しかし、本発明は、図２０に示す他の種類
のネットワークに応用できる。図２０に示すネットワー
クでは、図２または図１９を参照して説明したスイッチ
に各々類似する複数のスイッチが、非直線的な構成で接
続される。図２０に示す例では、３つの同様なインタフ
ェース１４の間に、３つのスイッチ２１０、２１１、２
１２が接続される。各スイッチは複数のポートを有する
が、簡単にするためにのみ各スイッチにはポートを４つ
示している。たとえば、スイッチ２１０ではポートをＳ
１１、Ｓ１２、Ｓ１３、Ｓ１４で記している。各ポート
は双方向ポートであって、そのポートを通じて入力信号
を受けたり、出力信号を与えたりできる。デッドロック
を避けるためには、各スイッチが図１０に示すレジスタ
９４に類似するレジスタを含んで、各入力ポートにそれ
ぞれのタイプまたは向きを指示する必要がある。ネット
ワークの複雑さに応じて、複数（たとえば、２つ、３つ
またはそれ以上）のタイプまたは向きを指定せねばなら
ず、各タイプまたは各向きは指令されたシーケンスの１
つの部分を形成する。これは、図１の制御ＣＰＵ２５に
より決定され、各スイッチの対応するレジスタ９４にプ
ログラムされる。入力ポートの指定された各タイプまた
は指定された各向きに対する指令されたシーケンスが一
度指定されると、各スイッチはシーケンスの指令に従っ
てセルを出力できるだけである。ポートを通じて入力さ
れる各セルは、セルが入力された入力ポートの指定に対
応するタイプのセルとして指定される。図１４のバッフ
ァを変更して、指定される入力ポートの各向きまたは各
タイプに別々のカテゴリを与えるように、ポートに対し
て指定された各タイプまたは各向きに対応する別々のカ
テゴリでバッファは区画される。そうすると、各スイッ
チは指定されたタイプのみのセルを、指令されたシーケ
ンスのタイプまでカウンタを動作させない隣接スイッチ
の入力ポートに出力できる。たとえば、図２０のスイッ
チ２１０の、セルをスイッチ２１１の入力ポートＳ２１
に出力する出力ポートＳ１３について考えることにす
る。出力ポートＳ１３は、出力を希望しているセルに指
定されたタイプまたは向きを確認する。入力ポートＳ２
１が、指令されたシーケンス内の同じ位置にタイプまた
は指示を有するか、指令シーケンス内を更に進められる
ものとすると、出力ポートＳ１３はスイッチ２１１の指
定された入力ポートＳ２１に対してそうできるだけであ
る。特定のタイプまたは特定の指定された向きを有する
任意のセルの出力を、シーケンス内の、セル自体の指定
と同じ位置において、指令されたシーケンスの任意の部
分を形成する受け入力ポートまで、またはシーケンスに
沿って一層進まされる指定を持つ入力ポートまで、出力
できるが、シーケンス内の出力セルの指定に関して決し
て逆行しない。上の諸条件に適合する指定されたタイプ
または指定された向きの入力のみに指定されたタイプま
たは向きのセルを出力するように、各スイッチの出力ポ
ートと入力ポートとの間の接続が拘束されるように、図
２０に示す各スイッチは構成される。

【００５４】本発明は、以上説明した例の詳細事項に限
定されるものではない。たとえば、スイッチの任意の組
合わせを適切な入力インタフェースと出力インタフェー
スとの間でネットワークに相互接続できる。このスイッ
チネットワークを通る経路指定を決定するための見出し
情報を修正して、ネットワーク中の異なる数のスイッチ
に必要な情報を提供できる。より広い帯域幅の接続をネ
ットワーク内の接続されているスイッチの間に設けるた
めに、連続するリンクを図２０に示すように接続して、
隣接する２つのスイッチにおける選択したリンクの間に
広い帯域幅のバスを提供できる。そのような群にまとめ
た接続を、図２１のスイッチ２１と２２の間に符号２０
２で示す。

【図面の簡単な説明】

【図１】本発明のＡＴＭスイッチシステムのブロック線
図である。

【図２】図１のシステムに使用するための経路指定スイ
ッチのブロック線図である。

【図３】図１に示すシステムの２つの経路指定スイッチ
を通る通信路を概略的に示す。

【図４】図１のシステムで使用する１つのセルフレーム
のフォーマットを示す。

【図５】図４のフレームの一部の動作を示す。

【図６】図５に示すフレームの一部の動作を更に詳しく
示す。

【図７】図５に示すフレームの一部の代わりの動作を更
に詳しく示す。

【図８】図７に示すフレームの一部の他の動作を更に詳
しく示す。

【図９】図７に示すフレームの一部の代わりの動作を示
す。

【図１０】図２の経路指定スイッチのための待ち行列シ
ステムを示す。

【図１１】図１０の待ち行列の形成において図４のフレ
ームの他の一部の動作を示す。

【図１２】図１０の待ち行列の動作の一層の詳細を示
す。

【図１３】図１０の待ち行列を特定するために使用する
メモリシステムを示す。

【図１４】図２で使用するメモリのためのメモリ区画を
示す。

【図１５】流れ制御に使用する図４のフレームフォーマ
ットの部分を示す。

【図１６】図１５の流れ制御トークンが動作していると
きの図２の構成を概略的に示す。

【図１７】輻輳を制御するために使用する図４のフレー
ムの他の部分を示す。

【図１８】図１７の輻輳制御の動作の一層の詳細を示
す。

【図１９】図２の経路指定スイッチの一層の詳細を示す
ブロック線図である。

【図２０】本発明のスイッチのネットワークにおける許
されている接続のやり方を示す。

【図２１】図２に示すタイプの２つの経路指定スイッチ
の間の代わりの相互接続を示す。。

【符号の説明】

１１、１２、１３ 端末装置 １４、１５ インタフェース ２０ ＡＴＭスイッチ機構 ２１、２２、２３、２１０、２１１、２１２ 経路指定
スイッチ ２５ 制御ＣＰＵ ３０ ポート ３５ セルバッファ ３７ 入力処理回路 ３８ 出力待ち行列回路 ３９ システムサービス回路 ４０ 管理および制御回路 ４１ セルプール制御回路 ５０ ＲＡＭ ５１ データ経路 ９０、９２ カウンタ ９１、９３ 記憶装置 ９４ レジスタ １９０ 入力バッファ １９２ 入力制御回路 １９５ 出力バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ニール、リチャーズ イギリス国サマーセット、チェダー、オー ルド、ステーション、クローズ、11 (72)発明者 ピーター、トンプソン イギリス国ウェールズ、ニューポート、ラ ンスウイー、ロード、64 (72)発明者 パスカル、モニオ フランス国ベルナン、クロ、ド、ミシュリ エール、153 (72)発明者 マルチェロ、コポーラ イタリア国トラパニ、ビア、ミケーレ、ア マリ、47 (72)発明者 ビンセント、コティニィ フランス国シャトウー、ボワ、ポワゾニエ ール、９セ、アパルト、50 (72)発明者 ピエール、デュマ フランス国セーブル、リュ、デ、ビネル、 32 (72)発明者 ティエリー、グルノー フランス国クラマール、シテ、レズニエ、 １ (72)発明者 ダビド、ムアン、マクア フランス国ナンテール、リュ、ド、サン、 クロー、110 (72)発明者 マルク、ムーリエ フランス国ブローニュ、リュ、ド、ロン、 プレ、40

Claims (14)

【特許請求の範囲】
1. 【請求項１】少なくとも２つのタイプのデジタル信号セ
   ルを少なくともいくつか含むデジタル信号の双方向伝送
   のための経路指定スイッチであって、第１のタイプは、
   セル伝送の一貫性を求めるが、可変ビット伝送速度伝送
   を認め、第２のタイプは伝送においてセルがいくらか失
   われることを認めるようなものである、デジタル信号の
   双方向伝送のための経路指定スイッチにおいて、この経
   路指定スイッチは、複数の発信元から入力セルを受ける
   ための複数の入力ポートと、出力セルを複数の宛先へ出
   力するための複数の出力ポートとを有し、各出力ポート
   は、入力ポートにより受けられた後で、出力ポートによ
   る出力の前に、各タイプの複数のセルを保持するため
   に、前記入力ポートおよび前記出力ポートに選択的に接
   続できるバッファ回路と、制御回路とを有し、その制御
   回路は、各セルに対する制御ビットに応答して、（ｉ）
   前記セルの発信元における輻輳を示す任意の流れ制御標
   識を探し、（ｉｉ）各入力セルが前記第１のタイプか、
   前記第２のタイプか、かつ、どの出力ポートを各セルに
   使用すべきか、およびどの待ち行列を各セルに使用すべ
   きか、を判定し、各待ち行列は前記第１のタイプまたは
   前記第２のタイプのただ１つのタイプのセルのみを含
   み、各出力ポートは前記タイプの何れかから選択した前
   記セルの２つ以上の待ち行列を有し、それにより共通出
   力経路上で両方のタイプのセルを混合したものを出力す
   るために各ポートを使用でき、前記制御回路は、前記待
   ち行列を形成しているタイプのセルに対する輻輳を流れ
   制御標識が示した相手である宛先への任意の待ち行列か
   らのセルの出力を禁止するために動作できる、デジタル
   信号の双方向伝送のための経路指定スイッチ。
2. 【請求項２】請求項１記載の経路指定スイッチであっ
   て、各セルは、制御ビットおよびデータセルを含む多ビ
   ットフレームを有し、前記制御回路は経路選択標識を形
   成する選択された制御ビットに応答して、セルのために
   どの出力ポートを使用すべきかを特定する入力回路と、
   複数の優先度内の１つを選択する優先度標識とを有し、
   前記制御回路は各出力ポートにおける、複数の待ち行列
   を特定する出力回路も含み、前記複数の待ち行列はそれ
   ぞれ異なる優先度を有する、経路指定スイッチ。
3. 【請求項３】請求項２記載の経路指定スイッチであっ
   て、前記入力回路は前記選択された制御ビットに応答し
   て、スイッチのための選択された１つの出力ポートと、
   前記１つの出力ポートから出力されたセルのための宛先
   を形成する他のスイッチのための選択された宛先ポート
   とを特定する経路指定スイッチ。
4. 【請求項４】請求項３記載の経路指定スイッチであっ
   て、前記出力回路は、前記宛先ポートの入力回路による
   特定に応答して、異なる宛先ポートに対して各々指定さ
   れた前記１つの出力ポートに複数の待ち行列を形成す
   る、経路指定スイッチ。
5. 【請求項５】請求項４記載の経路指定スイッチであっ
   て、前記出力回路は、少なくとも１つの優先度レベルに
   対して、種々の宛先ポートに対する複数の待ち行列を形
   成し、かつ、輻輳流れ標識を提供した宛先に対する前記
   複数の待ち行列の任意の待ち行列からのセルの出力を禁
   止するために動作できる経路指定スイッチ。
6. 【請求項６】請求項２ないし５の何れか１つに記載の経
   路指定スイッチであって、前記出力回路は流れ輻輳回路
   に応答して、スイッチのどの出力ポートが輻輳している
   かを指示し、出力フレームの制御ビットに含ませる流れ
   制御標識を発生して、スイッチの各出力ポートにおける
   輻輳の状態を示す、経路指定スイッチ。
7. 【請求項７】請求項２ないし６の何れか１つに記載の経
   路指定スイッチであって、前記出力回路は流れ輻輳回路
   に応答して、前記バッファ回路内の選択したタイプのセ
   ルに対する輻輳を指示し、出力フレームの制御ビットに
   含ませる流れ制御標識を発生して、前記バッファ回路に
   おける輻輳の状態を示す、経路指定スイッチ。
8. 【請求項８】セル伝送の一貫性を求めるが、可変ビット
   伝送速度伝送を認める第１のタイプと、伝送においてセ
   ルがいくらか失われることを認める第２のタイプとの、
   少なくとも２つのタイプのデジタル信号セルを少なくと
   もいくつか含むデジタル信号の双方向伝送のための経路
   指定スイッチを通じてデジタル信号を伝送する方法であ
   って、複数の発信元から入力セルを複数の入力ポートを
   通じて受けることと、セルを複数の出力ポートを通じて
   複数の宛先へ出力することと、各出力ポートにおいて出
   力を待つ複数のセル待ち行列を特定することと、入力ポ
   ートにより受けられた後で、出力ポートによる出力の前
   に、各タイプの複数のセルをバッファ回路に保持するこ
   とと、前記デジタル信号中の制御ビットに応答して、
   （ｉ）前記セルの発信元における輻輳を示す任意の流れ
   制御標識を探し、（ｉｉ）各入力セルが前記第１のタイ
   プか、前記第２のタイプか、かつ、どの出力ポートを各
   セルに使用すべきか、およびどの待ち行列を各セルに使
   用すべきか、を判定し、各待ち行列は前記第１のタイプ
   または前記第２のタイプのただ１つのタイプのセルのみ
   を含み、各出力ポートは前記タイプの何れかから選択し
   た前記セルの２つ以上の待ち行列を有し、それにより各
   ポートは両方のタイプのセルを混合したものを共通出力
   経路に出力でき、前記待ち行列を形成しているタイプの
   セルに対する輻輳を流れ制御標識が示した相手である宛
   先を待ち行列が有するならば、任意の待ち行列からのセ
   ルの出力が禁止される、経路指定スイッチを通じてデジ
   タル信号を伝送する方法。
9. 【請求項９】請求項８記載の方法であって、各セルは、
   制御ビットおよびデータセルを含む多ビットフレームを
   有し、前記制御回路中の入力回路を用いて、経路選択識
   別子を形成する選択された制御ビットに応答して、セル
   がどの出力ポートを使用すべきかを特定し、複数の優先
   度内の１つを優先度標識から特定し、かつ各出力ポート
   において複数の待ち行列を特定し、前記複数の待ち行列
   はそれぞれ異なる優先度を有する方法。
10. 【請求項１０】請求項９記載の方法であって、選択され
    た制御ビットに応答して、スイッチのための選択された
    １つの出力ポートと、前記１つの出力ポートから出力さ
    れたセルのための宛先を形成する他のスイッチのための
    選択された宛先ポートとを特定する方法。
11. 【請求項１１】請求項１０記載の方法であって、出力回
    路は、異なる宛先ポートに対して各々指定された前記１
    つの出力ポートに複数の待ち行列を形成する方法。
12. 【請求項１２】請求項１１記載の方法であって、出力回
    路は、少なくとも１つの優先度レベルに対して、種々の
    宛先ポートに対する複数の待ち行列を形成し、かつ、輻
    輳流れ標識を提供した宛先に対する前記複数の待ち行列
    の任意の待ち行列からのセルの出力を禁止するために動
    作できる方法。
13. 【請求項１３】請求項９ないし１５の何れか１つに記載
    の方法であって、前記出力回路は流れ輻輳回路に応答し
    て、スイッチのどの出力ポートが輻輳しているかを指示
    し、スイッチの各出力ポートにおける輻輳の状態を示す
    ために、出力フレームの制御ビットに標識を含む方法。
14. 【請求項１４】請求項９ないし１３の何れか１つに記載
    の方法であって、出力回路は流れ輻輳回路に応答して、
    前記バッファ回路内の選択したタイプのセルに対する輻
    輳を指示し、前記バッファ回路における輻輳の状態を示
    す標識を出力フレームの制御ビットに含む方法。