JP3248929B2 - 固定又は可変長のデータブロックとして構成されたデータを記憶するバッファメモリを備えた情報一時記憶システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固定又は可変長のデー
タブロックとして構成されたデータを記憶するバッファ
メモリを備えた情報一時記憶システムに関する。各デー
タブロックは、１つ又はそれ以上のデータ要素を備えて
いる。本システムは、別々のあて先に属するかもしれな
い個別の出力にデータブロックを選択的に転送するため
にこれらデータブロックにインターリンクする複数の待
ち行列と、これら待ち行列の管理ロジックとを備えてい
る。

【０００２】

【従来の技術】バッファメモリと係合する入力と共にこ
の種の記憶システムは、入力で受けとったデータがバッ
ファメモリに記憶され、次いで選択指示に従って、出力
に送られるデータ交換装置を構成する。これらの選択指
示は、より一般的には、出力あて先を示している。これ
ら選択指示は入力で受けとったデータに伴うことができ
るか、又はこのデータに含まれることが可能でありかつ
選択された出力あて先の少なくとも１つの出力へそのデ
ータの転送を指示するであろう。この交換装置は、通信
網に使用されるであろう。しかし、本発明のこの種の記
憶システムは、１つ又はそれ以上のデータ要素を備えた
データブロックで構成されたデータが、別々のあて先に
属する並列出力で使用可能とならなくてはならないとき
は何時でも、他の多くのアプリケーションを見つけるこ
とができる。例えば、専門的なシステムにおいては、こ
の種の記憶システムは、処理されるべきデータを記憶す
るため及び並列プロセッサにこのデータを送るために用
いることができる。特定の処理を並列に行ういくつかの
プロセッサは、これにより出力あて先と等価になるであ
ろう。

【０００３】１９８９年８月９日付の特許出願ＰＣＴ／
ＥＰ８９／００９４２に記載された公知の例において、
記憶システムは各出力について１つの待ち行列を備えて
いる。この待ち行列管理ロジック（又はシステム）の機
能は、データブロックを出力あて先に転送すべき時、バ
ッファメモリに記憶された該各データブロック（又はセ
ル）の識別を１つのあて先に属する選択された出力の待
ち行列に付加することである。この処理は、１つ又はそ
れ以上のあて先について繰り返される。特定の出力方向
に属するこれらのうちの１つの出力は、例えば、ランダ
ムに選択される。

【０００４】このような解決方法の利点は、その明解な
簡素性にある。出力が使用可能となると、その出力は、
単に、バッファメモリ内のこの出力にアドレスされたデ
ータブロックの識別をここに転送するそれ自体の出力待
ち行列となる。

【０００５】

【発明が解決しようとする課題】しかしながら、この種
のトラフィック（過負荷、障害及び保守中その他）に関
して好ましくはないかもしれない現在の状況とは無関係
に、各出力は、待ち行列によって依頼された、即ち、前
もってその出力に割当てられた転送を処理しなくてはな
らない。さらに、待ち行列のエントリは、既に出力に割
当られたトラフィック負荷を考慮しないと共に、このト
ラフィック負荷において、出力に割当られたデータブロ
ックの異る長さも考慮に入れていない。その結果、この
解決方法によると、特定の出力あて先に属する異なる出
力に均等でない負荷を本質的に与えてしまう。

【０００６】この不都合を克服するために、公知の異な
る解決方法は、各出力にこの出力に関する累積待機時
間、又は、言い換えれば、この出力について待情報の蓄
積量を測定するための装置を各出力に付加している。こ
の量は待機可変長データブロックを表わすデータ要素の
総数である。次いで、トラフィックは、出力群から出力
を選択する回路によって出力にわたって均一に分散され
る。この回路の累積待機時間測定回路は、この群の他の
出力の値より低い値を示す。

【０００７】さらに、出力群から出力を選択するのに
（出力のトラフィックの前の流れとは関係なく行われる
選択）、出力トラフィックに非相関を導入することがし
ばしば必要となる。別々に取り入れたとすると、出力群
の１つの選択におけるランダム信号源の効果を導入する
ことによりこの要求を簡単に満足させることができる。
しかしながら、この配列を用いることは、ポイントツー
マルチポイントセル伝送の場合、より高価となり、又低
速となってしまう。このような場合、セルの一致は、多
数の待ち行列内に書込まれねばならない、これらは、各
々、いくつかの選択されたあて先出力群の１つにアドレ
スされているセルのコピーを受取るように選択された各
出力用である。この場合、並列にかつ付加的遅延がない
ように手続きするために出力群毎にランダム選択回路が
要求される。選択された出力の異なる群について順次に
処理することが必要となり、これは実行時間の増大を招
く。

【０００８】２つの前述の要求（各群の異なる出力にト
ラフィックを均等に分布させること及び出力トラフィッ
クを非相関にするため出力をランダム選択すること）は
同時に満足させようとすると、問題はより複雑化する。
これら２つの要求について分離して考慮された前述の基
本アルゴリズムは、矛盾している。それらは、データブ
ロックを選択された出力に出力転送する（待ち行列の読
取り）実時間にこれらの要求を満足させるように簡単な
方法で論理的に結合され得ない。即ち、データブロック
の一致が１つ（又はそれ以上）の出力待ち行列に書込ま
れる時、選択動作が行われるのである。出力待ち行列に
データブロックの一致を書込む前に、あて先出力の各群
における出力を選択することによって、ポイントツーマ
ルチポイント伝送の場合を含んでいるこれら２つの要求
を満たすために必要とされるアルゴリズムを結合させる
解決方法を実行することは、かなりの複雑性を含んでお
り、従って非常に高価となる。

【０００９】本発明は、各データブロックが１つ又はそ
れ以上のデータ要素と、別々のあて先に属するかもしれ
ない個別の出力にデータブロックを選択的に転送するた
めにこれらデータブロックにインターリンクする複数の
待ち行列と、前述の通り、上記の欠点の影響を受けない
これら待ち行列の管理ロジックとを備えた固定又は可変
長のデータブロックとして構成されたデータを記憶する
バッファメモリを備えた情報一時記憶システムを提供す
るものである。

【００１０】

【課題を解決するための手段】本発明による情報一時記
憶システムは、データブロックが出力あて先に割当てら
れる際にこの出力あて先用の前記待ち行列にその識別を
書込むことが十分なように各出力あて先を指定する待ち
行列を含んでいるデータブロック（又はセル）及び出力
選択待ち行列管理ロジックを備えており、該データブロ
ック及び出力選択待ち行列管理ロジックは、待機してい
るデータブロックが個別の出力に割当てられなければな
らない時に作動するデータブロック選択手段を備えてお
り、該データブロック選択手段は、データブロックのア
ドレスを得ることによって、及びこの個別出力へのこの
データブロックの転送を開始することで、選択されたデ
ータブロックを当該出力に割当てることによって、この
出力が属する出力あて先の待ち行列を識別する手段を備
えていることを特徴とする。

【００１１】このため、本発明では、各出力群の出力に
わたるデータブロックトラフィックの均一な分布が簡単
に達成される（各出力用のトラフィック負荷監視回路の
付加は含まれない）。これは、出力あて先の出力群に係
合する各待ち行列が、出力が丁度よく使用可能になる時
（従って、出力それぞれの瞬時負荷によって）各待ち行
列に作用する当該出力によって読取られるという事実に
よる。

【００１２】本発明の他の特徴は、１つの出力が多数の
出力あて先に属することが可能であり、前記データブロ
ック選択手段が、所定の出力が属する出力あて先を識別
するため、及びこれらの最終出力あて先から出力あて先
を転送かつ選択するための少なくとも１つのデータブロ
ックを有する前記出力あて先を識別するための出力あて
先選択手段を備えており、これにより、選択された出力
あて先の識別が、前記データブロック選択手段をしてこ
の選択された出力あて先の待ち行列の識別を確立するこ
とをイネーブルとすることにある。

【００１３】本発明のさらに他の特徴は、前記出力あて
先選択手段が、あて先の型に基づく順序で前記出力あて
先を考慮することによって転送するためかつ前記順序を
基にこれら最終出力あて先から１つの出力あて先を選択
するため、少なくとも１つのデータブロックを有する前
記出力あて先を識別するように構成されていることにあ
る。

【００１４】本発明のまたさらに他の特徴は、転送する
ための少なくとも１つのデータブロックを有する前記出
力あて先を識別する目標を有する前記出力あて先選択手
段が、前記出力あて先用に転送されるべきデータブロッ
クの数を与える各出力あて先用のカウンタと、前記数が
ゼロか又はゼロとは異なる数かを指定する検出回路とを
備えていることにある。

【００１５】本発明のさらに他の特徴は、前記データブ
ロック及び出力選択待ち行列管理ロジックが、データブ
ロックが割当られるべき場所の指示を要求する個別の出
力を受け取るための第１段階及びデータブロックが割当
られなければならない選択された出力についての識別を
供給するための第２段階からなる、反復サイクルのタイ
ムスロット期間中の２つの連続する段階において動作す
る出力選択手段）を備えていることにある。

【００１６】本発明の他の特徴は、第２段階で供給され
た前記選択された出力識別が直前の第１段階の前記個別
の出力を要求する識別であることにある。

【００１７】本発明のさらに他の特徴は、前記選択され
た出力識別は、該選択された出力識別が前記の個別の出
力を要求する識別と無関係に規定されるように、選択さ
れた出力の識別ソースにより供給されることにある。

【００１８】本発明の他の特徴は、前記ソースが、前記
タイムスロットの数に等しい多数のアクティブな位置を
有し、前記サイクルのタイムスロットにつき１つのレー
トで全てのその位置を通過するカウンタであることにあ
る。

【００１９】本発明の他の特徴は、前記ソースカウンタ
が、規則的又は非規則的な間隔で、前後に１つ又はそれ
以上の付加的段階を達成することにある。

【００２０】本発明の他の特徴は、前記ソースカウンタ
が、前記各サイクルにおいて１度に、前後に１つ又はそ
れ以上の付加的段階を達成することにある。

【００２１】本発明の他の特徴は、Ｎが１サイクルにお
けるタイムスロットの数の倍数でもなく、又約数でもな
い場合に、Ｎのうちの１サイクルにおいて、前記付加的
段階の達成がディスエーブルされることにある。

【００２２】本発明の他の特徴は、前記付加的段階の数
が、連続するランダム又は疑似ランダム数のソースによ
って、各機会毎に供給されることにある。

【００２３】本発明の他の特徴は、前記ソースカウンタ
が、各サイクルのスタートで指定位置に設定されること
にある。

【００２４】本発明の他の特徴は、前記指定位置が、連
続するランダム又は疑似ランダム数のソースから供給さ
れるか、又は該連続するランダム又は疑似ランダム数の
ソースを考慮していることにある。

【００２５】本発明の他の特徴は、前記の選択された出
力識別ソースが、連続するランダム又は疑似ランダム数
のソースであることにある。

【００２６】本発明の他の特徴は、前記待ち行列が、Ｆ
ＩＦＯ待ち行列であることにある。

【００２７】本発明の他の特徴は、前記待ち行列の各々
が、メモリ内のデータブロックの識別の連係リストによ
って実行され、さらに１つのメモリが１つ又はそれ以上
の待ち行列に用いられることが可能であり、メモリの最
小数が、ポイントツーマルチポイント伝送の場合に特定
のデータブロックのコピーが転送されるかもしれない出
力群の最大数に等しいことにある。

【００２８】本発明の種々の目的及び特徴は、以下に詳
細に記述されかつ添付図面に関連する本発明の実施例に
ついての記載を限定しない。

【００２９】

【実施例】添付の図を参照した以下の記載は、スイッチ
素子のいくつかの段を実施する交換網に含まれるスイッ
チ素子を用いてデータブロック又はセルの交換に本発明
を適用する場合に関する。このスイッチ素子は、１９８
９年８月９日付の特許出願ＰＣＴ／ＥＰ８９／００９４
２に記載されていると共に、ヨーロッパ特許出願ＮＯ．
９０４０１３９３．５にいくつかの例が記載されている
交換網に含まれている。これらは共に未公開である。本
発明を理解するために必要な図１から図５に関する記載
は、これら前の特許出願を大幅に参照している。明細書
を簡素化するために、可能な限り簡略化が図られてい
る。

【００３０】これらの図において、さらに簡素化のた
め、種々の接続線は、複数のこの種の線を組み込むこと
はできるけれども、単線として示されている。さらに、
記載内容からその実施が当業者にとって明らかであるた
め、図にはいかなる制御回路をも示されてはいない。

【００３１】図１に示されたスイッチ素子はＸ入力Ｉ１
〜ＩＸ及びＹ出力Ｏ１〜ＯＹ（ＸとＹは同時に１とはな
らない）を有する。Ｙ出力は異なる出力あて先に属す
る。出力群を構成する１つ又はそれ以上の出力は特定の
出力あて先に属する。特定な出力は多数の出力あて先に
属することができる。このことは以下においてさらによ
り詳細に説明される。

【００３２】このスイッチ素子は固定又は可変長のデー
タブロックに配列された数値データを交換するために構
成されている。この種のデータブロックは、データ通信
で用いられる伝送及び交換技術において、パケット又は
セルと称される。以下の記載においては、非同期時分割
多重通信の用語を採用し、このようなデータブロックを
示すためにセルという用語を用いる。図１のスイッチ素
子によって運ばれるセルの一例が図２に示されている。
このセルは、連続的するサブセルの割込みされない列か
ら成っており、例えば１６２ビット又は２ビット及び２
０個の８ビット文字の全てが同じ長さのサブセルであ
る、第１のサブセルＦＳＣと、１つ又はそれ以上の中間
サブセルＩＳＣと、最終サブセルＬＳＣとを備えてい
る。これらの各サブセルはサブセル制御ヘッダＳＣＨ
（２ビット）及びデータブロック（ＤＢ１〜ＤＢＳ）を
含んでいる。第１のサブセルＦＳＣは、このセル制御ヘ
ッダタグＣＣＨをさらに含んでいる。連続的にかつ割込
みなしで、同じセルに属する全てのサブセルを、どの出
力あて先又はどの出力群に対して転送されるべきかをス
イッチ素子が決定することを可能とするルーティング情
報をそれ自体含んでいる。そしてこの転送は出力の各群
において同一の出力を介して行われる。このサブセル制
御ヘッダは、サブセルがそれぞれ第１サブセルＦＳＣ、
中間サブセルＩＳＣ、又はセルの最終サブセルＬＳＣで
あることを表す明示的な２進値１１、００、又は０１を
有している。

【００３３】ＣＣＨタグは、それ自体、３つの部分即ち
ルーティング制御コードＲＣＣ、網出力アドレスＲＣＡ
の形態のあて先表示及びマルチキャストトリー内部参照
番号ＩＲＮを有している。

【００３４】５ビットを備え得るルーティング制御コー
ドＲＣＣは、そのうちのいくつかが以下に説明されるポ
イントツーポイントルーティングモード、又はポイント
ツーマルチポイントルーティングモード、又は他の要求
されるルーティングモードを表すことができるルーティ
ングモードデータを含んでいる。当該スイッチ素子に関
して、ルーティング制御モードＲＣＣがポイントツーポ
イントルーティングモードを表示するならば、網出力ア
ドレスＲＣＡを解析することにより、あて先出力群を識
別できる。ルーティング制御コードＲＣＣがマルチキャ
ストルーティングモードを示すならば、マルチキャスト
トリー内部参照番号ＩＲＮは、当該スイッチ素子のこの
トリーとして選ばれるべき枝に対応する出力群の識別を
提供するメモリを読み取るために用いられる。

【００３５】図面作成の都合上、図３は、反射機能を有
する双方向ルーティングの場合における図１のスイッチ
素子ＩＳＥを用いる方法を示している。

【００３６】図３の例において、スイッチ素子ＩＳＥは
３２個の入力Ｉ１〜Ｉ３２及び３２個の出力Ｏ１〜Ｏ３
２を具備している。入力Ｉ１〜Ｉ３２は、入力１Ｉ〜Ｉ
１６及びＩ１７〜Ｉ３２の２組に分割される。出力は、
出力Ｏ１〜Ｏ１６及びＯ１７〜Ｏ３２の２組に分割され
る。内部的には、反射の生じる場合を除いて、スイッチ
素子は入力Ｉ１〜Ｉ１６から出力Ｏ１〜Ｏ１６までの通
常の左から右へのルーティングを提供するように構成さ
れるが、外部配線のやり方によっては、入力Ｉ１７〜Ｉ
３２から出力Ｏ１７〜Ｏ３２までの右から左のルーティ
ングを並列に提供するように構成される。反射を行う場
合、スイッチ素子は入力Ｉ１〜Ｉ１６から出力Ｏ１７〜
Ｏ３２まで又は入力Ｉ１７〜Ｉ３２から出力Ｏ１〜Ｏ１
６までのルーティングを提供する。この種のスイッチ素
子において、ルーティング方向への入力の割当ては、予
め決められている。それは、各入力に設けられたビット
ＩＯによって示されるかもしれない。このビットＩＯ
は、「入力」方向（Ｉ１〜Ｉ１６、例えばルーティング
トラフィックが出力Ｏ１〜Ｏ１６の組を通常に意図して
いる場合）、又は反対（出力）方向（Ｉ１７〜Ｉ３２、
同じ例において、ルーティングトラフィックが出力Ｏ１
７〜Ｏ３２の組を通常に意図している場合）のどちらに
属するかを示す。

【００３７】各方向の１６個の出力の組は、例えば、こ
のように８つの出力あて先に割当てられた少なくとも２
つの出力からなる最大８つの群に分割され得る。また、
群のうちの１つにおける出力への全てのセルのルーティ
ングは、そのセルが送られるべき群（単数又は複数）の
８ビット語（１ビット／群）による識別を単に要求して
いる。このように識別された各群の単一の出力を通して
そのセルが送られることが理解される。同一の出力は、
また、全て同一の出力あて先に属することができる。こ
れにより、セルは、１つの群の検討中のいかなる出力へ
もルーティングを行うことができる。逆に、１６個の出
力は、セルが個別の出力へルーティングすることができ
るように、同数の出力あて先に属することができる。尽
きることのないこれらの例から、同じ出力は複数の出力
あて先に属することができるのが分かる。

【００３８】さらに、図３には示されていないが、図１
におけるスイッチ素子は、表わされておらずかつ記述さ
れていないテスト制御装置に各々が接続された付加入力
及び付加出力を備えている。これらは、公知の方法で実
施され得かつ本発明の範囲外である。

【００３９】再び図１を参照すると、スイッチ素子の入
力Ｉ１〜ＩＸは、それぞれのシリアル−パラレル変換器
ＳＰＲ１〜ＳＰＲＸ及びそれぞれのバッファレジスタＩ
Ｌ１〜ＩＬＸによるカスケード接続を介してマルチプレ
クサＭＸのそれぞれのデータ入力に接続されている。マ
ルチプレクサＭＸのデータ出力ＣＩは、ＲＡＭ型のバッ
ファサブセルメモリＢＭのデータ入力、これもＣＩで示
す、に結合されている。マルチプレクサＭＸの選択入力
ＸＩは、サブセル期間中、マルチプレクサの各入力Ｘを
このマルチプレクサの出力ＣＩに順次接続することがで
きるように入力クロック回路ＸＣによって制御されてい
る。この種のサブセル期間は、その間にサブセルがシリ
アル−パラレル変換器ＳＰＲ１〜ＳＰＲＸで直列形式で
受信されるタイムスロットである。

【００４０】バッファメモリＢＭのデータ出力は、それ
ぞれのシリアル−パラレル変換器ＰＳＲ１〜ＰＳＲＹを
介してＹデータ出力がそれぞれの出力Ｏ１〜ＯＹに結合
されたデマルチプレクサＤＸのデータ入力に接続されて
いる。デマルチプレクサＤＸの選択入力ＹＪは、サブセ
ル期間中、デマルチプレクサの入力をこのデマルチプレ
クサの出力Ｙに順次接続することができるように出力ク
ロック回路ＹＣによって制御されている。

【００４１】バッファメモリＢＭは、全入力及び全出力
の間で配分されている。Ｃ個、例えば５１２個、のサブ
セルバッファメモリ位置に分割され、各々が１つのサブ
セルを記憶することが可能である。バッファメモリＢＭ
は、サブセルバッファメモリ管理ロジックＳＢＭＬの同
じ名前の出力にそれぞれ結合されたアドレス入力ＡＣ及
び読み取り／書き込み選択入力ＲＷを有している。

【００４２】スイッチ素子は、さらに、マルチプレクサ
ＭＸのデータ出力ＣＩに共に結合されたサブセルロジッ
クＳＬ及びルーティングロジックＲＬを備えている。

【００４３】サブセルＳＬは、主に、各サブセルのサブ
セル制御ヘッダ（図２参照）を検出しかつ確認するため
と、このサブセルが最終サブセルＳＣ、第１サブセルＦ
ＳＣ、又は第１サブセルではないかどうかに応じてアク
ティブ出力信号ＬＳ、ＦＯ、又はＮＦを提供するために
設計された監視回路である。

【００４４】ルーティングロジックＲＬは、セルの各第
１のサブセルＦＳＣのセル制御ヘッダタグＣＣＨにおけ
るルーティング情報を解析すると共に、このルーティン
グ情報に従って、アクティブ出力ルーティング信号ＲＭ
Ｄ及びＲＣを提供する。より詳細に述べると、ＲＭＤ信
号は、セルのサブセルが転送されなくてはならない同一
の出力に対する１つ又はそれ以上の選択された出力群の
識別を提供する。信号ＲＣは、選択された出力群の数を
表す。この数は、ポイントツーポイント伝送の場合は１
であって、ポイントツーマルチポイント伝送の場合は１
よりも高い値である。

【００４５】セル及び出力選択待ち行列管理ロジック
は、１つの出力群内における出力セル待ち行列管理及び
出力選択機能を同時に取扱う。本発明がその適用を見出
だすのはこの待ち行列管理ロジックＣＯＱＭＬにおいて
である。

【００４６】バッファメモリＢＭに記憶されているセル
の第１サブセルを受け取ると、バッファメモリ管理ロジ
ックＳＢＭＬは、第１サブセルが記憶されるメモリ位置
のアドレスＷＩＳＡと共に書き込み指令信号ＲＷをセル
及び出力待ち行列管理ロジックＣＯＱＭＬへ供給する。
以下にさらに説明されるように、管理ロジックＣＯＱＭ
Ｌは、１つの出力群のうちの１つの出力又は数出力群の
各々のうちの１つの出力へセルを転送するために、ロジ
ックＲＬによって供給される出力ルーティング信号ＲＭ
Ｄに応じて１つ又はそれ以上の適当な待ち行列内にこの
アドレスを記憶する。

【００４７】サブセルの第１サブセルを出力へ転送する
時、選択された出力ＹＪＳの識別と同時に、第１の出力
サブセルＦＳＡＯのアドレスをロジックＳＢＭＬに転送
することによって、このセルを識別するのがセル及び出
力選択待ち行列管理ロジックＣＯＱＭＬである。

【００４８】サブセルバッファメモリ管理ロジックＳＢ
ＭＬは、前述の出力ＬＳ、ロジックＳＬの出力ＮＦ、ロ
ジックＲＬの出力ＲＣ、入力クロック回路ＸＣの出力Ｘ
Ｉ、セル及び出力選択待ち行列管理ロジックＣＯＱＭＬ
の出力ＦＳＡＯ及びＹＪＳ、及び出力クロック回路ＹＣ
の出力ＹＪに結合されている。

【００４９】このサブセルバッファメモリ管理ロジック
ＳＢＭＬは、空き位置のアドレスを提供し、このバッフ
ァメモリ位置が使用中の時はビジーとし、かつもはや使
用中でないときはそれを解放することによって、メモリ
ＢＭのバッファメモリ位置の使用を管理する。その入力
に印加される信号の制御により、サブセルバッファメモ
リ管理ロジックＳＢＭＬは、バッファメモリＢＭにおけ
る読み取り書き込み動作サイクル及び管理ロジックＣＯ
ＱＭＬの動作を読み取り／書き込み選択信号ＲＷを介し
て制御し、さらに、特定セルのサブセルのバッファメモ
リアドレスとリンクする連係リストを構成する。このこ
とは、特定セルのサブセルがバッファメモリＢＭの非相
関位置に記憶されるために必要とされる。これらのサブ
セルは、入力Ｉ１〜ＩＸの１つに到着した順で割込みな
しに同じ選択された出力（単数又は複数）Ｏ１〜ＯＹに
ルーティングされなくてはならない。

【００５０】図１におけるスイッチ素子の動作につい
て、以下簡単に説明する。

【００５１】図２に示されるように、固定又は可変長セ
ルのサブセルが、スイッチ素子の入力Ｉ１〜ＩＸの１
つ、例えばＩ１に現われるとき、このサブセルは対応す
るシリアル−パラレル変換器回路ＳＰＲ１によって受け
取られる。この変換器回路ＳＰＲ１によって供給され
る、サブセルの並列形態は、対応するバッファレジスタ
ＩＬ１に転送されかつこのレジスタを介してマルチプレ
クサＭＸへ供給される。入力クロック回路ＸＣの同じ名
前の入力に供給されるクロック信号ＸＩの制御により、
このサブセルは、ある時、この入力Ｉ１に対応して、バ
ッファメモリＢＭのデータ入力ＣＩ、サブセルロジック
ＳＬの入力及びルーティングロジックＲＬの入力へ供給
される。これら２つのロジック回路の出力信号ＬＳ、Ｎ
Ｆ、及びＲＣはサブセルバッファメモリ管理ロジックＳ
ＢＭＬへ印加され、出力ルーティング信号ＲＭＤはセル
及び出力選択待ち行列管理ロジックＣＯＱＭＬへ印加さ
れる。

【００５２】クロック信号ＸＩの制御により、ロジック
ＳＢＭＬは、空きバッファメモリ位置のアドレスＷＩＳ
ＡをバッファメモリＢＭのアドレス入力ＡＣに供給し、
その結果、バッファメモリＢＭのデータ入力ＣＩに存在
するサブセルは、アドレスＷＩＳＡを有するバッファメ
モリの位置、例えばＫ、に記憶される。これによりこの
アドレスＷＩＳＡはビジーと見なされ、すでに受け取っ
ている同じセルの全サブセルのアドレスの連係リストに
付加される。この連係リストにおいて、アドレスは、セ
ルのサブセルの順番と同じ順番で配列されている。

【００５３】スイッチ素子の出力Ｏ１〜ＯＹの１つへ転
送するためにサブセルがメモリＢＭから読み取られる
時、出力クロック回路ＹＣから同じ名前の入力へ供給さ
れるクロック信号ＹＪの制御により、バッファメモリ管
理ロジックＳＢＭＬはバッファメモリＢＭのアドレス入
力ＡＣにこのサブセルのアドレスを供給し、これにより
対応するメモリ位置のサブセルが読み出されてバッファ
メモリＢＭのデータ出力へ転送される。サブセルは、こ
のデータ出力からデマルチプレクサＤＸを介し、信号Ｙ
Ｊによって示される出力へ転送される。セル及び出力選
択待ち行列管理ロジックＣＯＱＭＬは、バッファメモリ
ＢＭに記憶されているセルの受け取り及びそれらのあて
先（単数又は複数）についての情報を通知される。セル
の最終サブセルの出力への転送についての情報が通知さ
れ、かつバッファメモリＢＭに記憶されており当該出力
へ転送されるべき他のセルを識別するのもこのロジック
である。

【００５４】図１のスイッチ素子を備えた異なるロジッ
ク回路において、サブセルロジックＳＬは単なるデコー
ダ回路である。従って、その実施は当業者の技術範囲内
であり、ここでの詳細な記載は不要である。

【００５５】以下図４を参照し、図３に示した双方向動
作を可能とする図１のルーティング回路ＲＬを実施する
方式について説明する。

【００５６】図４の回路は、レジスタＩＲにおいて、図
１に示されたセル制御ヘッダタグＣＣＨを受け取る。こ
れは、選択されたルーティング方式（ＥＳ、ＭＣ、Ｄ
Ｉ、ＲＳ、ＰＨ）、及びルーティングデータ（ＲＧ、Ｐ
Ｏ）内において、特定された情報をセル及び出力選択待
ち行列管理ロジックＣＯＱＭＬへ供給する制御リンクＲ
ＭＤを示す情報を出力するためである。

【００５７】リンクＲＭＤのルーティング方式情報は以
下の通りである。

【００５８】・ポイントツーポイントルーティングの場
合、セルが出力群のうちの出力の１つに送られるべき時
に現れる「群」モード信号ＲＳ、 ・ポイントツーマルチポイントルーティングの場合、セ
ルがいくつかの出力群の各々のうちの出力の１つへルー
ティングされる時に現れる「マルチキャスト」モード信
号ＭＣ、 ・双方向スイッチ素子の場合に、図３で説明された方向
に、出力の組のうちの１つの出力へセルを送るべきとき
現れ、又は単方向スイッチ素子の場合に、スイッチ素子
の全出力のうちの１つへセルを送るべきとき現れ、従っ
て一般的な分布を行う「分布」モード信号ＤＩ、 ・受け取ったセルが特定の制御出力にアドレスされるこ
とを示す「サービス」モード信号ＥＳ、 ・セルが、例えばテストため、あらかじめ決められた出
力に送られるべきことを示す「指示転送」モード信号Ｐ
Ｈ。

【００５９】ＲＭＤリンクルーティングデータは以下の
信号を備えている。

【００６０】・ルーティングモードＲＳ及びＭＣ用に、
受け取ったセルが送られるべき出力と群（単数又は複
数）を識別する群識別信号ＲＧ、 ・双方向スイッチ素子の場合、出力の２つの組のうちの
１つを識別する出力方向信号ＩＯＤ、 ・ルーティングモードＰＨで用いられる個別出力識別信
号ＰＯ。

【００６１】図４の回路は、受信セルが到着する入力に
応じて、入力方向標識ＩＯをも受け取る。この入力方向
標識ＩＯは、例えば当該セルを供給する受信回路によっ
て、図１の入力マルチプレクサを介して供給され、図３
を参照して述べた方向に関連する入力方向を指定する。

【００６２】図４の回路は以下の要素を備えている。

【００６３】・受信された各セルのＣＣＨタグ、このタ
グは示されているように情報ＲＣＣ、ＲＣＡ、及びＩＲ
Ｎを含んでいる、を受信するための既に述べたレジスタ
ＩＲ、 ・各々が、３ビットのルーティングモードコードＭＴ、
反射フラグ又はビットＥＦ、６ビットの「入力」ルーテ
ィング群フィールドＲＰＩ、及び６ビットの「出力」ル
ーティング群フィールドＲＰＯを備えているルーティン
グパラメータと呼ばれる３２個の１６ビット語を記憶す
る制御変換メモリＲＣＣＴＭ、 ・複数の８ビットのマスク語ＭＳＫを記憶し、各出力群
のために１ビットを有しており、コピーが送られるべき
異なるルーティング群を各々が識別するマルチキャスト
メモリＭＣＭ、 ・ルーティングモードコードＭＴをデコードし、その結
果、前述の５つのルーティングモード信号を供給するル
ーティングモードデコーダＴＤ、 ・反射ビットＥＦ及び入力方向標識ＩＯに応じて、「入
力」ルーティング群フィールドＲＰＩ、又は制御変換メ
モリＲＣＣＴＭの「出力」ルーティング群フィールドＲ
ＰＯのどちらかを選択する方向セレクタＲＤ、 ・各のビットが８つの可能なルーティング群の分離した
群に対応する８ビットの群識別信号ＲＧを供給する２つ
の並列な８ビット入力を有する出力群セレクタＭＳ、 ・ルーティングモードが「物理」モードＰＨであるなら
ば、その出力は受信されたセルがルーティングされるべ
き出力を識別する、５つの導体出力ＰＯを有する１４ビ
ットのシフトレジスタＳＲ、 ・ルーティング群デコーダＧＤ、 ・排他的ＯＲゲートＸＯＲ、 ・及び、２つのＡＮＤゲートＡＮ１及びＡＮ２。

【００６４】図４のルーティングロジック回路は、受信
されたセルのヘッダが入力マルチプレクサ（図１）に現
れたとき、以下のように動作する。このセルのＣＣＨタ
グはレジスタＩＲに供給される。なお、ＩＯビットは入
力ルーティング方向を示す。前述したように、クロック
は、この分野の現状の技術に応じた適切な方法で回路の
動作を制御する。

【００６５】交換網全体に渡る転送シーケンスの特性を
表すルーティング制御コードは、当該スイッチ素子に印
加されるべきルーティングモードを直接的に示さない。
このルーティンモードは、交換網の型及びその中のスイ
ッチ素子の位置に従う。

【００６６】制御情報は解釈されなければならず、この
ために、それは、前述されたテスト及び制御装置等の通
常の制御手段によってあらかじめ書き込まれているルー
ティングパラメータを制御変換メモリＲＣＣＴＭから読
み取るためのアドレスとして用いられる。これらのルー
ティングパラメータは、前に定義された要素ＭＴ、Ｅ
Ｆ、ＲＰＩ、及びＲＰＯを備えている。

【００６７】印加されるべきルーティングモードコード
ＭＴは、ルーティングモードデコーダＴＤによってデコ
ードされ、その結果、モード信号ＲＳ、ＭＣ、ＥＳ、Ｄ
Ｉ、及びＰＨのうちの１つが供給される。

【００６８】入力方向標識ＩＯは、排他的ＯＲゲートＸ
ＯＲの一方の入力に印加され、反射ビットＥＦはその他
方の入力に印加される。ゲートＸＯＲの出力は出力方向
セレクタＲＤの制御信号ＩＯＤを供給する。出力方向セ
レクタＲＤは、「入力」ルーティング群フィールドＲＰ
Ｉ、又は「出力」ルーティング群フィールドＲＰＯのど
ちらか一方を選択し、ルーティング群を受信されたセル
が送られるべき出力と識別するためのあて先アドレスＲ
ＣＡの特定部分を、出力の両方の組に指定する。これら
のフィールドの各々は、４ビットの位置標識ＰＯＳ及び
２ビットのサイズ標識ＲＧＳを備えている。位置標識Ｐ
ＯＳは、情報ＲＣＡがシフトレジスタＳＲ内でシフトさ
れ、かつこのシフトレジスタＳＲが含む３ビット部分が
図においてこのレジスタＳＲの左方向へ３段移動する
か、又はこのシフトレジスタＳＲが含む５ビット部分が
図においてこのレジスタＳＲの左方向へ５段移動するよ
うに、シフトレジスタＳＲを制御する。サイズ標識ＲＧ
Ｓは、最初に述べた３ビットのうちの何ビットがルーテ
ィング群の識別を定義するために用いられるべきかを表
す。このため、これら３ビットの左側のビットは、シフ
トレジスタＳＲから群番号デコーダＧＤへ直接的に転送
され、次のビットはＲＧＳ信号の１つに従いＡＮＤゲー
トＡＮ１によって転送され、第３のビットは他のＲＧＳ
信号に従いＡＮＤゲートＡＮ２によって転送される。群
番号デコーダＧＤは、セレクタＭＳに印加され、ルーテ
ィング群の識別を構成する８ビット語を供給する。この
語において、例えば、１つのビットのみが値１を有し、
他の全てのビットは値０を有している。

【００６９】同時に、１４ビットのマルチキャストトリ
ー内部参照番号ＩＲＮは、レジスタＩＲによってマルチ
キャストメモリＭＣＭに印加され、そこで８ビットのマ
スク語ＭＳＫを読み取るためのアドレスとして働く。前
述したように、このマスク語は、８ビット語であって１
つ又はそれ以上のルーティング群を識別する。この８ビ
ット語内のビットの１つ又はそれ以上が値１を有してい
ると共にその他が値０を有している。このマスク語ＭＳ
Ｋは、セレクタＭＳに印加される。

【００７０】デコーダＴＤによって供給されるルーティ
ングモード信号が「群」モード信号ＲＳである場合、セ
レクタＭＳは、デコーダＧＤによって供給される信号で
ある群識別信号ＲＧをその出力から供給する。もしそれ
が「マルチキャスト」モード信号ＭＣである場合、セレ
クタＭＳによって転送されるＲＧ信号は信号ＭＳＫであ
る。

【００７１】さらに、「物理」ルーティングモードＰＨ
の場合、シフトレジスタＳＲの左側の５つの段は、位置
標識ＰＯＳによって生じるシフト後に、受信されたセル
が送られべきる先の出力の識別ＰＯを直接的に供給す
る。

【００７２】「分布」モードＤＩの特別な場合、関連す
る転送方向において考慮される組の全ての出力を備えて
いる群がたった１つしかないため、どの群の出力も識別
する必要がない。

【００７３】「サービス」モードＥＳの場合、受信され
たセルが前述の付加制御出力にアドレスされるため、関
連する出力は直接的に知られる。従って、制御変換メモ
リＲＣＣＴＭに含まれる情報が、受信されたセルのタグ
に含まれるルーティングデータに応じて印加されるべき
ルーティングモードを決定するために、スイッチ素子が
制御情報ＲＣＣによって示される３２の可能な転送シー
ケンスを作成しなければならないという判断を、当該ス
イッチ素子内において、定義することが分かる。これ
は、交換網の異なる段のスイッチ素子をセルが通過する
間は変化しない、セルのルーティング情報を、網のその
位置から取り込んだ当該スイッチ素子のルーティングパ
ラメータ、例えば各段に特定のそして各段にかつ各ルー
ディングシーケンスに特別のルーティングモードに導く
ルーティングパラメータ、と組み合わせることを含んで
いる。

【００７４】制御変換メモリＲＣＣＭＴ内の情報は半永
久的であり、各スイッチ素子がサービスを開始するとき
に書き込み可能である。しかしながら、マルチキャスト
メモリＭＣＭ内の情報は、各マルチキャストトリーを確
立するため、動作中に修正されねばならない。

【００７５】図５を参照して図１のサブセルバッファメ
モリ管理ロジックＳＢＭＬを実行する方法について以下
に述べる。

【００７６】既に述べた通り、このサブセルバッファメ
モリ管理ロジックＳＢＭＬは、入力ＬＳ、ＮＦ、ＲＣ、
ＸＩ、ＹＪ、ＦＳＡＯ、及びＹＪＳと、出力ＡＣ、Ｌ、
ＲＷ、及びＷＩＳＡとを有している。さらに、ロジック
ＳＢＭＬは、空きメモリ位置管理回路ＦＭＬＭＣ、サブ
セルリンクメモリＳＬＭ、入力サブセルポインタメモリ
ＩＳＰＭ、及び出力サブセルポインタメモリＯＳＰＭを
備えている。

【００７７】ロジックＳＢＭＬの回路ＦＭＬＭＣは、例
えば、バッファメモリＢＭにおける全ての空き位置のア
ドレスを記憶するＦＩＦＯ（ファーストイン−ファース
トアウト）メモリである空き位置待ち行列メモリＦＱか
ら成る。回路ＦＭＬＭＣは、入力ＲＯＳＡと、出力ＷＩ
ＳＡと、及び制御ターミナルＱＣ及びＲＷとを有してい
る。

【００７８】サブセルリンクメモリＳＬＭは、サブセル
バッファメモリＢＭのＣ個のバッファメモリ位置に対応
するＣ個のメモリ位置を備えており、その各々について
以下を記憶する。

【００７９】・次のサブセルに対するリンクアドレス
（ＮＣＢ）、 ・読み取られるべきサブセルコピーの数（ＮＣ）、 ・セルの最終サブセルを示すフラグ（Ｌ）。

【００８０】ＳＬＭメモリフィールドはダウンカウンタ
ＤＣに係合している。このため、値ＮＣは、各ＳＬＭメ
モリの読み取り動作単位毎にディクリメントされ、次い
で前の値にかわって新しい値が記憶される。もちろん、
新しい値が０に達する時、全サブセルコピーが読み取ら
れており、カウンタＤＣは、空きメモリ位置管理回路Ｆ
ＭＬＭＣで空きとなるアドレスである、読み取りサブセ
ルアドレス（ＲＯＳＡ）を記憶するための信号ＱＣを生
成する。

【００８１】入力サブセルポインタメモリＩＳＰＭは、
Ｘ入力に対応するＸ位置を有しており、Ｘ入力の時分割
多重動作を規定する入力クロック信号ＸＩに同期して動
作し、各入力について以下の内容を記憶する。

【００８２】・受信された最終サブセルのバッファメモ
リアドレス（ＬＣＢ）、 ・後に読み取られるべきサブセルコピーの数（ＬＣ）、 ・セルの最終サブセルを示すフラグ（Ｂ）。

【００８３】出力サブセルポインタメモリＯＳＰＭは、
Ｙ出力に対応するＹ位置を有しており、Ｙ出力の時分割
多重動作を規定する出力クロック信号ＹＪと同期して動
作する。メモリＯＳＰＭは、各出力について、当該出力
に転送されるために待っている次のサブセルの位置のア
ドレスを記憶する（ＷＣＢ）。

【００８４】読み取り／書き込み制御回路ＲＷＣは、入
力（ＸＩ）及び出力（ＹＪ）に関するインターリーブド
クロック信号によって引き起こされる、バッファメモリ
ＢＭの交番読み取り／書き込み動作に関連した、バッフ
ァメモリ管理ロジックＳＢＭＬ内の回路の交番動作を決
定する適当な制御信号を種々の回路に供給する。これに
より、制御回路ＲＷＣによって生成された信号ＲＷは、
サブセルの入力についての各バッファメモリＢＭの書き
込み動作中はアクティブであるが、サブセルの出力につ
いてのバッファメモリＢＭの読み取り動作中はインアク
ティブである。

【００８５】以下の概略的な記載は、読み取り及び書き
込み段階の交番期間中のバッファメモリ管理ロジックＳ
ＢＭＬによる動作についてと、セルのサブセルの３つの
型である第１サブセル、中間サブセル、及び最終サブセ
ルＬＳＣの各々についてとを含んでいる。

【００８６】入力ＸＩで第１サブセルＦＳＣを受け取る
場合について、バッファメモリＢＭの書き込み段階をま
ず考える。この場合、信号ＦＯが供給され、管理ロジッ
クＳＢＭＬは、ロジック回路ＳＬ及びＩＬから以下の信
号を受け取る。

【００８７】・ＮＦ＝０、第１サブセルを示す、 ・ＬＳ＝０、最終サブセルでないことを示す、 ・ＲＣ＝２、例えば出力の２つの群へポイントツーマル
チポイント伝送する場合を仮定する。

【００８８】信号ＲＷはアクティブであり、受信された
サブセルが記憶される空きバッファメモリ位置を表示す
る書き込みサブセルアドレスＷＩＳＡがＦＭＬＭＣ管理
回路によって供給される。このため、アドレスＷＩＳＡ
は、信号ＲＷによって指定されるアドレスマルチプレク
サＡＭによって、リンクＡＣを介してメモリＢＭ（図１
参照）へ転送される。同じ入力に関する次のサイクルを
見込んで、このアドレスＷＩＳＡを最後に受け取ったサ
ブセルアドレスとして記憶するため、アドレスＷＩＳＡ
は入力ＸＩについてポインタメモリＩＳＰＭにも記憶さ
れる。さらに、アドレスＷＩＳＡは、ロジックＣＯＱＭ
Ｌにも供給される。このロジックＣＯＱＭＬは、値１の
信号ＦＯを受け取るため、このアドレスＷＩＳＡを新し
く受け取ったセルの参照識別として記憶する。受け取っ
たセルの参照識別は、ビット数がバッファメモリＢＭの
メモリ位置数に依存しているところの、バッファメモリ
のセルの第１サブセルのアドレスではなく、受け取った
新しい各セルについて空きバッファメモリ位置管理ロジ
ックＦＭＬＭＣと同様の参照識別管理回路によって供給
されるより短い参照識別であり得ることは明らかであ
る。。

【００８９】リンクメモリＳＬＭに関して、第１のサブ
セルＦＳＣ（ＮＦ＝０）ゆえ、アドレスＷＩＳＡはフィ
ールドＮＣＢに記憶されない。その理由は、この新しい
サブセルが前のサブセルの最終サブセルとリンクされる
必要がないためである。しかし、他のデータフィールド
は、前のサブセルと関連して用いられるべきでありかつ
通常は用いられる。これにより、ポインタメモリＩＳＰ
ＭのＬＣＢフィールドによって供給されるそのアドレス
の選択と、ポインタメモリＩＳＰＭからの値ＬＣ及びＢ
のＳＬＭメモリのＮＣ及びＬフィールドへのそれぞれの
記憶とが導かれる。その結果、マルチプレクサＭＬＭは
信号ＲＷによって指示される。さらに、制御信号ＲＣ及
びＬＳは、入力ＸＩについて、ＩＳＰＭメモリのフィー
ルドＬＣ及びＢにそれぞれ記憶される。

【００９０】中間サブセルＩＳＣの場合において、信号
ＦＯはインアクティブであり、サブセルバッファメモリ
管理ロジックＳＢＭＬは、ロジック回路ＳＬ及びＲＬか
ら以下の信号を受け取る。

【００９１】・ＮＦ＝１、 ・ＬＳ＝０、 ・信号ＲＣはＮＦ＝１と共には用いられない。

【００９２】前と同様に、信号ＲＷはアクティブであ
り、もう１つのアドレスＷＩＳＡはＦＭＬＭＣ管理回路
によって供給される。バッファメモリ位置アドレスは以
下のために用いられる。

【００９３】・バッファメモリＢＭをアドレスし、その
中に中間サブセルＩＳＣを書き込むため、 ・セルの最後に受け取った新しいサブセルアドレスとし
てポインタメモリＩＳＰＭのＬＣＢフィールドに記憶さ
れるため、 ・ＳＬＭメモリのＮＣＢフィールドに記憶されるため。
このＮＣＢフィールドは、ＳＬＭメモリのＬＣＢフィー
ルドの内容によって選択されるメモリ位置に割当てられ
た前のサブセルにリンクされる次のサブセルのアドレス
として、その中にこの新しいアドレスＷＩＳＡを書き込
むために、メモリＩＳＰＭのＬＣＢフィールドの内容に
よってアドレスされる。メモリＩＳＰＭ内においてＢが
信号ＬＳから引出される新しい値に置換される前に、メ
モリＩＳＰＭのフィールドＬＣ及びＢのデータは同時に
メモリＳＬＭのフィールドＮＣ及びＬに転送される（他
のサブセル全てについて読み取られるサブセルコピーの
数が、セルの第１サブセルに関して確立された数と同じ
であるため、ＬＣフィールドの内容は変化しない）。

【００９４】最終サブセルＬＳＣの場合、信号ＦＯはイ
ンアクティブであり、管理ロジックＳＢＭＬはロジック
回路ＳＬ及びＲＬから以下を値を受け取る。

【００９５】・ＮＦ＝１、 ・ＬＳ＝１、 ・ＮＦ＝１であるため、ここでＲＣは用いられない。

【００９６】信号ＲＷはアクティブであり、他のアドレ
スＷＩＳＡは回路ＦＭＬＭＣによって供給され、かつ対
応するバッファメモリ位置アドレスは中間サブセルＩＳ
Ｃを記憶する前記の場合と全く同様にバッファメモリＢ
Ｍ及びメモリＩＳＰＭ及びＳＬＭで用いられる。

【００９７】メモリＩＳＰＭ内においてＢが信号ＬＳか
ら引出される新しい値に置換される前に、メモリＩＳＰ
ＭのフィールドＬＣ及びＢのデータは同時にメモリＳＬ
ＭのフィールドＮＣ及びＬに転送され、これにより、セ
ルの最終セルが丁度今受け取られたことを示す。

【００９８】第１のサブセルＦＳＣの記憶に関する記載
において強調されたように、入力ＸＩに関する以下のサ
イクル期間中、値ＬＣ及びＢ（＝１）は、メモリＩＳＰ
ＭのＬＣＢフィールドによって供給される、当該サブセ
ル（最終）のアドレスにおけるメモリＳＬＭのフィール
ドＮＣ及びＬへ転送されるであろう。

【００９９】以下に記述されているのは、サブセルを出
力Ｏ１〜ＯＹの１つに転送するためのバッファメモリＢ
Ｍの読み取り段階についてであって、この転送期間中、
信号ＲＷはインアクティブである。最初に、ＹＪと表示
される出力に関する第１のサブセルＦＳＣを読み取る場
合を考慮すべきである。

【０１００】第１のサブセルを送る時間に、当該出力Ｙ
Ｊの出力サブセルポインタメモリＯＳＰＭの内容ＷＣＢ
が初期化されており、転送されるべきセルの第１のサブ
セルのアドレスを含んでいると仮定されなければならな
い。このことは当該セルの最終サブセルが読み取られる
時にも現れる。

【０１０１】出力ＹＪの識別によってアドレスされるポ
インタメモリＯＳＰＭは読み取り出力サブセルのＲＯＳ
Ａと示されるアドレスを供給する。このアドレスは以下
のように用いられる。

【０１０２】・対応する第１のサブセルＦＳＣを読み取
るためにバッファメモリＢＭをアドレスし、マルチプレ
クサＡＭがインアクティブの信号ＲＷによって信号ＲＯ
ＳＡに指示され、結果的にリンクＡＣ上にこの信号ＲＯ
ＳＡを供給すること、 ・読み取りモードでメモリＳＬＭを選択すること。この
メモリＳＬＭは以下を供給する。

【０１０３】・出力ＹＪに関する次のサイクルについ
て、新アドレスＷＣＢとして記憶するためにメモリＯＳ
ＰＭに転送される標識ＮＣＢ、これによりマルチプレク
サＳＯは、最終サブセルに関しない限り、信号Ｌの影響
下で指示される、 ・１つずつディクリメントされ、０でないならば、新し
い標識ＮＣで読み取られかつ記憶される標識ＮＣ、この
サブセル（そのコピーの必要数を供給する）の読み取り
動作の必要とされる数が実行されたことを意味してい
る、値０が確保された場合、回路ＤＣは、アドレスＲＯ
ＳＡのバッファメモリ位置が解放され得、かつ空きバッ
ファメモリ位置の組に含まれ得ることを回路ＦＭＬＭＣ
が記憶することをイネーブルとする信号ＱＣを発生させ
る、 ・セルの最終サブセルに関連しないため０であり、メモ
リＳＬＭからマルチプレクサＳＯを介してモリＯＳＰＭ
のＷＣＢフィールドへの前述の転送を制御する値Ｌ。

【０１０４】中間サブセルＩＳＣの場合、メモリＯＳＰ
Ｍ及びＳＬＭと回路ＦＭＬＭＣとにおいて第１のサブセ
ルＦＳＣの読み取りにおける動作と同じ動作が発生す
る。

【０１０５】最終サブセルＬＳＣの場合、メモリＯＳＰ
Ｍは、送られるべきサブセルのアドレスＲＯＳＡを再び
供給する。このアドレスは以下のように用いられる。

【０１０６】・最終サブセルを読み取るためのバッファ
メモリＢＭをアドレスすること、 ・読み取りモードでメモリＳＬＭを選択すること。この
メモリＳＬＭは以下を供給する。

【０１０７】・読み取りサブセルの他の場合と全く同様
にディクリメントされかつ扱われる値ＮＣ、 ・現在１に等しく最終サブセルＬＳＣが存在することを
示す値Ｌ、このセルにおいて続くサブセルが存在しない
ため、この特別な場合において、値ＮＣＢがメモリＳＬ
ＭからメモリＯＳＰＭのＷＣＢ位置に転送することを妨
げ、その代わり、セルの最終サブセルが現在転送されて
いるところなので、次のサイクルで、当該出力ＹＪが次
に続くセルを送るために使用可能となっていることを示
すために、Ｌ＝１がロジックＣＯＱＭＬへ供給される。

【０１０８】次いで、当該出力ＹＪに転送されねばなら
ない適当なセルのロジックＣＯＱＭＬによる選択の後、
出力ＹＪに関する次のサイクルの前に、選んだ新しいセ
ルの第１のサブセルのバッファメモリ位置アドレスＦＳ
ＡＯをそこに書き込むことにより、ロジックＣＯＱＭＬ
は出力ＹＪに関するメモリＯＳＰＭの値ＷＣＢを初期化
する。最終サブセルＬＳＣのクロック期間ＹＪにこの初
期化処理は必ずしも実行されないため、ロジックＣＯＱ
ＭＬによって供給される出力アドレスＹＪＳを用いたメ
モリＯＳＰＭに対する非同期アクセスが採用される。

【０１０９】このサブセルバッファメモリ管理ロジック
ＳＢＭＬの例は、スイッチ素子の任意の入力と任意の出
力（又は複数の出力）との間でサブセルからなるセルを
転送するために用いられるサブセルバッファメモリ管理
ロジック手順の原理を説明するために記載されており、
この管理ロジックＳＢＭＬの機能についての他の例も、
例えば空きバッファメモリ位置管理ロジックＦＭＬＭＣ
に関しても、本発明が適用されるスイッチ素子の型に含
まれている。

【０１１０】図１に戻り、セル及び出力選択待ち行列管
理ロジックＣＯＱＭＬについて以下特に説明する。前に
述べた記載により、この管理ロジックＣＯＱＭＬが以下
の機能を有していることが明らかである。

【０１１１】ａ）アクティブである信号ＦＯによって指
示された、セルの任意の第１のサブセルを受け取る際
に、記載された例においては、信号が転送されるべき各
１つの出力の少なくとも１つの出力群を示すルーティン
グ信号ＲＭＤを伴って、この第１のサブセルを記憶する
アドレスＷＩＳＡである参照識別を受け取ること、 ｂ）信号Ｌによって信号化されたものを供給することに
より、任意の出力ＹＪへのセルの転送が終りに近づいた
時、ａ）で述べたように、このセルの第１のサブセルの
バッファメモリＢＭへ記憶されるアドレスであるところ
の、この出力に転送されるべき新しいセルの参照識別Ｆ
ＳＡＯを供給する。さらに、ＹＪで示される、当該出力
の識別を知った管理ロジックＣＯＱＭＬは、この同じ識
別をＹＪＳで示されるように戻す。これにより、その応
答は、出力ＹＪの同期処理と異なったものになり得る。

【０１１２】言い換えれば、図１のスイッチ素子によっ
て送られるセルであるデータブロックの各々のバッファ
メモリへの記憶は、セル及び出力選択待ち行列管理ロジ
ックＣＯＱＭＬに対してそれらの出力あて先（単数及び
複数）と共に表示されている。この管理ロジックＣＯＱ
ＭＬは、それらを書き留め、さらにこの情報から、個別
の出力に転送され得るデータブロックの識別をそれらの
各々に供給することによって、出力方向に作用する個別
の出力の要求に応答する。

【０１１３】前述したように、これは、与えられた１つ
又はそれ以上の出力あて先に割当てられたデータブロッ
クが利用されることをイネーブルとし、各場合におい
て、これらの所与のあて先出力の各々に属している多重
出力の１つが利用することをイネーブルとする。

【０１１４】公知の解決法によれば、セル及び選択待ち
行列管理ロジックＣＯＱＭＬは、各データブロックが、
それが割当てられた各出力あて先の出力の１つに直ちに
帰因するように限定され得る。これにより、待ち行列が
各出力に提供される。

【０１１５】本発明は、他のより強力な解決法を推薦す
るものであり、その一実施例が図６〜図９を参照して以
下に記載される。

【０１１６】図６は、セル及び選択待ち行列管理ロジッ
クＣＯＱＭＬがその最も一般的な形態で示されている。
この管理ロジックが、待ち行列書き込み制御ロジックＱ
ＷＣＬと、出力選択及び待ち行列読み取り制御ロジック
ＯＳＱＲＣＬと、出力待ち行列ユニットＯＱＵとを備え
ていることが理解できる。セル及び選択待ち行列管理ロ
ジックＣＯＱＭＬの全体的動作は、信号ＲＳ（図１）に
よって制御されるクロックモジュールＣＭによって制御
される。モジュールＱＣＭは、信号ＲＷに応答して、セ
ル及び選択待ち行列管理ロジックＣＯＱＭＬに信号ＷＲ
を含む種々のクロック信号を供給する。これらクロック
信号は、以下の記載に従い当業者に周知の技術を適用す
ることにより、待ち行列書き込み及び読み取り段階の交
番実行を制御する。

【０１１７】書き込み制御ロジックＱＷＣＬは、アクテ
ィブな信号ＷＲに応答しかつ制御信号ＦＯに指示されて
動作する。この制御ロジックＱＷＣＬは、リコールされ
るであろうが、図１のスイッチ素子の１つ又はそれ以上
の出力にセルが送られることをイネーブルとするように
構成された待ち行列にこのセルの参照識別を記憶する必
然的に伴う、セルの第１のサブセルを受け取ることを特
徴としている。この参照識別は、当該第１のサブセルが
スイッチ素子のバッファメモリに記憶されるアドレスＷ
ＩＳＡである。この参照識別は、ルーティング信号ＲＭ
Ｄを伴う。実際、書き込み制御ロジックＱＷＣＬの役割
は、ルーティング回路ＲＬによって供給されるこれらの
ルーティング信号ＲＭＤをｘ個の導体の群へ転送するこ
と、及び出力群に関してセルのあて先（単数又は複数）
を規定することである。この場合、セルはこのように表
示された各出力群の出力に転送されなくてはならない。
選択されたルーティングモードに応じ、セルの識別は、
各あて先に付き１つずつ、１つ又はそれ以上の出力の待
ち行列に配置されなくてはならない。いくつかの出力待
ち行列の場合は「マルチキャスト」モードに対応し、こ
のモードでは当該セルがいくつか（前述の通り、スイッ
チ素子が双方向であるか単方向であるかによって、本例
では最大８個又は１６個）の出力群の１つの出力にルー
ティングされなければならない。

【０１１８】多くの待ち行列で同時にセルを待機するこ
とができるように、この変換は、以下に説明されるよう
に、待ち行列ユニットＯＱＵの関係する出力メモリユニ
ットＲＧＭ１〜ＲＧＭ１６で並列に書き込みを制御する
１６個の導体ＷＥ１〜ＷＥ１６へ１つ又はそれ以上の信
号を供給する。

【０１１９】当該実施例において、待ち行列は出力メモ
リ内の連係リストから成っており、セル識別によってア
ドレスされる待ち行列の各行は、待ち行列内の次のセル
の識別を含んでいる。このため、特定の出力メモリは、
連係リストが排他的である限り、即ち各セル識別がこの
出力メモリのただ１つの待ち行列に属する限り、多数の
連係リスト（数個の待ち行列）を含むことができる。そ
の結果、この例において、以下に説明する他の３５個の
後続する待ち行列が第１の出力メモリユニットＲＧＭ１
内に存在する。

【０１２０】・個別の出力への３２個の「指示された転
送」待ち行列、 ・テスト及び制御目的の３３番目の１つの「サービス」
待ち行列、 ・１つが各出力方向の全て出力用である２つの「分布」
待ち行列（それらの待ち行列の１つだけが単方向スイッ
チ素子の場合に用いられる）。

【０１２１】出力のメモリユニットＲＧＭ１内の特定の
待ち行列を示すため、その識別は６つの付加導体ＱＷ１
〜ＱＷ６上に符号化される。

【０１２２】本発明によれば、一般的にはこれらの待ち
行列の各々が出力あて先に対応していることが分かる。

【０１２３】従って、要約すると、書き込みロジックＱ
ＷＣＬは、待ち行列ユニットＯＱＵの出力待ち行列にセ
ルを加えることに注意をはらっている。詳細には説明し
ないが、このロジックは、単純な変換を実行するもので
ありメモリコードコンバータの通常の形態をとることが
できる。

【０１２４】信号ＷＲがインアクティブである時に動作
する出力選択及び待ち行列読み取り制御ロジックは、６
つの導体上で符号化されている出力ＹＪの識別を受け取
る。この識別は、セルの最終サブセルを転送しようとし
ているとの信号を送り（信号Ｌ）、さらにそれが後続す
るセルに割当てられるように要求する。この出力は、１
つ又はそれ以上の出力群に属しており、各群の出力は集
合的に１つの出力あて先に作用する。

【０１２５】第１の実施例において、ロジックＯＳＱＲ
ＣＬは直ちに反応し出力ＹＪについての待ち行列の選択
を同期して実行する。この目的のため、ロジックＯＳＱ
ＲＣＬは、当該出力がその一部分を構成する出力あて先
を識別し、待ち行列が空でないものを当該出力のあて先
に渡って探索し、そこから１つを選択し、読み取りモー
ドで導体ＲＥ１〜ＲＥ１６及びそれらの片われであるＱ
Ｒ１〜ＱＲ６に印をつけることにより、かつ書き込みモ
ードで導体ＷＥ１〜ＷＥ１６及びＱＷ１〜ＱＷ６に印を
つけることによりその識別を供給する。信号ＷＲがイン
アクティブであることを考慮して、出力待ち行列ユニッ
トＯＱＵは、選択された待ち行列を読み取り、前述の参
照識別ＷＩＳＡのごとく例えばセルの第１のサブセルが
記憶されるスイッチ素子のバッファメモリのアドレスで
ある、要求されたセル識別ＦＳＡＯを供給する。これら
２つのアドレスは、当該記憶アドレスのビット番号に対
応する導体の番号ＮＦＣ上に存在する。ロジックＯＳＱ
ＲＣＬは、さらに、転送されるべきセル参照識別ＦＳＡ
Ｏの存在を示す信号ＮＣＯ、及び当該出力の識別ＹＪＳ
をも供給する。説明したように、出力識別（この例で
は、３２個の通信出力及びサービス出力）は６つの導体
上に符号化される。出力識別ＹＪＳの供給は、それが識
別ＹＪと同じであるため、第１の例においては本質的な
ものではない。それは単に完全性のために述べられてい
る。

【０１２６】２つのロジック回路ＱＷＣＬ及びＯＳＱＲ
ＣＬの機能についての記載は、待ち行列ユニットＯＱＵ
の機能の一般的な意味での定義を含んでいたという点に
着目されるであろう。これについてのより詳細な記載
は、図７を参照して多少与えられるであろう。

【０１２７】第２の一般的な実施例においては、出力Ｙ
Ｊについての待ち行列の選択が異なり、従って、出力Ｙ
Ｊに割当てられる出力タイムスロットに関して非同期と
なる。ロジックＯＳＱＲＣＬは、出力ＹＪからセルが転
送されるべきであるとの要求を受けた後、直ちにセルに
反応しない。この要求は単に記憶されるだけである。後
に、他の出力から他の同様の要求を受けたであろう後、
図１０に関してより詳しく説明される条件に従って、ロ
ジックＯＳＱＲＣＬは、記憶された要求からの選択を行
う。この選択は、その要求がこれにより満たされる出力
を示す。この目的のために、前述の第１の実施例のよう
に、ロジックＯＳＱＲＣＬは、当該出力がその一部分を
構成する出力あて先を識別し、待ち行列が空でないもの
を当該出力のあて先に渡って探索し、そこから１つを選
択し、その認識を待ち行列ユニットＯＱＵに転送する。
この待ち行列ユニットＯＱＵは、選択された待ち行列を
読み取りかつ要求されたセル識別を供給する。ロジック
ＯＳＱＲＣＬは、さらに、転送されるべきセル参照識別
ＦＳＡＯの存在を示す信号ＮＣＯ、及び６つの導体上で
符号化される当該出力の識別ＹＪＳをも供給する。出力
識別ＹＪＳを供給するには、当該出力へ転送するために
割当てられた同期タイムスロットが今経過してしまった
ため、選択されたセルがどの出力へ転送されるべきであ
るかをロジックＳＢＭＬに示すことが必要とされる。

【０１２８】各出力が使用可能になるように出力の待ち
行列に作用しないことからなるこの第２のより一般的な
実施例の利点は、待ち行列が前に処理されたセルのトラ
フィックに直接的に相関する順序で出力によって作用さ
れることを回避可能であるという点にある。そうするた
めに、例えば、セルを要求してきた異なる出力が出力待
ち行列に作用するごとき順序のランダムな又は疑似ラン
ダムな選択を行うことによって、出力の各群におけるト
ラフィックを処理する場合に、スイッチ素子の全ての出
力を処理する時分割多重サイクルに対応するタイムスロ
ット期間中、非相関が導入される。

【０１２９】出力選択及び待ち行列制御ロジックＯＳＱ
ＲＣＬについて詳細に説明する前に、待ち行列ユニット
ＯＱＵの実施例を示す図７をまず参照する。

【０１３０】この待ち行列ユニットは、本質的に、出力
メモリユニットＲＧＭ１〜ＲＧＭ１６を備えている。出
力メモリユニットＲＧＭ２〜ＲＧＭ１６は同一であり、
ユニットＲＧＭ２だけが詳細に図示されている。出力メ
モリユニットＲＧＭ２〜ＲＧＭ１６の各々は、出力メモ
リ内、即ち出力メモリユニットＲＧＭ２については出力
メモリＭ２内、に出力待ち行列を含んでいる。出力メモ
リユニットＲＧＭ１はこれらと異なっている。即ち、１
つの出力メモリＭ１内に３６個の出力待ち行列を含んで
いる。

【０１３１】これらの図は、図３のスイッチ素子の一例
に関しており、またその記載も同様である。この例にお
いて、スイッチ素子は１６個の出力を２組とした３２個
の出力を有しており、これらの出力は各々が１つの出力
あて先に対応する１つ又はそれ以上の出力を含む１６
（２×８）群の出力に群化され得る。ポイントツーポイ
ント通信に関連して、入力セルが多数の出力あて先にコ
ピーされ得るためと、さらにセルが単一の参照識別によ
って示されるためと、最後に、動作時間の理由から待ち
行列に対して全ての異なるセルのコピーを並列に処理す
ることが望ましいために、これら出力待ち行列の各々に
別個の出力メモリを提供することが必要とされる。その
結果、図７の１６個の出力メモリが用いられる。これに
加えて、３２個のトラフィック出力と保守用出力とが個
別に到達可能であることが必要となる。これは３３個の
出力あて先を表しており、そのため、３３個の追加の待
ち行列が必要となる。しかしながらこの個別のアクセス
のため、これら３３個の出力待ち行列の１つにセルを書
き込むことは、他のいかなる待ち行列へもそのセルが書
き込まれることを排除している。このことは、これら待
ち行列が単一の出力メモリに位置付けられことを可能と
しかつこのメモリがさらに前述した１６個の出力の１つ
となり得ることを意味する。この出力メモリは、ユニッ
トＲＧＭ１のメモリＭ１である。さらにまた、前述した
ように、１６個の出力の２つの組の各々は、待ち行列を
具備して完全となる１つの出力群を構成しており、これ
ら待ち行列の１つにセルを書き込むことは、他のいかな
る待ち行列へもそのセルが書き込まれることを排除して
いる。従って、これら２つの出力待ち行列は、全部で３
６個の出力待ち行列を含んでいるメモリＭ１にまた位置
される。

【０１３２】まず、最も簡単なケース、即ち待ち行列ユ
ニットＲＧＭ２について考察する。前述したように、待
ち行列ユニットＲＧＭ２は、異なるセル識別各々につい
てメモリ位置を有するメモリＭ２を備えている。この記
載例において、セル識別は、バッファメモリＢＭ（図
１）の第１のサブセルのアドレスによって特徴付けら
れ、このため、出力メモリＭ２はバッファメモリＢＭと
同数のメモリ位置を備えており、メモリＭ２のこれら各
位置は、待ち行列を構成する連係リスト内における次の
セルの第１のサブセルに対応する、メモリＢＭの位置の
アドレスを記憶することが可能である。この待ち行列ユ
ニットＲＧＭ２は、さらに、第１のセルポインタＦＢＣ
と、最終セルポインタＬＢＣと、種々のゲート、マルチ
プレクサＭＰＸ、及びレジスタＲとを備えている。ま
た、入力及び出力の接続に関しては、セル及び出力選択
待ち行列管理ロジックＣＯＱＭＬの全体的な記載を参照
されたい。

【０１３３】待ち行列にセルを書き込むために、クロッ
クＱＣＭ（図６）は、アクティブな信号ＷＲを発生し、
その信号期間中、パルスｔ２がこれに続くパルスｔ１を
発生する。マルチプレクサＭＰＸは、最終セルポインタ
ＬＢＣの内容がアドレスレジスタＲに転送されるように
信号ＷＲによって指示される。パルスｔ１期間中、この
レジスタＲはこのアドレスにロードされ、書き込みモー
ドのメモリＭ２にアドレスする。メモリＭ２は、アドレ
スＷＩＳＡが出力待ち行列ユニットＲＧＭ２の出力待ち
行列に加えられねばならないことを指示する信号ＷＥ２
によって書き込みイネーブルとされる。セル参照識別で
あるこのアドレスＷＩＳＡ、即ちセルの第１のサブセル
が図１のバッファメモリＢＭに記憶されるアドレスＷＩ
ＳＡ、はメモリＭ２に書き込まれる。パルスｔ２の期間
中、信号ＷＥ２が存在しているためゲートＰ１２が開い
ており、アドレスＷＩＳＡは最終セルポインタＬＢＣに
書き込まれる。一般に、このようにして、書き込みの
際、各セルの参照識別が選択された出力待ち行列に加え
られ、出力メモリのある位置に記憶される。そのアドレ
スは、付帯セルの識別の最後にリンクしたセルの識別に
対応しており、この識別は次いで次のセルに加えるため
に最終セルポインタに書き込まれる。

【０１３４】アドレスＷＩＳＡがやはり選択された全て
の他の出力メモリユニットに同様に同時に書き込まれる
こと（ユニットＲＧＭ１に関する小さな違いに関しては
除く）に注目すべきである。

【０１３５】セルの第１のサブセルが記憶されるアドレ
スである、セルの参照識別を読み取るために、要求され
たセル参照識別が出力メモリユニットＲＧＭ２から読み
取られなければならないことを指摘する信号ＲＥ２がゲ
ートｐｆ２を開き、これにより、参照識別ＦＳＡＯとし
て第１のセルポインタＦＢＣの内容が転送される。信号
ＷＲはインアクティブであるが、パルスｔ１及びｔ２は
書き込み用として発生する。マルチプレクサＭＰＸが第
１のセルポインタＦＢＣに指示され、このため、このポ
インタの内容がパルスｔ１によりアドレスレジスタＲに
ロードされる。このアドレスレジスタＲは、次いで、読
み取りモードの（信号ＷＥ２はインアクティブである）
メモリＭ２にアドレスする。図７でＮＦＳＡによって示
される位置の読み取られた内容は、待ち行列における次
のセルの参照識別である。次に、パルスｔ２は、信号Ｒ
Ｅ２によってイネーブルとされるゲートｐｎｆ２を開
く。このため、情報ＮＦＳＡは、転送されたアドレスＦ
ＳＡＯの位置で第１のセルポインタＦＢＣに書き込まれ
る。これにより情報ＮＦＳＡは、後に、出力メモリＭ２
に関する次の参照識別要求に応答してアドレスＦＳＡＯ
となる。このようにして、一般に、読み取りの際、第１
のセルの参照識別は、選択された出力待ち行列に加えら
れた第１のセルポインタによって供給され、アドレスが
加えられた第１のセルの識別に対応する、出力メモリの
位置から次のセルの識別を読み取るために作用する。こ
の識別は次いで待ち行列に次のセルの参照識別を供給す
るために、第１のセルポインタに書き込まれる。

【０１３６】図示されていないが、ＲＧＭ３〜ＲＧＭ１
６の他の出力メモリユニットは同一であり、選択信号Ｗ
Ｅ３〜ＷＥ１６及びＲＥ３〜ＲＥ１６と同様にクロック
パルスＷＲ、Ｔ１、Ｔ２、及びアドレスＷＩＳＡに応答
すると共にＯＲゲートｐｏｆを介してアドレスＦＳＡＯ
を供給する。

【０１３７】出力メモリユニットＲＧＭ１は、１つでは
なく３６個の出力待ち行列を含んでいることを除いて既
に述べてきた出力メモリユニットと同様である。これを
明示するため、同一要素は同一参照符号を有している。
これら３６個の待ち行列の３６個の連係リストについ
て、３６個の第１のセルポインタ及び３６個の最終セル
ポインタが必要とされる。それらは３６個の位置を備え
たポインタメモリＭＰＭに記憶される。それら位置の各
々は、図示されているように、同じ待ち行列の、第１の
セルポインタＦＢＣ及び最終セルポインタＬＢＣを含ん
でいる。このメモリは、信号ＷＬＲがアクティブか又は
インアクティブかに応じてポインタアドレスマルチプレ
クサＭＰＸＡを介して信号ＱＷ１〜ＱＷ６又は信号ＱＲ
１〜ＱＲ６のどちらかによってアドレスされる。信号Ｗ
１及びＷ２がインアクティブの場合、このアドレス機能
は読み取りモードで動作し、アドレス位置の内容はメモ
リＭＰＭの２つの出力から供給される。メモリＭＰＭの
これら２つの出力は、ユニットＲＧＭ２の２つのポイン
タレジスタの出力に正確に対応する。このため、出力メ
モリＭ１の前に、同様に、マルチプレクサＭＰＸ及びパ
ルスｔ１によってイネーブルとされるアドレスレジスタ
Ｒを見出だすことができる。

【０１３８】セル参照識別を待機している場合、ユニッ
トＲＧＭ２におけるゲートｐｌ２と同様の様式でゲート
ｐｌ１が動作する。ゲートｐｌ１は、信号ＷＥ１によっ
て出力メモリＲＧＭ１が選択される時、クロックパルス
ｔ２の影響下で同時に動作する。次いでゲートｐｌ１は
メモリＭＰＭを書き込みイネーブルとする信号Ｗ１を供
給する。情報ＷＩＳＡは、信号ＱＷ１〜ＱＷ６によって
選択された位置、特定的にはこの位置の最終セルポイン
タＬＢＣに対応する部分に書き込まれる。第１のセルポ
インタＦＢＣに対応する部分の内容は保持される。

【０１３９】セル参照識別を読み取る場合、ゲートｐｆ
１はユニットＲＧＭ２におけるゲートｐｆ２と全く同じ
役割を果たし、ユニットＲＧＭ１が信号ＲＥ１によって
選択された時から、読み取りモードにおいてメモリＭＰ
Ｍの信号ＱＲ１〜ＱＲ６によりアドレスされる位置であ
る第１のセルポインタＦＢＣの内容を転送する。次いで
ゲートｐｎｆ１は、ユニットＲＧＭ２におけるゲートｐ
ｌ２と同じ役割を果たす。ゲートｐｎｆ１は、信号ＲＥ
１によって出力メモリユニットＲＧＭ１が選択される
時、クロックパルスｔ２の影響下で同時に動作する。次
いでゲートｐｎｆ１は、メモリＭＰＭを書き込みイネー
ブルとさせる信号Ｗ２を供給する。メモリＭ１から読み
取られたＮＦＳＡにおける情報は、信号ＱＲ１〜ＱＲ６
によって選択された位置、特定的にはこの位置の第１の
セルポインタＦＢＣに対応する部分に書き込まれる。最
終セルポインタＬＢＣに対応する部分の内容は保持され
る。

【０１４０】図７における待ち行列構造以外の待ち行列
構造が、同じ目的に用いられることが可能であり、かつ
上述した待ち行列の構造がこの主題の多くの中からの一
例のみを示していることは明らかである。特に、全ての
待ち行列を含む単一の出力メモリを用いることを考慮す
ることが可能である。この場合、特定のセルが連続する
書き込みサイクルにおける多数の待ち行列に追加される
かもしれない。さらに、ポイントツーマルチポイントセ
ルの転送の場合において、異なる待ち行列の連係リスト
の「混合」を避けるために、既に述べたように、スイッ
チ素子のバッファメモリのサブセルが記憶される位置に
おける参照識別を区別することができ、かつこのため
に、特定の異なるあて先に割り当てられた特定のセルの
コピーの各々に異なる参照識別を起因させることができ
るようにする必要がある。

【０１４１】セル及び出力選択待ち行列の管理ロジック
の実施例が図８に示されている。前述したように、この
ロジックＯＳＱＲＣＬは、信号Ｌと共に出力ＹＪの識別
を受け取る。この識別は、セルの最終サブセルの転送が
この出力でスタートし、結果として新しいセルがこの出
力に割当てられなければならないことを示す。ロジック
ＯＳＱＲＣＬの機能は、この出力を識別する待ち行列読
み取り信号ＲＥ１〜ＲＥ１６及びＱＲ１〜ＱＲ６を、セ
ルの参照識別ＦＳＡＯ（図６及び図７）を応答するであ
ろう図７の待ち行列ユニットへ転送することによって、
この出力に作用する１つの出力群から待ち行列を選択す
ることにある。ロジックＯＳＱＲＣＬは、同時に、当該
セルが割当てられた出力の識別ＹＪＳを信号ＮＣＯを伴
って供給する。

【０１４２】ロジックＯＳＱＲＣＬは、２つの部分を備
えている。図９及び図１０に関する２つの実施例におい
て、その一方である出力選択部ＯＳＣが後述され、他方
が図８で詳細に示される。出力選択部ＯＳＣの機能は、
出力ＹＪ及び信号Ｌを受け取ることにある。交換におい
て、この出力選択部ＯＳＣは、直ちに又は後に、出力識
別ＹＪＳを供給する。

【０１４３】図８における回路の構造及び動作は、出力
処理手順の３つの分かれた段階で考慮されるべきであ
る。

【０１４４】まず、カウンタが各出力待ち行列ＣＬＣ１
〜ＣＬＣ５１用に用意される（待ち行列ユニットＯＱＵ
が、３６＋１５＝５１の待ち行列を備えているというこ
とが思い出されるであろう）。これらのカウンタの各々
は、セルが待ち行列に追加される都度、１つずつインク
リメントされる。また（転送のため出力に割当てられ
た）待ち行列からセルが除去される都度、１つずつデク
リメントされる。各カウンタに付随するテスト回路ＯＴ
Ｃ１〜ＯＣＴ５１は、待ち行列が空きであるか、その反
対に、少なくとも１つの待機セルを含んでいるかどうか
について、対応するテスト信号ＣＩＱ１〜ＣＩＱ５１の
値によって表わす。セルが追加される待ち行列（単数又
は複数）を識別する信号ＱＷ１〜ＱＷ６及びＷＥ１〜Ｗ
Ｅ１６に応答し、セルが追加される都度にこれらのカウ
ンタはインクリメントされる。これら信号を受け取るト
ランスコーディング回路ＷＴＲは、＋１で示されている
カウンタインクリメント入力を直接的に制御する。変換
された信号によって選択された出力待ち行列に対応する
これらカウンタの内容は、１つずつインクリメントされ
る。カウンタは、既に述べかつ後述するように、信号Ｑ
Ｒ１〜ＱＲ６及びＲＥ１〜ＲＥ１６がこの参照識別が読
み取られる待ち行列を識別する時に、セル参照が読み取
られる都度デクリメントされる。これらの最終の信号を
受け取るトランスコーディング回路ＲＴＲは−１で示さ
れているカウンタデクリメント入力を結果として直接的
に制御する。変換された信号によって識別された待ち行
列に対応するカウンタの内容は、１つずつディクリメン
トされる。

【０１４５】次いで、出力ＹＪが新しいセルの割当てを
要求する時、この要求は出力選択部ＯＳＣによって知ら
れる。この要求は、直ちに又は後に、出力選択部ＯＳＣ
によって供給される識別ＹＪＳが正確にＹＪである出力
処理タイムスロットの間に作用し、出力選択部ＯＳＣに
よってこれも供給される信号ＯＡＶを存在せしめる。

【０１４６】最終的に、出力選択が完了して出力の識別
ＹＪＳの供給が行われ、選択された出力に割当てられる
であろうセルの参照識別を供給しなければならない待ち
行列がこのとき選択される。この目的のため、選択され
た出力識別ＹＪＳ及びテスト信号ＣＩＱ１〜ＣＩＱ５１
を受け取る出力待ち行列選択回路ＯＱＳＣが用意されて
いる。この例において、この選択回路ＯＱＳＣは、信号
ＣＩＱ１〜ＣＩＱ５１から３つ以内のテスト信号を選択
出力ＣＩＱＲ、ＣＩＱＳ、及びＣＩＱＴへ転送する。前
述の内容からあきらかのように、特定の出力が１つ又は
それ以上の通常のトラフィック出力の群に属することが
でき、この例においては、さらに、その方向の全ての出
力を備えている分布群にも属することもでき、同様にメ
ンテナンスのために個別に選択されていることもでき
る。その結果、特定の出力は３つ以内の出力方向に作用
し、これにより３つの対応する待ち行列に作用すること
ができる。出力がセルがこの出力に割当てられるように
選択された場合、回路ＯＱＳＣによって達成されこの出
力が作用する出力方向を識別することが重要である。よ
り正確に述べると、回路ＯＱＳＣは、３つ以内の出力待
ち行列のテスト信号を、例えば、通常トラフィック待ち
行列、分布待ち行列、及びメンテナンス待ち行列に対応
する、所定順序の選択出力ＣＩＱＲ、ＣＩＱＳ、及びＣ
ＩＱＴへ転送する。従って、１つ又はそれ以上のこれら
の選択出力は、対応する待ち行列が少なくとも１つのセ
ルを含んでいることを示すテスト信号を受け取る。待ち
行列優先回路ＯＱＰＳの目的は、それらから選択を行う
ことにある。この回路ＯＱＳＣは、このような意味を有
する単一のテスト信号を３つの選択導体ＣＩＱＵ、ＣＩ
ＱＶ、及びＣＩＱＷのうちの１つにのみ転送する。選択
された出力によって作用される出力方向は、このように
選ばれかつ識別される。この選択は、有利には、例えば
通常のトラフィック分布、メンテナンスの順序のように
規定された優先順序で行われる。次いで、ＯＲゲートＳ
ＯＤＳは、選択された出力が実際にセル参照識別を受け
取ろうとしていることを示すために信号ＲＳＴを供給す
る。さらに、出力待ち行列識別トランスコーディング回
路ＯＱＩＣは、選択された出力識別ＹＪＳと同時に導体
ＣＩＱＵ、ＣＩＱＶ、及びＣＩＱＷのうちの１つに存在
する信号を受け取る。交換において、回路ＯＱＩＣは、
対応するカウンタＣＬＣ１〜ＣＬＣ５１がデクリメント
される間、前にも述べたように、読み取られかつ要求さ
れたセル参照識別を供給する出力待ち行列を識別する信
号ＱＲ１〜ＱＲ６及びＲＥ１〜ＲＥ１６を供給する。

【０１４７】従って、１つの出力が選択された時、図８
の回路は、この出力によって作用される出力あて先を識
別し、供給するための少なくとも１つのセルを有するそ
れら回路の１つを選択することが分かる。このため、出
力が所定の時間にどのように選択されるかを考慮しなけ
ればならない。

【０１４８】以下に述べる最初のケースは、図９に図示
されており、これは図８の出力選択部ＯＳＣの第１の実
施例ＯＳＣ１を示している。第１の段階において、出力
識別ＹＪは、信号Ｌを自己の３３個の出力の１つに転送
する出力デマルチプレクサＤＭＫＳに指示を与えるため
のアドレスとして作用する。これら３３個の出力は、ス
イッチ素子（図３）の３３個の出力に対応している。従
ってレジスタＲＤの３３段のうちの１つは、その入力Ｓ
で信号Ｌを受け取る。信号Ｌが存在しているならば、即
ち、当該出力が転送することをセルに要求しているなら
ば、これは起動される。信号Ｌが存在しかつセルの要求
内容がこのようにレジスタＲＤに記憶されるときはいつ
でも、このことが各出力のタイムスロットのスタートで
生じ、出力識別ＹＪはレジスタＲＹＪに一時的に記憶さ
れる。

【０１４９】第１段階の直後に続く第２段階において、
レジスタＲＹＪは出力識別ＹＪＳを供給する。同時に、
識別ＹＪＳによって指示されたマルチプレクサＭＸＪＳ
は、レジスタＲＤの識別ＹＪＳに対応する段がアクティ
ブである場合にその出力ＯＡＶがアクティブとなるよう
に、出力ＹＪＳの使用可能性をテストする。信号ＯＡＶ
が存在することにより、図８のロジックＯＳＱＲＣＬの
各回路に転送される出力ＹＪＳ用のセルのまだ満たされ
ていない要求がイネーブルとなる。さらにもし、この出
力によって作用される出力方向に関する待ち行列の１つ
がセルを供給することができるならば、信号ＲＳＴが転
送される。この信号ＲＳＴは、信号ＮＣＯを転送するた
めのバッファ段ＲＺによって記憶される。信号ＲＳＴ
は、出力識別ＹＪＳによって指示されるデマルチプレク
サＤＭＸＺにも転送される。次いでこの信号はレジスタ
ＲＤの各段のリセット入力Ｒに印加される。従って、直
前に満たされたレジスタＲＤに記憶されたセルの要求
は、この第１のケースではＹＪである出力ＹＪＳのため
のレジスタＲＤからクリアされる。

【０１５０】この第１のケースではＹＪである出力ＹＪ
ＳがレジスタＲＤにおいて使用可能でないならば、イン
アクティブの信号ＯＡＶが図８の回路の動作を禁止し、
ロジックＯＳＱＲＣＬによる選択又は待ち行列読み取り
は行われないし、信号ＲＳＴはインアクティブのままで
ある。その反対に信号ＯＡＶがアクティブであるが、出
力ＹＪに対応する出力あて先いずれもがセルを供給する
ことができない場合、この出力の使用可能性がレジスタ
ＲＤからクリアされていないため、セルの要求を出した
当該出力はその要求を保持する。信号ＲＳＴはインアク
ティブのままである。

【０１５１】この種の実施方法は、簡単であるという利
点を有しているが、出力のセル要求と、待ち行列へのセ
ルの追加との間に相関を生じるかもしれない。従って、
適切な非相関を達成するための追加手段を提供すること
が望ましい。図１０は、この種の非相関を目的とする多
数の手段の導入を提供する、出力選択部ＯＳＣの第２の
実施例ＯＳＣ２を示している。

【０１５２】再び第１の段階において、出力識別ＹＪ
は、信号Ｌを自己の３３個の出力の１つに転送する出力
デマルチプレクサＤＭＫＳに指示するためアドレスとし
て作用する。これら３３個の出力は、スイッチ素子（図
３）の３３個の出力に対応している。従ってレジスタＲ
Ｄの３３段のうちの１つは、その入力Ｓで信号Ｌを受け
取る。信号Ｌが存在しているならば、即ち、当該出力が
転送することをセルに要求しているならば、これは起動
される。信号Ｌが存在しているときはいつでも、このこ
とが各出力のタイムスロットのスタートで生じる。その
結果、レジスタＲＤは、異なる出力についてのセルの要
求内容を記憶する。さらに、出力処理時分割多重サイク
ルにおいて、レジスタＲＤの全段がそれぞれ起動され
る。

【０１５３】この第２ケースにおいて、選択された出力
識別ＹＪＳは、さしあたり、そのインクリメント入力が
各出力タイムスロット用のパルスを受け取る単純なカウ
ンタとして実現されるソースＯＳＳによって供給され
る。

【０１５４】出力識別ＹＪがレジスタＲＤの対応する段
を起動させるスタートにおけるタイムスロットの第２段
階において、ソースＯＳＳは、必ずしも識別ＹＪと同じ
である必要はなく通常はこれとは異なるであろう、選択
された出力識別ＹＪＳを供給する。

【０１５５】選択された識別ＹＪＳは、レジスタＲＤの
選択された出力ＹＪＳに対応する段の状態を導体ＯＡＶ
上に転送する出力使用可能性テストマルチプレクサＭＸ
ＪＳに印加される。信号ＯＡＶは、もし選択された出力
がまだ満たされていないセル要求を発生したならば、こ
の選択された出力に作用するであろう出力あて先の選択
において図８の回路の動作が許されるようなレベルを有
している。さらにもし、この出力によって作用される出
力あて先に関する待ち行列の１つがセルを供給すること
ができるならば、信号ＲＳＴが供給される。この信号Ｒ
ＳＴは、前述のように、信号ＮＣＯを供給するためのバ
ッファ段ＲＺ２によって記憶される。信号ＲＳＴは、選
択された出力識別ＹＪＳによって指示されるデマルチプ
レクサＤＭＸＺにも転送される。次いでこの信号はレジ
スタＲＤの各段のリセット入力Ｒに印加される。従っ
て、直前に満たされたレジスタＲＤに記憶されたセルの
要求は、ＹＪＳ用のレジスタＲＤからクリアされる。

【０１５６】しかしながら、選択された出力が要求を出
さなかったならば、インアクティブである信号ＯＡＶ
は、示されていない方法で、図８の回路の動作をディス
エーブルとし、論理ＯＳＱＲＣＬによる選択又は待ち行
列読み取りは行われないし、信号ＲＳＴはインアクティ
ブのままである。その反対に信号ＯＡＶがアクティブで
あるが、選択された出力ＹＪＳに対応する出力あて先の
いずれもがセルを供給することができない場合、この出
力の使用可能性がレジスタＲＤからクリアされていない
ため、セルの要求を出した当該出力はその要求を保持す
る。信号ＲＳＴはインアクティブのままである。

【０１５７】このため、図１０の構成により、レジスタ
ＲＤに単に記憶される、出力によって生じたセル要求の
処理と、セルをソースＯＳＳに応じる選択された出力に
割当てる処理との２つの別個の位相（非同期）に分離さ
せることを可能であることが分かる。

【０１５８】各々が多重化サイクルのタイムスロットを
有する３３個の出力があると仮定すると、それらは各々
所定の順序で要求を行うことができ、かつこのサイクル
期間中にそれがレジスタＲＤに記憶される。ソースＯＳ
Ｓが３３個のポジションカウンタであって、これにより
３３個の出力アドレスを供給するならば、全ての出力が
同じサイクルにおいてセルの割当てを確保することがで
きるだろう。しかし、ソースＯＳＳのカウンタが、同じ
順序でかつ同じ発生源から（出力の多重化に関すること
を除く）３３個の出力アドレスを供給する必要はない。

【０１５９】このように本発明によれば、適切な所定の
時間に、ソースＯＳＳのカウンタ上で１つ又はそれ以上
の付加的なインアクティブの段階を達成させることが特
に可能である。そのため、出力の割当てを処理する順序
が変化しない。多重サイクルにおける全ての出力の処理
が維持されるならば、規則的又は不規則的に変移するの
は発生源である。本発明におけるこれらの付加的な段階
は、各出力の時分割多重サイクルにおいて一度に達成す
ることができる。さらに、本発明では、ソースＯＳＳ
に、前述の付加的段階を各Ｎサイクルで一度にディスエ
ーブルするための手段を組み込むことができる。この場
合、Ｎは出力の数の倍数でもなく又約数でもないことが
好ましい。本発明では、また、前述の付加的段階の数を
定めるランダム又は疑似ランダム数のソースを用いるこ
とも可能である。他の可能性は、ソースＯＳＳのカウン
タを、例えば各出力の時分割多重サイクルの最初等の、
指定位置に設定することにある。有利には、この指定値
は前述したランダム又は疑似ランダム数であるだろう。
さらに、出力を全くランダムに選択することを考慮する
ことも可能とする。スイッチ素子の入力におけるセルト
ラフィックの到着と、各々が出力あて先に対応する出力
群に使用可能な異なる出力上へのこのトラフィックの分
布との間で要求される非相関の度合いに応じて仲立ちを
した解決を行うこともまた考慮され得る。

【図面の簡単な説明】

【図１】本発明の適用されるスイッチ素子ＩＳＥの一例
の回路を示す公知のブロック図である。

【図２】本発明における、図１のスイッチ素子によって
スイッチされるセルと呼ばれるデータブロックのフォー
マットを示す図である。

【図３】２つの対向方向にセルをルーティングするため
の、図１のスイッチ素子を適用する方法を示すブロック
図である。

【図４】図１のスイッチ素子を図３に従って用いること
をイネーブルとする図１のルーティング回路ＲＬのブロ
ック図である。

【図５】図１のサブセルメモリ管理ロジックＳＢＭＬの
詳細なブロック図である。

【図６】図１のセル及び出力選択待ち行列管理ロジック
の実施方法を示す一般的なブロック図である。

【図７】図６のセル及び出力選択待ち行列管理ロジック
ＣＯＱＭＬの待ち行列ユニットＯＱＵの典型的な実施例
の回路を示す詳細なブロック図である。

【図８】図６のセル及び出力選択待ち行列管理ロジック
ＣＯＱＭＬの実施方法を詳細に示すブロック図である。

【図９】図８の出力選択回路ＯＳＣの第１の実施方法を
示すブロック図である。

【図１０】図８の出力選択回路ＯＳＣの第２の実施方法
を示すブロック図である。

【符号の説明】

ＣＯＱＭＬ 出力選択待ち行列管理ロジック ＯＳＱＲＣＬ データブロック選択手段 ＹＪ 出力 ＮＣＯ 個別出力

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−100850（ＪＰ，Ａ) 特開 昭62−208129（ＪＰ，Ａ) 特開 平２−292928（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 13/08 G06F 12/02 540 G06F 13/00 353

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】 固定又は可変長のデータブロックとして
   構成されたデータを記憶するバッファメモリを備えた情
   報一時記憶システムであって、該各データブロックが１
   つ又はそれ以上のデータ要素を備えており、前記システ
   ムが別々のあて先に属することができる個別の出力にデ
   ータブロックを選択的に転送するために該データブロッ
   クにインターリンクする複数の待ち行列と、該待ち行列
   の管理ロジックとを備えており、前記待ち行列管理ロジ
   ックは、データブロックが出力あて先に割当てられる際
   にこの出力あて先用の前記待ち行列にその識別を書込む
   ことが十分なように各出力あて先を指定する待ち行列を
   含んでいるデータブロック（又はセル）及び出力選択待
   ち行列管理ロジック（ＣＯＱＭＬ）であり、該データブ
   ロック及び出力選択待ち行列管理ロジックは、待機して
   いるデータブロックが個別の出力に割当てられなければ
   ならない時に作動するデータブロック選択手段（ＯＳＱ
   ＲＣＬ）を備えており、該データブロック選択手段は、
   データブロックのアドレス（ＦＳＡＯ）を得ることによ
   って、及びこの個別出力（ＮＣＯ）へのこのデータブロ
   ックの転送を開始することで、選択されたデータブロッ
   クを当該出力（ＹＪＳ）に割当てることによって、この
   出力が属する出力あて先の待ち行列を識別する手段（Ｏ
   ＱＳＣ、ＯＱＰＳ、ＯＱＩＣ）を備えていることを特徴
   とする情報一時記憶システム。
2. 【請求項２】 １つの出力が多数の出力あて先に属する
   ことが可能であり、前記データブロック選択手段（ＯＳ
   ＱＲＣＬ）が、所定の出力が属する出力あて先を識別す
   るため、及びこれらの最終出力あて先から出力あて先を
   転送かつ選択するための少なくとも１つのデータブロッ
   クを有する前記出力あて先を識別するための出力あて先
   選択手段（ＯＱＳＣ、ＯＱＰＳ、ＯＱＩＣ）を備えてお
   り、これにより、選択された出力あて先の識別が、前記
   データブロック選択手段（ＯＳＱＲＣＬ）をしてこの選
   択された出力あて先の待ち行列の識別（ＱＲ１〜ＱＲ
   ６、ＲＥ１〜ＲＥ１６）を確立することをイネーブルと
   することを特徴とする請求項１に記載の情報一時記憶シ
   ステム。
3. 【請求項３】 前記出力あて先選択手段（ＯＱＳＣ、Ｏ
   ＱＰＳ、ＯＱＩＣ）が、あて先の型に基づく順序（ＣＩ
   ＱＲ、ＣＩＱＳ、ＣＩＱＴ）で前記出力あて先を考慮す
   ることによって転送するためかつ前記順序を基にこれら
   最終出力あて先から１つの出力あて先を選択するため、
   少なくとも１つのデータブロックを有する前記出力あて
   先（ＣＩＱ１〜ＣＩＱ５１）を識別するように構成され
   ていることを特徴とする請求項２に記載の情報一時記憶
   システム。
4. 【請求項４】 転送するための少なくとも１つのデータ
   ブロックを有する前記出力あて先を識別する目標を有す
   る前記出力あて先選択手段（ＯＱＳＣ、ＯＱＰＳ、ＯＱ
   ＩＣ）が、前記出力あて先用に転送されるべきデータブ
   ロックの数を与える各出力あて先用のカウンタ（ＣＬＣ
   １〜ＣＬＣ５１）と、前記数がゼロか又はゼロとは異な
   る数かを指定する検出回路（ＯＴＣ１〜ＯＴＣ５１）と
   を備えていることを特徴とする請求項１から３のいずれ
   か１項に記載の情報一時記憶システム。
5. 【請求項５】 前記データブロック及び出力選択待ち行
   列管理ロジック（ＣＯＱＭＬ）が、データブロックが割
   当られるべき場所の指示（Ｌ）を要求する個別の出力を
   受け取るための第１段階及びデータブロックが割当られ
   なければならない選択された出力（ＹＪＳ）についての
   識別を供給するための第２段階からなる、反復サイクル
   のタイムスロット期間中の２つの連続する段階において
   動作する出力選択手段（ＯＳＣ）を備えていることを特
   徴とする請求項１から４のいずれか１項に記載の情報一
   時記憶システム。
6. 【請求項６】 第２段階で供給された前記選択された出
   力識別（ＹＪＳ）が直前の第１段階の前記個別の出力
   （ＹＪ）を要求する識別であることを特徴とする請求項
   ５に記載の情報一時記憶システム。
7. 【請求項７】 前記選択された出力識別（ＹＪＳ）は、
   該選択された出力識別（ＹＪＳ）が前記の個別の出力
   （ＹＪ）を要求する識別と無関係に規定されるように、
   選択された出力の識別ソース（ＯＳＳ）により供給され
   ることを特徴とする請求項５に記載の情報一時記憶シス
   テム。
8. 【請求項８】 前記ソース（ＯＳＳ）が、前記タイムス
   ロットの数に等しい多数のアクティブな位置を有し、前
   記サイクルのタイムスロットにつき１つのレートで全て
   のその位置を通過するカウンタであることを特徴とする
   請求項７に記載の情報一時記憶システム。
9. 【請求項９】 前記ソースカウンタ（ＯＳＳ）が、規則
   的又は非規則的な間隔で、前後に１つ又はそれ以上の付
   加的段階を達成することを特徴とする請求項８に記載の
   情報一時記憶システム。
10. 【請求項１０】 前記ソースカウンタが、前記各サイク
    ルにおいて１度に、前後に１つ又はそれ以上の付加的段
    階を達成することを特徴とする請求項９に記載の情報一
    時記憶システム。
11. 【請求項１１】 Ｎが１サイクルにおけるタイムスロッ
    トの数の倍数でもなく、又約数でもない場合に、Ｎのう
    ちの１サイクルにおいて、前記付加的段階の達成がディ
    スエーブルされることを特徴とする請求項１０に記載の
    情報一時記憶システム。
12. 【請求項１２】 前記付加的段階の数が、連続するラン
    ダム又は疑似ランダム数のソースによって、各機会毎に
    供給されることを特徴とする請求項９から１１のいずれ
    か１項に記載の情報一時記憶システム。
13. 【請求項１３】 前記ソースカウンタ（ＯＳＳ）が、各
    サイクルのスタートで指定位置に設定されることを特徴
    とする請求項８に記載の情報一時記憶システム。
14. 【請求項１４】 前記指定位置が、連続するランダム又
    は疑似ランダム数のソースから供給されるか、又は該連
    続するランダム又は疑似ランダム数のソースを考慮して
    いることを特徴とする請求項１３に記載の情報一時記憶
    システム。
15. 【請求項１５】 前記の選択された出力識別ソースが、
    連続するランダム又は疑似ランダム数のソースであるこ
    とを特徴とする請求項７に記載の情報一時記憶システ
    ム。
16. 【請求項１６】 前記待ち行列が、ＦＩＦＯ待ち行列で
    あることを特徴とする請求項１から１５のいずれか１項
    に記載の情報一時記憶システム。
17. 【請求項１７】 前記待ち行列の各々が、メモリ内のデ
    ータブロックの識別の連係リストによって実行され、さ
    らに１つのメモリが１つ又はそれ以上の待ち行列に用い
    られることが可能であり、メモリの最小数が、ポイント
    ツーマルチポイント伝送の場合に特定のデータブロック
    のコピーが転送されるかもしれない出力群の最大数に等
    しいことを特徴とする請求項１から１５のいずれか１項
    に記載の情報一時記憶システム。