JPH021669A - スイッチングシステム及びその構成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ルーティングのためのヘッダを有する固定長
セルを用いて音声、データ等の時分割多頁通信情報を交
換するスイッチングシステムに係り、荷に音声等の回線
交換情報とデータ等のバースト交換１″＃報を統合して
交換するのに好適なスイッチングシステムに関する。

〔従来の孜術」 典形的な電話音声のビット速ｊ５　（６４Ｋｂ／ｓ　）
のみならず、低速（数１００　ｂ／Ｓ　）データからビ
デオ信号（数Ｍｂ／ｓ）　　までの、株々なビット速度
、様々な性質（バースト性、実時間性等〕を持った通信
を統合して取り扱い得る、柔軟かつ経済的なスイッチン
グシステムが求められている。

このような要求に対して、ルーティングのための情報を
含んだヘッダを持つ固定長のセルを用いて、全ての情報
を画一的にスイッチングする方法が、１つの有望な茶で
ある。例えば、本出願人によシ既に提案されている、論
文「成子情報通信学会創立７０周年記念総合全国大会（
昭和６２年）交換部門１８３２　ｒ回線／パケット統合
通話路の検討」」に示されているスイッチングシステム
は、その１つである。本例では、全ての通信情報を、セ
ルと呼ばれろ固定長ブロックを用いて転送する。

そのスイッチングに当っては、ヘッダ、駆動型の空間ス
イッチ′！ｆ−基本とし、同一宛先を持つ複数のセルが
空間スイッチ内で衝突するのヲ蛾けるため、入ハイウェ
イ毎に時間スイッチ機能を設けた構成をとっている。更
にその時間スイッチ機能には、電話音声のように実時間
性が要求される回線交換モードと、遅延はめる程度許さ
れるが、バースト的に発生するデータを送るバースト交
換モードの２つのモードを扱う事が出来るように、スイ
ッチングのためのメモリと、待ち合わせのためのバッフ
ァメモリが設けられている。回線交換モード用セルは、
実時間性を保証する念めにバッファメモリヲ介さず、優
先して取り扱い、−万バースト交換モード用セルは、バ
ッファメモリで待ち合わせ、タイムスロットに空きがあ
る時に処理される。

他の例として、特開昭５９−１３５９９４号公報に示さ
れるｌ’−ＴＤＭスイッチングシステム」が挙げられる
。本例では、回線交換モードとバースト交換モードの２
鴇類の性質を持った通信を扱うという概念は明示されて
いないが、固定長セルを、バッファメモリを用いて時間
的に入れ換える機能を有している。その際に、セルの待
ち合わせとスイッチングは同一のバッファメモリを用い
る。待ち合わせを実現するために、セルのバッファメモ
リへの書き込みアドレスを、ヘッダによって知ることが
出来る。そのセルの宛先別に格納しておく待ち行列手段
が設けられている。

〔発明が解決しようとする課題〕

固定長セルを用いてスイッチングを行なう場合、各セル
の宛先が必ずしも平均的に分布していないため、同一宛
先へ向けたセルが一時的に集中し、輻椿状態となったり
、メモリのオーバーローニよりセルが消失してしまう事
が起こり得る。上記の。

最初に挙げた、本出願人による論文では、輻榛状態回避
のため待ち合わせのためのバッファメモリを、各宛先出
ハイウェイ別に設けている。このバッファメモリは、セ
ル全体を格納するもので、かつ、オーバーフローしない
だけ多数のセルラ格納できるものである必要があり、し
かも、宛先毎に個別に設けなければならない。従って、
この構成では、大雪のメモリを必要とするという問題が
ある。−万、２番目の例に挙げたスイッチングシステム
（特開昭５９−１３５９９４号）では、バッファメモリ
は全入ハイウェイに対し１つであり、バッファメモリの
アドレスだけを記憶する待ち行列手段がセルの宛先別に
複数設けられている。この構成では、比較的少ないメモ
リ量で各セルの宛先の隔りは吸収され得ろ。しかしなが
ら、バッフアメｅりの書き込みアドレスは周期的に用い
られろた６、論理的にはバッファメモリは各宛先対応に
固ぜ的（で分割されているのと同等であり、ある待ち１
列の待ちが一定碕を越えると、読み出されてい１いセル
がまだ残っているにもかかわらず、同一つ書込みアドレ
スが使われ、バッファメモリの上与きが起ころ。このと
き上書きされたセルは消失してしまうという問題がある
。

不発明の目的は、上記従来例の問題点全解決し、メモリ
の大量便用をなくし、かつパックアメモリＤ上書きによ
ってブロックが消失しないスイッチングシステムを提供
することにある。

〔課題を解決するための手段） 上記目的を達成するために、複数の入ハイウェイ（以下
では単に入線と称する）を時分割多Ｉし、到着したセル
をパックアメモリ（以下メインバッファと称する）に書
込み、これを適当な順序で読み出し、多重分離し、複数
の出ハイウェイ（以下では単に出線と称する）に振り分
けることによって交換動作全行うスイッチングシステム
において。

メインバッファの空きアドレスを格納しておくＦＩＦＯ
（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ　）バッファ
（アイドルアドレスＦＩＦＯと称するンと、使用中アド
レスを出線対応に管理する手段を設け、メインバッファ
へのセルのＪシ込み時には、上記アイドルアドレスＩ”
ＩＦ（Ｊバッファのデータ出力から空アドレスを取り出
し、メインバッファからのセルの読ｔＴ３Ｌ時には、読
み出しが終ったアドレス全上記アイドルアドレスＩ＝”
ｌＦ’０バッファのデータ人力へ戻す、アイドルアドレ
スチエ・イン′５ｒ″持つようにした。

〔作用〕

セルが到着し、これをメインバッファに書き込む際には
、そのセルの宛元出純に開先なく、１つのアイドルアド
レスＦＩＩ”０から仝さアドレス金得るだめ、メインバ
ッファに空きがある限りメインバッファ内のどの領域で
もセルラ書き込む事ができる。到着するセルの宛先が＃
足の出廠へ篩っていたとしても、その分は他の宛先への
セルが減少しているはずなので、必要となるメインバッ
ファの容量は要わらない。

また、セルを読み出すまでは、そのセルが格納されてい
るアドレスはアイドルアドレスＦＩＦＯに戻らないので
、同一アドレスにセルが上書きされて、そこに格納され
ていたセルが消失してしまう事はない。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図においては、１本の入線が、直並列変換多重器１０１
を介してメインバッファ１０５のデータ人力（Ｌ）Ｉ）
に接続され、メインバッファ１０５のデータ出力（Ｌ）
０）は、並直列変換多事分離器に接続されｍ本の出線に
分離されている。

直並列変換多重器１０１の出力のうち、セルのヘッダに
相当する部分は、ヘッダ変換テーブル１０２の読出しア
ドレス端子（ＲＡ）に接続され、ヘッダ変換テーブル１
０２のデータ出力（ＤＯ）のうち、新ヘッダ部分はメイ
ンバッファ１０５ｏｆ−タ入カヘ接続され、空＠／１史
用中悄１（空−０）部分はＡＮＤゲート１０９を介しメ
インバッファ１０５の書込みイネーブル人力（ＷＥ）へ
接続され、出線番号部分はアドレスポインタ１０４の宛
先出線番号入７１（ＤＥＳＴ）に接続される。ヘッダ変
換テーブル１０２のデータ人７１（ＤＩ）と書込みアド
レス（ＷＡ、）は、図示していない制御系に接続されて
いる。アイドルアドレスＦＩＦＯ１０５のデータ出力（
ＤＯ）はメインバッファ１０５のデータ入力（ＤＩ　）
とアドレスポインタ１０４の次書込みアドレス入力（Ｎ
ＷＡＤ）へ接続され、空き表示出力ＩＰＴＹ）はＡＮＤ
ゲート１０９を介しメインバッファ１０５の書込みイネ
ーブル入力（ｗｇ）へ接続される。アドレスポインタ１
０４の書込みアドレス出力いＶＡＤ）ｉｔメインバッフ
７１０−５の書込みアドレス入力（ＷＡ　）へ接続され
読出しアドレス出力（ＲＡ　Ｄ　）は、セレクタ１１０
を介してメインバッファ１０５の挽出しアドレス出力（
ＲＡ）とアイドルアドレスＦＩＦＯＩＬ］５　　のデー
タ入力（ｌｌＩ　）に接続される。メインバッファ１０
５のデータ出力（Ｄｏ）のうち、次読出しアドレスに相
当する部分はアドレスポインタ１０４の次読出しアドレ
ス入力（ＮＲＡＤ）へ接続され、それ以外の部分、即ち
セル本体に相当する部分は、並置列質換多重分離器１０
６を介し、各出線へ分離される。制御カウンタ１０７の
出力はアドレスポインタ１０４の読出しカウンタ入力（
ｌ（、Ａ（、’ＮＴ　）へ接続される。空アドレスレジ
スタ１１１はセレクタ１１０の入力へ接続される。アド
レスポインタ１０４のキュー状態表示出力（ＳＴＹ）は
セレクタ１１０の選択人力と、アイドルアドレスｌ！”
ＩＦＯ１０３の曹込みイネーブル入力（νＶＥ）へ接続
されている。

Ｉｆ、メインバッフｒへのセルの書込み動作を説明する
。

各人ｍから到涜したセルは、直並列質換多頁器１０１で
並夕１　ｆ換し、セルを１１固ずつ逐欠取１及うことを
容易にする。人巌から到看するセルの構造の例は、第２
図１ａｌに、−韮列変換多貞の概念図は第４図に示しで
ある。直並列変換多嵐器は、−収にバレルシフタと呼ば
れる公知の回路を用いて構成できる。第２図１ａｌに示
すように、セルのヘッダには論理チャネル番号が書いて
あシ、この番号でヘッダ変換テーブル１０２にアクセス
することでそのセルの出線側での新しい論理チャネル番
号、セルが空きか使用されているかの情報、セルの宛先
出ａ番号金得る。これらの情報は、呼設定時に制御系か
らのアクセスでテーブル内に書き込まれる。第２図１ｂ
ｌにヘッダ変換テーブル１０２の出力の例を示す。

セルの宛先出υ番号はアドレスポインタ１０４へ人力さ
れ、これに応じて適当な書込みアドレスが得られる。該
書込みアドレスは、アイドルアドレスＦＩＦＯ１０３か
ら予め入力され１″Ｃものである。

該、督込みアドレスを用いてセルはメインバッファ１０
５へ書込ｉルる。同、セルが空きセルである場合、もし
くはアイドルアドレスＦＩＦＯが空きである場合（即ち
メインバッファに臣きが無い場合は、Ａへりゲート１０
９の出力がＬとなるためメインバッファ１０５には沓込
みは行ルず、また、アイドルアドレスＦＩＦＯの読出し
クロック（ＪＬｅＫ）もＬとなり、空アドレスの出力も
行われない。

次に読出し動作を説明する。セルの読出しは、制御カウ
ンタ１０７が発生する数に応じてアドレスポインタ１０
４から読出しアドレスを得て、これをメインバッファの
読出アドレスとすることでセルを読出す。制御カウンタ
の値は、出線番号に対応する。即ち各出緋毎に順番に１
つずつセルが読出されるわけである。読出しアドレスと
して使用したアドレスは、アイドルアドレスＦＩＦＯ１
０３のデータ入力（ＤＩ）へ送られ、再度書込みアドレ
スとして用いられる。尚、ある出線に宛てたセルが、メ
インバッファ内に１つも存在しないときは、キュー状態
表示出力（ＳＴＳ）が出力され、セレクタ１１０によっ
て、メインバッファ１０５の読出しアドレスとして、空
セルアドレスレジスタ１１１に格納されているアドレス
が選択される。該アドレスに相当するメインバッファの
内容は常に空きセルとしである。

アイドルアドレスＦＩＦＯのデータ出力は、セルと一緒
にメインバッファ内に格納する。これはそのセルの宛先
出線・と同じ宛先の、次のセルの格納アドレスを示すた
めである。詳しい動作は第５図を用いて次に述べる。尚
、メインバッファ内のセル構造を第２図１ｃｌに示す。

次に第３図を用いて、アドレスポインタ１０４の構成と
動作を説明する。出線番号入力（ＤＥＳＴ）は、出線番
号デコーダ３０１の入力と蓄込みアドレスセレクタ３０
８の選択入力に接続される。出線番号デコーダ３０１の
ｍ本のデコード出力は、それぞれｍ個の書込みレジスタ
（Ｗ）？、１〜ｒｎ）３０２〜３０５のクロック入力に
接続される。外部のアイドルアドレスＦＩＦＯから入力
される次薔込みアドレスＣＮＷＡＤ）は各書込みレジス
タの入力に接続され、各書込みレジスタの出力は書込み
アドレスセレクタ３０８を介して、書込みアドレス出力
（ＷＡＬ））となる。−万、制御カウンタ入力（ＲＡＣ
ＮＴ）はデコーダ５１１と読出しアドレスセレクタ３０
９の選択入力に接続され、デコーダ３１１のｍ本のデコ
ード出力は、それぞれｍ個の読出しレジスタ（Ｒ比、〜
ｆｆ１）５０４〜６０５のクロック入力として、ゲート
を介して接続される。外部からの次硯出アドレス入力（
ＮＲＡＤ）は、各読出しレジスタの入力に接続され、各
読出しレジスタ出力は読出しアドレスセレクタ３０９を
介して読出アドレス（ＲＡＤ　）となる。不一致検出器
３０６〜３０７はそれぞれ対応する書込みレジスタと読
出しレジスタの出力を入力とし、そのそれぞれの出力は
不一致情報セレクタ３１０ｔ−介して、キュー状態表示
出力（８Ｔ８）となる。また、不一致検出器の出力は上
記ゲートの一方の入力にも接続される。

出線番号大刀（ＤＥＢＴ）によりｍ個の書込みレジスタ
の出力のうち、その出線番号に相当するものを書込みア
ドレスセレクタ６０８で選択し、書込みアドレス出力（
ＷＡＤ）とする。このとき、同時に出線番号デコーダ３
０１のデコード出力により、上記に相当する書込みレジ
スタの保持する値を、アイドルアドレスＦＩＦＯから入
力される（ＮＷＡＤ）値に更新する。従って、更新直前
でのＮＷＡＤＯ値は、この時書込みを行おうとしている
セルの宛先出線番号と同じ宛先のセルが次に入ってきた
時の書込みアドレスに相当する。そのため、このＮＷＡ
ＤＯ値をこの時書込みを行おうとしているセルと一緒に
メインバッファに格納しておけば、このセルを読み出し
た時に、同じ出線へ宛てたセルを次に読み出す時は、ど
のアドレスから読み出せば良いのかを知ることができる
。セルの読出し時は。

制御カウンタの値を選択入力とする読出しアドレスセレ
クタにより読出しレジスタ出力を選択し、そのレジスタ
の保持値を読出しアドレス出力（几ＡＤ）として出力し
、これを読出しアドレスとして用いる。同時にデコーダ
３１１の出力によって、この時選択された読出しレジス
タの保持値を更新する。このときの読出しレジスタの入
力は、メインバッファから読出される、上記書込み時に
セルと一緒に格納した次読出アドレスであるので、同じ
出線へ宛てた次のセルのアドレスセレクタしレジスタに
保持させる事ができる。

第５図はアイドルアドレスＰＩＦ０１０３の得底を示す
。アイドルアドレスＦＩＦＯ１０５は、メモリ５０１、
書込みカウンタ（ＷＣＮＴ）５０２、読出しカウンタ（
几ＣＮＴ）、５０５．一致検出器５ｏ４から成る。書込
みカウンタ５０２は、書込みアドレス（ＷＡ　）−７ｉ
出力するカウンタで、メモリ５０１のアドレスの数だけ
カウントするリングカウンタである。読出しカウンタ５
０３は、読出しアドレス（ＲＡ　）　ｔ−出力するカウ
ンタで、メモリ５０１のアドレスの数だけカウントする
リングカウンタである。両カウンタの値が同一になった
時はメモリが空になった状態であるから、これを一致検
出器５０４で検出して空き出力（ｇｐ’ｒｙ　）を出す
。以上のように、全体としてはＦＩＦＯａ！能を持つも
のである。

次に第６図を用いて他の実施例を説明する。第６図に示
すスイッチングシステムは、基本的には第１図に示すも
のと同じ原理によるものであるが、第１図のものに更に
優先制御機構を付加しである。

第６図において第１図に示す構底要素と同一のものは同
一の符号を付与してあ夕、説明は省略すも渠１図との最
も大きな相違は、アドレスポインタが複数ある点である
。ここでは優先クラスとして３つのクラスがあると仮定
する。それぞれクラス１　（ＣＩ　）、クラス２（Ｃ２
）、クラス３（Ｃ３）と称する。

第６図のヘッダ変換テーブル１０２の出力には、クラス
表示が含まれている。クラス表示出力は、クラスデコー
ダ（ＣＤＥＣ）６０５の入力と曹込みクラスセレクタ（
ＷＳＥＬ）６０６の選択入力に接続される。クラスデコ
ーダ（ＣＤＥＣ）６０５の各デコード出力は、それぞれ
のクラスに対応するアドレスポインタの書込みアドレス
イネーブル入力（ＷＡＥＮ）へ接続される。クラスデコ
ーダ（ＣＤＥＣ）６０５のデコード出力のうち、Ｃ２出
力はアップダウンカウンタ６０８の出力とＡＮＤｉとっ
て０２′とする。

クラスデコーダ（Ｃ８Ｃ）　６０５のＣ１、Ｃ３出カと
０２ＩのＯＲ出力をメインバッファ１０５の書込みイネ
ーブル（ｗｇ）に接続する。各クラブに対応するアドレ
スポインタ、即ちアドレスポインタ（クラス１）６ＣＮ
、アドレスポインタ（り２ス２ン６０２、アドレスポイ
ンタ（クラス３）６０３の各キュー状態表示出力（ＳＴ
Ｓ）は読出アクセス制＠６０４の入力に接続される。読
出アクセス制御の入力と出力の閣僚は一例を第７図に示
す。読出アクセス制御６０４の出力は読出クラスセレク
タ（ＲＩＳＥＬ）６０７とデコーダ（ＲＦｉＤＢＣ）’
６０９の入力に接続されろ。

デコーダ（ＲＥＤＥｃ）６０９のデコード出力はそれぞ
れ対応するクラスのアドレスポインタの読出アドレスイ
ネーブル入力（凡ＡＥＮ）に接続されるとともに、デコ
ード出力のＯＲがアイドルアドレスＦＩＦＯの書込みイ
ネーブル人力（ＷＥ）に接続される。同、アップダウン
カウンタ６０８はクラス２の読出アドレスイネーブル人
力（Ｒ，ＩＮ　）がアップ入力、Ｃ２’がダウン入力で
ある。ここで各クラスの定義は、クラス１が遅延時間が
小さく、セルの紛失率も小さいもの、クラス２が遅延時
間が小さいが、セル紛失率はやや大きいもの、クラス３
が遅延時間はｆや大きいがセル紛失率が小さいものであ
る。クラス２は紛失率が他のクラスよりやや大きくても
良いので、１更用可能なメインバッファの容量全制限す
る。具体的には、アップダウンカウンタ６０８に使用金
許す答ｔをセル数換算でセットする。アップダウンカウ
ンタ６０８は、曹込み時にダウン、読出し時にアップす
るので、このカウンタが０になった時は制限値−杯まで
メインバッファを使用している事を示す。この時はＣ２
’出力はＬとなりこのクラスの新たな書込みは行なわれ
ない。従って、この時到着したクラス２のセルは廃棄さ
れろ。一方、遅延時間については、クラス１が一番小さ
く、クラス３は一番大きくなるように読出アクセス制御
で読出しの優先順位付けを行う。具体的には出線毎に、
クラス１のセルがメインバッファ内にある時はまずそれ
を読出し、クラス１のキューが無（なったらクラスのセ
ルを読出し、クラス２のキコーも無くなったらクラス５
のセルを読出す、といつよ５に行う。

セルが到着するとヘッダ変換テーブル１０２の出力によ
りそのセルが属するクラスが識別でき、クラスデコーダ
６０５によりそのクラスに対応するアドレスポインタへ
書込みアドレスイネーブル出力（ＷＡＥＮンが出される
。これに対してアドレスポインタが出力した書込みアド
レス出力（ｗＡＤ）は書込みクラスセレクタ（ＷＳＥＬ
　）　６０６で選択されメインバッファの書込みアドレ
ス（ＷＡ）として用いられろ。−万、読出しの場合は、
先に述べたように、ｄ出アクセス制御６０４が、各クラ
スの各出一対応の待ちキューの有Ｓを監視して、待ちヤ
ニ−があるものの中で層も優先順位の高いものから出力
するように１ｌｌｌｌ　ｉｌｌ［ｌする。具体的には、
デコーダ６０９のデコード出力が、読出しを行うクラス
のアドレスポインタを指示し、読出しクラスセレクタ６
０７が、読出しを行うべきクラスのアドレスポインタが
出力した読出しアドレス出力を選択し、メインバッファ
の読出しアドレスとする。

次に、第８図を用いて別の実施例を説明する。

第８図の構成は第１図のヘッダ変換テーブル１０２が無
いものである。この場合は、入縁から到着するセルの構
造が、第９図のようになっている。このような形式はス
イッチの前段に人虜毎にヘッダ変換テーブルを設ける構
成に適している。また、後で述べろ多段構成のスイッチ
を考えたとき、各段のスイッチでそれぞれヘッダ変換金
せずに、前もって一括してヘッダｆ換を行う−Ｊができ
るという特徴がある。

固、ここまで述べた各実施例において、メインバッファ
とアイドルアドレスＦＩＦＯ，ま７’ＣＩｔｔ、メイン
バッファとアイドルアドレスＦＩＦＯとアドレスポイン
タを、集積回路化し、同一チップ上に搭載すれば、小形
のスイッチが実現できるとともに、以下に述べろ多段構
成の実現も容易となる。

次に、第１０図および箪１１図を用いて、多段構成のス
イッチ（多段通話路スイッチ）の実施例を説明する。ま
ず、具体的な実施例の説明に先だって、多段スイッチの
ノンブロック柔性について説明する。

従来、回線交換におけるノンブロックの多段通話路スイ
ッチとしては、クロス形が良く知られている。（秋丸著
「現代交換工学概論」オーム社昭和５４年ＰＰ、１５６
〜１５７およびシー・クロスニア　スタデイ　オブ　ノ
ン　ブロッキング　ネットワークス、ベル　システム　
テクニカル　ジャーナル　第３２巻第３号（１９５３年
）　（ｅ、ｃｌｏｓ：Ａ　５ｔｕｄｙ　ｏｆ　Ｎｏｎ　
Ｂｌｏｃｋｉｎｇ　Ｎｅｔｗｏｒｋｓ、　ＢｅｌｌＳｙ
ｓｔｅｍ　Ｔｅｃｈｎｉｃａｌ　Ｊｏｕｒｎａｌ　ｖｏ
ｌ　、３２、Ｎｏ、３（１９５３））クロス形多段スイ
ッチは、１次スイッチの入回線数をｍ、出回線数をｒ、
２次スイッチの入回線数、出回線数をともにに％　５次
スイッチの入回線数をｒ、出回線数をｍとし、１次スイ
ッチｉｋ個、２次スイッチｆｒ個、６次スイッチ′をに
個用い、１次スイッチの１本の出回ｉｔ−各２仄スイッ
チに１本ずつ、２次スイッチのに本の出回線を各５次ス
イッチに１本ずつ接続する多段スイッチ構成において、
１２２ｍ−１（クロスの式）を満たすように構成した５
段のスイッチである。

同、ここで言うノンブロックとは、スイッチの入口縁、
出回線双方に空き容量が存在する場合には、その間を接
続するバスが必ず存在する、ということである。

上記クロス形スイッチは、単一の速度を持つ複数の呼を
扱う場合にはノンブロックである。ところが、それぞれ
の叶が任意の速度を持つ場合には、単位スイッチ間を結
ぶリンクの使用効率が落ちるため、ノンブロックとはな
らない。それぞれの呼の速度が異なると、例えば、低速
の呼がリンク容量の一部を占有しているために、そのリ
ンクにはまだ容量に空きがあるにもかかわらず、高速の
呼はそこへは入れないという、いわゆる虫喰い現象が起
こる。このため、リンクの使用効率が落ち、上記のクロ
スの式を満たしていても、ブロックが起きてしまう。

この問題は、多段スイッチのリンクを、空間的に増やす
、つまりリンク本数を増やすだけでなく。

時間的に増やす、つまりリンク速度を上げることにより
解決される。具体的には、出入回線数とリンク数は、そ
れぞれ前記と同じくｍｓｒとするが、出入回線の速度を
１としたとき、リンクの速度はＸ倍とし、ｒ≧２ＸＩ（
ｍ−１）／（ｘ−１）ｌ　　１’に満たすようなスイッ
チ構成とする。

上式で、右辺の（ｍ−１）は、ｍ本の入回線のうちの（
ｍ−１）本が使用中である状態金示す。−万、（ｘ−１
）は、リンク速度比Ｘから、入回線速度比である１を引
いたものであり、あるリンクがその速度のうちあと入回
線１回線分に微小型Δだけ足りない各ｔを残して使われ
ている状態（Ｘ−｝＋Δ）のΔ−０の極限値を示す。

従って、ｒ（ｍ−１）／（ｘ−１）Ｊは、リンクに空き
容量はあるのに１人回線１回線分は収容できないという
状態、即ち、％’Ｊンクが最も効率の悪い状態で使用さ
れている状態でのリンクの本数を表わしている。伺、記
号〔α〕は１以上の最小の整数を表わす。ここから１本
のリンクを除いたＩ　ｒ（ｍ、−１）／（ｘ−１，）　
Ｊ　−１１本のリンクがこのような状態であり、出回線
側も入口縁側と全く同様であるから、リンク本数が上記
の２倍、即ち、　２ｘ　Ｉ　ｒ（ｍ−１）／（ｘ−１）
Ｊ　−１１本である時折たに入回線１回線分はリンクに
収容できず、更にもう１本の収容可能リンクがあれば、
即ち２＞　ｌｒ（ｍ−１）／（ｘ−１）Ｊ−１｝＋１で
あれば、人回鍜側（１次リンク）、出回線側（２次リン
ク）双方で、入回線１ロ綴分以上の空き容ｔ’ｒ共通に
持つリンクが必ず存在する。

したがって、リンク本数をｒとしたとき、ｒ≧２Ｘ　ｌ
　ｒ（ｍ　　１　）／（Ｘ−１）Ｊ　−１｝＋−１？満
たすならば、このスイッチはブロックすることがない。

以下、本発明の一実施例ｉ＠１０図により説明する。第
１０図に示すように、出入回線数ｎに対し、ｎｍｍｋで
ある。初段スイッチとして、入端子数ｍ、出端子数２ｍ
−３の単位スイッチ’５に個並べた。また、中間段スイ
ッチとして、出入端子数にの単位スイッチｆ　２　ｍ　
−３個、終段スイッチとして、入端子数２ｍ−３、出端
子数ｍの単位スイッチをに個、それぞれ並べた。それぞ
れの単位スイッチ間の接続は、第１０図に示すように、
初段スイッチを構成するある単位スイッチは、中間段ス
イッチを構成する全ての単位スイッチと、中間段スイッ
チｔ？構氏するある単位スイッチは、終段スイッチを構
成する全ての単位スイッチと接続されるようになってい
る。先に述べたノンブロック条件の式、 ｒ≧２Ｘｌ　ｒ（ｍ−１）／（ｘ　−１）Ｊ　−１｝＋
１において、ｘ−２、ｒ　ｍ　２　ｍ　−５に相当する
もので、等号が成立する。

各段の単位スイッチとしては、既に第１図、第６図、第
８図で説明したものや、第１２図、第１６図で説明する
ものが適用できる。

次に、第１１図に多段通話路スイッチのもう１つの実施
例を示す。第１０図の実施例が、先に述べたノンブロッ
ク条件の式、 ｒ≧２ｘ　（ｒ（ｍ−１）／（ｘ−１）Ｊ　−１｝＋１
において、Ｘ−２、ｒ−２ｍ−５の例であったのに対し
、本例ではＸ−３、ｒ＝ｍ−２の例である。この場合も
等号が成立する。構成の考え万は、第１０図と同様であ
る。各単位スイッチの構成も、具体的には第１の実施例
と同様であるので詳細な説明は省略する。

以上の実施例によ゛れば、任意の通信速度を持つ呼を、
ノンブロックで交換できる多段スイッチが必要最小限の
礪戊にて実現できる。

次に第１２図にて、単位スイッチに関する他の実施例を
説明する。、１ｇ１２図では、構成要素はアドレスＦＩ
ＦＯ群１２０１　ｔ−除いては４１図と同じであり、接
続関係が若干異なる。第１２図では、アイドルアドレス
ＦＩＦＵ１０５のデータ出力（ＤＯ）は、そのままメイ
ンバッファ１０５の書込みアドレス（ＷＡ）に接続され
る。また、メインバッファ１０５にはセル本体のみ全書
込み、次アドレス情報は書き込まない。第１３図を用い
て本構成のポイントであるアドレスＦＩＦＯ群１２０１
について説明する。

出線番号入力（ＤＥＳＴ）は出線番号デコーダ（ＷＤｇ
Ｃ）１３０１に接続され、そのｍ本のデコード出力はそ
れぞれｍ個のＦＩＦＯバッファ１３０３〜１３０４の書
込み信号（ＷＣＫ）入力に接続される。

ＦＩＦＯバｙ７７１３０３〜１５０４（７）データ入力
は、第１２図のアイドルアドレスＦＩＦＯのデータ出力
である。Ｆ工ＦＯバッファ１３０６〜１３ｏ４のデータ
出力は読出アドレスセレクタ１３０５’ｉ介して読出ア
ドレス出力（凡ＡＤ）となる。読出アドレスセレクタ１
３０５は制御カウンタ入力（几ＡＣＮＴ）ｔ＝選択入力
とする。制御カウンタ入力（ＲＡＣＮＴ）は更に読出順
序デコーダ１５０２の入力と空状態セレクタ（ｎＰ８Ｅ
Ｌ）１３０６の選択入力に接続される。続出順序デコー
ダ１３０２のデコード出力は各ＦＩＦＯバッファの読出
し信号（ＲＣＫ”）入力に接続される。

各ＦＩＦＯバッファの空き状態信号（ＢＰ）は空状態セ
レクタ（ｇＰｓＦｌｉＬ　）　ｋ介して、キュー状態表
示出力（ＳＴＳ）となる。

本実施例では、セル書込み時はアイドルアドレスＦＩＦ
Ｏがら空アドレスを取出し、これをそのままメインバッ
ファの書込みアドレスとする。同時に該アドレスを、ア
ドレスＦＩＦＯ群１２０１の中のそのセルの宛先出線番
号に対応するＦＩＦＯ，＜ツファに書込む。読出し時は
、各ＦＩＦＯ，（ツファから順にアドレスを取出し、こ
れを読出しアドレスとシテメインバツファからセルｅ読
出ｆ。ＦＩＦＯ，＜ツファが空の時はＨＰ小出力出され
る。

本構成では、出線当りのバッファ可能セル数がアドレス
ＦＩＦＯ群の中のＦＩＦＯバッファの容量で開眼されて
しまうが、この容量を充分大きめにとっておけば、全体
としては本構成は簡単な構成で、りも。

第１４図はスイッチ規模の拡張の一実施例である。ヘッ
ダ駆動形時間スイッチ１４０１〜１４０２とヘッダ駆動
形空間スイッチ１４０３から成り、入線に対応してヘッ
ダ駆動形時間スイッチ１４０１〜１４０２を設け、その
各出力をヘッダ駆動形空間スイッチの入力とする。

ここで、ヘッダ駆動形時間スイッチというのは、ヘッダ
情報に基づいてセルの時間順序を入れ換えるもので、具
体的には、既に述べた第１図、第６図、第８図、第１２
図等のスイッチングシステムが適用できる（但し、多重
、多重分離部を除いたもの）。これらの既に述べたスイ
ッチングシステムでは、セルの読出しは制御カウンタの
値に基づいて行う。そこで、第１４図のｎ個のヘッダ、
鳴動形時間スイッチの制御カウンタの値が常に全て異な
るようにしておけば（例えば１つずつずらしておけば）
、同時に読出されたセルは全てその宛先出線番号が異な
る。従って、ヘッダ駆動形空間スイッチ１４０３では、
同時に入力したセルの宛先が同じであるための衝突が起
こらない。このため、ヘッダ、駆動形空間スイッチは＄
１５図に示スような簡単な構成で良い。＄１５図では・
各出入線に対応してタイミング回路１５０１〜１５０　
ｎ　ｓ　　セレクタ１５１１〜１５１ｎｖ選択アドレス
発生部１５２１〜１５２ｎｔ″設け、各入線のヘッダ情
報に相当する部分はそれぞれ全入線分を選択アドレス発
生部に接続し、各入線のヘッダ以外の部分はタイミング
回路全弁して各出線対応のセレクタそれぞれへ接続する
。同時に入力したセルの宛先は全て異なるので、各選択
アドレス発生部には、自分のところに相当する宛先を持
ったヘッダ情報が１つだけ来る。

そのヘッダ情報が米た入線に相当する選択アドレスを発
生すればセレクタによシ宛先通９の選択カ玉なされ、全
体としては空間スイッチ動作を行った事になる。

第１６図は第１２図の横取に優先制御機構を付ＴＪＯし
たものである。ヘッダ変換テーブル１０２のデータ出力
にクラス表示出力があり、これカーアト。

レスＦＩＦＯ群１６０１０クラス人力（Ｃ１，ｌに接続
される。

第１７図は優先制御機能付きアドレスＦ’ＩＦＵ群の傳
成である。第１３図と同様な部分の説明しま省略する。

本実施例では、続出順序に優先、非優先の２クラスを設
けている。そこで、各出組対応に２つずつのＦＩＦＯバ
ッファ（例えば１７０２と１７０４　）を設けている。

ＦＩＦＯバッファの舊込み信号入力（ＷＣＫ）は出線番
号デコーダ１３０１のデコード出力と、クラス情報デコ
ーダ１７０１のデコード出力のＡＮＤ条件をとっている
。また読出し信号入力（Ｒ，ＣＫ）は読出し順序デコー
ダ１３０２のデコード出力と各ＦＩＦＯの空状態表示出
力（ｇｐ）とのＡＮＤをとっている。この横取によれば
、セルの書込み時は、書込みアドレス（ＷＡＤ）はその
出線番号とクラスに応じた１”　Ｉ　ＦＯバッファへ格
納され、セルの読出し時には、読出し優先側のＰＩＦ’
０　（例えば１７０２）が空になるまでは常にこちらの
ＦＩＦＯから読出しアドレスが出力され、このＦＩＦＯ
が空になると始めてもう一方〇Ｆ’ｌＦＯ（例えば１７
０４）が読み出される。

不実施例は遅延時間に関する優先度を２クラス設けて説
明したが、更にＦＩＦＯバッファをクラス毎に増やして
、多数のクラスに対応する争が出来ろ。また、　ＰＩＦ
’Ｏバッファの’４　ｆ　ｔ−制御することによって、
紛失率の違いによるクラス分けにも適用できる。

〔発明の効果〕

本発明によれば、メインバッファからセルが読出される
前に新たなセルが書込まれることによるセルの消失が生
じない。また、全ての出線に対してメインバッファの全
領域が共通に便えるので、特定の出線へのセルの宛先の
偏りが生じても、メモリ容ｔｔ−効率良く使える。従っ
てセルの廃粱が起きに（い。このことは特Ｖこ、瞬時的
に同一宛先のセルが県中して到着する、）く−スト江の
強い通信２扱う際に効果がある。

【図面の簡単な説明】

渠１１は不発明の一実施例の機能ブロック図、第２図は
第１図の実施例で用いるセルの構造の説明図、第３図は
第１図のアドレスポインタの詳細機能ブロック図、第４
図は第１図の直並列変換多重器の動作説明図、第５図は
第１図のアイドルアドレスＦＩＦＯの詳細機能ブロック
図、第６図は不発明の一実施例の機能ブロック図、第７
図は第６図の読出アクセス制御の論理の説明図、第８図
は本発明の一実施例の機能ブロック図、第９図は第８図
の実施例で用いるセルの構造の説明図、第１０図、第１
１図は本発明の一実施例の説明図、第１２図は本発明の
一実施例の機能ブロック図、第１５図は第１２図のアド
レスＦＩＦＯ群の詳細機能ブロック図、第１４図は本発
明の一実施例の説明図、第１５図は＄１４図の空間スイ
ッチの機能ブロック図、第１６図は本発明の一実施例の
機能ブロック図、第１７図は第１６図のアドレスＰＩＦ
’Ｏ群の詳細機能ブロック図である。 １０１・・・直並列変換多重器、１０２・・・ヘッダ変
換テーブル、１０５・・・アイドルアドレスＦＩＦＯ１
１０４・・・アドレスポインタ、１０５・・・メインバ
ッファ、１０６・・・並直列変換多貞分離器、１０７・
・・制御カウンタ、３０２・・・書込外レジスタ、５０
４・・・読出レジスタ、３０６・・・不一致検出器、３
０８・・・書込みアドレスセレクタ、６０９・・・読出
しアドレスセレクタ、６０４・・・読出アクセス制（ｌ
ｉｔ、１２０１・・・アドレスＦＩＦＯ群、１３０３・
・・ＦＩＦＯバッファ。 篤 図 ドＡＣＮＴ 英 図 （ｔＬ） （Ｃ） 篤 牛 図 弔 回 晃 叉 第９図 菓ｌＯ図 １θ１７−−−単イ立又イ、ｙ＋−（１吹又イツ＋）１
０２７−−−単イユ又イツ±（２次スイー／躬／θ３１
−−−単４肛又１ツｆ（３次又ｆ、、チ）葛 ！！ 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、ヘッダ部と情報部から成る固定長のセルを用いて、
   複数の入ハイウェイと複数の出ハイウェイ間で通信情報
   を該ヘッダ部に含まれる情報に基づき交換するスイッチ
   ングシステムであつて、複数の入ハイウェイを時分割多
   重し、到着したセルをメモリ手段に書込み、これを適当
   な順序で読み出し、多重分離し、複数の出ハイウェイに
   振り分けることによつてスイッチング動作およびバッフ
   ァリング動作を行うスイッチングシステムにおいて、前
   記メモリ手段の空きアドレスを格納しておく第２のメモ
   リ手段と、該第２のメモリ手段に格納された空きアドレ
   ス情報に応じて前記メモリ手段への書込みおよび読出し
   を制御する手段とを設けたことを特徴とするスイッチン
   グシステム。 ２、ヘッダ部と情報部から成る固定長のセルを用いて、
   複数の入ハイウェイと複数の出ハイウェイ間で通信情報
   を該ヘッダ部に含まれる情報に基づき交換するスイッチ
   ングシステムであつて、複数の入ハイウェイを時分割多
   重し、到着したセルをバッファメモリ（以下メインバッ
   ファと称する）に書込み、これを適当な順序で読み出し
   、多重分離し、複数の出ハイウェイに振り分けることに
   よつてスイッチング動作およびバッファリング動作を行
   うスイッチングシステムにおいて、メインバッファの空
   きアドレスを格納しておくＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ
   　Ｆｉｒｓｔ　Ｏｕｔ）バッファ（アイドルアドレスＦ
   ＩＦＯと称する）と、出ハイウェイ対応に、メインバッ
   ファへの書込みおよび読出しを制御する手段とを設け、
   メインバッファへのセルの書込み時には、上記アイドル
   アドレスＦＩＦＯバッファのデータ出力から空アドレス
   を取り出し、メインバッファからのセル読出時には、読
   出しが終つたアドレスを上記アイドルアドレスＦＩＦＯ
   バッファのデータ入力へ戻す事を特徴とするスイッチン
   グシステム。 ３、請求項２において、 上記制御手段は書込みが行なわれたメインバッファのア
   ドレスをそのセルの宛先出ハイウェイ別に管理する機能
   を有し、出力したい任意の出ハイウェイ宛のセルを読み
   出す事を特徴とするスイッチングシステム。 ４、請求項２において、 上記メインバッファはランダム入力及びランダム出力が
   可能なメモリを用いた事を特徴とするスイッチングシス
   テム。 ５、請求項２記載のスイッチングシステムであって、 出ハイウェイ毎に対応した２種類のレジスタの組（書込
   みレジスタおよび読出しレジスタ）を出ハイウェイの数
   と同数だけ上記制御手段内に設け、アイドルアドレスＦ
   ＩＦＯのデータ出力を、それぞれの書込みレジスタの入
   力端子およびメインバッファのデータ入力端子に接続し
   、上記複数の書込みレジスタの出力端子は、到着セルの
   宛先出ハイウェイ番号を選択入力とするセレクタを介し
   てメインバッファの書込みアドレス端子に接続し、メイ
   ンバッファへのセル書込み時には、到着したセル自体と
   、次にそのセルの宛先と同じ宛先を持つセルが到着した
   ときそのセルを書込むべきアドレス（次アドレス）とを
   組としてメインバッファの同一アドレスに書込み、更に
   、該次アドレスにより上記セルの宛先となる出ハイウェ
   イに対応する書込みレジスタを更新し、 一方、メインバッファのデータ出力端子をそれぞれの読
   出レジスタの入力端子と接続し、複数の読出しレジスタ
   の出力端子は、出ハイウェイ毎の読出タイミングを発生
   するカウンタ出力を選択入力とするセレクタを介してメ
   インバッファの読出しアドレス端子、およびアイドルア
   ドレスＦＩＦＯのデータ入力に接続し、メインバッファ
   からのセルの読出し時には、上記セル自体と次アドレス
   の組を読み出し、更に、該次アドレスにより該当ハイウ
   ェイに対応する読出しレジスタを更新することで、セル
   のスイッチングおよび宛先出ハイウェイ毎のチェイン形
   式のバッファリングを行う事を特徴とするスイッチング
   システム。６、請求項２記載のスイッチングシステムで
   あつて、 到着するセルには取扱い条件を区別するクラスが付与し
   てあり、クラスによつてスイッチが保証するセルの廃棄
   率が異なるスイッチングシステムにおいて、 アップダウンカウンタを設け、ある特定のクラスのセル
   をメインバッファに書込んだ時は該アップダウンカウン
   タをカウントダウンし、読出した時はカウントアップし
   、該アップダウンカウンタのカウンタ値が零になつた事
   を検出した場合は該クラスのセルのメインバッファへの
   書込みを禁止し、セルを廃棄する事を特徴とするスイッ
   チングシステム。 ７、請求項５記載のスイッチングシステムであつて、 到着するセルには取扱い条件を区別するクラスが付与し
   てあり、クラスによつてスイッチが保証するセルのバッ
   ファリングによる遅延時間が異なるスイッチングシステ
   ムにおいて、 出ハイウェイの数と同数の書込みレジスタおよび読出し
   レジスタの組（アドレスポインタと称する）をクラスの
   数だけ設け、セルのメインバッファへの書込み時には、
   該セルに付与されたクラスに基づいて使用するアドレス
   ポインタを選択する手段と、読出し時には、遅延時間に
   対する条件が最も厳しいクラスのアドレスポインタを選
   択して読出しアドレスを出力する手段と、該クラスのあ
   る出ハイウェイに対応するセルの待ちキューの有無を検
   出し、待ちキューが無かつた場合は上記クラスの次に遅
   延条件が厳しいクラスのアドレスポインタを選択する手
   段を持つことを特徴とするスイッチングシステム。 ８、請求項２記載のメインバッファとアイドルアドレス
   ＦＩＦＯとを同一チップ内に搭載したことを特徴とする
   スイッチングシステム用回路部品。 ９、請求項２記載のメインバッファとアイドルアドレス
   ＦＩＦＯと制御手段とを同一チップ内に搭載したことを
   特徴とするスイッチングシステム用回路部品。 １０、請求項２記載のスイッチングシステムであつて、 出ハイウェイの数と同数のＦＩＦＯバッファ（アドレス
   ＦＩＦＯと称する）を設け、メインバッファの空きアド
   レスを格納しておくアイドルアドレスＦＩＦＯバッファ
   のデータ出力を、上記複数のアドレスＦＩＦＯそれぞれ
   の入力端子および、メインバッファの書込みアドレス入
   力に接続し、該複数のアドレスＦＩＦＯの出力端子は制
   御カウンタ出力を選択入力とするセレクタを介して、メ
   インバッファの読出しアドレス端子、および、アイドル
   アドレスＦＩＦＯバッファのデータ入力に接続した事を
   特徴とするスイッチングシステム。 １１、請求項１０記載のスイッチングシステムであつて
   、 到着するセルには取扱い条件を区別するクラスが付与し
   てあり、クラスによつてスイッチが保証するセルのバッ
   ファリングによろ遅延時間が異なるスイッチングシステ
   ムにおいて、 アドレスＦＩＦＯを１つの出ハイウェイに対してクラス
   の数だけの複数設け、セルのメインバッファへの書込み
   時には、該セルに付与されたクラスに基づいて使用する
   アドレスＦＩＦＯを選択する手段と、読出し時には、遅
   延時間に対する条件がより厳しいクラスのアドレスＦＩ
   ＦＯを選択して読出しアドレスを出力する手段を有する
   ことを特徴とするスイッチングシステム。 １２、ヘッダ部と情報部から成る固定長のセルを用いて
   、複数の入ハイウェイと複数の出ハイウェイ間で通信情
   報を交換するスイッチングシステムであつて、 入ハイウェイそれぞれに対応してセルの時間的順序をヘ
   ッダ情報に基づいて入れ換えるヘッダ駆動型時間スイッ
   チを設け、その出力それぞれを１つのヘッダ情報に基づ
   いてセルをハイウェイ間で空間的に入れ換えるヘッダ駆
   動型空間スイッチの入力端子それぞれへ接続し、上記ヘ
   ッダ駆動型時間スイッチとして請求項５記載のスイッチ
   ングシステムを用いる事を特徴とするスイッチングシス
   テムの構成方法。 １３、ヘッダ部と情報部から成る固定長のセルを用いて
   、複数の入ハイウェイと複数の出ハイウェイ間で通信情
   報を交換するスイッチングシステムであつて、 入ハイウェイそれぞれに対応してセルの時間的順序をヘ
   ッダ情報に基づいて入れ換えるヘッダ、駆動型時間スイ
   ッチを設け、その出力それぞれを１つのヘッダ情報に基
   づいてセルをハイウェイ間で空間的に入れ換えるヘッダ
   駆動型空間スイッチの入力端子それぞれへ接続し、上記
   ヘッダ駆動型時間スイッチとして請求項１０記載のスイ
   ッチングシステムを用いる事を特徴とするスイッチング
   システムの構成方法。 １４、任意の数の入端子と、任意の数の出端子との間で
   通信情報を交換する、単位スイッチを複数個多段に接続
   して構成する３段リンク通話路スイッチにおいて、初段
   を構成する各単位スイッチ（１次スイッチ）の入回線数
   を整数ｍ、出回線数を整数ｒ、入回線速度と出回線速度
   の比を１：ｘとし、中間段を構成する各単位スイッチ（
   ２次スイッチ）の入回線数、出回線数をともに整数ｋ、
   入回線速度と出回線速度の比を１：１とし、最終段を構
   成する各単位スイッチ（３次スイッチ）の入回線数を整
   数ｒ、出回線数を整数ｍ、入回線速度と出回線速度の比
   をｘ：１とし、１次スイッチをｋ個、２次スイッチをｒ
   個、３次スイッチをｋ個用い、１次スイッチのに本の出
   回線を各２次スイッチへ１本ずつ接続し、２次スイッチ
   のに本の出回線を各３次スイッチへ１本ずつ接続する多
   段スイッチであつて、ｒ≧２×｛「（ｍ−１）／（ｘ−
   １）」−１｝＋１（記号：「ａ」はａ以上の最小の整数
   を表わす。）なる関係を満たす事を特徴とする多段通話
   路スイッチ。 １５、上記通信情報を、ヘッダ部と情報部から成るパケ
   ットを用い、該パケットのヘッダ部に含まれる情報を参
   照して交換を行うことを特徴とする請求項１４記載の多
   段通話路スイッチ。 １６、請求項１４記載の多段通話路スイッチにおいて、
   ｒ＝２ｍ−３、ｘ＝２としたことを特徴とする多段通話
   路スイッチ。 １７、請求項１４記載の多段通話路スイッチにおいて、
   ｒ＝ｍ−２、ｘ＝３としたことを特徴とする多段通話路
   スイッチ。