DE3856370T2

DE3856370T2 - Vermittlungssystem und Verfahren zur Konstruktion davon

Info

Publication number: DE3856370T2
Application number: DE3856370T
Authority: DE
Inventors: Shinobu Gohara; Akira Horiki; Takao Kato; Hiroshi Kuwahara; Makoto Mori; Kenichi Ohtsuki; Yoshito Sakurai
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-07-15
Filing date: 1988-07-14
Publication date: 2000-06-21
Anticipated expiration: 2008-07-15
Also published as: DE3856510T2; US4910731A; EP0299473B1; DE3856370D1; USRE34305E; CA1291806C; DE3856510D1; EP0299473A2; EP0299473A3

Description

Hintergrund der Erfindung

Die vorliegende Erfindung bezieht sich auf ein Vermittlungssystem zum Austauschen von Teilnehmer-Multiplex-Kommunikationsdaten, wie etwa Sprache und Daten, die eine Festlängenzelle mit einem Leitweg-Kopfabschnitt verwenden, und sie betrifft insbesondere ein Vermittlungssystem, das zum integralen Austauschen der Burst-Vermittlungsdaten und der Kanalvermittlungsdaten, wie etwa Sprache, geeignet ist.
Ein vielseitiges und wirtschaftliches Vermittlungssystem wird gefordert, das in der Lage ist, integral Nachrichten nicht nur mit der Bitrate (64 Kb/s) der typischen Telefonsprache zu handhaben, sondern auch solche mit unterschiedlichen Bitraten, beginnend bei langsamen Daten (mehrere hundert b/s) bis hin zu Videosignalen (mehrere Mb/s) sowie verschiedenartige Kenndaten (Burst- und Echtzeitkenndaten).
Ein vielversprechendes Verfahren, von dem erwartet wird, daß es diese Anforderung erfüllt, besteht in der gleichförmigen Vermittlung aller Daten unter Verwendung einer Festlängenzelle mit einem Kopfabschnitt, der Leitwegdaten enthält. Das in einem Bericht mit dem Titel "The Study of an Integrated Switching Network" beschriebene Vermittlungssystem, vorgetragen während der Exchange Division 1832, National General Conference (1987) anläßlich des 70-jährigen Bestehens der Gründung der Electronic Information Communications Society, stellt dafür ein Beispiel dar. Bei diesem Beispiel werden alle Kommunikationsdaten unter Benutzung eines Festlängenblocks, "Zelle" genannt, übertragen. Die Vermittlung wird von einer Raummultiplexstufe abgeleitet; und um zu verhindern, daß eine Vielzahl von Zellen, die die gleiche Adresse haben, im Raummultiplexer miteinander kollidieren, ist für jeden ankommenden Highway eine zeitgesteuerte Schaltfunktion vorgesehen. Weiter umfaßt die zeitgesteuerte Schaltfunktion einen Schaltspeicher und einen Wartepufferspeicher zur Schaffung eines Leitungsvermittlungsmodus, der die Echtzeitkenndaten, wie etwa die Telefonsprache, und einen Burst-Vermittlungsmodus benötigt, in den Daten nach Burst-Art mit einer gewissen Verzögerung übermittelt werden, die zugelassen sein kann. Die Leitungsvermittlungs-Moduszelle wird vorzugsweise nicht durch einen Pufferspeicher bedient, um die Echtzeitkenndaten zu gewährleisten, während die Burst- Vermittlungs-Moduszelle im Pufferspeicher in Wartestellung gehalten und weiterbehandelt wird, wenn es irgendeinen leeren Zeitschlitz gibt.
Ein weiteres Beispiel des Standes der Technik ist das "TDM Switching System", das in der Druckschrift JP-A-59-135994 offenbart ist. Obwohl eine besondere Beschreibung der Konzeption zur Behandlung zweier Typen von Kenndaten einschließlich des Leitungsvermittlungsmodus und des Burst-Vermittlungsmodus fehlt, ist dieses System mit einer Funktion ausgestattet, um die Festlängenzelle hinsichtlich der Zeitdauer durch Verwenden eines Pufferspeichers zu ersetzen. Im Betrieb wird der gleiche Pufferspeicher zum Warten auf eine Zelle und Vermitteln derselben verwendet. Mit anderen Worten wird zur Herstellung des Wartezustandes die Adresse zum Einschreiben in den Zellenpufferspeicher aus dem Kopfabschnitt erfahren. Das System umfaßt Warte-Matrixeinrichtungen, die über die Adresse der Zelle gespeichert werden.
Im Fall, daß eine Vielzahl von Zellen fester Länge für die Vermittlungsoperation benutzt wird, kann die Tatsache, daß die Zelladressen nicht immer gleichmäßig verteilt werden, dazu führen, daß die für die gleiche Adresse bestimmten Zellen sich zeitweilig in einem überfüllten Zustand konzentrieren, oder daß die Zellen durch Überlaufen des Speichers verloren gehen. In dem System, das in dem Bericht des oben zuerst zitierten vorliegenden Anmelders offenbart ist, ist ein Wartepufferspeicher für jeden Highway, der an jede Adresse abgeht, vorgesehen, um einen solchen überfüllten Zustand zu vermeiden. Dieser Pufferspeicher muß über eine ausreichende Kapazität zum Speichern so vieler Zellen wie benötigt verfügen, so daß ein Überlaufen verhindert wird; und weiter ist es erforderlich, daß ein solcher Pufferspeicher für jede Adresse getrennt vorhanden ist. Das sich daraus ergebende Problem einer solchen Konfiguration besteht darin, daß eine große Speicherkapazität benötigt wird. Das an zweiter Stelle zitierte Vermittlungssystem (JP-A-59-135994) umfaßt andererseits nur einen einzelnen Pufferspeicher für alle ankommenden Highways, sowie eine Vielzahl von jeweiligen Warte-Matrixeinrichtungen für die Zelladressen, um nur die Adressen der Pufferspeicher zu speichern. Diese Konfiguration ist in der Lage, den Mangel an Gleichförmigkeit der Zellen untereinander mit einer vergleichsweise kleinen Speicherkapazität aufzufangen. Die periodische Verwendung der Schreibadressen des Pufferspeichers bringt aber das System mit dem Pufferspeicher in den logisch gleichen Zustand, als wenn es für jede Adresse fest unterteilt wäre. Wenn beispielsweise die Wartezeit für eine gegebene Zelle der Wartematrix eine vorbestimmte Länge überschreitet, wird die gleiche Schreibadresse benutzt, um ein Überlaufen des Pufferspeichers zu verursachen, trotz der Tatsache, daß sich in ihm noch zu lesende Zellen befinden. Die überschriebene Zelle wird ungewollt gelöscht.
Die Druckschrift EP-A-0 113 639 offenbart ein synchrones Paketvermittlungssystem für Pakete fester Länge. Es umfaßt Mittel zum Transformieren serieller Pakete in Multiplexeingabe in parallele Pakete. Weiter ist darin ein Pufferspeicher zum Speichern der zu übermittelnden Pakete vorgesehen. Das System umfaßt auch Einrichtungen zum Umwandeln von parallelen Paketen in serielle Pakete. Das in der oben genannten Patentanmeldung offenbarte System umfaßt unter anderem auch Mittel, die denjenigen im Oberbegriff des Anspruchs 1 entsprechen.
Die Druckschrift FR-A-2 472 245 offenbart eine Speicherverwaltungsvorrichtung, die auch auf Paketvermittlungssysteme anwendbar ist. Sie bietet den Vorteil, daß weniger Speicherplätze bei gleicher Überlaufwahrscheinlichkeit benötigt werden. Um diesen Vorteil zu erreichen, wird eine Vorrichtung zur Verwaltung eines Speichers vorgeschlagen, die eine Speicherfunktionseinheit und eine Sequenzbildungseinheit umfaßt. Die Speicherfunktionseinheit besteht aus einem Kettenspeicher, drei Identifikationsspeichern, einem Adressenspeicher mit dem im Speicher verfügbaren und zu verwaltenden Stapel von Zonenadressen, und einem Zähler. Die in der obigen Patentanmeldung offenbarte Vorrichtung umfaßt unter anderem auch Mittel, die denjenigen des kennzeichnenden Teils des Anspruchs 1 entsprechen.
Ein weiteres Beispiel des Standes der Technik ist ein "Data Transfer System among Microprocessors", beschrieben in der Druckschrift JP-A-58-97944, das auf die Verbesserung der Leistungsfähigkeit der Paketvermittlung in einem Paketaustauscher zum Übertragen eines Paketes zwischen Prozessoren gerichtet ist, und zwar durch Schaffen eines Satzes von Hardwarezeiger-Warteschlangen und Speichern der Adressen von Software-Warteschlangen darin, die in einem gemeinsamen Speicher cm erzeugt werden. In dem System ist eine Anzahl von Kommunikations-Steuerprozessormodulen CCP vorgesehen, die untereinander durch den gemeinsamen Bus CB verbunden und an den gemeinsamen Speicher cm angeschlossen sind, der ein Paket speichert, das zwischen einer Vielzahl von Prozessoren übertragen werden soll, d. h., von einem ein Paket sendenden Prozessor zu einem ein Paket empfangenden Prozessor. Bei jedem Bestimmungsprozessor ist eine Warteschlange zum Verwalten einer Paketschreibadresse des gemeinsamen Speichers cm vorgesehen. Das System enthält weiter eine Warteschlange zum Verwalten einer Leeradresse des gemeinsamen Speichers cm. Der gemeinsame Bus CB verbindet die Prozessoren und den gemeinsamen Speicher auch mit diesen Warteschlangen, wobei jeder der Prozessormodule CCP bei Übertragung und Empfang auf die Warteschlange des Pakets zugreift. Nach solchen Zugriffen wird das Paket in den gemeinsamen Speicher cm eingegeben oder aus demselben ausgegeben, so daß Adressenverwaltungsprozesse sowie Testen und Setzen des gemeinsamen Speichers, welcher benutzt wird, um in jedem der Prozessoren die Paketaustauschfunktionen konventionell auszuführen, nicht erforderlich sind. Mit diesem Betriebsmodus wird eine Verringerung der Prozessorbelastungen und eine Steigerung der Paketverarbeitungsleistung erzielt, die andernfalls durch die Prozessoren selber hätten erbracht werden müssen.

Zusammenfassung der Erfindung

Die Aufgabe der vorliegenden Erfindung besteht in der Schaffung eines Vermittlungssystems der im Oberbegriff des Anspruches 1 definierten Art, das die oben erwähnten Probleme des Standes der Technik durch Eliminieren der Volumennutzung eines Speichers vermeidet, also durch Verwenden eines Speichers kleiner Kapazität, wobei in diesem System die Zellen nicht durch Überschreiben eines Pufferspeichers verlorengehen.
Diese Aufgabe und weitere Ziele werden in vorteilhafter Weise und auf der Grundlage der Anwendung derjenigen Merkmale erreicht, die in den kennzeichnenden Abschnitten des unabhängigen Anspruchs 1 (Vorrichtungsanspruch) und des unabhängigen Anspruchs 12 (Verfahrensanspruch) angegeben sind. Weitere Merkmale, Aspekte und Weitergestaltungen der Erfindung sind in den zugehörigen Unteransprüchen definiert.
Insgesamt umfaßt das Vermittlungssystem: eine Vielzahl von ankommenden Highways ("ankommende Leitungen"), multiplexiert im Time-sharing-Modus, einen "Hauptpuffer"-Speicher, in welchen die ankommenden Zellen geschrieben werden, Einrichtungen zum Lesen der Zellen aus dem Hauptpufferspeicher in passender Sequenz, und das Ausgeben derselben an eine Vielzahl von abgehenden Highways ("abgehende Leitungen"), wodurch der Vermittlungsbetrieb durchgeführt wird. Zum Speichern leerer Adressen des Hauptpufferspeichers ist ein "Freiadreß-FIFO"-Puffer und eine Steuereinrichtung vorgesehen zum Steuern besetzter Adressen für entsprechende abgehende Leitungen und zum Steuern einer Freiadreßkette für das Abrufen einer unbesetzten Adresse aus dem Freiadreß- FIFO zur Zeit des Schreibens einer Zelle in den Hauptpuffer, und zum Rückfüh ren der gelesenen Adresse in den Freiadreß-FIFO zur Zeit des Lesens einer Zelle aus dem Hauptpuffer.
Indem eine ankommende Zelle in den Hauptpuffer geschrieben wird, wird eine leere Adresse aus dem Freiadreß-FIFO entnommen, ungeachtet der durch die Zelle adressierten abgehenden Leitung. Solange wie der Hauptpuffer eine leere Adresse aufweist, kann also die Zelle in irgendeinen Bereich des Hauptpuffers geschrieben werden. Selbst wenn die Adressen der ankommenden Zellen bei einer spezifizierten abgehenden Leitung konzentriert werden, dürften die an andere Adressen gerichteten Zellen anteilmäßig reduziert werden, so daß die benötigte Kapazität des Hauptpuffers unverändert bleibt.
Bis eine Zelle ausgelesen ist, wird weiter die Adresse, welche die betreffende Zelle speichert, nicht an den Freiadreß-FIFO zurückgegeben, wodurch derjenige Nachteil vermieden wird, der sich sonst bei einer Zelle ergibt, die auf der gleichen Adresse überschrieben wird, was zum Löschen einer anderen darin gespeicherten Zelle führt.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Funktionsblockdiagramm, das eine Ausführungsform der vorliegenden Erfindung zeigt.
Fig. 2A bis 2C sind Diagramme zur Erläuterung eines Zellaufbaus, der bei der Ausführungsform der Fig. 1 verwendet wird.
Fig. 3 ist ein detailliertes Funktionsblockdiagramm, das einen Adreßzeiger veranschaulicht, der in Fig. 1 enthalten ist.
Fig. 4 ist ein Diagramm zur Erläuterung der Betriebsweise eines Serien-Parallel- Konversionsmultiplexers, der in Fig. 1 enthalten ist.
Fig. 5 ist ein detailliertes Funktionsblockdiagramm, das einen Freiadreß-FIFO zeigt, der in Fig. 1 enthalten ist.
Fig. 6 ist ein Funktionsblockdiagramm, das eine weitere Ausführungsform der vorliegenden Erfindung zeigt.
Fig. 7 ist ein Diagramm zur Erläuterung der Logik der Lesezugriffssteuerung in Fig. 6.
Fig. 8 ist ein Funktionsblockdiagramm, das eine noch weitere Ausführungsform der vorliegenden Erfindung zeigt.
Fig. 9 ist ein Diagramm zur Erläuterung eines Zellenaufbaus, der in der Ausführungsform der Fig. 8 benutzt wird.
Fig. 10 ist ein Funktionsblockdiagramm, das eine noch weitere Ausführungsform der vorliegenden Erfindung zeigt.
Fig. 11 ist ein detailliertes Funktionsblockdiagramm, das die Adreß-FIFOs zeigt, die in Fig. 10 enthalten sind.
Fig. 12 ist ein Diagramm zur Erläuterung einer noch weiteren Ausführungsform der vorliegenden Erfindung.
Fig. 13 ist ein Funktionsblockdiagramm, das einen Raumschalter zeigt, der in Fig. 12 enthalten ist.
Fig. 14 ist ein Funktionsblockdiagramm, das eine noch weitere Ausführungsform der vorliegenden Erfindung zeigt.
Fig. 15 ist ein detailliertes Funktionsblockdiagramm, das Adreß-FIFOs zeigt, die in Fig. 14 enthalten sind.

Beschreibung der bevorzugten Ausführungsformen

Eine Ausführungsform der vorliegenden Erfindung wird nunmehr unter Bezugnahme der Fig. 1 beschrieben. In Fig. 1 ist eine Anzahl der n ankommenden Leitungen über einen Serien-Parallel-Konversionsmultiplexer 101 an einen Dateneingang (DE) eines Hauptpuffers 105 angeschlossen. Der Datenausgang (DO) des Hauptpuffers 105 ist an einen Parallel-Serien-Konversionsmultiplex-Entkoppler angeschlossen und in eine Anzahl von m abgehenden Leitungen unterteilt. Der Ausgangsteil des Serien-Parallelen-Konversionsmultiplexers 101, der dem Zellenkopfabschnitt entspricht, ist an einen Leseadreßanschluß (RA) einer Kopfab schnitt-Konversionstabelle 102 angeschlossen. Andererseits ist der Datenausgabeabschnitt der Kopfabschnitt-Konversionstabelle 102, der einem neuen Kopfabschnitt entspricht, an den Dateneingang des Hauptpuffers 105 angeschlossen, wobei der Abschnitt derselben einem Leer-Besetztdatum (0 für leer) entspricht, das durch ein UND-Tor 109 an einen Schreibfreigabeeingang (WE) des Hauptpuffers 105 angeschlossen ist, und wobei der Abschnitt der Abgangsleitungsnummer desselben an einen Bestimmungseingang (DEST) der Abgangsleitungsnummer eines Adreßzeigers 104 angeschlossen ist. Der Dateneingang (DI) und die Schreibadresse (WA) der Kopfabschnitt-Konversionstabelle 102 sind an ein nicht dargestelltes Steuersystem angeschlossen. Der Datenausgang (DO) des Freiadreß-FIFO 103 ist der Dateneingang (DI) des Hauptpuffers 105 und an die nächste Schreibadresse (NWAD) des Adreßzeigers 104 angeschlossen. Der Leer-Anzeigeausgang (EP- TY) ist an den Schreibfreigabeeingang (WE) des Hauptpuffers 105 über das UND-Tor 109 angeschlossen. Der Schreibadressenausgang (WAD) des Adreßzeigers 104 ist an den Schreibadresseneingang (WA) des Hauptpuffers 105 angeschlossen. Andererseits ist der Leseadressenausgang (RAD) durch einen Wähler 110 an den Leseadressenausgang (RA) des Hauptpuffers 105 und den Dateneingang (DE) des Leeradreß-FIFO 103 angeschlossen. Der Abschnitt des Datenausgangs (DO) des Hauptpuffers 105 entsprechend der nächsten Leseadresse ist mit dem nächsten Leseadresseneingang (NRAD) des Adreßzeigers 104 verbunden, und die anderen Abschnitte desselben, d. h., jene Abschnitte, welche dem Zellenhauptteil entsprechen, sind durch den Parallel-Serien-Konversionsmultiplex- Entkoppler 106 in jede abgehende Leitung unterteilt. Der Ausgang des Steuerzählers 107 ist an den Lesezählereingang (RACNT) des Adreßzeigers 104 angeschlossen; das Leeradressenregister 111 ist mit dem Eingang des Wählers 110 verbunden. Der Bereitstellungszustand-Anzeigeausgang (515) des Adreßzeigers 104 ist gleichzeitig sowohl mit dem Wähleingang des Wählers 110, als auch mit dem Schreibfreigabeeingang (WE) des Freiadreß-FIFO 103 verbunden.
Als erstes wird die Betriebsweise des Einschreibens der Zelle in den Hauptpuffer erläutert.
Die Zellen, die über die jeweiligen ankommenden Leitungen eingetroffen sind, werden der Serien-/Parallelkonversion im Serien-Parallel-Konversionsmultiplexer 101 unterzogen, um die Handhabung jeder Zelle getrennt zu erleichtern. Ein Beispiel des Aufbaus der von den ankommenden Leitungen eintreffenden Zelle ist in Fig. 2A dargestellt, und die Konzeption des Serien-Parallel- Konversionsmultiplexers ist in Fig. 4 dargestellt. Der Serien-Parallel- Konversionsmultiplexer besteht allgemein aus einer weithin bekannten Schaltung, die "The Barrel Shifter" genannt wird. Wie in Fig. 2A dargestellt, trägt der Zellenkopfabschnitt eine darauf geschriebene logische Kanalnummer, wodurch auf die Kopfabschnitt-Konversionstabelle 102 zugegriffen wird, um Daten darüber zu erhalten, ob die Zelle einer neuen logischen Kanalnummer auf der abgehenden Leitungsseite leer ist oder von einer Zellenbestimmungs-Abgangsleitungsnummer besetzt ist. Diese Daten werden in der Tabelle mit Zugriff vom Steuersystem her im Zeitpunkt des Absetzens eines Anrufs geschrieben. Fig. 2B zeigt ein Beispiel der Ausgabe der Kopfabschnitt-Konversionstabelle 102.
Die Zellbestimmungs-Abgangsleitungsnummer wird an den Adreßzeiger 104 angelegt, und eine geeignete Schreibadresse wird dementsprechend erhalten. Die Schreibadresse wird im voraus vom Freiadreß-FIFO 103 angelegt. Die Zelle wird durch Benutzen der gleichen Schreibadresse in den Hauptpuffer 105 geschrieben. Wenn die Zelle leer ist, oder wenn der Freiadreß-FIFO leer ist (d. h., daß der Hauptpuffer keine freie Adresse aufweist), wird die Ausgabe des UND-Tors 109 zu "L" und daher werden keine Daten in den Hauptpuffer 105 eingeschrieben. Gleichzeitig wird auch der gelesene Takt (RCK) des Freiadreß-FIFO zu "L", so daß keine Ausgabe der leeren Adresse erzeugt wird.
Nunmehr soll die Lesebetriebsweise erklärt werden. Die Zelle wird in der Weise entsprechend der durch den Steuerzähler 107 erzeugten Nummer gelesen, daß eine Leseadresse vom Adreßzeiger 104 erhalten und als Leseadresse des Hauptpuffers benutzt wird. Der Wert des Steuerzählers entspricht der Nummer der abgehenden Leitung. Speziell werden die Zellen nacheinander für jede abgehende Leitung gelesen. Die als Adresse benutzte Leseadresse wird an den Dateneingang (DI) des Freiadreß-FIFO 103 angelegt und erneut als Schreibadresse benutzt. Wenn es keine an eine gegebene, abgehende Leitung im Hauptpuffer adressierte Zelle gibt, wird eine Bereitmeldungszustand-Anzeigeausgabe (STS) erzeugt, so daß eine in dem leeren Zelladressenregister 111 gespeicherte Adresse durch den Wähler 110 als Leseadresse des Hauptpuffers 105 gewählt wird. Das in dem Hauptpuffer entsprechend dieser Adresse befindliche Datum wird stets als Leerzelle beibehalten.
Die Datenausgabe des Freiadreß-FIFO wird in dem Hauptpuffer zusammen mit der Zelle gespeichert. Dies dient dem Zweck, die Speicheradresse der nächsten Zelle bei der gleichen Bestimmung als Zellbestimmungs-Abgangsleitung anzuzeigen. Eine detaillierte Betriebsweise wird dazu weiter unten unter Bezugnahme auf Fig. 3 beschrieben. Der Zellenaufbau im Hauptpuffer ist in Fig. 2C dargestellt.
Nachfolgend wird die Konfiguration und Betriebsweise des Adreßzeigers 104 unter Bezugnahme auf Fig. 3 erklärt. Der Eingang (DEST) Abgangsleitungsnummer wird an den Eingang des Decoders 301 der Abgangsleitungsnummer und den Wähleingang des Adressenwählers 308 angeschlossen. Eine Anzahl m Decodierausgänge des Nummerndecoders 301 der Abgangsleitungsnummer wird jeweils entsprechend an die Takteingänge einer Anzahl m von Schreibregistern (WRI- WRm) 302 bis 303 angeschlossen. Die nächste, von einem externen Freiadreß- FIFO angelegte Schreibadresse (NWAD), wird mit dem Eingang jedes Schreibregisters verbunden und die Ausgabe jedes Schreibregisters wird als Schreibadreßausgabe (WAD) durch den Schreibadressenwähler 308 erzeugt. Andererseits wird der Steuerzählereingang (RACNT) an den Decoder 311 und den Wähleingang des Leseadressenwählers 309 angeschlossen. Eine Anzahl m Decodierausgänge des Decoders 311 wird jeweils als Takteingang einer Anzahl m Leseregister (R&sub1;-RRm) jeweils durch ein Tor angeschlossen. Die nächste Leseadresseneingabe (NRAID) von einer externen Quelle wird an den Eingang jedes Leseregisters angelegt, deren Ausgabe eine Leseadresse (RAD) durch den Leseadressenwähler 309 bildet.
Nichtkoinzidenz-Detektoren 306 bis 307 (UM&sub1;-UMm) werden jeweils mit Ausgaben entsprechender Schreib- und Leseregister beschickt, deren Ausgaben eine Bereitmeldungszustand-Anzeigeausgabe (STS) durch einen Nichtkoninzidenz- Datenwähler 130 bilden. Andererseits sind die Ausgänge der Nichtkoinzidenz- Detektoren ebenfalls an einen der Eingänge der Tore angeschlossen.
Die Abschnitte einer Anzahl m Ausgaben des Schreibregister entsprechend den abgehenden Leitungen desselben werden durch den Schreibadressenwähler 308 als Antwort auf die Eingabe DEST der Abgangsleitungsnummer gewählt, wodurch eine Adressenausgabe (WAD) aufgebaut wird. Im Prozeß wird ein entsprechender, im Schreibregister durch den Decodierausgang des Abgangsleitungs- Nummerndecoders 301 gehaltener Wert, auf den vom Freiadreß-FIFO gelieferten Wert (NWAD) aktualisiert. Als Ergebnis entspricht der NWAD-Wert unmittelbar vor der Aktualisierung der Schreibadresse für die als nächste ankommende Zelle mit der gleichen Adresse der Bestimmungsabgang-Leitungsnummer der gerade geschriebenen Zelle. Wenn dieser NWAD-Wert im Hauptpuffer zusammen mit der gerade zu schreibenden Zelle gespeichert ist, ist es daher, wenn diese Zelle gelesen wird, möglich zu wissen, unter welcher Adresse die nächste, für die gleiche Abgangsleitung bestimmte Adresse, gelesen werden muß. Beim Lesen einer Zelle wird ein Leseregisterausgang durch einen Leseadreßwähler mit dem Wert des Steuerzählers als Wählereingabe angewählt, und der im Register gehaltene Wert wird als Leseadressenausgabe (RAD) erzeugt. Diese Ausgabe wird dann als Leseadressenausgabe benutzt. Gleichzeitig wird der in dem gewählten Leseregister gehaltene Wert durch die Ausgabe des Decoders 311 aktualisiert. Die Eingabe des betroffenen Leseregisters ist die nächste Leseadresse, die zusammen mit der Zelle im Zeitpunkt der Schreiboperation gespeichert wurde und die aus dem Hauptpuffer ausgelesen wird; und daher kann die Adresse der nächsten, für die gleiche abgehende Leitung bestimmte Zelle im Leseregister gehalten werden.
Fig. 5 zeigt eine Konfiguration des Freiadreß-FIFO 103. Der Freiadreß-FIFO 103 enthält einen Speicher 501, einen Schreibzähler (WCNT) 502, einen Lesezähler (RCNT) 503 und einen Koinzidenz-Detektor 504. Der Schreibzähler 502 ist ein Ringzähler zum Erzeugen einer Schreibadresse (WA) und zum Zählen der gleichen Anzahl wie die der Adressen des Speichers 501. Der Lesezähler 503 dient zur Erzeugung einer Leseadresse (RA) und zum Aufbauen eines Ringzählers zum Zählen der gleichen Anzahl wie die der Adressen des Speichers 501. Wenn die Werte dieser beiden Zähler übereinstimmen, zeigt dieses an, daß der Speicher leer ist. Diese Bedingung wird durch den Koinzidenz-Detektor 504 bestimmt, um eine leere Ausgabe (EPTY) zu erzeugen. Auf diese Weise hat die Schaltung die gleiche Funktion wie ein FIFO als Ganzes.
Nunmehr soll eine weitere Ausführungsform der Erfindung unter Bezugnahme auf Fig. 6 erläutert werden. Das in Fig. 6 dargestellte Vermittlungssystem arbeitet im Grundsätzlichen nach dem gleichen Prinzip wie das in Fig. 1 dargestellte System. Darüber hinaus enthält das System gemäß Fig. 6 jedoch einen Vorzugssteuermechanismus. In Fig. 6 sind diejenigen Komponenten, die mit denen in Fig. 1 übereinstimmen, jeweils entsprechend durch die gleichen Bezugszeichen gekennzeichnet und werden daher nicht erneut beschrieben. Die Ausführungsform der Fig. 6 unterscheidet sich von derjenigen der Fig. I am auffallendsten dadurch, daß die Ausführungsform der Fig. 6 eine Vielzahl von Adreßzeigern aufweist. Es wird unterstellt, daß es drei Vorzugsklassen gibt, die jeweils Klasse 1 (C1), Klasse 2 (C2) und Klasse 3 (C3) genannt werden.
Der Ausgang der Kopfabschnitt-Konversionstabelle 102 in Fig. 6 umfaßt eine Klassenangabe. Der Klassenangabeausgang ist an den Eingang des Klassendecoders (CDEC) 605 und den Wähleingang des Schreibklassenwählers (WSEL) 606 angeschlossen. Jeder Decoderausgang des Klassendecoders (CDEC) 605 ist mit dem Schreibadressen-Freigabeeingang (WAEN) des Adreßzeigers jeder entsprechenden Klasse verbunden. Von den Decoderausgängen des Klassendecoders (CDEC) 605 wird der Ausgang C2 in C2' durch ein UND-Tor geändert, das mit der Ausgabe des Aufwärtszählers 608 gespeist wird. Die Ausgaben C1, C3 des Klassendecoders (CDEC) 605 und des ODER-Ausgangs von C2' werden mit der Schreibfreigabe (WE) des Hauptpuffers 105 verbunden. Jeder Bereitzustand- Anzeigeausgang (515) der Adreßpunkte entsprechend jeder Klasse einschließlich des Adreßzeigers (Klasse 1) 601, Adreßzeiger (Klasse 2) 602 und des Adreßzeigers (Klasse 3) 603, ist an den Eingang der Lesezugriffssteuerung 604 angeschlossen. Die Beziehung zwischen der Eingabe und Ausgabe der Lesezugriffssteuerung ist beispielsweise in Fig. 7 dargestellt. Der Ausgang der Lesezugriffssteuerung 604 ist an den Eingang des Leseklassenwählers (RSEL) 607 und des Decoders (REDEC) 609 angeschlossen. Der Decodierausgang des Decoders (REDEC) 609 ist einerseits mit dem Leseadressen-Freigabeeingang (RAEN) des Adreßzeigers einer entsprechenden Klasse verbunden, und eine logische Summe der Decodierausgaben ist andererseits mit dem Schreib-Freigabeeingang (WE) des Freiadreß-FIFO verbunden. Der Aufwärts-Abwärtszähler 608 ist mit dem Leseadreß-Freigabeeingang (RAEN) der Klasse 2 als Aufwärtseingang und C2' als Abwärtseingang verbunden. Die Klassen werden so definiert, daß Klasse 1 hinsichtlich der Verzögerungszeit bei einer niedrigen Zellverlustrate klein ist, daß Klasse 2 hinsichtlich der Verzögerungszeit bei einer etwas größeren Zellverlustrate klein ist; und daß Klasse 3 eine etwas längere Verzögerungszeit bei kleiner Zellverlustrate aufweist. Trotz der etwas größeren Zellverlustrate ist Klasse 2 den anderen Klassen überlegen und begrenzt daher die nutzbare Kapazität eines Hauptpuffers. Speziell wird die nutzbare Kapazität für den Aufwärt-Abwärtszähler 608 durch Umwandlung auf die Anzahl der Zellen eingestellt. Der Aufwärts- Abwärtszähler 608 wird im Schreibfall dekrementiert und im Lesefall inkrementiert, wenn der Zähler null wird. Daher zeigt er an, daß der Hauptpuffer bis an seine Grenze benutzt wird. Unter dieser Bedingung wird die Ausgabe C2' zu "L", und es kommt bei diesen Klassen zu keinem neuen Einschreiben. Als Ergebnis wird die Zelle der Klasse 2, die gerade angekommen ist, ausgeschieden. Andererseits wird die Leseprioritätsfolge durch die Lesezugriffssteuerung in der Weise eingestellt, daß Klasse 1 die geringste Verzögerungszeit und Klasse 3 die größte Verzögerungszeit aufweist. Im einzelnen wird der Betrieb für jede abgehende Leitung in der Weise durchgeführt, daß, wenn sich eine Zelle der Klasse 1 im Hauptpuffer befindet, sie an erster Stelle gelesen wird; und wenn die Bereit schaftsmeldung der Klasse 1 verschwindet, ist die Zelle der Klasse 2 ausgelesen. Mit dem Verschwinden der Bereitschaftsmeldung der Klasse 2 wird die Zelle der Klasse 3 ausgelesen.
Mit dem Eintreffen einer Zelle wird die Klasse, zu der die betreffende Zelle gehört, durch die Ausgabe der Kopfabschnitt-Konversionstabelle 102 identifizierbar, so daß die Ausgabe (WAEN) der Schreibadreßfreigabe durch den Klassendecoder 605 an den Adreßzeiger entsprechend der besonderen Klasse angelegt. Andererseits wird die Schreibadressenausgabe (WAD), die von dem Adreßzeiger erzeugt worden ist, durch den Schreibklassenwähler (WSEL) 606 gewählt und als Schreibadresse (WA) für den Hauptpuffer benutzt. Im Gegensatz dazu überwacht, wie bereits erwähnt wurde, die Lesezugriffssteuerung 604 eine Wartebereitschaftsmeldung, die sich auf jede abgehende Leitung jeder Klasse bezieht; und sie wirkt auf die Steuerung ein, um sicherzustellen, daß sich die Ausgaben in der Prioritätsreihenfolge unter den Wartebereitschaftsmeldungen befinden. Speziell bezeichnet die Decodierausgabe des Decoders einen Adreßzeiger der zu lesenden Klasse, und der Klassenlesewähler 607 wählt eine gelesene Adressenausgabe, die vom Adressenzähler der zu lesenden Klasse erzeugt worden ist und bestimmt auf diese Weise die Leseadresse des Hauptpuffers.
Nachfolgend wird eine weitere Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf Fig. 8 erläutert. Die Konfiguration der Fig. 8 enthält nicht die Kopfabschnitts-Konversionstabelle 102 gemäß Fig. 1. In dem hier betrachteten Fall ist der Aufbau der über die ankommende Leitung eintreffenden Zelle in Fig. 9 dargestellt. Diese Konfiguration ist für den Fall geeignet, daß eine Kopfabschnitts-Konversionstabelle für jede ankommende Leitung in der Anfangsstufe der Vermittlungsstelle vorhanden ist. Die Konfiguration hat auch den Vorteil, daß bei einem, später erwähnten, Mehrstufen-Aufbau die Kopfabschnitt- Konvertierung im voraus kollektiv gestaltet werden kann, ohne jeweilige Kopfabschnitt-Konvertierung, und zwar durch Schalter in den jeweiligen Stufen.
Bei jeder der oben erläuterten Ausführungsformen können der Hauptpuffer und der Freiadreß-FIFO, oder der Hauptpuffer, der Freiadreß-FIFO und der Adreßzeiger in Form von integrierten Schaltkreisen auf dem gleichen Chip ausgebildet werden. Auf diese Weise wird eine kompakte Vermittlungsstelle und ein mehrstufiger Aufbau erzielt, wie später beschrieben wird.
Nachfolgend soll noch eine weitere Ausführungsform von Einheitsvermittlungsstellen unter Bezugnahme auf Fig. 10 erläutert werden. In Fig. 10 ist die Konfiguration die gleiche, wie diejenige in Fig. 1, mit Ausnahme der Adreß-FIFO 1201, wobei der einzige Unterschied in den Verbindungen besteht. Bei der Ausführungsform der Fig. 10 ist der Datenausgang (DO) des Leeradreß-FIFO 103 direkt an die Schreibadresse (WA) des Hauptpuffers 105 angeschlossen. Der Hauptpuffer 105 wird nur mit dem Zellenhauptteil geschrieben und nicht mit den nächsten Adreßdaten. Die Adreß-FIFOs 1201, die ein besonders Merkmal dieser Konfiguration bilden, werden unter Bezugnahme auf Fig. 11 erläutert.
Der Nummerneingang der abgehenden Leitung (DEST) ist an den abgehenden Leitungsnummerndecoder (WDEC) 1301 angeschlossen, und die m Decoderausgänge desselben sind an die Schreibsignaleingänge (WCK) einer Anzahl m FIFO- Puffer 1303 bis 1304 angeschlossen. Die Dateneingänge der FIFO-Puffer 1303 bis 1304 bilden die Datenausgänge des Freiadreß-FIFO in Fig. 10. Die Datenausgänge der FIFO-Puffer 1303 bis 1304 bilden einen Leseadreßausgang (RAD) durch den Leseadressenwähler 1305. Der Leseadressenwähler 1305 benutzt einen Steuerzählereingang (RACNT) als Wähleingang. Der Steuerzählereingang (RACNT) ist weiter an den Eingang des Lesesequenzdecoders 1302 und an den Wähleingang des Leerzustandswählers (EPSEL) 1306 angeschlossen. Der Decodierausgang des Lesesequenzdecoders 1302 ist an den Lesesignal-(RCK)-Eingang jedes FIFO-Puffers angeschlossen. Das Leerzustandssignal (EP) jedes FIFO-Puffers bildet einen Bereitschaftsmeldungsstatus-Anzeigeausgang (STS) durch den Leerzustandswähler (EPSEL).
Bei dieser Ausführungsform wird zum Zeitpunkt des Schreibens einer Zelle eine Leeradresse aus dem Freiadreß-FIFO entnommen und als Freiadresse des Hauptpuffers in der Form benutzt, wie sie ist. Gleichzeitig wird die gleiche Adresse in den FIFO-Puffer entsprechend der Nummer der abgehenden Zellbestimmungsleitung in den Freiadreß-FIFOs 1201 geschrieben. Zu Zeiten des Lesens werden andererseits Adressen sequentiell aus den FIFO-Puffern entnommen, und mit diesen Adressen werden, als Leseadressen, die Zellen des Hauptpuffers gelesen. Wenn die FIFO-Puffer leer sind, wird eine EP-Ausgabe erzeugt.
Bei dieser Konfiguration ist die Anzahl der pufferbaren Zellen für jede abgehende Leitung durch die Kapazität der FIFO-Puffer in den Adreß-FIFOs begrenzt. Wenn diese Kapazität auf einen ausreichend großen Wert eingestellt wird, wird diese Konfiguration aber als Ganze einfach.
Fig. 12 zeigt die Ausführungsform einer Vergrößerung der Schalterskala. Sie umfaßt Zeitschalter 1401 bis 1402 des Kopfabschnitt-Treibertyps sowie einen Raumschalter 1403 des Kopfabschnitt-Treibertyps. Die Zeitschalter 1401 bis 1402 des Kopfabschnitt-Treibertyps entsprechen den ankommenden Leitungen, und jeder der Ausgänge derselben wird als Eingang zu den Raumschaltern des Kopfabschnitt-Treibertyps benutzt.
Der Zeitschalter des Kopfabschnitt-Treibertyps wird als Schalter zum Ersetzen der chronologischen Reihenfolge der Zellen in Übereinstimmung mit den Kopfabschnittdaten definiert und kann speziell ein Vermittlungssystem umfassen, wie es in den oben beschriebenen Fig. 1, 6, 8 oder 10 gezeigt ist (mit Ausnahme des Multiplexierens und des Multiplexseparators). Diese Vermittlungssysteme hängen vom Wert des Steuerzählers für ihr Zellenlesen ab. Wenn die Steuerzähler der n Zeitschalter des Kopfabschnitt-Treibertyps in Fig. 12 auf stets unterschiedliche Werte eingestellt werden (beispielsweise durch Verschieben jedes von ihnen um 1), haben alle Zellen, die zur gleichen Zeit lesen, unterschiedliche Bestimmungsnummern der abgehenden Leitung. Infolgedessen tritt im Raumschalter 1403 des Kopfabschnitt-Treibertyps kein "Bump" auf, der ansonsten durch die Tatsache verursacht werden könnte, daß die gleichzeitig belegten Zellen die gleiche Bestimmung haben. Es ist somit möglich, eine einfache Konfiguration des Raumschalters des Kopfabschnitt-Treibertyps herzustellen, wie in Fig. 13 gezeigt ist. In Fig. 13 sind die Zeitgabeschaltungen 1501 bis 150n, die Wähler 1511 bis 151n und die Wähladreßgeneratoren 1521 bis 152n so angeordnet, daß sie den jeweiligen abgehenden und ankommenden Leitungen entsprechen; und bei den Abschnitten der ankommenden und abgehenden Leitungen, die mit den Kopfabschnittdaten zusammenhängen, sind alle ankommenden Leitungen an den Wähladreßgenerator angeschlossen, und die anderen Abschnitte ohne die Kopfabschnitte der ankommenden Leitung sind an die Wähler, welche den jeweiligen abgehenden Leitungen entsprechen, jeweils durch die Zeitgabeschaltungen angeschlossen, und alle Zieladressen der Zellen, die zur gleichen Zeit angelegt werden, unterscheiden sich voneinander, und daher wird jeder Wähladreßgenerator nur mit einem einzigen Kopfdatum und einer dazu gehörenden Zieladresse geliefert. Nach Erzeugen einer Wähladresse entsprechend der mit den besonderen Kopfdaten gespeisten ankommenden Leitung führt der Wähler die mit der Zieladresse zusammenhängende Wahl durch und vollzieht somit die Raumvermittlungsoperation allgemein.
Fig. 14 zeigt die Konfiguration der Fig. 10, ausgestattet mit einem hinzugefügten, bevorzugten Steuermechanismus. Die Datenausgabe der Kopfabschnitts- Konversionstabelle 102 besitzt einen Klassenangabenausgang, der an den Klasseneingang (CLS) der Adreß-FIFOs 1601 angeschlossen ist.
Fig. 15 ist ein Diagramm, das eine Konfiguration der Adreß-FIFOs mit der bevorzugten Steuerfunktion veranschaulicht. Die in dieses Diagramm einbezogenen Komponenten, die denen in Fig. 11 ähneln, werden nicht erläutert. Gemäß der hier betrachteten Ausführungsform gibt es zwei Lesebefehle, nämlich einen vorzugsweisen und einen nicht vorzugsweisen. Es gibt also zwei FIFO-Puffer (wie etwa 1702 und 1704) für jede abgehende Leitung. Die Schreibsignaleingabe (WCK) des FIFO-Puffers ist das logische Produkt der Decodierausgabe des Decoders 1301 der abgehenden Leitungsnummer sowie diejenige des Decoders 1701 der Klassendaten. Andererseits ist die Lesesignaleingabe (RCK) das logische Produkt der Decodierausgabe des Lesesequenzdecoders 1302 und der Leerzustand- Anzeigeausgabe (EP) jedes FIFO. Entsprechend dieser Konfiguration wird zur Zeit des Schreibens einer Zelle die Schreibadresse (WAD) in einem FIFO-Puffer gespeichert, der mit der Abgangsleitungsnummer und der Klasse derselben zusammenhängt, während zur Zeit des Lesens einer Zelle die gelesene Adresse stets von dem FIFO auf dieser Seite erzeugt wird, so lange, bis eine Vorzugsleseseite (wie etwa 1702) leer wird. Und nur nachdem dieser FIFO leer geworden ist, wird der andere FIFO (wie etwa 1704) gelesen.
Diese Ausführungsform weist zwei Klassen von Prioritätsbefehlen in bezug auf die Verzögerungszeit auf. Statt dessen können die FIFO-Puffer für jede Klasse vergrößert werden, um einer Vielzahl von Klassen zu entsprechen. Auch kann die Forderung nach einer Klassifikation entsprechend der Verlustrate durch Steuern der Kapazität der FIFO-Puffer befriedigt werden.
Es ist also klar, daß gemäß der vorliegenden Erfindung kein Zellenverlust eintritt, der andernfalls verursacht werden könnte, wenn eine neue Zelle gelesen wird, ehe eine Zelle aus dem Hauptpuffer ausgelesen wird. Auch können alle Bereiche des Hauptpuffers für alle abgehenden Leitungen zusammen benutzt werden, und daher ist die Speicherkapazität bei hohem Wirkungsgrad nutzbar, sogar dann, wenn die Zieladressen von Zellen auf eine spezifische abgehende Leitung konzentriert werden. Infolgedessen werden kaum Zellen ausgeschieden. Diese Tatsache ist besonders vorteilhaft im Fall von Verbindungen mit starker Burst-Charakteristik, bei der Zellen der gleichen Zieladresse in einem gegebenen Moment eintreffen.

Claims

1. Vermittlungssystem zum Schalten einer Anzahl von Zellen konstanter Länge, wobei jede Zelle konstanter Länge einen Kopfabschnitt und einen Datenabschnitt aufweist, und zum Austauschen von Kommunikationsdaten, die in dem Datenabschnitt einer Zelle enthalten sind, zwischen einer Anzahl von ankommenden Highways und einer Anzahl von abgehenden Highways gemäß Daten, die in dem Kopfabschnitt der Zelle enthalten sind, aufweisend:

- Mittel (101) zum Multiplexen von Zellen in den ankommenden Highways in Zeitteilung;

- erste Speichermittel (105) zum Speichern von Zellen, empfangen von den Multiplexmitteln (101); und

- Mittel (106) zum Demultiplexen von Daten, ausgegeben von den ersten Speichermitteln (105), und zum Verteilen der demultiplexierten Daten unter der Anzahl von abgehenden Highways;

dadurch gekennzeichnet, daß es weiter aufweist:

- zweite Speichermittel (103) zum Speichern von Information, bezogen auf eine Adresse einer leeren Speicherstelle der ersten Speichermittel (105); und

- eine Steuerschaltung (104; 601, 602, 603; 1201; 1601) zum Steuern von Schreib- und Lese- Operationen der ersten Speichermittel (105) gemäß Information, bezogen auf eine Adresse, gespeichert in den zweiten Speichermitteln (103);

- wobei die Steuerschaltung (104) mit den ersten Speichermitteln (105) und den zweiten Speichermitteln (103) verbunden ist und ausgebildet ist, um so zu arbeiten, daß während einer Lese-Operation Information, die einer Adresse einer leeren Speicherstelle der ersten Speichermittel (105) entspricht, in den zweiten Speichermitteln (103) gespeichert wird auf der Basis einer Lese-Adresse der ersten Speichermittel (105), erhalten von der Steuerschaltung (104), und so daß während einer Schreiboperation Information von den zweiten Speichermitteln (103) ausgegeben wird als eine Schreib-Adresse der ersten Speichermittel (105).

2. System gemäß Anspruch 1, dadurch gekennzeichnet, daß die zweiten Speichermittel einen FIFO-(First-In-First-Out) Puffer (103) aufweisen, wobei eine leere freie Adresse aus der Datenausgabe des Freiadress-FIFO- Puffers (103) abgerufen wird zu der Zeit des Schreibens der Zelle in die ersten Speichermittel (105) und die Lese-Adresse an die Dateneingabe des Freiadress-FIFO-Puffers (103) zurückgeschickt wird zu der Zeit des Lesens der Zelle von den ersten Speichermitteln (105).

3. System gemäß Anspruch 2, bei welchem die Steuerschaltung (104) ausgebildet ist, um die Funktion des Steuerns der geschriebenen Adressen der ersten Speichermittel (105) auszuführen durch den abgehenden Ziel- Highway der betreffenden Zelle, um dadurch eine Zelle, die für einen gegebenen abgehenden Highway bestimmt ist, auszulesen wie gewünscht.

4. System gemäß Anspruch 2, bei welchem ein Speicher, der der wahlfreien Eingabe und der wahlfreien Ausgabe fähig ist, verwendet wird als die ersten Speichermittel (105).

5. System gemäß Anspruch 2, bei welchen die Steuerschaltung (104) zwei Typen von Registern aufweist, nämlich Lese- und Schreib- Register, in derselben Zahl wie die abgehenden Highways, entsprechend den jeweiligen abgehenden Highways, wobei die Datenausgabe des Frei- Adressen-FIFO-Puffers (103) mit den Eingabe-Anschlüssen der Schreib- Register (WR1-m), bzw. dem Daten-Eingangsanschluß (DI) der ersten Speichermittel (105) verbunden ist, die Ausgabe-Anschlüsse der Anzahl von Schreib-Registern (WR1-m) mit dem Schreib-Adress-Anschluß der ersten Speichermittel (105) durch einen Selektor (110) mit einem Wahleingang als die abgehende Ziel-Highway-Nummer einer ankommenden Zelle verbunden sind, wobei dieselbe Adresse der ersten Speichermittel (105) mit einer ankommenden Zelle einer Adresse und die nächstankommende Zelle desselben Ziels als die erste Zelle der nächsten Adresse als eine Menge zu der Zeit des Schreibens einer Zelle in die ersten Speichermittel (105) geschrieben wird, wobei die nächste Adresse benutzt wird, um das Schreib-Register entsprechend dem abgehenden Highway zu aktualisieren, der das Ziel der bestimmten Zelle betrifft, wobei die Daten- Ausgabe-Anschlüsse der ersten Speichermittel (105) mit den Eingabe- Anschlüssen der jeweiligen Lese-Register (RR1-m) verbunden sind, wobei die Ausgabe-Anschlüsse der Anzahl von Lese-Registern (RR1-m) mit den Lese-Adreß-Anschlüssen der ersten Speichermittel (105) durch einen Selektor (110) mit einem Wahl-Eingang als die Zähler-Ausgabe verbunden sind zum Erzeugen einer Lese-Zeitgabe für jeden abgehenden Highway einerseits und mit dem Daten-Eingang des Frei-Adreß-FIFO andererseits, wobei der Satz der Zelle und der nächsten Adresse gelesen wird und das Lese-Register (RRi), das mit dem Highway assoziiert ist, durch die nächste Adresse zu der Zeit des Lesens der Zelle von den ersten Speichermitteln (105) aktualisiert wird, wodurch die Zellen geschaltet werden und für jeden abgehenden Ziel-Highway in einer Kette gepuffert werden.

6. System gemäß Anspruch 2, bei welchen jede ankommende Zelle eine Klasse trägt zum Identifizieren der Behandlungsbedingungen, wobei verschiedene Klassen verschiedene Zellabgabe-Raten repräsentieren, die durch den Schalter garantiert werden, wobei das Vermittlungssystem weiter einen Aufwärts-/ Abwärts- Zähler (608) aufweist zum Abwärts- Zählen, wenn eine spezifizierte Zell-Klasse in die ersten Speichermittel (105) geschrieben wird, der Zähler (608) heraufgezählt wird, wenn die Zelle ausgelesen wird, wobei die Zellen derselben Klasse daran gehindert sind, in die ersten Speichermittel (105) eingeschrieben zu werden, und die Zelle bei Feststellen, daß der Zählerstand des Aufwärts-/ Abwärts- Zählers (608) Null wird, abgegeben wird.

7. System gemäß Anspruch 5, bei welchem ankommende Zellen Klassen zum Identifizieren der Behandlungsbedingungen tragen, wobei verschiedene Klassen verschiedene Verzögerungszeiten repräsentieren aufgrund des Zell-Pufferns, garantiert durch den Schalter, wobei das Vermittlungs-System weiter eine Anzahl von Adreß-Zeigern (104) aufweist, wobei jeder ein Schreib-Register und ein Lese-Register aufweist, wobei die Adreß-Zeiger (104) in derselben Zahl wie die Klassen sind, wobei die Lese- und Schreib-Register in denselben Zahlen wie die Highways sind, Mittel (605), die einen Adreß-Zeiger (104) auswählen, der für die Klasse, die einer bestimmten Zelle zugeordnet ist, zu verwenden ist, wenn die Zelle in die ersten Speichermittel (105) geschrieben wird, Mittel (609) zum Produzieren einer Lese-Adresse durch Wählen eines Adreß-Zeigers (601, 602, 603) der dringendsten Klasse gegen die Verzögerungszeit, wenn die Zelle ausgelesen wird, und Mittel (604) zum Feststellen des Vorhandenseins oder Nicht-Vorhandenseins einer Warteschlange für eine Zelle, die einem gegebenen nach außen gehenden Highway derselben Klasse zugeordnet ist, und zum Wählen der zweitdringendsten Klasse des Adreß-Zeigers bei Nicht-Vorhandensein einer Warteschlange.

8. Schaltkreis-Komponenten-Teil für ein Vermittlungs-System gemäß Anspruch 2, bei welchem die ersten Speichermittel (105) und der Leer- Adreß-FIFO (103) auf demselben Chip angeordnet sind.

9. Schaltkreis-Komponenten-Teil für ein Vermittlungs-System gemäß Anspruch 2, bei welchem die ersten Speichermittel (105), der Leer-Adreß- FIFO (103) und die Steuerschaltung (104) auf demselben Chip angeordnet sind.

10. System gemäß Anspruch 2, welches Adreß-FIFO-Puffer in derselben Zahl wie die Highways aufweist, bei welchem der Daten-Ausgang des Freiadreß-FIFO-Puffers (103) zum Speichern einer freien Adresse der ersten Speichermittel (105) mit den Eingangs-Anschlüssen einer Anzahl der Adreß-FIFO-Puffer und mit dem Schreib-Adreß-Eingang des Hauptpuffers (WA) verbunden ist, wobei die Ausgangs-Anschlüsse der Adreß-FIFO-Puffer (DO) mit dem Daten-Eingang des Freiadreß-FIFO- Puffers (103) und dem Lese-Adreß-Anschluß der ersten Speichermittel (105) durch einen Selektor (1305) mit einem Steuerzähler als ein Wahlausgang verbunden sind.

11. System gemäß Anspruch 10, bei welchem jede der Zellen eine Klasse zum Identifizieren der Behandlungsbedingungen aufweist, wobei verschiedene Klassen, die das Vermittlungssystem haben, eine Anzahl von Adreß-FIFO- Puffern in derselben Zahl wie die Klassen für jeden abgehenden Highway aufweisen, Mittel (1701) zum Wählen eines freien FIFO gemäß der Klasse, die mit einer Zelle zu der Zeit des Schreibens der Zelle in den Hauptpuffer (105) zugeordnet ist, und Mittel (1706-1707) zum Produzieren einer Lese-Adresse durch Wählen eines Adreß-FIFO-Puffers einer Klasse, die dringendere Bedingungen hinsichtlich der Verzögerungszeit zu der Zeit des Lesens der Zelle von den ersten Speichermitteln (105) hat.

12. Verfahren zum Schalten einer Anzahl von Zellen fester Länge, wobei jede Zelle fester Länge einen Kopfabschnitt und einen Datenabschnitt aufweist, und zum Austauschen von Kommunikationsdaten, die in dem Datenabschnitt einer Zelle enthalten sind, zwischen einer Anzahl von ankommenden Highways und einer Anzahl von abgehenden Highways gemäß Daten, die in dem Kopfabschnitt der Zelle enthalten sind, die folgenden Schritte aufweisend:

- Miltiplexen der Zellen in dem ankommenden Highway in Zeitteilung;

- Speichern der gemultiplexten Zellen in ersten Speichermitteln (105);

- Demultiplexen von Daten, die von den ersten Speichermitteln (105) ausgegeben werden; und

- Verteilen der demulitplexten Daten unter der Anzahl von abgehenden Highways;

dadurch gekennzeichnet, daß es die folgenden Schritte aufweist:

- Speichern in zweiten Speichermitteln (103) von Information, bezogen auf eine Adresse einer leeren Speicherstelle der ersten Speichermittel (105);

- Steuern mittels einer Steuerschaltung (104) der Schreib- und Lese- Operationen der ersten Speichermittel (105) gemäß der Information, die auf eine Adresse, gespeichert in den zweiten Speichermitteln (103) bezogen ist;

- Speichern in den zweiten Speichermitteln (103) der Information entspechend der Adresse einer leeren Speicherstelle der ersten Speichermittel (105) derart, daß während einer Lese-Operation Information entsprechend einer Adresse einer leeren Speicherstelle der ersten Speichermittel (105) in den zweiten Speichermitteln (103) gespeichert wird auf der Basis einer Lese-Adresse der ersten Speichermittel (105), erhalten von der Steuerschaltung (104); und

- Ausgeben der Information von den ersten Speichermitteln (103) als eine Schreib-Adresse der ersten Speichermittel (105) während einer Schreib- Operation.

13. Verfahren gemäß Anspruch 12, dadurch gekennzeichnet, daß eine leere Freiadresse abgerufen wird aus der Daten-Ausgabe eines Freiadreß-FIFO- Puffers (103), enthalten in den zweiten Speichermitteln (103), zu der Zeit des Lesens der Zelle in die ersten Speichermittel (105), und die Lese- Adresse dem Dateneingang des Freiadreß-FIFO-Puffers (103) zur Zeit des Lesens der Zelle von den ersten Speichermitteln (105) zurückgeschickt wird.

14. Verfahren gemäß Anspruch 13, dadurch gekennzeichnet, daß der Schritt des Steuerns das Steuern der geschriebenen Adressen der ersten Speichermittel (105) durch den abgehenden Ziel-Highway der bestimmten Zelle aufweist, wodurch eine Zelle ausgelesen wird, bestimmt für einen gegebenen abgehenden Highway, wie gewünscht.