JPH02220532A - スイッチングシステム及びその構成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ルーティングのためのヘッダを有する固定長
セルを用いて音声、データ等の時分割番車通信情報を交
換するスイッチングシステムに係り、特に音声等の回線
交換情報とデータ等のバースト交換情報を統合して交換
するのに好適なスイッチングシステムに関する。

〔従来の技術〕

典型的な電話音声のビット速度（６４Ｋ　ｂ　／　ｓ　
）のみならず、低速（数１００ｂ／８）データからビデ
オ信号（数Ｍ　ｂ　／　ｓ　）までの、様々なビット速
度、様々な性質（バースト性、実時間性等）を持った通
信を統合して取り扱い得る、柔軟かつ経済的なスイッチ
ングシステムが求められている。

このような要求に対して、ルーティングのための情報を
含んだヘッダを持つ固定長のセルを用いて、全ての情報
を画一的にスイッチングする方法が、１つの有望な案で
ある０例えば、本出願人により既に提案されている。論
文「電子情報通信学会創立７０周年記念総合全国大会（
昭和６２年）交換部門１８３２　’−線縁線／パケット
総合通話路検討」」に示されているスイッチングシステ
ムは、その１つである１本例では、全ての通信情報を。

セルと呼ばれる固定長ブロックを用いて転送する。

そのスイッチングに当っては、ヘッダ駆動型の空間スイ
ッチを基本とし、同一宛先を持つ複数のセルが空間スイ
ッチ内で衝突するのを避けるため、入ハイウェイ毎に時
間スイッチ機能を設けた構成をとっている。更にその時
間スイッチ機能には、電話音声のように実時間性が要求
される回線交換モードと、遅延はある程度許されるが、
バースト的に発生するデータを送るバースト交換モード
の２つのモードを扱う事が出来るように、スイッチング
のためのメモリと、待ち合わせのためのバッファメモリ
が設けられている８回線交換モード用セルは、実時間性
を保証するためにバッファメモリを介さず、優先して取
り扱い、一方バースト交換モード用セルは、バッファメ
モリで待ち合わせ、タイムスロットに空きがある時に処
理される。

他の例として、特開昭５９−１３５９９４号公報に示さ
れるｒＴＤＭスイッチングシステム」が挙げられる１本
例では、回線交換モードとバースト交換モードの２種類
の性質を持った通信を扱うという概念は明示されていな
いが、固定長セルを、バッファメモリを用いて時間的に
入れ換える機能を有している。その際に、セルの待ち合
わせとスイッチングは同一のバッファメモリを用いる。

待ち合わせを実現するために、セルのバッファメモリへ
の書き込みアドレスを、ヘッダによって知ることが出来
る。そのセルの宛先別に格納しておく待ち行列手段が設
けられている。

（発明が解決しようとする課題〕 固定長セルを用いてスイッチングを行なう場合、各セル
の宛先が必ずしも平均的に分布していないため、同一宛
先へ向けたセルが一時的に集中し、幅輪状旭となったり
、メモリのオーバフローによりセルが消失してしまう事
が起こり得る。上記の最初に挙げた１本出願人による論
文では１幅幀状態回避のため待ち合わせのためのバッフ
ァメモリを、各宛先出ハイウェイ別に設けている。この
バッファメモリは、セル全体を格納するもので、かつ、
オーバーフローしないだけ多数のセルを格納できるもの
である必要があり、しかも、宛先毎に個別に設けなけれ
ばならない、従って、この構成では、大量のメモリを必
要とするという問題がある。一方、２番目の例に挙げた
スイッチングシステム（特開昭５９−１３５９９４号）
では、バッファメモリは全入ハイウェイに対し１つであ
り、バッファメモリのアドレスだけを記憶する待ち行列
手段がセルの宛先別に複数設けられている。この構成で
は、比較的少ないメモリ量で各セルの宛先の偏りは吸収
され得る。しかしながら、バッファメモリの書き込みア
ドレスは周期的に用いられるため、論理的にはバッファ
メモリは各宛先対応に固定的に分割されているのと同等
であり、ある待ち行列の待ちが一定量を越えると、読み
出されていないセルがまだ残っているにもかかわらず、
同一の書込みアドレスが使われ、バッファメモリの上書
きが起こる。このとき上書きされたセルは消失してしま
うという問題がある。

これらの問題点を解決するために、出願人は。

特願昭６３−１０２５１２号において、複数の入ハイウ
ェイを多重しセルを共通の１つのメインバッファに書込
み、出ハイウェイに対応した順にその出ハイウェイのセ
ルをメインバッファから読出し、多重分離し、複数の出
ハイウェイに振り分けるスイッチングシステムを提案し
ている。このメインバッファのバッファリング制御では
、アイドルアドレスＦＩＦＯ１出ハイウェイ毎にある書
込みレジスタと読出しレジスタ、セルと同じアドレスに
同時に読み書きされるメインバッファ上の次アドレスを
使用する。メインバッファに蓄えられているある出ハイ
ウェイのセルは、読出しレジスタの指し示すアドレスを
始点とし、そのアドレスに書込まれている次アドレスを
次のアドレスをとし、書込みアドレスの指し示すアドレ
スを終点とする一つのチェーンを組んでバッファリング
管理している。

もし、成る出ハイウェイに出力すべきセルをメインバッ
ファから読出すときは、その出ハイウェイの読出しレジ
スタのアドレスのセルと次アドレスを読出し、セルは多
重分離して出ハイウェイに出力し１次アドレスは読出し
レジスタに書込み、その前にあった読出しレジスタのア
ドレスは使用済みの空きアドレスとしてアイドルアドレ
スＰＩＦＯへ送る。一方、成る出ハイウェイに出力すべ
きセルをメインバッファに書込むときは、その出ハイウ
ェイの書込みレジスタの指し示すアドレスにセルを書込
む、この時、アイドルアドレスＦＩＦＯから発生するア
ドレスを次アドレスとして、セルと同時に同じアドレス
に書込み、また、書込みレジスタにも書込む、このよう
な動作によって各出ハイウェイのチェーンは更新されて
いく。

上記構成のスイッチングシステムによれば、セルが到着
し、これをメインバッファに書き込む際には、そのセル
の宛先出ハイウェイに関係なく、１つのアイドルアドレ
スＦＩＦＯから空きアドレスを得るため、メインバッフ
ァに空きがある限りメインバッファ内のどの領域でもセ
ルを書き込む事ができる。到着するセルの宛先が特定の
出ハイウェイへ偏っていたとしても、その分は他の宛先
へのセルが減少しているはずなので、必要となるメイン
バッファの容景は変わらない。

また、セルを読み出すまでは、そのセルが格納されてい
るアドレスはアイドルアドレスＦＩｌ’０に戻らないの
で、同一アドレスにセルが上書きされて、そこに格納さ
れていたセルが消失してしまう事はないという利点があ
る。

しかしながら、上記従来技術はメインバッファ上の出ハ
イウェイ毎のアドレスチェーンが切れた場合について配
慮がされておらず、何らかの理由によりチェーン切れが
起こると、障害が起こったまま自動的には復旧できない
という点で問題があった。

本発明は上述したチェーン切れが起こったときに、これ
を自動的に検出し復旧することを目的としている。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、複数の人力ハイ
ウェイおよび出力ハイウェイと、上記入力ハイウェイか
ら入力された固定長のセルを＃積するためのメインバッ
ファと、上記各出力ハイウェイに対応して設けられた書
込みレジスタおよび読出しレジスタと、上記メインバッ
ファの空アドレスを記憶するための先入れ先出しくＦ　
Ｉ　ＦＯ）バッファとからなり、上記メインバッファに
は各セルと次に読み出すべきセルのアドレスとからなる
レコードを単位としてデータが蓄積され、上記各続出し
レジスタと書込みレジスタには、それぞれ各出ハイウェ
イ対応に読出すべき各レコードの読出しアドレスと新た
なレコードの書込みアドレスとが格納され、読出しレジ
スタに格納されたアドレスを始点として書込みレジスタ
に格納されたアドレスを終点とする出ハイウェイ毎のチ
ェイン形式のバッファリングが行°なわれるスイッチン
グ・システムにおいて。

上記メインバッファに蓄積される各レコードがセルと該
セルを出力すべき出ハイウェイの識別子と次に読出すべ
きセルのアドレスとを含み、各出ハイウェイ対応に、上
記読出しレジスタに格納されたアドレスに基づいて上記
メインメモリから１つのレコードを続出した時、該レコ
ード中の出ハイウェイ識別子と該レコードを出力しよう
とした出ハイウェイとを比較するようにしたことを特徴
とする。

上記比較によって読出しエラーが生じたことが検出され
た場合には、スイッチングシステムは初期状態に戻され
る。尚、上記スイッチングシステムの初期化は、メイン
バッファ中に読み出すべきセルが全く無くなったことを
検出する手段を更に設け、この検出手段の出力により行
なうようにしてもよい。

〔作用〕

本発明によれば、メインバッファのチェーン切れ障害が
起こり、成る出ハイウェイに対応すべきチェーンが別の
出ハイウェイチェーンにつながると、メインバッファか
らセルを読出した時点でただちにチェーン切れが検出で
きるため、障害の復旧を早めることができる。

〔実施例〕

第１図は、本発明であるスイッチングシス−ｆｊ、ｌａ
の一実施例である。第１図においては、ｎ本の入線ＩＮ
が、直並列変換多重器１を介してメインバッファ５のデ
ータ久方（ＤＩ）に接続され、メインバッファ５のデー
タ出力（Ｄｏ）は、並直列変換多重分１ｉＩｉ器６に接
続されｍ本の出線ＯＵＴに分離されている。直並列変換
多重器１の出方のうち、セルのヘッダに相当する部分は
、ヘッダ変換テーブル２の読出しアドレス端子（ＲＡ）
に接続される。ヘッダ変換テーブル２のデータ出力（Ｄ
ｏ）のうち、新ヘッダ部分はメインバッファ５のデータ
入力へ接続さ九、空き／使用中情報（空き＝Ｏ）部分は
、ＡＮＤゲート９を介し、メインバッファ５の書込みイ
ネーブル入力（ＷＥ）へ接続され、出線番号部分は、メ
インバッファ５のデータ入力（ＤＩ）とアドレスポイン
タ３の宛先出線番号入力（ＤＥＳＴ）に接続される。

ヘッダ変換テーブル２のデータ入力（ＤＩ）と書込みア
ドレス（ＷＡ）は、図示していない制御系に接続されて
いる。アイドルアドレスＦＩＦＯ４のデータ出力（ＤＯ
）は、メインバッファ５のデータ入力（ＤＩ）と、アド
レスポインタ３の次書込みアドレス人力（ＮＷＡＤ）と
に接続され、空き表示出力（ＥＰＴＹ）は、ＡＮＤゲー
ト９を介しメインバッファ５の書込みイネーブル人力（
ＷＥ）へ接続される。アドレスポインタ３の書込みアド
レス出力（ＷＡＤ）は、メインバッファ５の書込みアド
レス入力（ＷＡ）へ接続され、読出しアドレス出力（Ｒ
ＡＤ）は、セレクタ１０を介して、メインバッファ５の
読出しアドレス出力（ＲＡ）と、アイドルアドレスＦＩ
　ＦＯ４のデータ入力（ＤＩ）とに接続される。

メインバッファ５のデータ出力（Ｄ　Ｏ）のうち、次読
出しアドレスに相当する部分は、アドレスポインタ３の
次続出しアドレス（ＮＲＡＤ）へ接続され、それ以外の
部分でセル本体に相当する部分は、並直列変換多重分離
器６を介し、各出線へ分離し出力される。また、出線番
号に相当する部分は、比較回路２０へ接続されている。

制御カウンタ７の出力は、アドレスポインタ３の読出し
カウンタ入力（ＲＡＣＮＴ　）と、比較回路２０へ接続
される。空アドレスレジスタ１１は、セレクタ１０の入
力へ接続される。アドレスポインタ３のキュー状態表示
出力（ＳＴＳ）は、セレクタ１０の選択人力と、アイド
ルアドレスＦ　Ｉ　ＦＯ４の書込みイネーブル入力（Ｗ
Ｅ）へ接続されている。アドレスポインタ３のリセット
出力（Ｒ８’ｒｌ）は、ＯＲゲート２１を通して、アド
レスポインタ３のリセット入力（Ｒ５’ｌ”Ｏ）と、ア
イドルアドレストＩＦＯ４のリセット入力（ＲＳ　Ｔ）
へ接続されている。

比較回路２０の出力は、２つの人力が不一致であるとき
「１」になり、ＯＲゲート２１を通して、アドレスポイ
ンタ３のリセット入力（Ｒ８’ｌ’Ｏ）と、アイドルア
ドレスＦＩＦＯ４のリセット入力（Ｒ８’ｒ）へ接続さ
れている。

まず、メインバッファへのセルの書込み動作を説明する
。

各入線から到着したセルは、直並列変換多重器１で並列
変換することにより、セルを１個ずつ逐次取扱うことを
容易にする。直並列変換多重の概念図は第２図に、また
、入線から到着するセルの構造の例は第３図（ａ）に示
しである。直並列変換多重器１は、一般にバレルシフタ
と呼ばれる公知の回路を用いて構成できる。第３図（ａ
）に示すように、セルのヘッダには論理チャネル番号が
書いてあり、この番号でヘッダ変換テーブル２をアクセ
スすることにより、そのセルの出線側での新しい論理チ
ャネル番号と、セルが空きか使用されているかの情報と
、セルの宛先出線番号とを得る。これらの情報は、呼設
定時に、制御系からのアクセスでテーブル内に書き込ま
れる。第３図（ｂ）にヘッダ変換テーブル２の出力の例
を示す。

セルの宛先出線番号はアドレスポインタ３へ人力され、
宛先出線番号に対応した書込みアドレスが得られる。上
記書込みアドレスは、アイドルアドレスＦ　Ｉ　ＦＯ４
から予め入力されたものであり、これを用いてセルがメ
インバッファ５へ書込まれる。なお、入力セルが空きセ
ルである場合、もしくはアイドルアドレスＦＩＦＯが空
きである場合（即ち、メインバッファに空きアドレスが
無い場合）は、ＡＮＤゲート９の出力が°゛Ｌ″となる
ため、メインバッファ５へのセル書込みは行れない。

このとき、アイドルアドレスＦＩＦＯの読出しクロック
（ＲＣＫ）も“［、ＩＩとなり、空アドレスの出力も行
われない。

次にセルの読出し動作について説明する。セルの読出し
は、制御カウンタ７が発生する数に応じて、アドレスポ
インタ３から読出しアドレスを得て、これをメインバッ
ファの読出しアドレスとすることにより行なう、制御カ
ウンタの値は、出線番号に対応する。即ち、各出線毎に
順番１個ずつセルが読出される。読出しアドレスとして
使用したアドレスは、アイドルアドレスＦＩＦＯ４のデ
ータ入力（ＤＩ）へ送られ、再度書込みアドレスとして
用いられる。なお、ある出線に宛てたセルが、メインバ
ッファ内に１つも存在しないときは、キュー状態表示出
力（ＳＴＳ）が出力され、セレクタ１０によって、メイ
ンバッファ５の読出しアドレスとして、空セルアドレス
レジスタ１１に格納されているアドレスが選択される。

このアドレスに相当するメインバッファの内容は、常に
空きセルとしである。

アイドルアドレスＦＩＦＯ４のデータ出力（ＤＯ）は、
セルと一緒にメインバッファ内に格納される。

これは、そのセルと同じ宛先出線に出力すべき次のセル
の格納アドレス（次アドレス）を示すためである。詳し
い動作は第４図を用いて述べる。

ヘッダ変換テーブル２のデータ出力（ＤＯ）に出力され
た出線番号は、セルと一緒にメインバッファ内に格納さ
れる。これは、メインバッファ内の次アドレスが、ソフ
トエラー等の障害により誤ったアドレスを示した場合、
メインバッファがら不適切なデータが読み出されるため
、この状態を発見して復旧作業を行なうためである４本
発明の特徴は、この障害対策にあり、これについては第
６図、第７図等を用いて後述する。

なお、第３図（Ｃ）メインバッファ内のセル補遺に示す
。

次に、第４図を用いて、アドレスポインタ３の構成と動
作を説明する。出線番号入力（ＤＥＳ７Ｉ’）は、出線
番号デコーダ３０１の入力と、書込みアドレスセレクタ
３０８の選択入力とに接続される。

出、ｍ番号デコーダ３０１のｍ本の出力は、それぞれｍ
個の書込ミレジス９　（ＷＲｚ−）　３０２〜：３０３
のクロック入力に接続される。外部のアイドルアドレス
ＦＩＦＯ４から入力される次書込みアドレス（ＮＷＡＤ
）は、各書込みレジスタの入力に接続され、各書込みレ
ジスタの出方は、書込みアドレスセレクタ３０８を介し
て、書込みアドレス出力（ＷＡＤ）となる。

一方、制御カウンタ入力（ＲＡＣＮＴ）は、デコーダ３
１１と読出しアドレスセレクタ３０９の選択人力に接続
され、デコーダ３１１のｍ本のデコード出力は、それぞ
れｍ個の読出しレジスタ（ＲＲム〜、）３０４〜３０５
のクロック入力どして、ゲート３１２〜３１３を介して
接続される。外部からの次読出しアドレス入力（ＮＲＡ
Ｄ）は、各続出しレジスタの人力に接続され、各続出し
レジスタ出力は、読出しアドレスセレクタ３０９を介し
て続出アドレス（ＲＡＤ）として出力される。不一致検
出器３０６〜３０７は、それぞれ対応する書込みレジス
タと読出しレジスタの出方を入力とし。

そのそれぞれの出方は、不一致情帽セレクタ３１０を介
して、キュー状態表示出方（ＳＴＳ）となる。

また、不一致検出器の出方は、上記ゲート３１２〜３１
３の一方の入力にも接続される。不一致検出器３０６〜
３０７の出方は、ＡＮＤゲート３２０を通して、リセッ
ト出力（Ｒ８ＴＩ）となる、リセット入力（ＲＳ　Ｔ　
Ｏ）は１ｍ個の書込みレジスタ（ＷＲｌ−）３０２〜３
０３と１ｍ個の読出しレジスタ（ＲＲ１−Ｊ３０４〜ａ
ＯＳの初期設定入力（Ｒ）とに接続されている。

出線番号人力（Ｄ　Ｅ　Ｓ　Ｔ）に応じて、ｍ個の書込
みレジスタの出力のうち、その出線番号に相当するもの
が書込みアドレスセレクタ３０８で選択され、書込みア
ドレス出力（ＷＡＤ）となる。このとき、出線番号デコ
ーダ３０１のデコード出力により、上記書込みレジスタ
の保持する値が、アイドルアドレスＦＩＦＯから人力さ
れる（ＮＷＡＤ）値に更新される６従って、更新直前で
のＮＷＡＩ）の値は、現在書込みを行おうとしているセ
ルの宛先出線番号と同じ宛先をもつ次の入力セルの書込
みアドレスに相当する。そのため、このＮＷＡ　Ｉ）の
値を現在書込もうとしているセルと同一レコードとして
メインバッファに格納しておけば、後で上記レコードを
読み出した時に、同じ出線宛ての次のセルをどのアドレ
スから読み出せば良いのかを知ることができる。

セルの読出し時は、制御カウンタ７の値を選択入力とす
る読出しアドレスセレクタ３０９により。

読出しアドレス出力（ＲＡＤ）を選択するこのデコーダ
３１１によって選択された続出しレジスタには、メイン
バッファから読出された次続出しアドレスが保持される
。

ＮＯＲゲート３２０は、スイッチ内の全ての出ハイウェ
イ対応の書込みレジスタと読出しレジスタが一致したこ
と、すなわち、メインバッファ５の中にセルが全くなく
なったことを検知する回路であり、この検知信号ＲＳ　
’１’　１により、スイッチングシステム全体を初期設
定させる。メインバッファ５において、各出ハイウェイ
毎の読出しレジスタのアドレスを始点とし、メインバッ
ファ５の次アドレスを次々にたどり、書込みレジスタの
アドレスを終点とするチェイン形式のバッファリングが
行なわれているが、障害により、メインバッファ５内の
次アドレスが誤ったアドレスを示すチェーン切れが生じ
たとき、上記初期設定により。

メインバッファ５が使用可能となる。

アドレスポインタ３のＲＳ　ＴＯ大入力、すべての書込
みレジスタと続出しレジスタを初期設定するためのリセ
ット人力である。リセット時には、各出ハイウェイ毎に
書込みレジスタと読出しレジスタを一致させ、出ハイウ
ェイ毎の書込みレジスタは別々の値になるように設定す
る１例えば、書込みレジスタＷ　Ｒｌ　と読出しレジス
タＲＲ１はｒＯＪに書込みレジスタＷＲ，と続出しレジ
スタＲＲ，はｒｍ−１１という具合に、「出ハイウェイ
番号−１」の値を書込みレジスタと読出しレジスタに設
定すればよい。

第５図はアイドルアドレスＦ’ＩＦＯ４の構成を示す、
アイドルアドレストＩＦ’０４は、メモリ４０１、書込
みカウンタ（ＷＣＮＴ）４０２．読出しカウンタ（ＲＣ
ＮＴ）４０３、ＡＮＤゲート４０４、一致検出器４０５
．セレクタ４２０゜ＳＲフリップフロップ４２１から成
る。

書込みカウンタ４０２は、書込みアドレス（す＾）を出
力するカウンタであり、メモリ４０１のアドレスの数だ
けカウントするリングカウンタからなる。読出しカウン
タ４０３は、読出しアドレス（ＲＡ）を出力するカウン
タで、メモリ４０１のアドレスの数だけカウントするリ
ングカウンタである６両カウンタの値が同一になった時
は、メモリが空になった状態であるから、これを一致検
出器４０５で検出して空き出力（ＥＰＴＹ）を出す。

以上のように、全体としてはＦＩＦＯ機能を持つもので
ある。

初期設定のとき、Ｒ８Ｔ入力によりＳＲフリップフロッ
プ４２１をリセットし、セレクタ４２０に読出しカウン
タ４０３を選択させることにより。

初期設定動作を行なう。このとき、書込みカウンタ４０
２はＯにリセットされる。一方、読出しカウンタ４０３
は、アドレスポインタ３にある書込みレジスタと読出し
レジスタで初期設定値として使用していない値１ｍに設
定される。読出しカウンタ４０３は、初期設定値ｍから
カウントアツプしながら、空アドレスをアドレスポイン
タ３のＮＷＡＤ入力と、メインバッファ５の次アドレス
に提供する。読出しカウンタ４０３が上限の値に達つし
て再びＯにもどったとき、初期設定は完了したので、Ｓ
Ｒブリップフロップ４２１をセットし、セレクタ４２０
にメモリ４０１の値をアイドルアドレスＦＩ　ＦＯ４の
データ出力（ＤＯ）として出力させる。

次に、本発明の特徴であるチェーン切れの検出方法につ
いて詳述する。

第１図において、メインバッファ５にセルが書込まれる
とき、出線番号も同時に書込まれる。セルがメインバッ
ファ５からは、セルと一緒に出線番号も読出されるが、
このとき読み出された出線番号は、正常時は、制御カウ
ンタ７の出力が示ず続出し出線番号と等しい、この２つ
の値が不一致のときは、障害によりチェーン切れが起こ
ったものと判断し、比較回路２０は、ＯＲケート２１を
通して、アドレスポインタ３とアイドルアドレスＦＩＦ
Ｏ４をリセット（初期設定）する。

このチェーン切れ検出動作について第６図を用いて説明
する。今、出ハイウェイｉが読出しレジスタＲＲｉを始
点、書込みレジスタＷＲｉを終点とし、アドレスＡｔ、
Ａ！ｌ、Ａ６の順でチェーンを構成し、出ハイウェイｊ
が、読出しレジスタ１（Ｒ４を始点、書込みレジスタＷ
Ｒ−を終点とし、アドレスＡｑＡ４１　ＡＩＳの順でチ
ェーンを構成していたとする、このとき、何らかのエラ
ーにより、アドレスＡｘの次アドレスがＡｍからＡｍに
変化したとすると、出ハイウェイｊへの出力時に、メイ
ンバッファからはアドレスＡｘのデータの次にアドレス
Ａ８のデータが読出される。この場合、読み出された出
線番号はｉであり、出力動作は出線番号ｊの出ハイウェ
イに対して行なわれているためこの時点でチェーン切れ
のエラーを検出できる。

第７図（ａ）は、アドレスＡｔｅ　Ａｔ、　Ａｓ、　Ａ
４の順でチェーンが構成されているときに、アドレスＡ
ｘの次アドレスＡｓがＡ４に変化し、アドレスＡδが飛
ばされた場合を示している。このとき、アドレスＡｌ、
Ａ４．Ａａの順にデータが読出され、アドレスＡａのデ
ータが読み飛ばされる。メインバッファ５に読出すべき
セルがなくなったと判断されたとき、すなわち、アドレ
スポインタ３の各出ハイウェイ毎の書込みレジスタと読
出しレジスタが一致したとき、初期設定動作が行なわれ
るため、上記読み残されたデータのエリアは再使用でき
るようになる。

第７図（ｂ）は、アドレスＡ１＃　Ａｘ、　Ａａ、　Ａ
４の順にチェーンが構成されているときに、アドレスＡ
δの次アドレスがＡ４がらＡｌに変化し、アドレスＡ４
．Ａｘ、Ａｓが循環してしまった場合を示す、このとき
、出ハイウェイｊにはアドレスＡ１゜Ａ２．ＡＢのセル
がＭ＃に循環して出力される。このとき、アドレスＡｔ
、Ａｚ、Ａｓは、読出される毎に使用済アドレスとして
アイドルアドレスＦＩＦＯ４へ行く、そして、しばらく
すると、アイドルアドレスＦ　Ｉ　ＦＯ４がら空アドレ
スとして、アドレスポインタ３に提供され、他の出ハイ
ウェイで使用される。このとき、出ハイウェイｊと別の
出ハイウェイｉに使用されるので、そのアドレスに出ハ
イウェイｉのセルが書込まれると、出線番号はｊからｉ
へ書き換えられ、出ハイウェイｊの読出し時に出線番号
ｉを読み出し、チェーン切れが発見される。このように
、チェーン切れが起こると、その場で発見できなくても
いずれ次のチェーン切れを引き起こすことにより発見で
きる。

第８図は、第４図のアドレスポインタ３に、アップダウ
ンカウンタ（ＣＮ’ｌ’ｚ”ＣＮＴ−）３２１〜３２２
と、セレクタ３２３と、比較回路３２４と、ＯＲゲート
３２５とを、チェーン切れ発見用に設けたところが特徴
である。アップダウンカウンタ３２１〜３２２は、初期
設定時に、リセット入Ｒ８ＴＯからのリセット信号によ
り「ｏ」に設定される。セルがメインバッファ５に書き
込まれるとき、出線番号デコーダ３０１は、そのセルの
出線番号のアップダウンカウンタをカウントアツプする
。セルがメインバッファ５から読み出されるとき、デコ
ーダ３１１は読出されるセルの出線番号のアップダウン
カウンタをカウントダウンする。したがって、アップダ
ウンカウンタ３２１〜３２２は、各出ハイウェイ毎にメ
インバッファ５に蓄えられているセルの数を示しており
、成る出ハイウェイのアップダウンカウンタの値がｒＯ
Ｊのときは、その出ハイウェイの書込みレジスタと読出
しレジスタとが一致しているときであり、不一致回路の
出力と反対になる。読出し出線番号（ＲＡＣＮＴ）によ
って選ばれたアップダウンカウンタ３２１〜３２２のＯ
信号出力と、不一致回路３０６〜３０７出力は、それぞ
れセレクタ３２３とセレクタ３１０を通して比較回路３
２４に人力され。

２つの入力が一致していないことが確かめられる。

もし、これら２つの入力が一致しているときは、チェー
ン切れが発生したと判断し、ＯＲゲート３２５を通して
、リセット出力（Ｒ８ＴＩ）ヘリセット信号を出力し、
初期設定動作を行なう。

第８図の比較回路３２４において、２つの入力が一致す
るのは、第７図に示す状態が起きたときである。第７図
（ａ）で、出ハイウェイｊの読出しレジスタがアドレス
Ａ１を、書込みレジスタがアドレスＡ４を指していたと
する。このとき、アップダウンカウンタは、アドレスＡ
ｓ、　Ａｇｏ　Ａａに３個のセルが格納されているため
３を示している。出ハイウェイｊのセルがメインバッフ
ァ５に読出される間に、１つのセルも書込まれなかった
とすると、チェーン切れにより、アドレスＡ　１゜Ａｔ
の２個のセルを読出すと書込みレジスタと読出しレジス
タの値がアドレスＡ４となり一致する。

しかし、このときアップダウンカウンタの値は２しか減
らないので、「０」とはならない、また。

第７図（ｂ）の場合について考えてみると、出ハイウェ
イｊの読出しレジスタがアドレスＡ１を、書込みレジス
タがアドレスＡ４を指しているとすると、アップダウン
カウンタは３を示している。

メインバッファからセルを読出している間に書込むべき
セルが来なかったとすると、アドレスＡ　１　。

Ａｔ、Ａｓの全てのセルが読出された時点でアップダウ
ンカウンタは「０」となる、しかし、読出しレジスタは
チェーン切れによりアドレスＡｓ　を指し、書込みレジ
スタはアドレスＡ４を指しているため、２つのレジスタ
の値は一致しない。

第８図に示したアップダウンカウンタを出ハイウェイ対
応に設ける方式は、メインバッファから読出される出線
番号をチェックすることによりチェーン切れを検出する
方式であり、たまたま、出線番号は一致しているにもか
かわらずチェーン切れが発見できなかった場合における
、チェーン切れ早期検出に効果がある。

第９図は、第１図の構成にシークエンス番号カウンタ２
２とＡＮＤゲート２３を設け、チェーン切れ検出をより
早期に行なえるようにしている。

シークエンス番号カウンタ２２は、第１０図に示すよう
に、出ハイウェイ毎に、書込みシークエンスカウンタ２
２２〜２２３と読出しシークエンス番号カウンタを持っ
ている。セルがメインバッファ５に入力されるときは、
出線番号がシークエンス番号カウンタ２２のＤ　Ｅ　Ｓ
　’ｒに入力される。また、その出線番号の書込みシー
クエンス番号カウンタがセレクタ２２４によって選ばれ
、その出力Ｓｓｎであるシークエンス番号がセルと同時
にメインバッファ５へ書込まれる。このときＡＮＩ）ゲ
ート２３によりＣＬＫとアドレスポインタ３のキュー状
態表示出力（Ｓ　Ｔ　Ｓ　）の論理積をとり、書込みク
ロックＷＣＫとしてシークエンス番号カウンタ２２に入
力し、Ｄ　Ｅ　Ｓ　Ｔで示される出線番号の書込みシー
クエンス番号カウンタをデコーダ２２１を通してカウン
トアツプする。このようにすれば、セルには、各出ハイ
ウェイ毎に、メインバッファ５に書込まれた順にシーク
エンス番号が与えられる。

セルをメインバッファ５から読出すとき、同時にシーク
エンス番号が読出され、シークエンス番号カウンタ２２
のシークエンス番号人力５ｏｕｔに入力される。このと
き、制御カウンタ７の読出し出線番号出力は、シークエ
ンス番号カウンタ２２の１（ＡＣＮＴに入力され、その
出ハイウェイに対応する読出しシークエンスカウンタが
セレクタ２２８で選択される。比較回路２２９は、これ
ら２つのシークエンス番号が一致していることを確認す
るための回路であり、不一致が検知されるとチェーン切
れが起こっていると判断し、初期動作のためにＥＲＲか
らリセット信号を出力し、ＯＲゲート２１を通して、ア
ドレスＦＩＦＯ４，アドレスポインタ３、およびシーク
エンス番号カウンタ２２をリセットする。

セル読出し時にＩ（ＡＣＮＴの出線番号信号により選ば
れた読出しシークエンス番号カウンタは、ＲＣＫにより
セレクタ２２５を通してカウントアツプし、次のシーク
エンス番号に更新する。

この方式によれば、第７図（ａ）、（ｂ）のようなチェ
ーン切れが起った場合でも、シークエンス番号の順番が
狂ってくるので、チェーン切れを早期発見できる効果が
ある。なお、シークエンス番号の順番がちょうど一致す
るようなチェーン切れも考えられるが、もし、メインバ
ッファ５のアドレスの数、すなわち、格納できるセル数
だけのシークエンス番号で発生できれば、チェーン切れ
が起これば必ずシークエンス番号の順番が狂い。

確度の高いチェーン切れ検出が行なえる。

第１１図は、第１図の構成にエラーチェック回路２４を
設けた実施例である。アイドルアドレスＦＩ　ＦＯ４は
、第１２図に示すように、チェックビット付加器４２２
を備えており、初期動作時に、読出しカウンタ４０３か
ら発生される空アドレスにパリティ等のチェックビット
を付加し、データ出力（Ｄｏ）に出力する。したがって
、第１１図で使用されるメインバッファ５のアドレスに
は、常にチェックビットが付加されており、チェーンン
によるバッファリング動作を行なうのに必要なアドレス
がメインバッファ５から読出されたとき、その次アドレ
スについているチェックビットによってエラーをチェッ
クすれば、チェーン切れを検出できる。エラーチェック
回路２４は、次アドレスのエラーをチェックし、エラー
を検出したら、ＯＲゲート２１を通して、アイドルアド
レスＦＩＦＯ４とアドレスポインタ３を初期設定する。

この方式によれば、メインバッファからのセル読出し時
の出線番号チェックと１次アドレスエラーチェックとの
ダブルチェックが行なわれるため、出線番号チェックだ
けでは検出できないチェーン切れを検出することができ
る。なお、出線番号チェックをなくし、次アドレスエラ
ーチェックのみを行なうと、もし、次アドレスエラーチ
ェックにひっかからないチェーン切れが起きた場合は、
その後の次アドレスにエラーが発生しない限り、チェー
ン切れは永久に検出できなくなる。

第１３図は、第１図にアドレスカウンタ２５゜比較回路
２６、およびタイマ２７を設けた実施例である。メイン
バッファ５の各アドレスは、使用済みになるとアイドル
アドレスＦＩド０４に入り、書込みセルが来るたびに使
用される。したがって、各アドレスは、メインバッファ
５で次アドレスとして格納されているか、アイドルアド
レスＦＩド０４に空アドレスとして格納されているかの
どちらかであり、メインバッファ５の次アドレス読出し
時に各アドレスを観測すれば、いつか必ず現われる。

そこで、アドレスカウンタ２５で発生させたアドレスと
、メインバッファ５から読出される次アドレスとを比較
回路２７で比較し、もし、一致したらタイマ２７をリセ
ットし、アドレスカウンタ２５をアップして、アドレス
を更新する。チェーン切れによりメインバッファ５から
特定のアドレスを検出できない場合、タイマ２７がタイ
ムアウトになり、ＯＲゲート２１を通して、アイドルア
ドレスＦ　Ｉ　Ｆ○４とアドレスポインタ３が初期設定
される。

第７図（ａ）の場合、チェーン切れが発生すると、アド
レスＡ３がメインバッファ５から現われない、また、第
７図（ｂ）の場合には、アドレスＡ４が現われない、し
かしながら、このような場合でも、第１３図で示すアド
レス観測手段を設けておけば、チェーン切れを検出でき
る。

第１４図は、優先制御機構を付加した本発明によるスイ
ッチングシステムの他の実施例を示す。

第１４図において、第１図に示す構成要素と同一のもの
は同一の符号を付与しである。第１図のシステムとの最
も大きな相違点は、アドレスポインタが複数設けである
点である。ここでは、セルの優先順位として、クラス１
　（ＣＩ）、クラス２（Ｃ２）、クラス３　（Ｃ３）の
３つのクラスがあると仮定する。

第１４図のヘッダ変換テーブル２の出力には、上述した
クラスを示す表示子が含まれている。クラス表示出力は
、クラスデコーダ（ＣＤ　Ｅ　Ｃ）３３の人力と、書込
みクラスセレクタ（ＷＳＥＬ）３４の選択入力と、メイ
ンバッファ５の入力へ接続される。クラスデコーダ（Ｃ
ＤＥＣ）３３の各デコード出力は、それぞれのクラスに
対応するアドレスポインタ３ａ、３ｂ、３ｃの書込みア
ドレスイネーブル入力（ＷＡＥＮ）へ接続される。クラ
スデコーダ（ＣＤＥＣ）３３のデコード高力のうち、Ｃ
２出力とアップダウンカウンタ３５の出力とのＡＮＤを
とったものをＣ２’　とする。クラスデコーダ（ＣＤＥ
Ｃ）３３のＣ１およびＣ３出力と上記Ｃ２’のＯＲ出力
をメインバッファ５の書込みイネーブル（ＷＥ）に接続
する。各クラスに対応するアドレスポインタ、即ちアド
レスポインタ（クラス１）３ａ、アドレスポインタ（ク
ラス２）３ｂ、アドレスポインタ（クラス３）３Ｃの各
キュー状態表示出力（ＳＴＳ）は、読出しアクセス制御
３１の入力に接続される。読出しアクセス制御３１の入
力と出力の関係の一例を第１５図に示す、読出アクセス
制御３１の出力は、読出しクラスセレクタ（Ｒ８ＥＬ）
１０と、デコーダ（ＲＥＬ）ＥＣ）　３２と、比較回路
２０の入力とに接続される。尚゛、アップダウンカウン
タ３５は、クラス２の読出しアドレスイネーブル入力（
ＲＡＥＮ）をアップ人力、Ｃ２’　をダウン人力として
動作する。

ここで、各クラスの定義は、クラス１が遅延時間が小さ
く、セルの紛失率も小さいもの、クラス２が遅延時間が
小さいが、セル紛失率はやや大きいもの、クラス３が遅
延時間はやや大きいがセル紛失率が小さいものである。

クラス２は紛失率が他のクラスよりやや大きくても良い
ので、使用可能なメインバッファの容量を制限する。具
体的には、アップダウンカウンタ３５に、使用を許す容
量をセル数換算で初期設定する。アップダウンカウンタ
３５は、書込み時にダウン、読出し時にアップ動作し、
このカウンタ値がＯになった時、制限値−杯までメイン
バッファを使用している事を示している。この場合、Ｃ
２’出力はＬとなり、このクラスの新たな書込みは行な
われない、従って、この時到着したクラス２のセルは廃
棄される。

一方、遅延時間については、クラス１が一番小さく、ク
ラス３が一番大きくなるように、読出しアクセス制御で
続出しの優先順位付けを行う、具体的には、出線毎に、
クラス１のセルがメインバッファ内にある時は先ずそれ
を読出し、クラス１のキューが無くなったらクラス２の
セルを読出し。

クラス２のキューも無くなったらクラス３のセルを読出
すように制御する。

セルが到着すると、ヘッダ変換テーブル２の出力により
上記セルが属するクラスを識別し、クラスデコーダ３３
により、そのクラスに対応するアドレスポインタへ、書
込みアドレスイネーブル信号（ＷＡＥＮ）を出力する。

これに対して、アドレスポインタが出力した書込みアド
レス（ＷＡＤ）は、書込みクラスセレクタ（ＷＳＥＬ）
３４により選択され、メインバッファの書込みアドレス
（ＷＡ）として用いられる。

一方、読出しの場合は、先に述べたように、読出しアク
セス制御３１が、各クラスの各出線対応の待ちキューの
有無を監視して、待ちキューの中で最も優先順位の高い
ものから出力するように制御する。具体的には、デコー
ダ３２の出力が、読出しを行うクラスのアドレスポイン
タを指示する。

また、読出しクラスセレクタ１０が、上記指示されたア
ドレスポインタから出力された読出しアドレスを選択し
、メインバッファの読出しアドレスとする。

各出ハイウェイの書込みレジスタと読出しレジスタが一
致すると、メインバッファ５にセルは１つもないと見な
されそれぞれのリセット出力Ｒ８Ｔｌからリセット信号
が出力される。上記リセット信号は、ＡＮＤゲート２８
およびＯＲゲート２１を介して、アイドルアドレスＦ　
Ｉ　ＦＯ４とアドレスポインタ３ａ、３ｂ、３ｃに与え
られ、これらを初期設定する。

第１４図では、出ハイウェイ別、優先クラス別にチェー
ンを作ってバッファリングを行なうようにしている。具
体的には、メインバッファ５にセルを書込むときに、出
線番号と優先クラスを同時に書込み、メインバッファ５
からセルを読出すときに、出線番号と優先クラスを同時
に読出し、それぞれ制御カウンタ７からの読出し出線番
号と、続出アクセス制御３１からの優先クラスとを比較
回路２０で比較し、両者が一致することを確かめる。も
し、一致しない場合には、チェーン切れが起ったものと
判断し、ＯＲゲート２１を介して。

アイドルアドレスＦＩＦＯ４とアドレスポインタ３ａ、
３ｂ、３ｃをそれぞれ初期設定する。

次に、第１７図を用いて更に他の実施例を説明する。第
１７図の実施例では、第１図システム構成におけるヘッ
ダ変換テーブル２と、空セルアドレス１１と、セレクタ
１０を省略し、空セル発生器１４とセレクタ１３とを設
けている。この場合は、入線から到着するセルは、第１
６図に示す構造になっている。上記セル形式は、スイッ
チの前段に入線毎にヘッダ変換テーブルを設ける場合に
適している。また、後述する多段のスイッチを構造とし
たとき、各スイッチ段でそれぞれヘッダ変換する代りに
、前もって一括してヘッダ変換を行うことができるとい
う利点がある。また、各セルのヘッダに出線番号が書込
まれているので、メインバッファ５からセルを読出した
時点でこのセル゛を出力すべき出線番号を知ることがで
き、この出線番号と制御カウンタ７が示す読出しセルの
出線番号との一致を比較回路２０で確認できる。この場
合、第１図のようにメインバッファ５にセルと出線番号
とを１つのレコードとして格納する必要はなくなる。

第１７図の例では、空セルアドレス１１とセレクタ１０
の代わりに、空セル発生器１４とセレクタ１３を設け、
アドレスポインタ３のＳＴＳ出力が読出しセルのないこ
とを表示したとき、空セル発生器１４がら空セルパター
ンが出力し、セレクタ１３を通してＰ／Ｓ変換器６へ与
える。この方法によれば、上記空セルパターンを、例え
ばオールＯのビットパターンの如く、簡単なパターンと
した場合、空セル発生＄１４はハード量の非常に少ない
簡単な構造で済み、また、メインバッファに空セルパタ
ーンを入れたり空セルアドレスを確保したりする必要が
なくなる。この方式は、前述した第１図、第９図、第１
１図、第１３図および第１４図の構成にも適用できる。

なお、第８図に示した出ハイウェイ毎にアップダウンカ
ウンタを設ける方式、第９＠と第１０図に示したシーク
エンス番号でチェックする方式、第１１図と第１２図に
示したチェックビットを付加する方式、第１３図に示し
たアドレスを監視する方式、第１５図に示した優先クラ
スを設ける方式、第１７図に示したヘッダ変換テーブル
を除去して各セルのヘッダに出線番号を付加しておく方
式は、それぞれ任意に組合わせることができる。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれば、メイン
バッファから出ハイウェイ対応にセルを読出すとき、セ
ルと共に出線番号を読出すことによりセルのチェーン切
れを判定し、もしチェーンの切れが検出されたときはス
イッチングシステム全体を初期設定できるようにしてい
る。

【図面の簡単な説明】

第１図は本発明によるスイッチングシステムの一実施例
を示す構成図、第２図は第１図における直並列変換多重
器１の動作説明図、第３図（ａ）〜（Ｑ）は第１図のシ
ステムで用いるセルの構造身説明するための図、第４図
は第１図におけるアドレスポインタ３の１実施例を示す
機能ブロック図、第５図は第１図におけるアイドルアド
レスＦＩＦ０４の詳細を示す機能ブロック図、第６図は
セルアドレスのチェーン切れの１つの形態を説明するた
めの図、第７図は（ａ）、（ｂ）はそれぞれセルアドレ
スのチェーン切れの他の形態を説明するための図、第８
図は第１図におけるアドレスポインタ３Φ他の実施例を
示す機能ブロック図。 第９図は本発明によるスイッチングシステムの他。 の実施例を示す図、第１０図は第９図におけるシークエ
ンス番号カウンタ２２の詳細を示す機能ブロック図、第
１１図は本発明によるスイッチングシステムの更に他の
実施例を示す図、第１２図は第１１図におけるアイドル
アドレスＦＩ　ＦＯ４の詳細を示す機能ブロック図、第
１３図と第１４図はそれぞれ本発明によるスイッチング
システムの更に他の実施例を示す図、第１５図は第１４
図の実施例における続出アクセス制御論理を説明するた
めの図、第１６図はセルの構造の１例を示す図、第１７
図は本発明によるスイッチングシステムの更に他の実施
例を示す図である。 １・・・直並列変換多重器、２・・・ヘッダ変換テーブ
ル。 ３・・・アドレスポインタ、４・・・アイドルアドレス
ＦＩＦ０，５・・・メインバッファ、６・・・並直列変
換多重分離器、７・・・制御カウンタ、９・・・Ｎ０尺
ゲート、１０・・・セレクタ、１１・・・空セルアドレ
ス、１２・・・ＡＮＤゲート、１３・・・セレクタ、１
４・・・空セル発生器、２０・・・比較回路、２１・・
・ＯＲゲート。 ２５・・・アドレスカウンタ、２６・・・比較回路、２
７・・・タイマ、２８　・Ａ　Ｎ　Ｄゲート、３ａ、３
ｂ。 ３ｃ・・・アドレスポインタ、３１・・・読出アクセス
制御、３２・・・読出しクラスデコーダ、３３・・・書
込みクラスデコーダ、３４・・・書込みセレクタ。 第 ≠ 目 猶 図 ！ 因 とｒ 力 図 第 図 第 ■ 第 （Ｉｌ） （ｂン 猶 ／ρ 図 猶 ／２ 困 ｉ社−ぢゝ 第 回 猶 ／６

Claims (1)

1. 【特許請求の範囲】 １、複数の入力ハイウェイおよび出力ハイウェイと、上
   記入力ハイウェイから入力された固定長のセルを蓄積す
   るためのメインバッファと、上記各出力ハイウェイに対
   応して設けられた書込みレジスタおよび読出しレジスタ
   と、上記メインバッファの空アドレスを記憶するための
   先入れ先出し（ＦＩＦＯ）バッファとからなり、上記メ
   インバッファには各セルと次に読み出すべきセルのアド
   レスとからなるレコードを単位としてデータが蓄積され
   、上記各読出しレジスタと書込みレジスタには、それぞ
   れ各出ハイウェイ対応に読出すべき各レコードの読出し
   アドレスと新たなレコードの書込みアドレスとが格納さ
   れ、読出しレジスタに格納されたアドレスを始点として
   書込みレジスタに格納されたアドレスを終点とする出ハ
   イウェイ毎のチェイン形式のバッファリングが行なわれ
   るスイッチング・システムにおいて、 上記メインバッファに蓄積される各レコードがセルと該
   セルを出力すべき出ハイウェイの識別子と次に読出すべ
   きセルのアドレスとを含み、各出ハイウェイ対応に、上
   記読出しレジスタに格納されたアドレスに基づいて上記
   メインメモリから１つのレコードを読出した時、該レコ
   ード中の出ハイウェイ識別子と該レコードを出力しよう
   とした出ハイウェイとを比較するようにしたことを特徴
   とするスイッチング・システム。 ２、時分割多重される複数の入ハイウェイと、上記入ハ
   イウェイから入力されるヘッダ部と情報部とからなる固
   定長セルを一時的に蓄積するためのメインバッファと、
   上記メインバッファから読み出されたセルを多重分離し
   て出力するための出ハイウェイと、上記メインバッファ
   の空アドレスを記憶するためのアイドルアドレスＦＩＦ
   Ｏ（先入れ先出しバッファ）と、各出ハイウェイに対応
   して用意された書込みレジスタおよび読出しレジスタと
   を有し、上記アイドルアドレスＦＩＦＯのデータ出力を
   、それぞれの書込みレジスタの入力端子およびメインバ
   ッファのデータ入力端子に接続し、上記複数の書込みレ
   ジスタの出力端子は、到着セルの宛先出ハイウェイ番号
   を選択入力とするセレクタを介してメインバッファの書
   込みアドレス端子に接続し、メインバッファへのセル書
   込み時には、到着したセル自体と、次にそのセルの宛先
   と同じ宛先を持つセルが到着したときそのセルを書込む
   べきアドレス（次アドレス）とを組としてメインバッフ
   ァの同一アドレスに書込み、更に、該次アドレスにより
   上記セルの宛先となる出ハイウェイに対応する書込みレ
   ジスタを更新し、一方、メインバッファのデータ出力端
   子をそれぞれの読出しレジスタの入力端子と接続し、複
   数の読出しレジスタの出力端子は、出ハイウェイ毎の読
   出しタイミングを発生するカウンタ出力を選択入力とす
   るセレクタを介してメインバッファの読出しアドレス端
   子、およびアイドルアドレスＦＩＦＯのデータ入力に接
   続し、メインバッファからのセルの読出し時には、上記
   セル自体と次アドレスの組を読み出し、更に、該次アド
   レスにより該当ハイウェイに対応する読出しレジスタを
   更新することで、セルのスイッチングおよび宛先出ハイ
   ウェイ毎のチェーン形式のバッファリングを行うスイッ
   チングシステムにおいて、 上記出ハイウェイに対応した書込みレジスタと続出しレ
   ジスタに書込まれているアドレスがすべての出ハイウェ
   イにおいて、等しくなつていることを検出する第１の検
   出手段と、 メインバッファへのセル書込み時に、到着したセル自体
   と次アドレスの他に書込み時のセルの宛先出ハイウェイ
   を組としてメインバッファの同一アドレスに書込み、メ
   インバッファからのセルの読出し時にはセル自体と次ア
   ドレスと上記セルの宛先出ハイウェイとの組を読出し、
   更に、出ハイウェイ毎の読出しタイミングを発生する上
   記カウンタの示す宛先出ハイウェイとメインバッファか
   ら読出された上記宛先出ハイウェイとの不一致を検出す
   る第２の検出手段と、各出ハイウェイ毎にある書込みレ
   ジスタおよび読出しレジスタを初期設定する第１の初期
   設定手段と、 上記アイドルアドレスＦＩＦＯの代わりに次アドレスを
   一通り発生しセルと組にしてメインバッファの同一アド
   レスに書込み上記セルの宛先となる出ハイウェイに対応
   する書込みレジスタを更新し、その動作が一通り終わつ
   たら、アイドルアドレスＦＩＦＯからアドレスを発生さ
   せる第２の初期設定手段と、 を有し、第１の検出手段、または第２の検出手段により
   、第１の初期設定手段、および第２の初期設定手段を動
   作させることを特徴とするスイッチングシステム。 ３、請求項２に記載のスイッチングシステムであつて、 出ハイウェイ毎に対応する、該出ハイウェイのセルがメ
   インバッファに書込まれたときにカウントアップし、該
   出ハイウェイのセルがメインバッファから読出されたと
   きにカウントダウンする第１のカウンタと、 上記第１のカウンタがゼロであるとき、上記出ハイウェ
   イ毎の書込みレジスタと読出しレジスタが同じになると
   きが、一致しないことを検出する第３の検出手段と、 上記第１のカウンタをゼロにリセットする第３の初期設
   定手段と、 を有し、上記第１、または、第２、または、第３の検出
   手段により、上記第１、第２、および第３の初期設定手
   段を動作させることを特徴とするスイッチングシステム
   。 ４、請求項２に記載のスイッチングシステムであつて、 各出ハイウェイに対応して設けられて、該出ハイウェイ
   のセルがメインバッファに書込まれる毎に１づつ上がり
   、上限に達つするとゼロとなる第１のシークエンス番号
   を発生し、セルがメインバッファに書込まれると同時に
   同じアドレスに次アドレスと宛先出ハイウェイと共にメ
   インバッファに書込む手段と。 各出ハイウェイに対応して設けられて、該出ハイウェイ
   のセルがメインバッファから読出される毎に１ずつ上が
   り、上限に達つするとゼロとなる第２のシークエンス番
   号を発生する手段と、 上記第２のシークエンス番号と、セルがメインバッファ
   から読出されるときに同じアドレスから同時に読出され
   る第３のシークエンス番号が一致していないことを検出
   する第４の検出手段と、 出ハイウェイ毎に対応する、上記第１、および第２のシ
   ークエンス番号をゼロにする第４の初期設定手段と、 を有し、上記第１、または第２、または第４の検出手段
   により、上記第１、第２、および第４の初期設定手段を
   動作させることを特徴とするスイッチングシステム。 ５、請求項２に記載のスイッチングシステムであつて、 上記第２の初期設定手段で、アイドルアドレスＦＩＦＯ
   の代わりに次アドレスを一通り発生する手段の出力にチ
   ェックビットを付加する手段と、 上記メインバッファに書込む前、または読出した後のチ
   ェックビット付きの次アドレスをチェックしエラーを検
   出する第５の検出手段と、を有し、上記第１、または第
   ２、または、第５の検出手段により、上記第１、および
   第２の初期設定手段を動作させることを特徴とするスイ
   ッチングシステム。 ６、請求項２に記載のスイッチングシステムであつて、 上記メインバッファのアドレスを発生する手段と、 上記メインバッファに書込む前、または読出した後の次
   アドレスと上記アドレス発生手段のアドレスとを比較し
   て一致していることを検出し、上記アドレス発生手段の
   アドレスを更新する第６の検出手段と、 第６の検出手段によりリセットされるタイムをカウント
   する手段と。 を有し、上記タイムをカウントする手段がしきい値を起
   えたら、上記第１、第２の初期設定手段を動作させるこ
   とを特徴とするスイッチングシステム。