JP3169502B2 - データ待ち行列装置及びデータ待ち行列システム及びデータキューイング方法及びａｔｍスイッチ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、音声、データ、画像
等のマルチメディアの種々の情報をブロック化したフレ
ーム構造の情報や固定長パケットのような有限長のデー
タを一時的に記憶し、遅延を与えたりデータ交換を行っ
たりするときに用いるデータ交換装置や共通バッファ形
のデータ交換装置のアドレス制御部分に関するものであ
る。

【０００２】

【従来の技術】ＡＴＭ通信方式では、例えば回線信号や
音声のような連続的な信号、およびデータや動画像のよ
うなバースト的な信号をすべて固定の長さに分割して、
それに宛先情報等を示したヘッダを付加してパケットを
つくり、同一形式のパケットで情報を転送する。端末と
伝送路とはフレーム等の同期が不要となり、また、端末
と伝送路との速度とは独立でよいため、いかなる端末に
対しても対応することができる。しかし、高速パケット
スイッチには、ランダムにパケットが到着するため、あ
る瞬間には、一つの宛先に、多数のパケットが殺到する
ことがあり、情報の欠落を防ぐために、パケットの待ち
合わせをする必要が生じる。

【０００３】この問題に対し、例えば、文献 Internati
onal Conference on Communications, 1987，セッショ
ン２２、論文番号２、Jean-Pierre Coudreuse, Michel
Servel, ■PRELUDE:An Asynchronous Time-Division Sw
itched Network,■ のFig.5及びFig.6 には高速パケッ
トスイッチが提案されている。この文献は、回線交換デ
ータやパケット交換データを効率よく多重および伝送す
る非同期転送モード（ＡＴＭ）通信方式における高速パ
ケットスイッチに係るものであり、従来のデータ待ち行
列装置はその制御回路１６に見ることができる。図３０
にその一例のブロック図を示す。１１₁ 〜１１_n はデー
タが入力されるｎ（ｎ≧２）本の入線であり、ここに到
着するパケットは固定長である。１２₁ 〜１２_m はパケ
ットが出力されるｍ（ｍ≧２）本の出線である。１３は
入力したパケットを多重するパケット多重回路である。
１４は指定したアドレスに、データを書き込むことが可
能で、かつアドレスを指定することで、書き込み順とは
無関係にデータを読み出すことのできるメモリである。
１５は読み出したパケットを分離するパケット分離回路
である。１６はパケットの交換を制御する制御回路であ
る。

【０００４】図３１は、制御回路１６を詳細に記したも
のである。この制御回路１６は、上記文献のFig.10に記
載されている従来のデータ待ち行列装置を、説明のため
やや変形して示したものである。図において、１７は到
着パケットのヘッダから、そのパケットをメモリ１４に
書き込むアドレスを決定し、パケットの宛先出線１２₁
〜１２_m を判定し、新しいヘッダに変換する機能をもつ
ヘッダ変換回路である。２０は循環セレクタであり、情
報を順に選ぶ機能をもつ。

【０００５】１８は、従来のデータ待ち行列装置であ
り、１がパケットのメモリ１４への書き込みアドレスが
入力する入力線、３₁ 〜３_m がそのパケットの宛先を示
す宛先指示入力、２₁ 〜２_m はアドレスが待ち合わせを
した後に出力される出力線である。１９₁ 〜１９_m は出
線１２₁ 〜１２_m 対応に設けられた先入れ先出しメモリ
である。従来のデータ待ち行列装置１８は、到着したパ
ケットの書き込みアドレスを出線１２₁ 〜１２_m 対応に
並べ、待ち行列をつくり、出線１２₁ 〜１２_m 毎に到着
順にアドレスを出力する機能を備える。

【０００６】この高速パケットスイッチの複数の入線１
１₁ 〜１１_n に到着したパケットは、パケット多重回路
１３で多重化され、メモリ１４に書き込まれる。また、
到着パケットの宛先情報を含むヘッダは、制御回路１６
に送られ、ヘッダ変換回路１７によって宛先出線１２₁
〜１２_m が判定され、新しいヘッダに変換される。ま
た、メモリ１４に書き込まれたアドレスは、従来のデー
タ待ち行列装置１８により宛先出線１２₁ 〜１２_m 対応
に行列される。従来のデータ待ち行列装置１８では、先
入れ先出しメモリ１９₁ 〜１９_m を使用している。

【０００７】一方、従来のデータ待ち行列装置１８から
読み出されたアドレスに従って、メモリ１４からパケッ
トを読み出し、パケット分離回路１５で分離されて、パ
ケットが所定の出線１２₁ 〜１２_m に出力される。以
上、データ待ち行列装置１８の動作により、入線１１₁
〜１１_n 上のパケットが所望の出線１２₁ 〜１２_m に出
力され、パケットの交換が実現される。

【０００８】図３２は、従来の共通バッファ形ＡＴＭス
イッチの構成を示す図である。ＡＴＭスイッチは入線１
１₁ 〜１１₈ からセルが入力すると、セルからヘッダを
分離し制御回路１６に転送する。制御回路１６では、ヘ
ッダからそのデータの宛先をキューイングし、キューイ
ングしたデータに基づいて入力したデータの宛先を出力
する。一方、入力されたデータはクロスポイントスイッ
チを通過して共通バッファメモリ（ＳＢＭ）に入力さ
れ、記憶される。ＳＢＭに記憶されたデータは制御回路
１６からの出力指示に基づき、各出線１２₁ 〜１２₈ の
いずれかに出力される。図３３は、制御回路１６に用い
られる従来の先入れ先出しメモリを用いたアドレスのキ
ューイングを示す図である。

【０００９】次に、図３４は、従来の１つのセルが複数
の出線に対して出力される同報セルが入力された場合の
動作を説明する図である。同報セルを扱う場合には、共
通バッファメモリ（ＳＢＭ）にそれぞれ記憶されたデー
タに対応して、そのデータが同報セルかどうかであるを
示す同報セルカウンタ（ＭＣＣ）を備えている。例え
ば、図３４においては、新たに入力した同報セルがＳＢ
Ｍ１４₁ にデータＡ０として記憶され、この同報セルが
２つの出線に出力されるべきものである場合には、ＭＣ
Ｃ９３に示すようにカウント値を０から２に増加させ
る。また、ＳＢＭ１４₂ に記憶されたデータＢ３は２つ
の出線に出力される同報セルであり、２つの出線に出力
されることによりＭＣＣ９０の値が２から０に変化す
る。また、ＳＢＭ１４₃ に記憶されたデータＣ１はＭＣ
Ｃ９２に示すように２つの出線に出力されるべきとこ
ろ、この時点では１つの出線にしか出力されていないた
め、カウント値を２から１に減少させる。このようにし
て、ＳＢＭに記憶されているデータが複数の出線に出力
されることを管理する。図３６は、共通バッファメモリ
（ＳＢＦ）とアドレス待ち行列（ＡＱ）の必要メモリサ
イズの計算式を示す図である。

【００１０】図３５は、共通バッファメモリ（ＳＢＭ）
とアドレス待ち行列（ＡＱ）の必要メモリサイズを示す
図である。図３６にこのグラフを作成する場合の共通バ
ッファメモリ（ＳＢＦ）とアドレス待ち行列（ＡＱ）の
必要メモリサイズの計算式を示す。図３５に示すグラフ
から分かるようにアドレス待ち行列（ＡＱ）の必要メモ
リサイズは、出線数の増加とともに急増する。そして、
ある時点からＳＢＭのメモリサイズよりもアドレス待ち
行列（ＡＱ）のメモリサイズのほうが増加してしまうと
いう逆転現象が生じる。

【００１１】次に、図３７は、ＡＴＭスイッチが高速化
した場合及びＡＴＭスイッチが大規模化した場合の考慮
すべき点を示す図である。ＡＴＭスイッチが高速化した
場合には、動作速度が増加する。このため、アドレス待
ち行列の１秒当たりの書込みアドレス個数が動作速度と
入線数と出線数に比例して増加することになり、アドレ
ス待ち行列は高速動作を強いられる。また、ＡＴＭスイ
ッチが大規模化することにより、入線数が増加し、また
出線数が増加する。さらに、共通バッファメモリのサイ
ズが増加する。このような増加に伴い、アドレス待ち行
列は行列数を増加させなければならない。また、行列の
長さを増加させなければならない。また、アドレスを示
すビット数を増加させなければならない。このようなこ
とから、アドレス待ち行列のサイズが増加してしまう。

【００１２】

【発明が解決しようとする課題】従来のデータ待ち行列
装置は以上のように構成されているので、例えばメモリ
１４にＰ個のパケットの書き込み容量がある場合には、
先入れ先出しメモリ１９でのアドレスの溢れによる欠落
を防ぐためには、一つあたりＰ個のアドレスを保持でき
る容量を要するので、従来のデータ待ち行列装置１８全
体では、Ｐ×ｍ個のアドレス保持容量を要することにな
り、その結果として、装置の規模が大きくなってしまう
という課題があった。

【００１３】この発明は、以上のような問題点を解決す
るためになされたものであり、データの待ち行列を保持
するメモリを複数個用意する必要がなく、データの待ち
行列を保持するメモリを全出力線で共有化できることに
より、メモリ容量を少なくして装置全体の規模を小さく
するとともに、メモリ容量を越えることで生じるデータ
の廃棄率を下げることが可能なデータ待ち行列装置及び
データキューイング方法を得ることを目的とする。ま
た、データの待ち行列を保持するメモリを共有化した場
合にも優先度を伴うデータ処理が行なえるデータ待ち行
列システムを得ることを目的とする。また、共通バッフ
ァ型ＡＴＭスイッチにおいて、全出力線で共有化された
アドレスキューを設けることによりＡＴＭスイッチ全体
の装置規模を小さくすることを目的とする。

【００１４】

【課題を解決するための手段】この発明に係るデータ待
ち行列装置は、入力線に入力された有限長のデータを、
その宛先に関係なく、順次隣接間でシフトしていくこと
が可能なシフトメモリに書き込み、シフトメモリに対応
してそのデータの宛先をしめす宛先表示ビットを設け、
宛先出力線対応に宛先表示ビットの中の有意ビットを検
索する検索回路により出線対応に到着先着順で出力デー
タをみつけ、セレクタにより抽出し、抽出の後に、シフ
トメモリの後段をシフトさせ、セレクタよりデータを所
望の出力線に出力させるようにしたものである。

【００１５】また、この発明に係るデータ待ち行列装置
は、入力データが複数個の出線に同報される場合にも対
応でき、入力線に入力された有限長のデータを順次隣接
間でシフトしていくことが可能なシフトメモリに書き込
み、シフトメモリに対応してそのデータの宛先を示す宛
先表示ビットを設け、宛先出力線対応に宛先表示ビット
の中の有意ビットを検索する検索回路により出線対応に
到着先着順で出力データをみつけ、セレクタにより抽出
し、抽出の後に、シフト検出回路が対応する全部の宛先
表示ビットをみて、すべてが有意でないことを検出する
と、シフトメモリの後段をシフトさせ、セレクタよりデ
ータを所望の出力線に出力させるようにしたものであ
る。

【００１６】第１の発明に係るデータ待ち行列装置は、
以下の要素を有するものである。 （ａ）データを出力する複数の出力線、（ｂ）上記複数
の出力線の少なくともいずれかひとつの出力線を宛先と
して保持したデータを入力する入力部、（ｃ）上記複数
の出力線に対して共通に設けられ、上記入力部から入力
されたデータを記憶する記憶部、（ｄ）上記出力線それ
ぞれに対して、上記記憶部に記憶されたデータの中から
その出力線を宛先として保持しているデータを検索し
て、検索されたデータをその出力線に対して出力すべき
データとして、選択する検索選択手段。

【００１７】第２の発明に係るデータ待ち行列装置は、
上記記憶部が、データを順にシフトして記憶する複数の
シフトメモリと、シフトメモリ毎に上記出力線に対応し
て設けられた出力線対応メモリを有し、シフトメモリに
記憶されたデータの宛先が示す出力線に対応する出力線
対応メモリを用いてデータの宛先を保持することを特徴
とする。

【００１８】第３の発明に係るデータ待ち行列装置は、
上記検索選択手段が、出力線に対応して設けられた検索
手段を有し、検索手段が上記出力線対応メモリを検索す
ることにより、出力線に出力すべきデータを検索するこ
とを特徴とする。

【００１９】第４の発明に係るデータ待ち行列装置は、
上記検索選択手段が、出力線に対応して設けられた選択
手段を有し、選択手段が、上記検索手段により検索され
たデータを対応する出力線に出力することを特徴とす
る。

【００２０】第５の発明に係るデータ待ち行列装置は、
更に、上記検索選択手段により出力線に出力されたデー
タを記憶部から削除する削除手段を有することを特徴と
する。

【００２１】第６の発明に係るデータ待ち行列装置は、
入力部が入力したデータの宛先が複数ある場合に、上記
削除手段は複数の宛先に出力されてからデータを記憶部
から削除することを特徴とする。

【００２２】第７の発明に係るデータ待ち行列装置は、
更に、複数のシフトメモリにそれぞれ対応して設けら
れ、対応するシフトメモリに記憶されたデータの出力線
への出力をチェックし、データが出力線に出力された場
合に他のシフトメモリから対応するシフトメモリにデー
タのシフトを要求するシフト検出手段を備えたことを特
徴とする。

【００２３】第８の発明に係るデータ待ち行列装置は、
上記入力部が、一定時間長のタイムスロット毎にデータ
の入力を行ない、上記シフトメモリが、データを１タイ
ムスロット毎に１度以上シフトさせ、上記検索選択手段
が、データを複数のタイムスロット毎に１度検索するこ
とを特徴とする。

【００２４】第９の発明に係るデータ待ち行列装置は、
上記入力部が、一定時間長のタイムスロット毎にデータ
の入力を行なうとともに、Ｙ個（Ｙ≧２）のシフトメモ
リにそれぞれ接続され、各タイムスロット毎にシフトメ
モリにデータを入力するＹ本の入力線を有し、上記シフ
トメモリが各タイムスロット毎に少なくともＹ回以上デ
ータをシフトすることを特徴とする。

【００２５】第１０の発明に係るデータ待ち行列装置
は、上記検索選択手段が、出力線の数よりも少ない数の
検索手段を有することを特徴とする。

【００２６】第１１の発明に係るデータ待ち行列装置
は、上記検索選択手段が、出力線の数よりも少ない数の
選択手段を有することを特徴とする。

【００２７】第１２の発明に係るデータ待ち行列装置
は、上記入力部が、直列信号を入力することともに、入
力した直列信号を並列信号に変換する直列並列変換手段
を備えており、上記記憶部が上記直列並列変換手段から
の並列信号を入力することを特徴とする。

【００２８】第１３の発明に係るデータ待ち行列装置
は、上記シフトメモリと上記出力線対応メモリはひとつ
のメモリ単位として対になっていることを特徴とする。

【００２９】第１４の発明に係るデータ待ち行列システ
ム装置は、以下の要素を有することを特徴とする。 （ａ）所定の優先度をもったデータを処理をする０００
記載の第１のデータ待ち行列装置、（ｂ）上記第１のデ
ータ待ち行列装置とは異なる優先度をもったデータを処
理する第２のデータ待ち行列装置、（ｃ）優先度を伴っ
たデータを入力し、入力したデータの優先度に基づいて
上記第１と第２のデータ待ち行列装置のいずれか一方に
データを転送するデータ分配手段。

【００３０】第１５の発明に係るデータ待ち行列装置
は、上記入力部が、優先度をもった宛先を入力し、上記
記憶部が、上記宛先と優先度を記憶し、上記検索選択手
段が、上記優先度に基づいて宛先を検索することを特徴
とする。

【００３１】第１６の発明に係るデータ待ち行列装置
は、以下の要素を有することを特徴とする。 （ａ）フレーム構造の情報や固定長のアドレス情報や固
定長パケット等の、定められた固定時間に対し区切り目
をもつ有限長のデータが入力される単数または複数の入
力線と、（ｂ）上記有限長のデータが出力される複数の
出力線と、（ｃ）上記入力線の各々に対応して設けら
れ、上記データの宛先となる出力線を示す宛先指示を入
力する宛先指示入力手段と、（ｄ）複数個が直列に接続
され、上記データを書き込み、先に書き込まれた上記デ
ータを順次シフトしていくことが可能なシフトメモリ
と、（ｅ）上記シフトメモリと上記出力線に対応して設
けられ、上記宛先指示入力手段により入力された宛先指
示を宛先となる出力線に対応してビット単位に記憶し、
シフトメモリに書き込まれた上記データの宛先に対応す
るビットを有意とし、上記シフトメモリがシフトすると
それに合わせて記憶内容をシフトすることが可能な宛先
表示ビットと、（ｆ）上記出力線に対応して設けられ、
先に書き込まれた上記データに対応する上記宛先表示ビ
ットの中から有意ビットを検索する検索回路と、（ｇ）
上記検索回路の指示に従い、複数個のシフトメモリから
指示された上記データを選択し、上記出力線に選択出力
するセレクタ。

【００３２】第１７の発明に係るデータ待ち行列装置
は、有限長のデータが複数個の出力線に出力される場
合、上記シフトメモリに対応して設けられ上記宛先表示
ビットがすべて有意ビットでない状態を検出し、後段の
シフトメモリおよび宛先表示ビットにシフトを指示する
シフト検出回路を備えたことを特徴とする。

【００３３】第１８の発明に係るデータキューイング方
法は、以下の工程を有することを特徴とする。 （ａ）各タイムスロット毎に入力線から宛先を伴ったデ
ータを入力する入力工程、（ｂ）上記宛先を伴ったデー
タを順に共通メモリに記憶する記憶工程、（ｃ）複数の
出力線のそれぞれに対応して上記宛先を共通メモリに記
憶した順にサーチするサーチ工程、（ｄ）サーチ結果に
基づいて各出力線に対応してデータを選択する選択工
程、（ｅ）選択したデータを各出力線に出力する出力工
程。

【００３４】第１９の発明に係るデータキューイング方
法は、上記入力工程が、以下の工程を有することを特徴
とする。 （ａ）上記共通メモリがデータで満杯になっているかを
チェックするオーバーフローチェック工程、（ｂ）上記
共通メモリがデータで満杯になっている場合、入力した
データを破棄する破棄工程。

【００３５】第２０の発明に係るデータキューイング方
法は、さらに、上記出力工程後に、出力されたデータを
上記共通メモリから削除する削除工程を有することを特
徴とする。

【００３６】第２１の発明に係るデータキューイング方
法は、上記記憶工程が、以下の工程を有することを特徴
とする。 （ａ）上記共通メモリに削除されたデータがあるかをチ
ェックするガーベージチェック工程、（ｂ）上記共通メ
モリに削除されたデータがある場合、上記削除されたデ
ータに対して、上記共通メモリの他のデータをシフトす
るシフト工程。

【００３７】第２２の発明に係るデータキューイング方
法は、上記サーチ工程が、宛先をサーチする前に、上記
入力工程と記憶工程を複数回繰り返して実行させる繰り
返し工程を有することを特徴とする。

【００３８】第２３の発明においては、宛先を伴ったセ
ルを入力ポートと出力ポートの間で交換するＡＴＭスイ
ッチにおいて、以下の要素を備えたことを特徴とする。 （ａ）入力ポートから入力したセルを記憶する共通バッ
ファ、（ｂ）上記データ待ち行列装置を備え、上記共通
バッファに記憶されたセルのアドレスとセルの宛先とを
上記データ待ち行列装置に供給し、上記データ待ち行列
装置から各出力ポートに出力されるべきセルのアドレス
を出力させるするコントローラ。

【００３９】第２４の発明においては、宛先を伴ったセ
ルを入力ポートと出力ポートの間で交換するＡＴＭスイ
ッチにおいて、以下の要素を備えたことを特徴とする。 （ａ）入力ポートから入力したセルを記憶する共通バッ
ファ、（ｂ）上記共通バッファに記憶されたセルのアド
レスと宛先とを共通メモリにキューイングするととも
に、宛先に基づいてセルのアドレスを出力ポート毎に出
力する共通アドレスキューを備えたコントローラ。

【００４０】第２５の発明においては、上記アドレスキ
ューは、セルのアドレスと宛先を記憶するメモリ手段
と、宛先に基づいて各出力ポートに対応してアドレスを
選択する選択手段を備えたことを特徴とする。

【００４１】第２６の発明においては、上記メモリ手段
が、アドレスと宛先を記憶する複数のシフトメモリと、
シフトメモリに記憶された宛先を検索して出力ポートに
出力するセルのアドレスを検出するサーチエレメントを
備えたことを特徴とする。

【００４２】第２７の発明においては、上記シフトメモ
リが、シフトメモリの占有状態を示す占有インジケータ
を備えるとともに他のシフトメモリの占有インジケータ
の占有状態によりシフトメモリのアドレスと宛先を他の
シフトメモリへシフトするシフトトリガを備えたことを
特徴とする。

【００４３】

【作用】この発明におけるデータ待ち行列装置は、入力
線に入力された有限長のデータを、シフトメモリに書き
込み、また、宛先に対応する宛先表示ビットを有意に
し、シフトメモリと宛先表示ビットは、前段が空いてい
るとシフトすることが可能となっていて、出力線対応に
宛先表示ビットの中の有意ビットを検索する検索回路に
より出線対応に到着順で出力データをみつけて、セレク
タによりシフトメモリからデータを抽出し、抽出の後
に、シフトメモリの後段をシフトさせ、セレクタよりデ
ータを所望の出力線に出力させる構成になっているた
め、シフトメモリを全出力線で共有化することが可能と
なり、少数のシフトメモリ容量でデータの溢れによる欠
落を防ぐことができるデータ待ち行列装置を実現する。

【００４４】また、この発明におけるデータ待ち行列装
置は、入力線に入力された有限長のデータを、シフトメ
モリに書き込み、また、宛先に対応する宛先表示ビット
を有意にし、シフトメモリと宛先表示ビットは、前段が
空いているとシフトすることが可能となっていて、出力
線対応に宛先表示ビットの中の有意ビットを検索する検
索回路により出線対応に到着先着順で出力データをみつ
けて、セレクタによりシフトメモリからデータを抽出
し、抽出の後に、シフト検出回路が対応する全部の宛先
表示ビットをみて、すべてが有意でないことを検出する
と、シフトメモリの後段をシフトさせ、セレクタよりデ
ータを所望の出力線に出力させる構成になっているた
め、入力したデータの同報をした上で、シフトメモリを
全出力線で共有化することが可能となり、少数のシフト
メモリ容量でデータの溢れによる欠落を防ぐことができ
るデータ待ち行列装置を実現する。

【００４５】特に第１の発明においては、記憶部が出力
線に対して共通に設けられており検索選択手段がその共
通に設けられた記憶部からデータを選択する。

【００４６】第２の発明においては、記憶部がシフトメ
モリと出力線対応メモリを有しており検索選択手段は出
力線対応メモリに記憶された宛先を検索することにより
出力線毎に出力するデータを特定する。

【００４７】第３の発明においては、検索手段が出力線
に対応して存在しており、各検索手段が出力線毎にデー
タを検索する。

【００４８】第４の発明においては、選択手段が出力線
に対応して設けられており各選択手段が出力線毎にデー
タを出力する。

【００４９】第５の発明においては、出力線に出力され
たデータを記憶部から削除し、記憶部を効率よく使用す
る。

【００５０】第６の発明においては、同報データがある
場合にそのデータが複数の宛先に出力されてから削除す
るようにしたものであり、この装置において同報データ
を取り扱うことができる。

【００５１】第７の発明においては、出力線にデータが
出力された場合、シフト検出手段が他のシフトメモリの
データをすでに出力されたデータが存在していたシフト
メモリにシフトしてくる。

【００５２】第８の発明においては、シフトメモリは１
タイムスロット毎にデータを複数回シフトさせ、検索手
段が１タイムスロット毎にデータを１度検索する。即
ち、入力されるデータはタイムスロット毎に入力され、
出力されるデータは複数のタイムスロット毎に１度出力
されることになる。従って、このデータ待ち行列装置
は、ＡＴＭスイッチ等のコントローラに用いられるアド
レスキューとして用いることができる。アドレスキュー
に用いる場合には複数の入力線からのデータが共通の記
憶部に高速に入力される。一方アドレスキューからの出
力は、複数の出力線に対して行われるため低速でよい。

【００５３】第９の発明においては、入力部が複数の入
力線を有して複数のデータを一度に入力する。記憶部
は、複数のデータをそれぞれ同時にシフトメモリに入力
する。この場合には、１タイムスロット毎に複数回のシ
フトを実行することにより、つぎのタイムスロットで複
数のデータが入力する場合でも、データを失うことなく
処理することができる。

【００５４】第１０の発明においては、出力線の数より
も少ない検索手段を備えており回路規模を小さくする。

【００５５】第１１の発明においては、出力線の数より
も少ないの選択手段を備えており、更に、回路規模を小
さくする。

【００５６】第１２の発明においては、入力部が直列信
号を並列信号に変換する。従って、記憶部へのデータの
記憶は並列的に行なわれる。

【００５７】第１３の発明においては、シフトメモリと
出力線対応メモリが、同期して動作する一つの単位とな
っており、シフト回路を簡略化する。

【００５８】第１４の発明においては、前述した様なデ
ータ待ち行列装置を２種類用意し、データの優先制御を
行なえる。

【００５９】第１５の発明においては、宛先と優先度の
表示を兼用することにより、検索手段が宛先の検索と同
時に優先度を用いた検索を行なえる。

【００６０】第１６の発明においては、検索回路とセレ
クタにより共通のシフトメモリから各出力線に対応した
データを出力する。

【００６１】第１７の発明においては、同報データが全
ての出力線に出力されたことを検出してデータのシフト
を促す。従って同報データが正しく処理できる。

【００６２】第１８の発明においては、共通メモリに一
旦データを蓄積した後、宛先のサーチを行ないそのサー
チ結果に基づいてデータを出力する。

【００６３】第１９の発明においては、既に共通メモリ
が一杯になっている場合には入力したデータを破棄す
る。

【００６４】第２０の発明においては、既に出力された
データを共通メモリから削除することにより共通メモリ
を有効に利用する。

【００６５】第２１の発明においては、削除されたデー
タを他のデータをシフトさせることにより抹消する。

【００６６】第２２の発明においては、複数の入力ポー
トからのデータを共通の記憶部に高速に入力するため、
データの入力と記憶を複数回実行させる。一方出力は出
力線のタイミングに合わせて行なう。

【００６７】第２３の発明においては、ＡＴＭスイッチ
に前述したようなデータ待ち行列装置を備えており、共
通の記憶部を用いた装置規模の小さいＡＴＭスイッチを
得ることができる。

【００６８】第２４の発明においては、共通バッファの
アドレスとその共通バッファに記憶されたデータの宛先
をキューイングする共通アドレスキューを一つだけ備え
ており、メモリ容量の少ないＡＴＭスイッチを得ること
ができる。

【００６９】第２５の発明においては、共通アドレスキ
ューにメモリ手段とアドレスを選択する選択手段を備
え、選択手段がメモリ手段に記憶された宛先に基づいて
アドレスを各出力ポートに対して選択する。

【００７０】第２６の発明においては、メモリ手段の中
に複数のシフトメモリを備え、サーチエレメントにより
そのシフトメモリに記憶された宛先を検索することによ
り各出力ポート毎のアドレスを識別する。

【００７１】第２７の発明においては、占有インジケー
タがシフトメモリの占有状態を示しており、この占有状
態が空きを示している場合には、シフトトリガーがデー
タをシフトすることにより、シフトメモリを効率よく使
用する。

【００７２】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１は、この発明に係るデータ待ち行列装置の一
実施例を示す図である。図において、図３１と同一符号
は同図の各部と同一または相当部分を示している。

【００７３】図１において、１は有限長のデータが入力
する入力線、２₁ 〜２_m はデータが出力する複数の出力
線、３₁ 〜３_m は出力線２₁ 〜２_m に対応して設けられ
入力するデータの宛先出力線をビット単位で示す宛先指
示入力、４₁ 〜４_k はデータが記憶されるシフトメモ
リ、５₁₁〜５_kmはシフトメモリに対応した宛先表示ビッ
トであり、例えば宛先表示ビット５₁₂はシフトメモリ４
₁ に記憶されているデータが出力線２₂ を宛先としてい
るか否かを、１ビットの情報で示している。また、別の
例で、例えば宛先表示ビット５_kmはシフトメモリ４_k に
記憶されているデータが出力線２_m を宛先としているか
否かを示している。６₁ 〜６_m は、出力線２₁ 〜２_m 対
応に設けられた検索回路で、例えば検索回路６₁ は、宛
先表示ビット５₁₁、５₂₁．．．５_k1に接続されている。
７₁ 〜７_m は、出力線２₁ 〜２_m 対応に設けられたセレ
クタである。例えば、セレクタ７₁ は、出力線２₁ に対
応し、シフトメモリ４₁ 〜４_k から、検索回路６₁ の指
示に従い、該当するデータを選択し出力線２₁ に出力す
るものである。

【００７４】次に動作について説明する。ここで、図２
〜図４は各部の信号のタイミングを示すタイムチャート
で、入力線１の本数が１本、出力線２₁ 〜２_m の本数ｍ
が４本で、シフトメモリ４₁ 〜４_k の個数ｋが６個であ
る場合の各部の状態の変化を示している。

【００７５】図２〜図４では、（ａ）が横軸方向に時間
の流れをタイムスロット単位に示している。（ｂ）は入
力線１に入力されるデータの一例を、（ｃ）は入力デー
タの宛先を示す宛先指示入力３₄ ，３₃ ，３₂ ，３₁ を
この順で示している。（ｄ）〜（ｏ）は、シフトメモリ
４₁ 〜４₆ と宛先指示ビット５₁₁〜５₆₄の各タイムスロ
ットの状態の一例を示している。また、（ｐ）〜（ｓ）
は、出力線２₁ 〜２₄に出力されるデータを示してい
る。

【００７６】入力線１に入力するデータは、有限長の情
報であり、例えば定められた固定時間に対し区切り目を
もつフレーム構造の情報や固定長のアドレス情報や固定
長パケットのようなものである。図２〜図４では、固定
長の時間を定義し、説明のため、タイムスロット１から
順に番号をふり、時刻を定義している。同図では、単位
タイムスロットには、一つのデータが到着するものとし
ている。

【００７７】タイムスロット１以前には、データが到着
していないか、あるいはデータが到着し出力されてから
十分な時間が経過し、内部のシフトメモリ４₁ 〜４₆ に
はデータが存在していない例を示してある。また、デー
タは、タイムスロット１，２，３，４，６，７，８にそ
れぞれひとつずつ到着しているものとする。

【００７８】また、図２〜図４は、出力線２₁ 〜２₄ の
読み出しが、４タイムスロット毎にまとめて行われる場
合を示していて、実際にはタイムスロット４及びタイム
スロット８でデータが読み出されている。

【００７９】データが入力線１から入力すると同時に、
宛先指示入力３₁ 〜３₄ から宛先情報が入力される。例
えば、入力したデータが出力線２₄ を宛先とする場合、
宛先指示入力３₄ が有意状態となっている。図では、有
意ビットを”１”としているので、このとき、入力する
宛先指示入力｛３₄ ，３₃ ，３₂ ，３₁ ｝は、｛１，
０，０，０｝となっている。

【００８０】タイムスロット１では、出力線２₄ 宛ての
データａが、タイムスロット２では、出力線２₁ 宛ての
データｂが入力している。いま、タイムスロット１では
シフトメモリ４₆ が空いているため、入力データａはす
ぐにシフトする。このとき、宛先指示入力３₁ 〜３₄
は、宛先表示ビット５₆₄〜５₆₁に取り込まれる。

【００８１】同様にタイムスロット２では、シフトメモ
リ４₅ が空いているため、データａはシフトメモリ４₆
からシフトメモリ４₅ へシフトし、空いたシフトメモリ
４₆には入力したデータｂがシフトしてくる。データａ
がシフトメモリ４₆ からシフトメモリ４₅ へシフトする
と同時に、元の宛先表示ビット５₆₄〜５₆₁は、次のシフ
トメモリ４₅ に対応した宛先表示ビット５₅₄〜５₅₁へシ
フトする。

【００８２】次に出力線２₁ 〜２₄ へのデータの読み出
しについて説明する。図２には、タイムスロット４でデ
ータをまとめて出力する例を示している。タイムスロッ
ト４でデータを出力するために、タイムスロット４のは
じめで、検索回路６₁ 〜６₄ が、出力すべきデータの検
索を行う。もし、対応する宛先指示ビット５₁₁〜５₆₄の
なかにそれぞれ有意ビットがあれば、それを対応するセ
レクタ７₁ 〜７₄ に通知する。セレクタ７₁ 〜７₄ は、
通知のあったシフトメモリ４₁〜４₆ からひとつを選択
し、データをそれぞれ出力線２₁ 〜２₄ に出力する。

【００８３】例えば、出力線２₁ に出力するデータを検
索するのは、検索回路６₁ であり、宛先指示ビット
５₁₁，５₂₁，５₃₁，５₄₁，５₅₁，５₆₁をこの順番で読み
取り、この中から有意ビット”１”を探す。もし、この
中に有意ビットがあれば、これをセレクタ７₁ に通知す
る。セレクタ７₁ は、図では６個のものから一つを選択
するセレクタであり、検索回路６₁ の指示に従って、６
個のシフトメモリ４₁ 〜４₆ からひとつを選択し、該当
データを出力線２₁ に出力する。

【００８４】上記出力線２₁ にデータを出力させるため
の動作は、他の出力線２₂ 〜２₄ の出力動作とは独立で
あるので、同時にかつ別々に動作が可能である。

【００８５】検索回路６₁ 〜６₄ によって検索された宛
先表示ビット５₁₁〜５₆₄は、検索の結果、選択されると
有意ビットが消される。また、データが読み出されたシ
フトメモリ４₁ 〜４₆ からは、そのデータが消去され
る。もし、そのシフトメモリ４₁ 〜４₆ の後段にデータ
があれば、データが読み出されたシフトメモリに対して
後ろからデータがシフトされる。

【００８６】次に、図２〜図４を用いて具体的な動作に
ついて、説明する。図２のタイムスロット１〜タイムス
ロット４においては、データａ，ｂ，ｃ，ｄがそれぞれ
入力され、入力されたデータａ，ｂ，ｃ，ｄは、入力さ
れた順にシフトメモリに記憶され、シフトされる。タイ
ムスロット４においては、前述したように出力線２₁ 〜
２₄ へのデータの読み出しが行われる。

【００８７】以下、図２の例で、タイムスロット４にお
いて、出力線２₁ に出力するデータについて具体的に説
明する。タイムスロット４において、検索回路６₁ は、
宛先指示ビット５₁₁，５₂₁，５₃₁，５₄₁，５₅₁，５₆₁を
この順番で読み取る。この値は、それぞれ０，０，０，
０，１，１である。この中から有意ビット”１”をこの
順番で探すと宛先指示ビット５₅₁が該当するので、これ
をセレクタ７₁ に通知する。セレクタ７₁ は、検索回路
６₁ の指示に従って、６個のシフトメモリ４₁〜４₆ か
ら４₅ を選択し、データｂを出力線２₁ に出力する。

【００８８】データｂが出力線２₁ に出力されると、タ
イムスロット４でデータｂが存在していたシフトメモリ
４₅ が空き、図３に示すタイムスロット５で後段にあっ
たデータｃがシフトメモリ４₅ にシフトしてくる。ま
た、データｃに付随して、宛先表示ビット５₆₄，５₆₃，
５₆₂，５₆₁の情報も、宛先表示ビット５₅₄，５₅₃，
５₅₂，５₅₁にシフトしてくる。

【００８９】同様に、出力線２₄ にはデータａが出力さ
れる。

【００９０】また、出力線２₂ に該当する宛先指示ビッ
ト５₁₂，５₂₂，５₃₂，５₄₂，５₅₂，５₆₂は０，０，０，
０，０，０と有意ビットがないため、検索回路６₂ は出
力するデータが無いことをセレクタ７₂ に通知する。そ
のため、出力線２₂ からは、データは出力されない。同
様に出力線２₃ からも出力されるデータは無い。

【００９１】タイムスロット５においては、入力線１か
らデータが入力されないため、タイムスロット５におけ
るデータが空きのまま順にシフトされる。更に、タイム
スロット６〜タイムスロット８においては、データｅ，
ｆ，ｇが順に入力される。入力されたデータはシフトメ
モリに記憶されシフトされる。タイムスロット８におい
ては、前述したように出力線へのデータの読み出しが行
われる。この場合には、出力線２₁ に出力するデータと
して、検索回路６₁ がデータｃを検索する。また、出力
線２₂ 出力するデータとして検索回路６₂ がデータｅを
検索する。これら検索されたデータｃとデータｅは、そ
れぞれの出力線に出力される。出力線２₃ 及び出力線２
₄ に関しては、宛先指示ビットに有意ビットがないた
め、検索回路６₃ 及び検索回路６₄ は、出力データがな
いことを判断する。従って、出力線２₃ 及び出力線２₄
には、データは出力されない。

【００９２】次に、タイムスロット９〜タイムスロット
１１においては、入力線からデータが入力されない。こ
の場合には既にシフトメモリに記憶されているデータが
順次シフトされる。

【００９３】また、図４に示すタイムスロット１０で
は、データｄがシフトメモリ４₁ 中に存在しているが、
シフトメモリ４₁ は最終段であるので、データｄはこれ
以上シフトされずに、タイムスロット１１でもシフトメ
モリ４₁ 中に存在している。

【００９４】このデータｄは、タイムスロット１２にお
いて、検索回路６₁ により出力線２₁ に出力するデータ
であると検索され、セレクタ７₁ により出力線２₁ に出
力される。

【００９５】上記の例では、入力したデータをすべてシ
フトメモリ４₆ に書き込むことが出来たが、すべてのシ
フトメモリ４₁ 〜４₆ にデータが存在する場合にはデー
タを書き込むことができないので、このデータは廃棄さ
れる。データが廃棄される確率を下げるためにもシフト
メモリ４₁ 〜４_k の個数ｋは大きい方がよい。

【００９６】次に、図５を用いて前述した動作のフロー
について説明する。Ｓ１において、入力線１及び宛先指
示入力３₁ 〜３_m からデータ及び宛先指示を入力する。
次に、Ｓ２において、入力したデータを最初に記憶する
最後段のシフトメモリに既にデータが存在するかどうか
をチェックする。既に最後段のシフトメモリにデータが
存在している場合には、Ｓ１において入力したデータ及
び宛先指示は、Ｓ３において廃棄される。Ｓ２において
シフトメモリが空いていることが判明した場合には、Ｓ
５においてＳ１において入力したデータ及び宛先指示を
最後段のシフトメモリに記憶する。次に、Ｓ６におい
て、４回目の入力であるかどうかをチェックする。４回
目の入力でない場合には、再びＳ１〜Ｓ５の動作を繰り
返す。尚、Ｓ１〜Ｓ６の動作が繰り返されている間、シ
フトメモリは入力したデータを前詰めしていく。この前
詰め作業により、データを入力する最後段のシフトメモ
リはシフトメモリ全体がフルでない限り、空きの状態に
なる。Ｓ６において、入力が４回目であることが判定さ
れた場合には、Ｓ７において検索回路６₁ 〜６₄ が出線
毎に宛先指示を検索して、出線毎の出力があるかどうか
を検索する。Ｓ８においては、検索結果出線対応のデー
タが見つかったかどうかを判定し、見つからない場合に
は、再びＳ１の入力工程に戻る。Ｓ８において出線に出
力データが見つかった場合には、Ｓ９においてセレクタ
が対応するデータをシフトメモリから選択する。Ｓ１０
においては、セレクタが選択したデータを対応する出線
に出力する。Ｓ１１においては、Ｓ１０において出力さ
れたデータは既に不要となるため、対応する宛先指示を
クリアし、そのデータをシフトメモリから削除する。こ
のデータの削除後は再びＳ１のデータ及び宛先指示入力
に戻る。また、このデータ削除により、後段のシフトメ
モリに対してデータの前詰め作業を促すことになり、宛
先指示がクリアされたものは後段のシフトメモリの内容
で上書きされる。

【００９７】以上のようにこの実施例は、入力線１に入
力された有限長のデータを、その宛先に関係なく、順次
隣接間でシフトしていくことが可能なシフトメモリ４に
書き込み、シフトメモリに対応してそのデータの宛先を
しめす宛先表示ビット５を設け、宛先出力線対応に宛先
表示ビットの中の有意ビットを検索する検索回路６によ
り出線対応に到着先着順で出力データをみつけ、セレク
タ７により抽出し、抽出の後に、シフトメモリの後段を
シフトさせ、セレクタよりデータを所望の出力線２に出
力させるようにしたものである。

【００９８】この実施例によれば、入力線から入力した
データを、シフトメモリに書き込み、その宛先を宛先表
示ビットに記憶させ、宛先表示ビットを出力線対応に検
索し、先に入力したデータから先に読み出しを行うの
で、入力したデータを所定の宛先出力線に到着順に導く
ことが可能であり、シフトメモリを全出力線で共有化し
ているため、データの書き込み数がバッファメモリの容
量を超えることで生じるデータの廃棄率を下げることが
可能なデータ待ち行列装置が得られる効果がある。

【００９９】実施例２．次に、この発明の他の実施例を
図について説明する。図６は、この発明に係るデータ待
ち行列装置の一実施例を示す図であり、前述した実施例
１によるデータ待ち行列装置（図１）と同一または相当
部分には同一符号を付して説明を省略する。

【０１００】図６において、８₁ 〜８_k はシフトメモリ
４₁ 〜４_k に対応してｋ個設けられ、宛先表示ビット５
₁₁〜５_kmのなかの対応するｍ個の宛先表示ビットがすべ
て有意でないことを検出すると、後段のシフトメモリか
ら前段のシフトメモリへデータのシフトを促すシフト検
出回路である。例えば、シフト検出回路８₂ は２番目の
シフトメモリ４₂ に対応して設けられたものであるが、
対応する宛先表示ビット５₂₁，５₂₂，．．．５_2mがすべ
て有意でないことを検出すると、後段のシフトメモリ４
₃ から前段のシフトメモリ４₂ へデータのシフトを促
す。

【０１０１】次に動作について説明する。ここで、図７
〜図９は各部の信号のタイミングを示すタイムチャート
で、入力線１の本数が１本、出力線２₁ 〜２_m の本数ｍ
が４本で、シフトメモリ４₁ 〜４_k の個数ｋが６個であ
る場合の各部の状態の変化を示している。

【０１０２】図７〜図９では、（ａ）が横軸方向に時間
の流れをタイムスロット単位に示している。（ｂ）は入
力線１に入力されるデータの一例を、（ｃ）は入力デー
タの宛先を示す宛先指示入力３₄ ，３₃ ，３₂ ，３₁ を
この順で示している。（ｄ）〜（ｕ）は、シフトメモリ
４₁ 〜４₆ と宛先指示ビット５₁₁〜５₆₄の各タイムスロ
ットの状態の一例を示している。また、（ｖ）〜（ｙ）
は、出力線２₁ 〜２₄に出力されるデータを示してい
る。

【０１０３】入力線１に入力するデータは、有限長の情
報であり、例えば定められた固定時間に対し区切り目を
もつフレーム構造の情報や固定長のアドレス情報や固定
長パケットのようなものである。図７〜図９では、固定
長の時間を定義し、説明のため、タイムスロット１から
順に番号をふり、時刻を定義している。同図では、単位
タイムスロットには、一つのデータが到着するものとし
ている。

【０１０４】タイムスロット１以前には、データが到着
していないか、あるいはデータが到着し出力されてから
十分な時間が経過し、内部のシフトメモリ４₁ 〜４₆ に
はデータが存在していない例を示してある。データは、
タイムスロット１，２，３，４，６，７，８，９，１１
にそれぞれひとつずつ到着しているものとする。

【０１０５】また、図７〜図９は、出力線２₁ 〜２₄ の
読み出しが、４タイムスロット毎にまとめて行われる場
合を示していて、実際にはタイムスロット４、タイムス
ロット８及びタイムスロット１２でデータが読み出され
ている。

【０１０６】データが入力線１から入力すると同時に、
宛先指示入力３₁ 〜３₄ から宛先情報が入力される。例
えば、タイムスロット９で入力するデータｈは出力線２
₄ を宛先としているが、宛先指示入力３₄ が有意状態と
なっている。図では、有意ビットを”１”としているの
で、このとき、入力する宛先指示入力｛３₄ ，３₃ ，３
₂ ，３₁ ｝は、｛１，０，０，０｝となっている。

【０１０７】また、入力データが複数の出線に出力され
る場合、すなわち同報データであった場合には、宛先情
報を示す宛先指示入力３₁ 〜３₄ には複数個のビットが
有意となっている。例えば、タイムスロット１で入力す
るデータａは出力線２₁ と出力線２₄ を宛先としている
が、宛先指示入力３₁ と３₄ が有意状態となっている。
すなわち、入力する宛先指示入力｛３₄ ，３₃ ，３₂ ，
３₁ ｝は、｛１，０，０，１｝となっている。

【０１０８】タイムスロット１では、出力線２₁ と２₄
宛てのデータａが、タイムスロット２では、出力線２₂
宛てのデータｂが入力している。いま、タイムスロット
１ではシフトメモリ４₆ が空いているため、入力データ
ａはすぐにシフトする。このとき、宛先指示入力３₁ 〜
３₄ は、宛先表示ビット５₆₄〜５₆₁に取り込まれる。

【０１０９】同様にタイムスロット２では、シフトメモ
リ４₅ が空いているため、データａはシフトし、空いた
シフトメモリ４₆ には入力したデータｂがシフトしてく
る。データａがシフトメモリ４₆ から４₅ へシフトする
と同時に、元の宛先表示ビット５₆₄〜５₆₁は、次のシフ
トメモリ４₅ に対応した宛先表示ビット５₅₄〜５₅₁へシ
フトする。

【０１１０】シフト検出回路８₁ 〜８₆ は、シフトメモ
リ４₁ 〜４₆ に対応して設けられ、宛先表示ビット５₁₁
〜５₆₄のなかの対応するｍ個の宛先表示がすべて有意ビ
ットでない状態を検出している。図の例では、有意ビッ
トがひとつでもあれば”１”、ひとつもなければ”０”
と状態定義を行った。この定義では、シフト検出回路８
₁ 〜８₆ は、ＯＲ回路で実現が可能である。

【０１１１】例えば、タイムスロット１でのシフトメモ
リ４₆ に対応する宛先表示ビット５₆₁〜５₆₄はすべて”
０”であるので、シフト検出回路８₆ の状態は、”０”
となる。また、タイムスロット２でのシフトメモリ４₆
に対応する宛先表示ビット５ ₆₁〜５₆₄の中には、ひと
つ”１”があるので、シフト検出回路８₆ の状態は、”
１”となる。

【０１１２】次に出力線２₁ 〜２₄ へのデータの読み出
しについて説明する。図７には、タイムスロット４でデ
ータをまとめて出力する例を示している。タイムスロッ
ト４でデータを出力するために、タイムスロット４のは
じめで、検索回路６₁ 〜６₄ が、出力すべきデータの検
索を行う。もし、対応する宛先指示ビット５₁₁〜５₆₄の
なかにそれぞれ有意ビットがあれば、それを対応するセ
レクタ７₁ 〜７₄ に通知する。セレクタ７₁ 〜７₄ は、
通知のあったシフトメモリ４₁〜４₆ からひとつを選択
し、データをそれぞれ出力線２₁ 〜２₄ に出力する。

【０１１３】例えば、出力線２₁ に出力するデータを検
索するのは、検索回路６₁ であり、宛先指示ビット
５₁₁，５₂₁，５₃₁，５₄₁，５₅₁，５₆₁をこの順番で読み
取り、この中から有意ビット”１”を探す。もし、この
中に有意ビットがあれば、これをセレクタ７₁ に通知す
る。セレクタ７₁ は、同図では６個のものから一つを選
択するセレクタであり、検索回路６₁ の指示に従って、
６個のシフトメモリ４₁ 〜４₆ からひとつを選択し、該
当データを出力線２₁ に出力する。

【０１１４】上記出力線２₁ にデータを出力させるため
の動作は、他の出力線２₂ 〜２₄ のそれとは独立である
ので、同時にかつ別々に動作が可能である。

【０１１５】検索回路６₁ 〜６₄ によって検索された宛
先表示ビット５₁₁〜５₆₄は、検索の結果、選択されると
有意ビットが消される。そうすると、シフト検出回路８
₁ 〜８₆ が新しい状態になった宛先表示ビット５₁₁〜５
₆₄の値より、当該シフトメモリ４₁ 〜４₆ のシフトの可
否を判定する。もし、シフト可能と判定され、そのシフ
トメモリ４₁ 〜４₆ の後段にデータがあれば、そのデー
タが後ろからシフトされる。

【０１１６】以下、同図の例で、タイムスロット４にお
いて、出力線２₁ に出力するデータについて具体的に説
明する。タイムスロット４において、検索回路６₁ は、
宛先指示ビット５₁₁，５₂₁，５₃₁，５₄₁，５₅₁，５₆₁を
この順番で読み取る。この値は、それぞれ０，０，０，
１，０，１である。この中から有意ビット”１”をこの
順番で探すと宛先指示ビット５₄₁が該当するので、これ
をセレクタ７₁ に通知する。セレクタ７₁ は、検索回路
６₁ の指示に従って、６個のシフトメモリ４₁〜４₆ か
ら４₄ を選択し、データａを出力線２₁ に出力する。デ
ータａが出力線２₁ に出力されると、該当する宛先表示
ビット５₄₁の有意ビットがクリアされる。

【０１１７】同様にタイムスロット４において、検索回
路６₄ は出力線２₄ に出力するデータとして、シフトメ
モリ４₄ に格納されているデータａを検索する。データ
ａが出力線２₄ に出力されると、該当する宛先表示ビッ
ト５₄₄の有意ビットもクリアされる。

【０１１８】タイムスロット４において、データａが格
納されていたシフトメモリ４₄ に対応する宛先表示ビッ
ト｛５₄₄，５₄₃，５₄₂，５₄₁｝は、データａが出力線２
₁ 及び２₄ に出力されることにより、｛１，０，０，
１｝から｛０，０，０，０｝へと変化し、これに伴い、
シフト検出回路８₄ の値も１から０へと変化する。

【０１１９】シフト検出回路８₄ の値が１から０へと変
化すると、タイムスロット４でシフトメモリ４₄ に存在
していたデータａはすべての所望の宛先の出力線２₁ 及
び２₄ に出力されたことを意味するので、データａは消
去される。

【０１２０】同様にタイムスロット４でデータｂも出力
線２₂ に出力されている。データｂの格納されているシ
フトメモリ４₅ の後段４₆ には、データｃが存在してい
るので、タイムスロット５でデータｃがシフトしてく
る。また、データｃに付随して、宛先表示ビット５₆₄，
５₆₃，５₆₂，５₆₁の情報も、宛先表示ビット５₅₄，
５₅₃，５₅₂，５₅₁にシフトしてくる。

【０１２１】また、出力線２₃ に該当する宛先指示ビッ
ト５₁₃，５₂₃，５₃₃，５₄₃，５₅₃，５₆₃は０，０，０，
０，０，０と有意ビットがないため、検索回路６₂ は出
力するデータが無いことをセレクタ７₂ に通知する。そ
のため、出力線２₃ からは、データは出力されない。

【０１２２】次にタイムスロット５では、入力線にデー
タが入力されず、タイムスロット６〜タイムスロット８
において、データｅ，ｆ，ｇが入力される。タイムスロ
ット８においては、検索回路が出力すべきデータを検索
する。この場合には、データｃが出力線２₁ に出力され
る。また、データｄが出力線２₂ 出力される。データｄ
は、出力線２₁ と出力線２₂ 対する同報データである
が、既に出力線２₁ にはデータｃが出力されることが決
定されているため、データｄは出力線２₂ にのみ出力さ
れる。また、データｅは、全ての出力線に出力される同
報データであるが、この場合には既に出力線２₁ 及び２
₂ には、データｃとデータｄが出力されることが先に検
索されているため、データｅは出力線２₃ と出力線２₄
に出力される。以上の結果、データｃに対しては宛先表
示ビットが全て０になり、シフト検出回路の値も１から
０へと変化する。一方、データｄとデータｅに対して
は、宛先表示ビットに有意ビットが残っているため、シ
フト検出回路の値は１のままである。

【０１２３】次に、タイムスロット９においては、デー
タｈが入力され、タイムスロット１０においては、デー
タは何も入力されない。また、タイムスロット１０で
は、データｄがシフトメモリ４₁ 中に存在しているが、
シフトメモリ４₁ は最終段であるので、データｄはこれ
以上シフト出来ずに、タイムスロット１１でもシフトメ
モリ４₁ 中に存在している。

【０１２４】このデータｄは、タイムスロット１２にお
いて出力線２₁ に出力される。データｄが出力線２₁ に
出力されると、宛先表示ビットに有意ビットがなくなる
ためシフト検出回路の値は１から０へと変化する。従っ
て、データｄは消去される。

【０１２５】上記の例では、入力したデータをすべてシ
フトメモリ４₆ に書き込むことが出来たが、すべてのシ
フトメモリ４₁ 〜４₆ にデータが存在する場合にはデー
タを書き込むことができないので、このデータは廃棄さ
れる。データが廃棄される確率を下げるためにもシフト
メモリ４₁ 〜４_k の個数ｋは大きい方がよい。

【０１２６】以上のように、この実施例によれば、入力
線から入力したデータの中に複数の出力線に出力される
同報データが存在しても、その宛先示す宛先表示ビット
によりすべての所定の出線に出力されたか否かを判定す
るシフト検出回路により、データのシフトメモリ間のシ
フトが可能となるので、入力したデータを同報しつつ、
所定の宛先出力線に到着順に導くことが可能であり、シ
フトメモリは全出力線で共有化しているため、データの
書き込み数がバッファメモリの容量を超えることで生じ
るデータの廃棄率を下げることが可能なデータ待ち行列
装置が得られる効果がある。

【０１２７】実施例３．また、上記実施例１，２におい
ては、入力線が一本の例を示したが、複数本あって、デ
ータを並列に書き込むような構成にしてもよい。

【０１２８】図１０（ａ）はこの実施例の一例を示す図
である。４₁ 〜４₉ はシフトメモリであり、４₇ ，
４₈ ，４₉ のシフトメモリに対して、入力線１ａ，１
ｂ，１ｃが入力されるように構成されている。同様に宛
先表示ビットに対しても、対応する宛先表示入力がそれ
ぞれ入力される。この例は入力線が３本の例を示してお
り、入力データを３個同時にシフトメモリに並列に書き
込むことが出来るような構成になっている。このような
構成にする場合には、図１０（ｂ）に示すように入力と
同時に３つのシフトメモリが入力データを記憶するた
め、１つのタイムスロットの間に３回のシフト動作を行
うようにする。すなわち、１つのタイムスロット時間内
に入力動作と３回のシフト動作が行えるように構成す
る。この実施例では、実施例１又は実施例２に比べてシ
フトメモリのシフト動作をより高速に行わなければなら
ないが、入力線が複数同時に処理できるため、高速処理
が可能になる。

【０１２９】実施例４．また、上記実施例１，２におい
ては、検索回路が出力線対応に設けられ、それぞれが独
立に、同時に動作する例を示したが、いくつかの出力線
に対してひとつの検索回路を設け、この検索回路を高速
に動作させ検索回路を兼用することにより、ハードウェ
ア規模を減らす構成にしてもよい。

【０１３０】図１１はこの実施例の一例を示す図であ
る。図において、検索回路６₁ は、出力線２₁ 及び出力
線２₂ に対応して設けられており、検索回路６₂ は、出
力線２₃ 及び出力線２₄ に対して設けられている。すな
わち、２本の出力線に対して１つの検索回路が設けられ
ており、検索回路６₁ ，６₂ は、実施例１又は実施例２
に示した場合よりも２倍以上高速に動作することによ
り、実施例１又は実施例２と同様な効果を奏することが
できる。なお、図示しないが検索回路を１つだけ設ける
ようにしても構わない。この場合には、出力線２₁ 〜出
力線２₄ に対して１つの検索回路６が設けられることに
なり、検索回路は実施例１又は実施例２に述べた検索回
路より４倍以上高速に動作する必要があるが、ハードウ
ェアを兼用して用いることができるため、その装置規模
を小さくすることが可能になる。

【０１３１】実施例５．また、上記実施例１，２におい
ては、シフトメモリ間を１タイムスロットあたり１段し
かシフトしない例を示したが、シフトする速度がもっと
速くても構わない。

【０１３２】実施例６．また、上記実施例においては、
データを読み出すタイミングが４タイムスロットに１回
だったが、この値は他の値でもよく、また毎タイムスロ
ットで読み出してもよい。

【０１３３】実施例７．さらに、上記実施例において
は、入力線の速度と出力線の速度を同一としたが、シフ
トメモリからの読み出し速度を高速にすればトラヒック
集束が可能であり、また、逆に入力線のデータを書き込
む速度を高速にすることも可能である。

【０１３４】実施例８．また、上記実施例においては、
データ待ち行列装置の出力線に対応してそれぞれ一セッ
トの宛先表示ビットと検索回路を設けたが、それぞれの
出力線に遅延優先度別に複数個の上記セットを割り当
て、データに付加されている遅延優先度を示す符号に基
づいて遅延優先度の高いデータを先にシフトメモリから
読み出すことも可能である。

【０１３５】図１２はこの実施例の一例を示す図であ
る。図において１７は、ヘッダ変換回路、１００は第１
待ち行列装置、２００は第２待ち行列装置である。図１
２においては、１本の出力線に対して二セットのデータ
待ち行列装置を備えており、ヘッダ変換回路１７は入力
されたデータのヘッダにあらかじめ付されている遅延優
先度を判定し、その遅延優先度の高低に応じて第１待ち
行列装置あるいは第２待ち行列装置にデータを振り分け
る。第１待ち行列装置は、第２待ち行列装置に比べてデ
ータを出力する優先度が高く設定されている。例えば、
第１待ち行列装置は、データを読み出すタイミングが４
タイムスロットに１回であるのに対して、第２待ち行列
装置は、８タイムスロットに１回というような差別を設
けることにより、第１待ち行列装置の方が第２待ち行列
装置に比べてデータを出力する優先度が高くなる。ある
いは、第１待ち行列装置にデータが存在する場合には、
第２待ち行列装置のデータは第１待ち行列装置にデータ
がなくなるまで待たされるというような優先度を設けて
も構わない。

【０１３６】実施例９．図１３は優先度を用いる他の例
を示す図である。この実施例においては、宛先指示を１
ビットではなく、２ビットで表現することにより優先度
制御をすることができる。図１３に示すようにヘッダ変
換回路１７は、プライオリティテーブル３０とカウント
テーブル３１を有している。プライオリティテーブル
は、図１４に示すように２ビットの値に対応するプライ
オリティを示すテーブルである。また、カウントテーブ
ルは図１５に示すように各出線に対して、各プライオリ
ティを持ったデータが幾つシフトメモリに存在している
かをカウントするテーブルである。ヘッダ変換回路１７
は、プライオリティが「高」，「中」，「低」のいずれ
かを持ったデータを入力し、それをシフトメモリに出力
する。その際、ヘッダ変換回路１７は、宛先指示には入
力したプライオリティに対応して各ビットの値を設定す
る。ビット値が００の場合は、データが存在しないこと
を示す。その他の場合はそれぞれ各プライオリティに対
応してビット値がセットされる。ヘッダ変換回路１７
は、プライオリティの設定をプライオリティテーブル３
０を参照しながら行う。また、ヘッダ変換回路１７は、
データ及び宛先指示をシフトメモリに出力した際に、カ
ウントテーブル３１の対応する値を増加させる。このカ
ウントテーブルは各出線毎に各プライオリティのデータ
が幾つ存在しているかを示すものである。検索回路はこ
のカウントテーブルを参照し、各出線に対してプライオ
リティの高い順にデータを検索する。例えば、検索回路
６₁ は、図１５に示すカウントテーブル３１を参照し
て、プライオリティ「高」のデータが１個存在し、プラ
イオリティ「中」が１個存在していることが分かるの
で、検索する際にまず、プライオリティ「高」のデータ
を検索して先に出力するようセレクタに指示にする。例
えば、図１３に示す例においては、シフトメモリ４₂ に
プライオリティ「高」のデータが存在しているため、セ
レクタ７₁ はシフトメモリ４₁ に存在しているプライオ
リティ「中」のデータよりも先に、シフトメモリ４₂ の
データを出力線２₁ に出力する。このように、宛先指示
の記憶を複数ビットにすることにより、優先度制御を行
うことができる。

【０１３７】実施例１０．さらに、上記実施例におい
て、動作速度の制約がある場合には、このデータ待ち行
列装置の前段および後段に、直列／並列変換回路、並列
／直列変換回路をつけて、並列信号として処理してもよ
い。

【０１３８】図１６はこの実施例を示す図であり、入力
線１ｙが８本ある場合を示している。この例において
は、シフトメモリが８ビットの構成をしており、それぞ
れのビットに対応して入力線が存在しているため、８ビ
ットを並列にシフトメモリに書き込むことが可能にな
る。このように、入力線を複数本有することにより、入
力線１本の場合に比べて高速にデータを転送することが
可能になる。

【０１３９】実施例１１．また、上記実施例１，２にお
いて、入力するのは有限長のデータとしたが、これはパ
ケットスイッチにおけるアドレス情報であっても、ま
た、パケット自体であってもよい。また、その他のデー
タでも構わない。

【０１４０】実施例１２．また、上記実施例１，２にお
いては、シフトメモリと宛先表示ビットは別々のメモリ
により構成されている場合を示したが、図１７に示すよ
うにシフトメモリと宛先表示ビットが同一のメモリによ
り構成されているような場合でも構わない。例えば、シ
フトメモリが８ビットで構成され、宛先表示ビットが４
ビットで構成されているには、合計１２ビットを１つの
メモリの単位とし、この１２ビットを単位として入力し
たデータ及びその入力したデータの宛先指示を記憶する
ようにしても構わない。

【０１４１】実施例１３．また、上記実施例１，２にお
いては、セレクタが各出力線に対応して存在している場
合を示したが、図１８に示すように２本の出力線に対し
て１つのセレクタが存在しているような場合でも構わな
い。図１８に示すような場合には、セレクタが実施例
１，２の場合に比べて２倍高速に動作することにより、
前述の実施例を同様の効果を奏することができる。

【０１４２】実施例１４．上記実施例１３においては、
検索回路及びセレクタが高速に動作することにより、そ
の数を減少できる場合について説明したが、検索回路及
びセレクタが高速に動作しない場合でも、その数を減少
させる場合について以下に説明する。図１９は、図１８
に示した構成の動作を説明する図である。前述した実施
例１，２においては、４タイムスロット毎に出力を行う
ようにしていたが、この例においては、各タイムスロッ
ト毎に出力を行うようにしたものである。図１９に示す
ように、検索回路６₁ は各タイムスロット毎に出力線２
₁ と２₂ へ出力するデータが存在するかどうかを交互に
検出する。セレクタ７₁ は同様に各タイムスロット毎
に、出力線２₁ と２₂ へのデータが存在する場合にはこ
れらを出力する。このように、各タイムスロット毎に検
索と出力を行うことにより、検索回路及びセレクタは高
速に動作しなくとも構わない。図１９に示す場合は、前
述した実施例１，２と同じ速度で動作しても各出力線に
タイムスロット毎にデータが出力され、より効率的な出
力が行われる。

【０１４３】実施例１５．図２０は、更に検索回路を１
つにし、セレクタを１つにした場合を示している。この
場合には、検索回路６が実施例１，２の場合に比べて４
倍早い速度で動作し、また、セレクタ７が実施例１，２
比べて４倍早い速度で動作することにより前述した実施
例と同様な効果を得ることができる。

【０１４４】実施例１６．図２１は、更に図２０の構成
において、検索回路及びセレクタを実施例１，２と同様
の速度で動作させる場合の動作を説明する図である。図
２１に示す場合には、各タイムスロット毎に検索回路及
びセレクタが各出力線のデータを検索して、出力する。
このように、各タイムスロット毎に各出力線へのデータ
の検索と出力を行うことにより、前述した実施例１，２
と同様の効果を奏することができる。この場合には、検
索回路６とセレクタ７が１つで済み、しかも速度も高速
さが要求されないため、回路構成が簡単になる。

【０１４５】実施例１７．図２２は、共通バッファ形Ａ
ＴＭスイッチの一例を示す図である。この共通バッファ
形ＡＴＭスイッチにおいて特徴となる点は、制御回路１
６内に前述したようなデータ待ち行列装置１８０を用い
ている点である。図２３は、データ待ち行列装置１８０
の構成を示す図である。図２３に示すデータ待ち行列装
置１８０においては、前述した実施例１と同様の機能を
持つものである。フラグは前述した宛先指示を記憶する
宛先表示ビットに相当する。また、アドレスは前述した
シフトメモリ内のデータに相当する。また、サーチング
レメントは前述した検索回路に相当する。図２４は、シ
フト動作を説明する図である。前の段のフラグが全て０
の場合には、オキュペーションインジケータが０とな
り、オキュペーションインジケータこのが０の場合に
は、次の段のデータを前の段にシフトする。図２５は、
図２４に示した前詰め機能を説明する図である。図２５
に示すように第１段目には、フラグが１，０，０と設定
されているため、オキュペーションインジケータは１と
なる。オキュペーションインジケータは、第２段目のシ
フトトリガーに出力される。シフトトリガーは、オキュ
ペーションインジケータの値が０の場合には、自己の段
のデータを前の段にシフトさせる前詰め機能を有してい
る。第２段目の場合には、フラグが全て０のためオキュ
ペーションインジケータが０となり、第３段目のシフト
トリガーが前詰め機能を動作させ、第３段目にあるアド
レスと宛先指示を第２段目にシフトさせる。図２６は、
従来のデータ待ち行列装置とこの実施例によるデータ待
ち行列装置のそれぞれに必要なメモリを比較したグラフ
である。図２６において横軸は出力線の数であり、縦軸
はこの実施例と従来の場合のメモリ比を示している。図
２６に示すグラフは図２７に示す計算式から求めたもの
である。図２６に示すように出力線の数が多くなるほ
ど、本実施例のデータ待ち行列装置に必要なメモリサイ
ズが少なくて済むことがわかる。

【０１４６】実施例１８．図２８は、シフトメモリのデ
ータをシフトする際の他の例を示す図である。前述した
実施例においては、各タイムスロット毎に各データをシ
フトして前詰めする場合について示したが、図２８に示
すように各タイムスロット毎にデータをシフトするので
はなくて、各タイムスロット毎に複数回データをシフト
するようにすることが望ましい。各タイムスロット毎に
データが入力されてくるため、各タイムスロット毎にデ
ータをシフトするよりも、予め早めにデータをシフトし
て前詰めしておくことにより、入力されたデータが確実
にシフトメモリに記憶できる。

【０１４７】実施例１９．図２９は、サーチングエレメ
ントの他の例を示す図である。前述した例においては、
サーチングエレメントが各出力線に対応して設けられて
いる場合について説明したが、この例においては、サー
チングエレメントが複数の出力線に対して共通に設けら
れている場合を示している。サーチングエレメントに
は、スイッチ６０が設けられ、このスイッチが各フラグ
を順番に検索するためにフラグの接続を切り替える。こ
の場合サーチングエレメントは、高速に動作するように
しても構わないし、また、各タイムスロット毎に各出力
線の検索を行うようにすることにより、高速に動作しな
くとも前述の実施例と同様な効果を奏するような場合で
あっても構わない。

【０１４８】実施例２０．尚、図示しないがフラグは１
ビットである必要はなく、２ビット用いるようにしても
構わない。フラグを２ビットあるいは複数ビット持つ場
合には、優先度制御を行うことが可能になる。

【０１４９】

【発明の効果】以上のように、この発明によれば、シフ
トメモリを全出力線で共有化しているため、データの書
き込み数がバッファメモリの容量を超えることで生じる
データの廃棄率を下げることが可能なデータ待ち行列装
置が得られる効果がある。

【０１５０】また、同報データを処理する場合でも、同
報データが同報先に出力されるまで、シフトメモリに保
持されているので、シフトメモリを全出力線で共有化す
る場合でも、同報処理が可能になる。

【０１５１】特に、第１の発明によれば、共通の記憶部
を用いてデータ待ち行列を構成したので、記憶容量の少
ないデータ待ち行列装置を得ることができる。

【０１５２】第２の発明によれば、共通の記憶部にデー
タを記憶させる場合でも出力線対応メモリを検索するこ
とにより出力線対応のデータを検索することができる。

【０１５３】第３の発明によれば、検索手段が出力線に
対応して設けられており、各検索手段により出力線対応
のデータを検索できる。

【０１５４】第４の発明によれば、出力線対応の選択手
段が設けられており、各選択手段により、各出力線ごと
にデータを選択して出力することができる。

【０１５５】第５の発明によれば、出力したデータを記
憶部から削除することにより、記憶部を効率よく用いる
ことができる。

【０１５６】第６の発明によれば、宛先が複数ある同報
データを取り扱うことができる。

【０１５７】第７の発明によれば、データの出力をチェ
ックしているシフト検出手段により即座にシフトメモリ
内のデータのシフトを実行することができ、記憶部のオ
ーバーフローを防止する。

【０１５８】第８の発明によれば、入力部がデータを入
力する頻度よりも、シフトの頻度を大きくすることによ
りデータが確実にシフトメモリに記憶できる。また検索
の頻度を、入力の頻度及びシフトメモリの頻度と異なら
せることができ、複数の入力ポートからデータの高速入
力、高速シフトを行いながら出力ポートに同期した出力
を行える。

【０１５９】第９の発明によれば、複数のデータをまと
めて入力するので更に、高速な入力処理が可能になる。

【０１６０】第１０の発明によれば、検索手段の数を出
力線の数よりも少なくしているので、装置規模を小さく
することができる。

【０１６１】第１１の発明によれば、選択手段の数を出
力線の数よりも少なくしているので、更に装置規模を小
さくすることができる。

【０１６２】第１２の発明によれば、直列信号を並列信
号に変換しているので記憶部内の処理は並列的に高速に
行なうことができる。

【０１６３】第１３の発明によれば、シフトメモリと出
力線対応メモリが一つのメモリ単位でできているため、
記憶部の回路構成を簡単にすることができる。

【０１６４】第１４の発明においては、データの優先度
に基づく優先度制御を持ったデータ待ち行列システムを
提供することができる。

【０１６５】第１５の発明においては、データの優先度
と宛先とを兼用させて記憶するので検索選択手段が宛先
を検索するとともに同時に優先度を知ることができ、優
先度制御を行なうことができる。

【０１６６】第１６の発明によれば、出力線に共通のシ
フトメモリを用いてデータをキューイングするととも
に、検索回路とセレクタにより出力線ごとにデータを取
り出すことができる。

【０１６７】第１７の発明によれば、同報データが入力
された場合でも正しく出力処理を行なうことができる。

【０１６８】第１８の発明によれば、共通メモリを用い
てデータをキューイングした後、出力線ごとにデータを
選択する方法を提供することができる。

【０１６９】第１９の発明においては、共通メモリが満
杯になるまでデータを蓄えることができ、従来のように
出力線毎にメモリを持っている場合に比べて無駄のない
キューイングを行なえる。

【０１７０】第２０の発明においては、出力されたデー
タを削除するので共通メモリを効率よく使用することが
できる。

【０１７１】第２１の発明においては、削除されたデー
タを他のデータをシフトさせて上書きしてしまうことに
より抹消するのでデータの抹消とデータのシフトを兼用
することができる。

【０１７２】第２２の発明においては、入力の頻度と出
力の頻度を変えたキューイング方法を提供することがで
きる。

【０１７３】第２３の発明においては、アドレスと宛先
を記憶する記憶部を共通にしたＡＴＭスイッチを得るこ
とができる。

【０１７４】第２４の発明においては、アドレスと宛先
を記憶するアドレスキューを共通化したＡＴＭスイッチ
を得ることができる。

【０１７５】第２５の発明においては、選択手段により
メモリ手段に記憶されたセルのアドレスを選択すること
ができる。

【０１７６】第２６の発明においては、サーチエレメン
トにより宛先を検索することにより、出力線対応のアド
レスを検索することができる。

【０１７７】第２７の発明においては、占有インジケー
タとシフトトリガーを各シフトメモリに設けることによ
りそのシフトメモリのデータが出力された場合に即座に
データのシフト動作を行なうことができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるデータ待ち行列装置
を示すブロック図である。

【図２】図１に示したブロック図の各部における信号の
タイミングを示すタイムチャート図である。

【図３】図１に示したブロック図の各部における信号の
タイミングを示すタイムチャート図である。

【図４】図１に示したブロック図の各部における信号の
タイミングを示すタイムチャート図である。

【図５】この発明の一実施例による動作フローチャート
図である。

【図６】この発明の一実施例によるデータ待ち行列装置
を示すブロック図である。

【図７】図６に示したブロック図の各部における信号の
タイミングを示すタイムチャート図である。

【図８】図６に示したブロック図の各部における信号の
タイミングを示すタイムチャート図である。

【図９】図６に示したブロック図の各部における信号の
タイミングを示すタイムチャート図である。

【図１０】この発明の他の実施例によるデータ待ち行列
装置の一部のブロック図である。

【図１１】この発明の他の実施例によるデータ待ち行列
装置を示すブロック図である。

【図１２】この発明の他の実施例によるデータ待ち行列
装置を複数有する場合のブロック図である。

【図１３】この発明の他の実施例による優先度制御を行
う場合のブロック図である。

【図１４】この発明の他の実施例による優先度制御を行
う場合のプライオリティテーブルを示す図である。

【図１５】この発明の他の実施例による優先度制御を行
う場合のカウントテーブルを示す図である。

【図１６】この発明の他の実施例による直列／並列変換
回路を設けた例を示すブロック図である。

【図１７】この発明の他の実施例によるデータ待ち行列
装置のメモリの構成を示すブロック図である。

【図１８】この発明の他の実施例によるセレクタの数を
減少させた場合のブロック図である。

【図１９】この発明の他の実施例によるセレクタの数を
減少させた場合の動作を説明する図である。

【図２０】この発明の他の実施例による検索回路及び選
択回路を１つにした場合のブロック図である。

【図２１】この発明の他の実施例による検索回路及びセ
レクタを１つにした場合の動作を説明する図である。

【図２２】この発明の一実施例による共通バッファ形Ａ
ＴＭスイッチを示すブロック図である。

【図２３】この発明の一実施例による共通バッファ形Ａ
ＴＭスイッチのデータ待ち行列装置の構成を示す図であ
る。

【図２４】この発明の一実施例によるシフト動作を説明
する図である。

【図２５】この発明の一実施例による前詰め機能を説明
する図である。

【図２６】この発明のデータ待ち行列装置と従来のデー
タ待ち行列装置のメモリサイズを比較する図である。

【図２７】この発明のデータ待ち行列装置と従来のデー
タ待ち行列装置のメモリサイズの計算式を示す図であ
る。

【図２８】この発明のシフト動作を示す図である。

【図２９】この発明のサーチングエレメントの動作を説
明する図である。

【図３０】従来のデータ待ち行列装置を含む高速パケッ
トスイッチを示すブロック図である。

【図３１】従来のデータ待ち行列装置を示すブロック図
である。

【図３２】従来の共通バッファ形ＡＴＭスイッチの構成
を示す図である。

【図３３】従来の先入れ先出しメモリを用いたアドレス
のキューイングを示す図である。

【図３４】従来の同報セルが入力された場合の動作を説
明する図である。

【図３５】従来の共通バッファメモリ（ＳＢＭ）とアド
レス待ち行列（ＡＱ）の必要メモリサイズを示す図であ
る。

【図３６】従来の共通バッファメモリ（ＳＢＭ）とアド
レス待ち行列（ＡＱ）の必要メモリサイズの計算式を示
す図である。

【図３７】ＡＴＭスイッチが高速化した場合及びＡＴＭ
スイッチが大規模化した場合の考慮すべき点を示す図で
ある。

【符号の説明】

１ 入力線 ２₁ 〜２_m 出力線 ３₁ 〜３_m 宛先指示入力 ４₁ 〜４_k シフトメモリ ５₁₁〜５_km 宛先表示ビット ６₁ 〜６_m 検索回路 ７₁ 〜７_m セレクタ １１₁ 〜１１_n 入線 １２₁ 〜１２_m 出線 １３ パケット多重回路 １４ メモリ １５ パケット分離回路 １６ 制御回路 １７ ヘッダ変換回路 １８ 従来のデータ待ち行列装置 １９₁ 〜１９_m 先入れ先出しメモリ ２０ 循環セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 浩利 鎌倉市大船五丁目１番１号 三菱電機株 式会社 通信システム研究所内 (72)発明者 近藤 晴房 伊丹市瑞原４丁目１番地 三菱電機株式 会社 システムエル・エス・アイ開発研 究所内 (72)発明者 大島 一能 鎌倉市大船五丁目１番１号 三菱電機株 式会社 通信システム研究所内 (72)発明者 野谷 宏美 伊丹市瑞原４丁目１番地 三菱電機株式 会社 システムエル・エス・アイ開発研 究所内 (56)参考文献 特開 平３−159437（ＪＰ，Ａ) 特開 平４−175034（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28 H04L 12/56

Claims (27)

(57)【特許請求の範囲】
1. 【請求項１】 （ａ）データを出力する複数の出力線
   と、 （ｂ）上記複数の出力線の少なくともいずれかひとつの
   出力線を宛先として保持したデータを入力する入力部
   と、 （ｃ）上記複数の出力線に対して共通に設けられ、上記
   入力部から入力されたデータを記憶する記憶部と、 （ｄ）上記出力線それぞれに対して、上記記憶部に記憶
   されたデータの中からその出力線を宛先として保持して
   いるデータを検索して、検索されたデータをその出力線
   に対して出力すべきデータとして、選択する検索選択手
   段とを備え、 上記記憶部は、データを順にシフトして記憶する複数の
   シフトメモリと、シフトメモリ毎に上記出力線に対応し
   て設けられた出力線対応メモリを有し、シフトメモリに
   記憶されたデータの宛先が示す出力線に対応する出力線
   対応メモリを用いてデータの宛先を保持することを特徴
   とするデータ待ち行列装置。
2. 【請求項２】 以下の要素を有するデータ待ち行列装置 （ａ）データを出力する複数の出力線、 （ｂ）上記複数の出力線の少なくともいずれかひとつの
   出力線を宛先として保持したデータを入力する入力部、 （ｃ）上記複数の出力線に対して共通に設けられ、上記
   入力部から入力されたデータを記憶する記憶部、 （ｄ）上記出力線に対応して設けられ、上記記憶部に記
   憶されたデータの中からその出力線を宛先として保持し
   ているデータを検索する検索手段と、 （ｅ）上記出力線に対応して設けられ、上記検索手段に
   より検索されたデータを、その出力線に対して出力すべ
   きデータとして、選択する選択手段。
3. 【請求項３】 上記検索選択手段は、出力線に対応して
   設けられた検索手段を有し、検索手段は上記出力線対応
   メモリを検索することにより、出力線に出力すべきデー
   タを検索することを特徴とする請求項１記載のデータ待
   ち行列装置。
4. 【請求項４】 上記検索選択手段は、出力線に対応して
   設けられた選択手段を有し、選択手段は、上記検索手段
   により検索されたデータを対応する出力線に出力するこ
   とを特徴とする請求項３記載のデータ待ち行列装置。
5. 【請求項５】 上記データ待ち行列装置は、更に、上記
   検索選択手段により出力線に出力されたデータを記憶部
   から削除する削除手段を有することを特徴とする請求項
   １記載のデータ待ち行列装置。
6. 【請求項６】 上記データ待ち行列装置は、入力部が入
   力したデータの宛先が複数ある場合に、上記削除手段は
   複数の宛先に出力されてからデータを記憶部から削除す
   ることを特徴とする請求項５記載のデータ待ち行列装
   置。
7. 【請求項７】 上記データ待ち行列装置は、更に、複数
   のシフトメモリにそれぞれ対応して設けられ、対応する
   シフトメモリに記憶されたデータの出力線への出力をチ
   ェックし、データが出力線に出力された場合に他のシフ
   トメモリから対応するシフトメモリにデータのシフトを
   要求するシフト検出手段を備えたことを特徴とする請求
   項１記載のデータ待ち行列装置。
8. 【請求項８】 上記入力部は、一定時間長のタイムスロ
   ット毎にデータの入力を行ない、上記シフトメモリは、
   データを１タイムスロット毎に１度以上シフトさせ、上
   記検索選択手段は、データを複数のタイムスロット毎に
   １度検索することを特徴とする請求項１記載のデータ待
   ち行列装置。
9. 【請求項９】 上記入力部は、一定時間長のタイムスロ
   ット毎にデータの入力を行なうとともに、Ｙ個（Ｙ≧
   ２）のシフトメモリにそれぞれ接続され、各タイムスロ
   ット毎にシフトメモリにデータを入力するＹ本の入力線
   を有し、上記シフトメモリは各タイムスロット毎に少な
   くともＹ回以上データをシフトすることを特徴とする請
   求項１記載のデータ待ち行列装置。
10. 【請求項１０】 上記検索選択手段は、出力線の数より
    も少ない数の検索手段を有することを特徴とする請求項
    ３記載のデータ待ち行列装置。
11. 【請求項１１】 上記検索選択手段は、出力線の数より
    も少ない数の選択手段を有することを特徴とする請求項
    ４記載のデータ待ち行列装置。
12. 【請求項１２】 上記入力部は、直列信号を入力するこ
    とともに、入力した直列信号を並列信号に変換する直列
    並列変換手段を備えており、上記記憶部は上記直列並列
    変換手段からの並列信号を入力することを特徴とする請
    求項１記載のデータ待ち行列装置。
13. 【請求項１３】 上記シフトメモリと上記出力線対応メ
    モリはひとつのメモリ単位として対になっていることを
    特徴とする請求項１記載のデータ待ち行列装置。
14. 【請求項１４】 以下の要素を有するデータ待ち行列シ
    ステム （ａ）所定の優先度をもったデータを処理をする請求項
    １記載の第１のデータ待ち行列装置、 （ｂ）上記第１のデータ待ち行列装置とは異なる優先度
    をもったデータを処理する請求項１記載の第２のデータ
    待ち行列装置、 （ｃ）優先度を伴ったデータを入力し、入力したデータ
    の優先度に基づいて上記第１と第２のデータ待ち行列装
    置のいずれか一方にデータを転送するデータ分配手段。
15. 【請求項１５】 上記入力部は優先度をもった宛先を入
    力し、上記記憶部は上記宛先と優先度を記憶し、上記検
    索選択手段は、上記優先度に基づいて宛先を検索するこ
    とを特徴とする請求項１記載のデータ待ち行列装置。
16. 【請求項１６】 （ａ）フレーム構造の情報や固定長の
    アドレス情報や固定長パケット等の、定められた固定時
    間に対し区切り目をもつ有限長のデータが入力される単
    数または複数の入力線と、 （ｂ）上記有限長のデータが出力される複数の出力線
    と、 （ｃ）上記入力線の各々に対応して設けられ、上記デー
    タの宛先となる出力線を示す宛先指示を入力する宛先指
    示入力手段と、 （ｄ）複数個が直列に接続され、上記データを書き込
    み、先に書き込まれた上記データを順次シフトしていく
    ことが可能なシフトメモリと、 （ｅ）上記シフトメモリと上記出力線に対応して設けら
    れ、上記宛先指示入力手段により入力された宛先指示を
    宛先となる出力線に対応してビット単位に記憶し、シフ
    トメモリに書き込まれた上記データの宛先に対応するビ
    ットを有意とし、上記シフトメモリがシフトするとそれ
    に合わせて記憶内容をシフトすることが可能な宛先表示
    ビットと、 （ｆ）上記出力線に対応して設けられ、先に書き込まれ
    た上記データに対応する上記宛先表示ビットの中から有
    意ビットを検索する検索回路と、 （ｇ）上記検索回路の指示に従い、複数個のシフトメモ
    リから指示された上記データを選択し、上記出力線に選
    択出力するセレクタと、 を備えたデータ待ち行列装置。
17. 【請求項１７】 有限長のデータが複数個の出力線に出
    力される場合、上記シフトメモリに対応して設けられ上
    記宛先表示ビットがすべて有意ビットでない状態を検出
    し、後段のシフトメモリおよび宛先表示ビットにシフト
    を指示するシフト検出回路を備えたことを特徴とする請
    求項１６記載のデータ待ち行列装置。
18. 【請求項１８】 以下の工程を有するデータキューイン
    グ方法 （ａ）各タイムスロット毎に入力線から宛先を伴ったデ
    ータを入力する入力工程、 （ｂ）上記宛先を伴ったデータを順に、データを順にシ
    フトして記憶する複数のシフトメモリと、シフトメモリ
    毎に上記出力線に対応して設けられた出力線対応メモリ
    を有する共通メモリに記憶し、シフトメモリに記憶され
    たデータの宛先が示す出力線に対応する出力線対応メモ
    リを用いてデータの宛先を保持する記憶工程、 （ｃ）複数の出力線のそれぞれに対応して実行され、上
    記出力線対応メモリに記憶された宛先を、共通メモリに
    記憶した順にサーチするサーチ工程、 （ｄ）複数の出力線のそれぞれに対応して実行され、サ
    ーチ結果に基づいて各出力線に対応してデータを選択す
    る選択工程、 （ｅ）選択したデータを各出力線に出力する出力工程。
19. 【請求項１９】 上記入力工程は、以下の工程を有する
    ことを特徴とする請求項１８記載のデータキューイング
    方法 （ａ）上記共通メモリがデータで満杯になっているかを
    チェックするオーバーフローチェック工程、 （ｂ）上記共通メモリがデータで満杯になっている場
    合、入力したデータを破棄する破棄工程。
20. 【請求項２０】 上記データキューイング方法は、さら
    に、上記出力工程後に、出力されたデータを上記共通メ
    モリから削除する削除工程を有することを特徴とする請
    求項１８記載のデータキューイング方法。
21. 【請求項２１】 上記記憶工程は、以下の工程を有する
    ことを特徴とする請求項２０記載のデータキューイング
    方法 （ａ）上記共通メモリに削除されたデータがあるかをチ
    ェックするガーベージチェック工程、 （ｂ）上記共通メモリに削除されたデータがある場合、
    上記削除されたデータに対して、上記共通メモリの他の
    データをシフトするシフト工程。
22. 【請求項２２】 上記サーチ工程は、宛先をサーチする
    前に、上記入力工程と記憶工程を複数回繰り返して実行
    させる繰り返し工程を有することを特徴とする請求項１
    ８記載のデータキューイング方法。
23. 【請求項２３】 宛先を伴ったセルを入力ポートと出力
    ポートの間で交換するＡＴＭスイッチにおいて、以下の
    要素を備えたことを特徴とするＡＴＭスイッチ （ａ）入力ポートから入力したセルを記憶する共通バッ
    ファ、 （ｂ）請求項１記載のデータ待ち行列装置を備え、上記
    共通バッファに記憶されたセルのアドレスとセルの宛先
    とを上記データ待ち行列装置に供給し、上記データ待ち
    行列装置から各出力ポートに出力されるべきセルのアド
    レスを出力させるするコントローラ。
24. 【請求項２４】 宛先を伴ったセルを入力ポートと出力
    ポートの間で交換するＡＴＭスイッチにおいて、以下の
    要素を備えたことを特徴とするＡＴＭスイッチ （ａ）入力ポートから入力したセルを記憶する共通バッ
    ファ、 （ｂ）上記共通バッファに記憶されたセルのアドレスと
    宛先とを共通メモリにキューイングするとともに、宛先
    に基づいてセルのアドレスを出力ポート毎に出力する共
    通アドレスキューを備えたコントローラ。
25. 【請求項２５】 上記アドレスキューは、セルのアドレ
    スと宛先を記憶するメモリ手段と、宛先に基づいて各出
    力ポートに対応してアドレスを選択する選択手段を備え
    たことを特徴とする請求項２４記載のＡＴＭスイッチ。
26. 【請求項２６】 上記メモリ手段は、アドレスと宛先を
    記憶する複数のシフトメモリと、シフトメモリに記憶さ
    れた宛先を検索して出力ポートに出力するセルのアドレ
    スを検出するサーチエレメントを備えたことを特徴とす
    る請求項２５記載のＡＴＭスイッチ。
27. 【請求項２７】 上記シフトメモリは、シフトメモリの
    占有状態を示す占有インジケータを備えるとともに他の
    シフトメモリの占有インジケータの占有状態によりシフ
    トメモリのアドレスと宛先を他のシフトメモリへシフト
    するシフトトリガーを備えたことを特徴とする請求項２
    ６記載のＡＴＭスイッチ。