JP3078001B2 - Ａｔｍ通信システム - Google Patents

Description

【発明の詳細な説明】 ［発明の構成］ （産業上の利用分野） 本発明は非同期伝送モードにて情報の交換通信を行う
ATM通信システムに係り、特にATM網を通して通信される
セルに対する種々の処理を効果的に行うようにしたセル
処理機能の技術に関する。

（従来の技術） 近時、非同期伝送モードにて情報の交換通信を行うAT
M（Asynchronous Transfer Mode）システムについての
技術開発が種々進められている。この種のATM通信シス
テムは可変帯域性と云う特徴を有し、種々のトラヒック
性，サービス性を持つ全ての通信メディアを統一的に扱
うことが可能である。しかもインテリジェント・ネット
ワークに向けての通信サービスの高度化，カスタム化等
を図ることができる等の点で注目されている。

さてATM通信は、バーチャル・チャネル（VC;Virtual
Chanel）を介して端末からの情報入出力が行われ、VCを
束ねたバーチャル・パス（VP;virtual Pass）を単位と
してノードやリンク間の交換通信が行われる。しかして
VCやVPについては、CCITT（国際電信電話諮問委員会）
にて予めその標準仕様が規定されており、ATM通信シス
テムを実現する場合には、これらの仕様を満足するよう
にその情報通信を制御することが必要である。例えば情
報を担うセルの流れがVPとして定められた帯域以内に収
まるようにそのセル流を監視し、オーバーフローしたセ
ルを廃棄する等のセルに対する種々の処理制御を行うこ
とが必要となる。また上記CCITTにてセルの標準フォー
マット等がある程度規定されているが、非同期に伝送さ
れるセルをどのようにして確実に捕らえ、これをどのよ
うにして処理制御するかについても問題となる。

特にこのようなセル流に対する処理機能を、ハードウ
ェア上でどのようにして実現するか、またそのハードウ
ェアの構成規模を実現可能な程度にどのようにして無駄
なく小さくするか、等の点で種々の問題が残されてい
る。

（発明が解決しようとする課題） このようにATM通信システムを実現する場合、未だに
解決すべきハードウェア上の種々の問題が残されてお
り、その解決法が強く望まれている。特に光ファイバ等
の伝送網を介して送られてくるセルをATM交換機（ATMス
イッチ）に対してどのようにして与え、またATM交換機
にてスイッチングされたセルをどのようにして伝送網に
送り出すかと云うセル処理機能をハードウェア上でどの
ように実現するかと云う点で、大きな問題が残されてい
る。

本発明はこのような事情を考慮してなされたもので、
その目的とするところは、ATM通信網を流れるセルに対
して種々の処理制御を実行するセル処理機能を、ハード
ウェア上での種々の問題、例えばハードウェア量が膨大
なものとなり、実質的にそのハードウェアを構築するこ
とが困難となる等の問題を回避して効果的に実現するこ
とを可能とした実用性・実現性の高いATM通信システム
を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明は、セル交換を行うATMスイッチと、該ATMスイ
ッチから出力されたセルを処理する複数のセル処理装置
とを備えたATM通信システムであって、前記セル処理装
置の各々は、前記ATMスイッチからのセル流に対して、
バーチャル・チャネル毎に、予め規定されたトラヒック
特性を満たすようにシェイピングを行う第１のシェイピ
ング手段と、前記第１のシェイピング手段からのセル流
に対して、バーチャル・パス毎に、予め規定されたトラ
ヒック特性を満たすようにシェイピングを行う第２のシ
ェイピング手段とを備えたことを特徴とする。

また、セル交換を行うATMスイッチと、該ATMスイッチ
に入力するセルおよび／または該ATMスイッチから出力
されたセルを処理する複数のセル処理装置とを備えたAT
M通信システムであって、前記ATMスイッチに入力するセ
ルを処理する前記セル処理装置は、前記ATMスイッチへ
入力するセルに対して、伝送路上でのセル形式から前記
ATMスイッチ上でのセル形式への変換を行う際に、該セ
ルの属するバーチャル・チャネルまたはバーチャル・パ
スに対応するシェイピング装置を特定可能な識別情報を
該セルに付加する手段を備え、前記ATMスイッチから出
力されたセルを処理する前記セル処理装置は、バーチャ
ル・チャネルまたはバーチャル・パス毎に予め規定され
たトラヒック特性を満たすようにシェイピングを行うシ
ェイピング装置を複数有し、前記ATMスイッチからのセ
ルに対して、該セルに付加されている前記識別情報に基
づいて特定されるシェイピング装置を用いてシェイピン
グを行う手段と、シェイピングされた前記セルに対し
て、前記ATMスイッチ上でのセル形式から伝送路上での
セル形式への変換を行う手段とを備えたことを特徴とす
る。

また、本発明は、セル交換を行うATMスイッチと、該A
TMスイッチに入力するセルおよび／または該ATMスイッ
チから出力されたセルを処理する複数のセル処理装置と
を備えたATM通信システムであって、前記ATMスイッチに
入力するセルを処理する前記セル処理装置は、前記ATM
スイッチへ入力するセルに対して、伝送路上でのセル形
式から前記ATMスイッチ上でのセル形式への変換を行う
際に、該セルの属するバーチャル・チャネルに対応する
シェイピング装置を特定可能な第１の識別情報および該
セルの属するバーチャル・パスに対応するシェイピング
装置を特定可能な第２の識別情報を該セルに付加する手
段を備え、前記ATMスイッチから出力されたセルを処理
する前記セル処理装置は、バーチャル・チャネル毎に予
め規定されたトラヒック特性を満たすようにシェイピン
グを行うシェイピング装置を複数有し、前記ATMスイッ
チからのセルに対して、該セルに付加されている前記第
１の識別情報に基づいて特定されるシェイピング装置を
用いてシェイピングを行う第１のシェイピング手段と、
バーチャル・パス毎に予め規定されたトラヒック特性を
満たすようにシェイピングを行うシェイピング装置を複
数有し、前記第１のシェイピング手段からのセルに対し
て、該セルに付加されている前記第２の識別情報に基づ
いて特定されるシェイピング装置を用いてシェイピング
を行う第２のシェイピング手段と、前記第２のシェイピ
ング手段からのセルに対して、前記ATMスイッチ上での
セル形式から伝送路上でのセル形式への変換を行う手段
とを備えたことを特徴とする。

また、本発明は、セル交換を行うATMスイッチと、該A
TMスイッチに対して入出力するセルを処理する複数のセ
ル処理装置とを備えたATM通信システムであって、前記
セル処理装置の各々は、予め規定されたトラヒック特性
を満たすようにポリシンウを行うポリシング装置を備
え、前記ポリシング装置は、各々のコネクション上を流
れるセル流に対するポリシング制御で使用する情報を保
持するRAMと、前記RAMに保持されている情報のうち、ポ
リシング制御のための各演算で使用されるものを、各演
算毎に一時格納するためのレジスタ群と、前記RAMと前
記レジスタ群との間で情報を転送するための第１の情報
転送路と、前記RAMと前記レジスタ群との間の情報転送
を制御する第１のシーケンサと、前記レジスタ群に一時
格納されている前記情報に基づいてポリシング制御のた
めの演算を逐次行うALUと、前記レジスタ群と前記ALUと
の間で情報を転送するための、前記第１の情報転送路と
は独立した第２の情報転送路と、前記レジスタ群と前記
ALUとの間の情報転送の制御を行う第２のシーケンサと
を含むことを特徴とする。

また、本発明は、セル交換を行うATMスイッチと、該A
TMスイッチに対して入出力するセルを処理する複数のセ
ル処理装置とを備えたATM通信システムであって、前記
セル処理装置の各々は、前記セルに対する遅延制御を前
記ATMスイッチに対する出力バッファだけで実行し、前
記セルに対する廃棄制御を前記ATMスイッチに対する入
力バッファだけで実行することを特徴とする。

（作 用） 本発明によれば、セル処理装置から出力するセル流に
対して、予め規定されたトラヒック特性を満たすよう
に、まずバーチャル・チャネル毎にシェイピングを行
い、次にバーチャル・パス毎にシェイピングを行うの
で、ATM網を通過する複数のセルがATM網における何等か
の原因によって偶然的にそのトラヒックが急激に増える
場合であっても、そのトラヒックがシェーピングによっ
て馴らされる。この結果、セル流の入力側でセル流を監
視し、予め規定されたトラヒック特性に違反するセルを
廃棄するポリシング制御が行われる場合であっても、セ
ル流の一部が不本意に廃棄されてしまうことがなくな
る。

また、本発明によれば、セル処理装置から出力するセ
ル流に対して、予め規定されたトラヒック特性を満たす
ようにバーチャル・チャネルおよびまたはバーチャル・
チャネル毎にシェイピングを行う際に、セルに付加した
シェイピングチャネル番号によりシェイピング装置を指
示するので、そのハードウェア構成を非常に簡単なもの
とすることができる。

また、本発明によれば、ポリシングをRAMを利用して
実現するので、そのハードウェア量を大幅に削減するこ
とができる。

また、本発明によれば、このセル流に対する遅延制御
をATMスイッチに対する出力バッファだけで行い、また
セル流に対する廃棄制御を前記ATMスイッチに対する入
力バッファだけでそれぞれ実行するので、そのハードウ
ェア構成を非常に簡単なものとすることができる。

（実施例） 以下、図面を参照して本発明の一実施例に係るATM通
信システムについて説明する。

第１図はシステムの全体構成を示す図で、ATM交換機
（ATMSW;Asynchronous Transfer Mode Switch）は制御
プロセッサ（APS;ATMSW Processer）にて動作制御がな
され、ATM網を介するセル（情報）の交換通信処理を実
行する。このATMSWにユーザ・ネットワーク・インター
フェース（BUNI;Broadband User−Network Interface）
やネットワーク・ネットワーク・インターフェース（BN
NI;Broadband Network−Network Interface）等が接続
される。その他にも前記ATMSWにはNUNI（Narrowband Us
er Network Interface）やNNNI（Narrowband Network−
Network Interface）,VLFS（Connectionless Support F
acility）,VVTT（Voice/Video Talkie Trunk）,VVCB（V
oice/Video Conference Bridge）が接続される。これら
のインターフェース等の各回路機能はそれぞれ専用のプ
ロセッサによりその動作が制御される。

しかして上記BUNIやBNNI等のセル処理機能に入力され
たシグナリング・セルはSWセルに変形され、シグナリン
グ・セル・スイッチSCSW（Signaling Sell Switch）に
接続された出力ポートに至るために必要なルーティング
・タグや、そのシグナリング・セルが処理されるシグナ
リング・プロセッサ・アレイSPA（Signaling Processer
Array）に対する番号が付加される。

ATMSWはセル処理機能で付加されたルーティングタグ
を参照し、各セル処理機能から渡されたシグンリング・
セルを前記SCSWに接続された出力ポートに一旦集線し、
これを受けたSCSWは個々のシグナリング・セルに付けら
れたSPA番号を参照して、それらの各シグナリング・セ
ルが処理されるSPAにスイッチングする。

一方、SPAが出力するシグナリング・セルには、その
シグナリング・セルが出力されるべきATMSWの出力ポー
トに至るためのルーティング・タグが付加され、SCSWに
より集線されて前記ATMSWに渡される。ここでのシグナ
リングVCの識別は、VPI,VCI,およびルーティング・タグ
によってなされる。

しかしてATMSWは個々のシグナリング・タグに付けら
れたルーティング・タグを参照し、それが出力される出
力ポートにセルを出力する。その後、ATMSWから出力さ
れるセルは、セル処理機能による所定の処理を受けて出
リンクに出力される。

本発明に係るセル処理機能は、上述したBUNIやBNNIに
相当するもので、ATMSWにて交換通信されるセルに対す
る種々の処理を、簡易な構成のハードウェアにて効率的
に実行しようとするものである。

第２図はBUNIやBNNIに代表されるような典型的なセル
処理機能の全体構成を示す図である。

BUNIやBNNIは第２図に示した構成を基本として実現さ
れる。しかし前述したNUNI,NNNI,CLSF,VVTT,VVCBでは、
そこで取り扱う情報を一旦150Mbpsのセル流にアダプテ
ーションし、その後、第２図に示した構成を基本として
前記ATMSWとの間でインターフェースがとられる。これ
らモジュール毎の具体的なセル処理機能の構成について
は後述する。

さて光ファイバからなる伝送路を介してセル処理機能
に入力された光データは、先ずOUR（Optical Unit Rece
iver）により電気データに変換される。この時点でビッ
トクロックの再生も同時に行われる。尚、上記OURから
出力されるデータは155.52Mbpsのシリアルデータであ
る。

しかしてOURから出力された電気信号はFDA（Frame Di
sassembler）に入力されてフレーム同期がとられる。フ
レーム同期がとられた後のデータはシリアル・パラレル
変換され、8bitのパラレル信号としてATMセル領域の信
号として出力される。この場合、STM（Synchronous Tra
nsfer Mode）−ｎのVC−４の容量より，上記FDAから出
力されるデータは18.72MByte/Secの8bitパラレルデータ
となる。

尚、OUR側のデータは、当該OURで再生されたビットク
ロックに同期して伝送されるが、FDAから出力されるデ
ータはタイミング供給部で発生される18.72MHzのクロッ
クに同期して出力される。これ故、FDAにはクロックの
乗せ替え機能も設けられる。

FDAは上述したフレーム同期とシリアル−パラレル変
換機能の他にSOH（Section Over Head）やPOH（Path Ov
er Head）を参照して後述する伝送警報情報を作成し,IL
C（INF Local Controler）に通知する機能も備えてい
る。この際、DCC（Data Communication Chanel）チャネ
ルを通ってきた情報も上記ILCに通知される。尚、上記I
LCはBUNIP,BNNIP等のセル処理機能のローカルな制御を
受け持つコントローラ（プロセッサ）の総称である。

さて前記FDAから出力された8bitのパラレルデータは,
CSD（Cell Synchronizer/Information Descrambler）に
入力され,HEC（Header Error Control）計算によりセル
同期がとられる。このセル同期をとった結果、前記8bit
のパラレルデータ流に対して先頭表示信号が付けられ
る。この先頭表示信号がアクティブであることにより、
セルの先頭オクテットが示される。

セル同期のとられたパラレルデータは、次にOMDI（OA
M Cell Drop/Insert）を通じてRTA（Routing Tag Adde
r）に入力される。このRTAでは入力されたセルを一旦蓄
積し、VPI/VCIをHTT（Header Transformation Table）
の内容に従って変換する。更にこのRTAではATMSW内部で
のルーティングに使用される情報（ルーティングタグ）
等の付加情報を加え、これをIBUF（Input Buffer）に出
力する。この時、VPI/VCIから実際にHTTのエントリ番号
として使用される物理VCIへの変換は後述するようにLPT
（Logical VCI/Physical VCI Transformer）により行わ
れる。またセルに付けられる付加情報の内容についても
後述する。

尚、ここで例示する付加情報の長さは74bit長である
が、RTAで付加される付加情報の長さは将来の拡張を考
えて、例えば88bitとして設定する。この結果、本シス
テム内で取り扱われるセルは64Byte長となる。

前記OMDIはOAMセルの分岐／挿入を行うものである。
このOMDIにて分岐されたOAMセルはセルの形でILCに渡さ
れる。また挿入したいOAMセルについても同様にしてセ
ルの形でILCからOMDIに渡される。

OMDIとRTAは、セル長のサイクルで周期的に動作す
る。一方,CSDの動作は必ずしもセル長の周期をもってい
るとは限らない。またHECによるセル同期確立シーケン
スの中にHUNT状態が入る可能性がある。この為、CSDの
動作サイクルと,OMDI/RTAの動作サイクルとの間でセル
同期をとる必要が生じる。このセル同期は、CSDの出力
部に２セル長分のバッファを持つことにより実現され
る。尚、セル同期が確立していない期間には、前記CSD
はOMDIに対して空セルを出力し続けることになる。

CSD/OMDI/RTA内部でのセル転送、およびセルの入出力
は8bitパラレルで行われるものとする。またRTAからの
セル出力は、そのセル長が伸びるので149.76Mbps×（64
/53）で行われるものとする。この結果、CSDのセル入出
力、OMDIのセル入出力、およびRTAのセル入力は18.72MH
zのクロックに同期して（１セル当り2.83μSec）、また
RTAのセル出力は、例えば18.72×（64/53）MHzのクロッ
クに同期してそれぞれ行われることになる。

さてセル流に対するトラヒックの監視は、RTAにより
ルーティングタグを付加する際に以下のように行わる。

各VCの運んでいるトラヒックはTOVA（Traffic Observ
er/Violation Tag Adder）にて観察される。基本的には
このトラヒック計測はVPI/VCI変換の為のHTTに対するア
クセスを観察することにより行なわる。しかしてTOVAは
トラヒック計測の結果、或るVCに割り当てられた容量を
越えていると判断されたセルに関してバイオレーション
タグを付けるようにRTAに指示する。これにより各VCに
ついてのVCポリシングが行われる。このバイオレーショ
ンタグの位置は、例えばセルの付加情報の内部として設
定される。

さて新規に発生したVCは、そのVCの入り側リンクでの
VPI/VCI,そのVPI/VCIの組に対応する物理VCI,出側リン
クでのVPI/VCI,更にATMSW内での当該VCの経路を指定す
るルーティングタグをILCからHTTとLPTとにそれぞれ通
知し、更にそのVCの容量を設定する数種のパラメータを
前記ILCからTOVAに通知することにより設定される。ILC
から上述のパラメータを受け取ったHTT,TOVAは、そのパ
ラメータを取り込み、そのパラメータに従ってセル流を
制御することになる。

前記RTAから出力されたセルはIBUPで一旦蓄積され、A
TMSWの動作速度に合わせて出力される。後述するセルの
廃棄は処理はこのIBUFにおいてのみ行われ、またバイオ
レーションタグ付きのセルは、このIBUFにて無条件に廃
棄される。

一方、CLPに関して、IBUFは次のようにセルを扱う。
セルを廃棄しなければならない状況、例えばバッファフ
ルになったならば、CLPは廃棄されやすい（CLP＝１）と
されているセルの内、前記IBUFに最も古くから蓄積され
ているセルを廃棄する。セル廃棄が発生すると、その廃
棄セルに関する情報が前記ILCに通知される。そして前
記IBUFからのセル出力は、RTAからのセル出力速度のほ
ぼ２倍、例えば360Mbpsで、8bitパラレルの形で行われ
る。

さてIBUFから出力されたセルはATMSWに渡される。ATM
SWでは前記RTAにて各セルに付加された付加情報の中の
ルーティングタグを参照し、そのセルを所望の出力ポー
トへと転送する。ATMSW内部のスイッチ間リンクでは、
前記IBUFの出力速度と同じ速度でセル転送が行われる。

しかしてATMSWの出力ポートから出力されたセルはOBU
F（Output Buffer）に入力され、一旦蓄積される。そし
てこのOBUFでは、それ以降の速度に合わせてセルを出力
する。具体的にはOBUFへのセル入力は、前記IBUFからの
セル出力と同じ速度である360Mbpsで行われる。これに
対してOBUFからRTD（Routing Tag Deleter）へのセル転
送は後で述べるように149.76Mbps×（64/53）で行われ
る。よって出力ポートに関するコンフリクトによるセル
のバッファ内部での滞留は、主にOBUFにおいて発生する
ことになる。

因みに、このOBUFのバッファ量を数1000セル分程度持
つようにすることは、ハードウェア的に非常に困難であ
る。またシステム内部でセル廃棄の発生する箇所が多い
場合、発生したセル廃棄に関する情報をシステムの制御
部に持ち上げるのが非常に困難となる。これらの点を勘
案して、ここではOBUFからATMSW内部を経由してIBUFま
で出力先のバッファがフルであるならば、そのセルのバ
ッファ間転送を抑制すると云う、簡単なフロー制御が掛
けられる。このようなフロー制御により、IBUF−ATMSW
−OBUFという経路上のバッファが、コンフリクト回避の
為に協調して動作するようになり、この結果、そのバッ
ファ容量の削減を図ることが可能となる。

またセル廃棄の発生箇所もIBUFだけとなるので、IBUF
で廃棄されたセルの情報だけをシステムの制御部に持ち
上げれば良くなるので、ハードウェア構成を簡略化する
ことが可能となる。

また前記OBUFではセルの遅延クラスの制御が行われ
る。このOBUFでのセルの遅延クラスの制御は、仮にセル
がシステム内部に滞留するならば、上述したようにATMS
Wのセル転送速度が上がっているので、セルの滞留の殆
どが前記OBUFで発生しているとの考えに基づいて実行さ
れる遅延クラス制御手法と云える。

さて前記OBUFから出力されたセルはCSH（Cell Share
r）に入力される。このCSFではリーキーバケットにより
出力セル流の監視を行い、セル流に対するシェイピング
処理を行う。このシェイピング処理により、対向するセ
ル処理機能におけるポリシング機能により、伝送出力し
たセル流が違反セルであると判定されないように、その
セルの出力が制御される。このCSHでのセル入出力速度
は前記OBUFにおけるセルの出力速度と等しい速度であ
る。

しかして前記CSHから出力されたセルはRTD（Routing
Tag Deleter）に入力される。RTDに対するセルの入力は
149.76Mbps×（64/53）で行われ、これにより前述した
付加情報を削除する為のRTD内部に含まれるバッファで
のオーバーフローが防がれる。尚、このRTDへのセル入
力は8bitパラレルで行われる。

RTDから出力されたセルは、いま１つのOMDIを通じてC
IS（Cell Information Scrambler）に入力される。この
CISはセルの情報部に対してスクランブルを掛けるもの
である。この結果、OMDI/CISのデータ入出力は18.72MHz
8bitのパラレル信号として扱われる。

さて上記CISでスクランブルが掛けられたセルはFAS
（Frame Assenbler）に入力され、SOH,POHが付加されて
STMフレーム化された後、パラレル・シリアル変換され
る。このSTMフレーム化の際、AU−４ポインタの指示す
るペイロード内位置に対して、ATM領域のセルはバイト
位相が揃えられる。更にSOH,POHにて運ぶべき管理情報
は前記ILCからFASに通知され、同時にDCCチャネルに乗
せる情報もILCからFASに通知される。そしてFASからは
シリアル信号としてSTMフレームが出力される。

尚、CCITTでの審議に従い、上記VC−４のH4ポインタ
によりペイロード内でセルの先頭を指示することも考え
られる。仮にこのようにしてVC−４のＨポインタを使用
してペイロード内でセルの先頭を指示するようにすれ
ば、FDAからCSDへの8bitのパラレルデータに、他の部分
と同様にセル先頭信号を並列に設けることができ、各機
能要素間のインターフェースの統一化を図ることが可能
となる。

しかしてFASから出力されたSTMフレームはOUS（OPT U
nit Sender）に渡され、このOUSにて電気−光変換を受
けて光ファイバに出力されることになる。

一方、本システムでの障害監視は次のように行われ
る。

上述したセル処理機能を構成する各機能要素の内、前
記OUR,OUS,FDA,CSD,OBUFはそれぞれの入力で受信断（RE
C）を監視できるように構成される。更にFDAではフレー
ム同期に関するFDA自身の状態、即ち、HUNT,SYNCH,PRES
YNCを，またCSDではセル同期に関するCSD自身の状態で
あるHUNT,SYNCH,PRESYNCをそれぞれ監視できるように構
成される。

また大規模ATMスイッチにも上述したセル処理機能が
使用されることを考慮し、IBUF−ATMSW−OBUFの経路の
ビット誤り率の上昇を検出できるような工夫を施すこと
が望ましい。この為、RTAにてセルに付加する付加情報
の中の1Byteには、そのセルのパリティビットを設ける
ようにする。このパリティビットをRTDで検査すること
で、IBUF−ATMSW−OBUFの経路のビット誤り特性の低下
を監視するようにする。

さてHTT/LPTに関しては、HTT内部におけるRAMまたは
レジスタのパリティチェックの他に、次の手法により障
害監視が行われる。

この障害監視は新規VC設定時に行われ、そのVCを張る
経路が正常であることを確認する為に実行される。即
ち、この障害監視は、VP設定時にHTT/LPTに必要なデー
タを書き込んだ後、ILCからOMDIを通じてOAMセルを通過
させ、そのVCの出側のOMDIで上記OAMセルが検出される
か否かを判定して行われる。同様の操作は加入者を収容
しているATMリンクシステム，および隣接ATMノードシス
テム間でも行われる。この為、加入者収容リンクシステ
ム，および隣接ATMノードシステム間でOAMセルのループ
バックが行われるようになっている。このOAMセルのル
ープバック制御は各セル処理機能内のCSDとRTAの間に設
けられたOMDIから、RTDとCISの間に設けられたOMDIにル
ープバックOAMセルを転送することにより実現される。

一方、TOVAの障害監視は、ポリシングのアルゴリズム
が確かに動作することを、後述するようにVC設定時に確
認することにより実現される。またCSHの障害監視につ
いても後述するように上記TOVAの障害監視と同様にポリ
シングのアルゴリズムを用いてセルの出力規制を掛ける
ことによって実現される。このCSHの障害監視について
は、ポリシングのアルゴリズムが確かに動作することを
TOVAと同様に、新規VC設定時に確認すると共に，出力規
制が掛かることを確認して行われる。この障害監視につ
いては、後で詳しく説明する。

またノードシステムでは廃棄クラス制御と遅延クラス
制御が行われる。この廃棄クラス制御にいての障害監視
は、IBUFで廃棄されたセルをILCで解析することによっ
て実現される。そしてセルが廃棄された時、IBUFはその
廃棄されたセルそれ自身と、セルが廃棄された時にIBUF
内部に保持されている各廃棄クラス毎のセル数とをILC
に通知する。しかしてILCはセルが廃棄される毎に、IBU
F内の各廃棄クラス毎のセル数と廃棄されたセルの属す
る廃棄クラスとから、廃棄クラス制御が正常に動作して
いることを確認する。

一方、遅延クラス制御の障害監視はOBUFが自律的に次
の様な手法により実行する。即ち、OBUFは各遅延クラス
毎に、そこに保持しているセル数をカウントするカウン
タを持つ。そしてセルを出力する度に、上記OBUFは各ク
ラス毎に保持しているセル数と、そこから実際に出力し
たセルの遅延クラスとを比較し、正常に遅延制御アルゴ
リズムが動作していることを確認する。この確認処理に
て異常が発見されたならば、OBUFはILCにそのことを通
知する。

尚、ILCの障害監視は一般的な手法を用いて、例えば
ワッチドッグタイマによる暴走チエック、および監視制
御部との間の定期的通信によるお互いの生存確認により
行われる。

尚、ここでは無瞬断の系切り替え機能を実現するべ
く、ATMSWの他にRTA,HTT,LPT,TOVA,IBUF,OBUF,CSH,RTD
がそれぞれ２重化されている。この無瞬断で系を増設す
る為の詳しい手法については後述する。またFDA/CSD/OM
DI/RTA/IBUF/OBUF/CSH/RTD/CIS/FASにおけるそれぞれの
セル入出力は、保守性の向上の為、ここでは同一のイン
タフェースとして実現される。

次にセル同期，スクランブル・デスクランブル機能に
ついて説明する。

セル同期，スクランブル・デスクランブル機能は前述
した第２図に示したセル処理機能一般構成の内のCSD（C
ell Synchronizer/Information Descranbler）とCIS（C
ell Infofmaition Scranbler）とが担っている。

第３図はこのCISの構成を示す図であり、この第３図
を参照してCISの構成とその概略動作について説明す
る。

CISはRTDからOMDIを通じて渡されるセルの情報部にス
クランブルを掛け、更にヘッダ部のHECを計算してその
結果をHECフィールドに埋め込む機能を持つ。このCISに
は53バイト長のセルが、18.72MHz8bitのパラレルデータ
に１ビットの先頭表示信号が付加された形で前記RTDか
ら渡される。

CIS内部にはHEC計算部と情報フィールドスクランブラ
が設けられており、入力されるセルのヘッダ部の情報は
HEC計算部に入力され、またその情報部は情報フィール
ドスクランブラにそれぞれ振り分けられて入力される。
この振り分けはデータ線と並列に設けられた先頭表示信
号によってリセットされるカウンタにより制御される。
尚、情報フィールドスクランブラは43次の自己同期型ス
クランブラにより実現される。

しかしてHEC計算部と情報フィールドスクランブラか
らそれぞれ出力されるビットストリームは合流され、再
びセルの形に戻されて出力される。この出力は18.72MHz
8bitパラレル形式のデータからなり、セルの先頭表示信
号はデータに並行して出力される。この先頭表示信号
は，例えばFASがVC−４のH4ポインタを作成する際に利
用される。

一方、CSDは第４図に示すように構成される。

CSDはFDAから渡される18.72MHz8bitのパラレルデータ
に対して、HEC計算によりそのビットストリームからセ
ルの先頭を探し出し、探し出したセルの先頭バイトに所
定のマーク（印）を付ける役割を持つ。FDAから入力さ
れる8bitパラレルデータストリームでは、基本的にはセ
ルのバイト位相が揃えられていると仮定する。しかして
ここでは消費電力の低減の為、CSDは上記仮定の下にセ
ルの先頭の検索を行い、18.72MHz,8bitパラレルデータ
に1bitの先頭表示信号が付加された形としてセルを出力
する。

このCSDは概略的には次のように動作する。

先ずFDAから入力されたビットストリームはセル同期
部に入力される。するとセル同期部は入力されたビット
ストリームに対してセル同期をとると同時に、セルのヘ
ッダ部のビット誤り検出／訂正を行う。このセル同期部
でのセル同期，並びにヘッダ部誤り検出／訂正手順はCC
ITTに準拠して、例えば以下のように行われる。

即ち、セル同期部はセル同期手順の状態により３種類
の状態を持つ。セル同期がとれていない状態をHUNT状
態，セル同期がとれかけている状態をPRESYNC状態，セ
ル同期がとれた状態をSYNCH状態と呼ぶものとすると、H
UNT状態ではFDAからデータが1Byte入力される毎に過去
に入力された40bit（5Byte）についてシンドロームを計
算する。この際、過去に入力された40bitをヘッダであ
ると看做した時，そのヘッダに誤りがなかったならば，
計算したシンドロームは予め予測できる値となる。よっ
てFDAではそのシンドロームが予め予測できる値になっ
たとき、これをとりあえずヘッダの入力が終了したと仮
定してPRESYNC状態に移行する。

一方、PRESYNC状態では、FDAはセル単位にヘッダ部分
の誤り検出を行う。具体的にはHUNT状態からPRESYNC状
態に遷移した時から53Byte毎に過去に入力された40bit
についてのシンドロームを計算する。そして計算したシ
ンドロームが連続してDELTA回に亘って前述した予め予
測できる値になっているならば、現在、ヘッダと看做し
ている部分が確かにヘッダであると判断し、SYNCH状態
に移行する。しかしシンドロームが前述した予め予測で
きる値でなかったならば、直ちにHUNT状態に戻る。

そしてSYNCH状態では、FDAはセル単位にヘッダ部分の
誤り検出／訂正を行う。この段階ではおそらくセルのヘ
ッダ部の位置を正しく認識しているので、殆ど誤りは発
生しないはずである。しかし連続してALPHA回に亘って
ヘッダ部に誤りが検出されたならば、その時点でHUNT状
態に戻る。

尚、上述したHUNT状態，およびPRESYNC状態ではCSDは
有効セルを出力せず、これらの状態の時はCSDは常に空
セルを出力するものとする。またSYNCH状態ではヘッダ
部にビット誤りが発見できなかったとき、若しくはビッ
ト誤りが発見されても訂正できた有効セルとしてデュア
ルバッファに出力します。無効セルについては廃棄する
ことにする。そしてOMDIに出力すべき有効セルが無い場
合には、CSDは常に空セルを出力するものとする。

セル同期部がSYNCH状態の時に前記セル同期部から出
力されたセルは、前記情報フィールドデスクランブラに
よりその情報部がデスクランブルされます。このデスク
ランブル43次の自己同期型デスクランブラを用いて実行
される。

しかしてデスクランブラを通過したセルは一旦デュア
ルバッファに蓄積される。また空セル発生部はCSDから
出力する為の空セルを常に発生させている。そしてデュ
アルバッファ上にセルが蓄積されている場合、上記空セ
ル流上の１つの空セルをデュアルバッファ上のセルで置
き換えることによって有効セルを出力する。この処理に
よりセル同期動作とセル出力動作の間の同期が取られて
いる。

前述のようにCSDから出力される8bitのパラレルデー
タには1bitの先頭表示信号が付加されているが、CSDに
入力される8bitのパラレルデータについても先頭表示信
号が付加されていても勿論かまわない。先頭表示信号を
付加する場合には、CSDはその先頭表示信号で表示され
るセルの先頭と、自分がHEC計算により求めたセルの先
頭を比較し、もしセルの先頭が一致していなければILC
に対して警報を上げることになる。

前述した第２図に示した構成の場合、FDAがVC−４のH
4ポインタによりセルの先頭を知り、その先頭をFDAが出
力する8bitのパラレルデータに付加してCSDに渡すとも
のとすると、誤フレーム同期に陥るか、或いは誤セル同
期に陥った場合、先頭表示信号により示されたセルの先
頭と,HEC計算によって求めたセルの先頭が異なることに
なる。この結果、どちらかが誤同期に陥ったことをILC
に通知することが可能になる。

このセルの先頭の比較は先頭表示信号がアクティブに
なった時のみに行なうようにしておけば、先頭表示信号
を使用しない場合は常にその信号をインアクティブに固
定しておくことでCSDの動作への影響を無くすことがで
きる。この信号をCSD入力インターフェースへ追加して
も特に問題が生じることはない。

さてCSDから出力される監視制御情報には、前記セル
同期部の状態,HUNT,PRESYNC,SYNCHと，仮に検出を行う
のであれば誤フレーム／セル同期発生表示があり、更に
FDAからの受信断がある。FDAからの受信断は、例えばCC
ITTで定められたセルフォーマットに従うと、必ずセル
の中に論理値［０］と［１］の双方が現れるので、FDA
からCSDに渡されるデータを観測し、１セル時間以上全
てのデータが［０］または［１］に固定していることを
監視することにより検出することが可能となる。

尚、CISには特に監視制御項目は設けると云うことは
しない。

次にセル処理機能におけるOAMセル挿入／分岐機能に
ついて説明する。

OAMセル挿入／分岐機能は前述した第２図に示したセ
ル処理機能一般構成の内,OMDI（Operation and Managem
ent Cell Drop and Insert）が担う機能である。このOA
M機能（特にATMレイヤ）に関してはCCITTでの議論の対
象でもあり、今後大きく変化する可能性があるが、本発
明ではハード規模を抑えることを第１の目標として次の
ような機能として実現される。

このOMDIがサポートするOAM機能は、模式的には第５
図に示すように実現される。このOMDIは、各種OAM機能
の内，セル転送路の接続試験を行うために必要な機能を
提供するもので、具体的には次の４種類の試験を実行す
る機能を実現する。

ATMSW内部接続試験 伝送路接続試験 VCリンク連結試験 隣接ノードループバック試験 に示すATMSW内部接続試験は、ATMSW増設時等にATMS
Wの入力ポートから出力ポートまでが正常に接続され、
且つ正常にセルがスイッチングされることを確認する為
の試験である。具体的にはそれぞれの入力ポートから挿
入されたセルが、各出力ポートから出力されることを確
認することにより実現される。

またに示す伝送路接続試験は、対向するリンクシス
テムとの間でフレーム同期／セル同期が確立しているこ
とを確認する為の試験である。この試験は、対向リンク
システムに向けて出力されたセルがループバックにより
戻って来ることを確認することによって実現される。

以上の２種の試験は物理レイヤ機能の確認試験であ
り、物理レイヤOAMセルを使用して行われる。尚、物理
レイヤOAMセルのヘッダフォーマットは1.361,1.432に従
うものとする。更に情報フィールド内部に少なくともそ
のOAMセルを分岐するかループバックするかを指定する
ビット，分岐／ループバックビットを設定して行われ
る。

これに対して次に述べる２種の試験はATMレイヤ機能
の確認試験である。

に示すVCリンク連結試験は、RTA−ATMSW−RTDのパ
スが正常に動作しているか確認する為の試験であり、特
にRTAでのVPI/VCI変換機能，ルーティングタグ付加機能
に注目して実行される試験である。この試験は、任意の
セル処理機能から任意のセル処理機能へのセルが正常に
VPI/VCI変換を受けつつ、ATMSWでスイッチングされるこ
とを調べることで、RTA−ATMSW−RTDにより実現されるV
Cリンク間の連結動作を確認することにより行われる。

尚、に示す隣接ノードループバック試験は、リンク
システムを介して隣接するノード間でのセルのループバ
ック試験である。

以上の各試験の為に使用するATMレイヤOAMセルのヘッ
ダフォーマットについては、現在のところCCITTで標準
化されていないが、例えば空セルと物理レイヤOAMセル
のヘッダフォーマットとのアナロジから、試験したいVP
リンク／コネクションを識別するVPIを付け、更にPTフ
ィールドに［10］を入れたフォーマットを設定すること
により実行することが可能となる。またATMレイヤOAMセ
ルの情報フィールド内に、少なくともそのOAMセルを分
岐するかループバックするかを指定するビットと、分岐
／ループバックビットとを設けることにより実現され
る。

更に物理レイヤ/ATMレイヤOAMセルの情報フィールド
に、そのセルがどのレベルの試験用のセルであるかを示
すフィールド、つまり試験レベルフィールドを設定する
ようにすれば良い。

このOAMセルのフォーマット/OAM機能については、リ
ンクシステムとの整合をとる必要がある。従ってここで
は、物理レイヤ/ATMレイヤOAMセルの試験レベルフィー
ルドにある特定のパターンがセットされているOAMセル
は、通常のセルと同様にリンクシステムにてVPIにより
スイッチングを受けるものとする。また分岐／ループバ
ックビットによりループバックの指定された物理レイヤ
OAMセルについては、必ずリンクシステム上でループバ
ックを受けるものとする。

ところで或る伝送路上では、必ず上り／下りのVCが同
じVPI/VCIを用いて設定されているものとする。尚、本O
MDIと対になっている使用されるリンクシステムのOMDI
については後述する。

するとノードシステム内の全てのOMDIは，全てのOAM
セルについてその分岐／ループバックビットに従って分
岐／ループバックを行う機能を持つことになり、この結
果、以上の４種のOAM機能を実現することが可能とな
る。

次にOMDIの構成と概略動作について説明する。

このOMDIは、例えば第６図に示すように構成される。
このOMDIはOAMセル挿入／分岐機能の他に、ノーマル系
とエマージェンシ系とを切り替える機能も持つ。このよ
うなOMDIが備える２つの機能は、無瞬断増設等による系
の切り替え時には必ずOAMセルによる切り替え系チェッ
クが行われるので、OAMセル挿入／分岐機能とノーマル
系／エマージェンシ系切り替え機能を同じ機能要素で行
うのが自然であることに立脚して実現される。

このOMDIは概略的には次のように動作する。システム
各部に配置されるOMDIは、これから不必要な機能を削除
することにより構成可能である。

即ち、Ａ系/B系入力ポートから入力されたセルは一旦
デュアルバッファを経由し、OMDI内部の動作サイクルに
合わせられる。この処理はＡ系/B系選択の時にセル廃棄
が発生しないようにする為の配慮である。ここでＡ系/B
系とは、切り替えられる２つの系のどちらかを意味す
る。しかしノーマル系／エマージェンシ系のような２つ
の系の役割分担はこのOMDIによって規定されるものでは
なく、ソフトウェアによって規定されるものである。従
ってここでは単にＡ系/B系として説明する。

さてデュアルバッファを通過したセルはセルドロップ
を通過する。このセルドロップでは次の２つの条件が成
立した時にセルを分岐する。

セルのヘッダ部分のPTビットが［10］であり、これ
によって物理/ATMレイヤOAMセルであることが指定され
ているとき。

尚、この場合には迅速にループバックを行うことがで
きるが、必ずそのように設定しなければならないことは
ない。仮に上り／下りのVCが、異なるVPI/VCIにて設定
されていたならば、そのOAMセルを一旦ILCに渡し、この
ILCにてVPI/VCIを書き替えた後に反対側に挿入すること
によりループバックを実現することもできる。

情報フィールド中の分岐／ループバックビットによ
り、その分岐が指定されているとき。

しかしてセルドロップを通過したセル流は、セレクタ
を介してＡ系，若しくはＢ系の一方が選択されて与えら
れる。このようにして系が選択されたセル流は、次にル
ープバック機能を実現する為のセルドロップ／空セル置
き換えを通過する。このセルドロップでは、以下の２条
件が全て成立した時にセルを分岐することになる。

セルのヘッダ部分のPTビットが［10］であることに
より、物理/ATMレイヤOAMセルであることが指定されて
いるとき。

情報フィールドの中の分岐／ループバックビットに
よりループバックが指定されているとき。

しかる後、上記セルドロップを通過したセル流は、次
に空セル置き換えを通過する。ここではセル流に空セル
（VPI＝オール［０］,VCI＝オール［０］,PT＝［00］）
が現れた時、その空セルを挿入したいセルに置き換えら
れる。この挿入したいセルは、この空セル置き換えに接
続されたバッファに予め蓄積されている。尚、この空セ
ル置き換えはループバックセルの挿入に相当する。

しかして空セル置き換えを通過したセル流はＡ系/B系
にコピーされた後、ゲートを通過する。このゲートで
は、受け取ったセルをＡ系/B系それぞれに入力するか否
かを決定する。尚、受け取ったセルを入力しない場合に
は、前記Ａ系/B系には空セル流が出力される。

このようなセル流に対する制御を行う為に、上記ゲー
トは空セルを発生機能を備えている。またセル流のコピ
ーは、障害時の系切り替えに備えてＡ系Ｂ系のATMSWの
内部状態をほぼ同じに保つように、同じセル流を与えら
れるようにする為である。

またセル流をコピーした後、一旦ゲートを通過させて
Ａ系/B系にそれぞれに出力するか否か選択できるように
したのは、無瞬間の系切り替え用として現在使用してい
ない系のチェックが、スイッチングされているトラフィ
ックに悪影響を与えないようにする為である。

さてゲートを通過したセル流は、次に空セル置き換え
を通過した後、OMDIから出力される。ここでの空セルの
置き換えは、OAMセルの挿入操作を実現するものであ
り、同時に無瞬断の系の切り替えを行うべく、Ａ系/B系
それぞれに独立にOAMセルを挿入可能とする機能として
実現される。前述したループバック実現用の空セル置き
換えと同様に、ここでは与えられたセル流から空セルを
検出し、バッファに蓄積されているセル列の先頭セルを
その空きセルと置き換えることにより空セル置き換え機
能が実現される。この機能によりOAMセル挿入動作が実
現される。

ところでループバック試験を行う為には、ループバッ
ク用のセルドロップについては、OAMセルの分岐／ルー
プバックビットをループバックから分岐に変える機能を
持つことが必要となる。

尚，第６図に示すように構成されたOMDIの場合には、
Ａ系/B系用セルドロップの位置からＡ系/B系用空セル置
き換えの位置までのパスについてOAMセルを通すことは
できない。従ってこの場合には第６図に示すようにこれ
らの間で特別なOAMセル、具体的にはOMDI−OAMセルを流
してそのパスの動作確認を行うことが考えられる。然し
乍ら，他の機能要素で受信断を検出しており、且つ後述
するようにTOVAでは通過するセルの個数をVPごとにカウ
ントしているので、このパスに対するOAMセルによる確
認は実際には必要がないと考えられる。

次に上記OMDIの監視制御情報について説明する。

このOMDIから出力される監視制御情報は、計３カ所に
ある空セル置き換えとそれに付属したバッファ、即ちセ
ル挿入機能でのセル廃棄情報，挿入セル廃棄の情報から
なる。制御装置（ILC）は、挿入されようとするOAMセル
が廃棄されたことを検出し、矛盾が起こらないようにOA
M手順を変化させることになる。

第７図はOAMセルにおけるOMDIとILCとのインターフェ
ース手法を模式的に示している。OMDIの持つILOとOAMセ
ルを入力／出力するポートは計４個である。基本的には
この第７図に示すように、これらのポートと,ILCのMM
（メインメモリ）との間でDMA転送を行うことにより、I
LCとOMDIとの間のインターフェースが行われる。

ここで上記ILCは、どのポートから分岐されたOAMセル
かどのポートにOAMセルを挿入するかを認識する必要が
ある。従って、例えば第７図に示すようにDMAチャネル
を、OMDIのOAMセル入力ポート／出力ポートとにそれぞ
れ設け、ILCではDMAチャネルを識別することにより、ど
のポートから入力／出力されたOAMセルであるかを識別
するようにすれば良い。

次に前述したセル処理機能におけるVPI変換・ルーテ
ィングタグ付加機能について説明する。このVPI変換・
ルーティングタグ付加機能は前述したセル処理機能一般
構成の内,RTA（Routing Tag Adder）,LPT（Logical/Phy
sical VCI Transformer）とHTT（Header Transformatio
n Table）が担う機能である。

先ず論理VCI（Logical VCI）と物理VCI（Physical VC
I）とについて説明する。

CCITTで標準化されたセルフォーマットによると、VPI
の長さはUNIで8bit,NNIで12bitであり、VCIの値は16bit
である。従って最大4K×64K（＝256M）本のVCを１つのB
NNIに同時に設定することが可能である。然し乍ら、155
Mbpsのリンク上に256M本のVCを同時に設定すると、１つ
のVC当りの平均速度が1bps以下となり、Ｂ−ISDNがこの
ようにして用いられることは殆どないと考えられる。ま
た256M本分のヘッダ変換機能／ポリシング機能を実現し
ようとすると、現状のLSI技術では許容することのでき
ないシステム規模となることが否めない。従って同時接
続線数を、例えば以下の様に考えて算出設定する。

即ち、155Mbpsのリンク上に設定されるVCが全て64Kbp
s音声チャネル用であるとすると、必要な同時接続線数
は約2000本となる。そこで64Kbpsのチャネルよりも低い
速度を持つVCの存在も考慮し、同時接続線数を最大4096
本として設定する。

以上のように考えて同時接続線数を4K本とすると、VP
I/VCIにより作成される256M本の（論理）VC空間から、
実際に取り扱う同時接続線数4K本の（物理）VC空間への
マッピングを行う必要が生じ、そのそれぞれについて識
別子を定義する必要が発生する。

ここでセルに担われてノードシステムに持ち込まれる
VPI＋VCIを論理VCI,および同時接続されるVCを識別する
識別子を物理VCIと呼ぶものとすると、LPTは論理VCIか
ら物理VCIへの識別子変換を行う機能要素となる。

さてLPTにおける論理VCIから物理VCIへの変換アルゴ
リズムは、例えば第８図に示すように表現される。

ここではハードウェアの構成規模を許容できる大きさ
に抑えるべく、例えば論理VCIのVPI下位3bitとVCI下位3
bitとを、物理VCIの12bitの内の下位6bitに使用する。
物理VCIの6bitとして使用される論理VCIのビット位置に
ついては他にも考えられるが、本発明の有効性には影響
はない。そして残された論理VCIの22bitをキーとして連
想メモリに対してアクセスを行い、前記物理VCIの残り
の6bitを得るように構成される。この連想処理に必要な
連想メモリの規模は［連想キー］＋［連想データ］の28
bit64wordであり、十分に現状のCMOSゲートアレイの１
つに集積できる規模である。

さて第９図はLPTの構成を示す図である。このLPTの概
略的な動作について説明すると、RTAより渡された論理V
CIは一旦論理VCIレジスタに保持される。論理VCIの各ビ
ットの内の、交換を受けずに物理VCIとなる6bitは直接
物理VCIレジスタに送られる。また論理VCIのビットの
内，物理VCIへの変換を受ける22bitは64個準備されたCA
Mワードの全てに渡される。すると各CAMワードでは自分
が保持している22bitの連想キーと、物理VCIレジスタか
ら渡された22bitとを比較し、自分の連想キーと渡され
た22bitとが一致した場合、自分が保持している連想デ
ータ6bitを外部に出力する。尚、不一致であった場合は
何も出力されない。

このようにして出力された連想データ6bitが物理VCI
レジスタに送られ、この時点で物理VCIが得られたこと
になる。

ここで前記各CAMワードのレジスタに設けられたデー
タ有効ビットがセットされていない場合、そのCAMワー
ドでは連想処理は行われない。また64個のCAMワードの
全てが連想処理に失敗した場合、その旨が外部に対して
論理VCI不適当として表示される。そして論理VCIの物理
VCIへの変換が失敗に終わった場合には、RTAにおいてそ
の論理VCIを持って入力されたセルが廃棄され、同時に
前記ILCに対して物理VCIへの変換に失敗した論理VCIが
通知される。

ちなみにCAMワードに設定されているデータ有効フラ
グ，連想キー，連想データには、パリティビットが付加
されている。このパリティビットを用いて上記データ有
効フラグ等のパリティエラーが発見されたならば、その
旨が前記ILCに対して割り込みで通知される。

一方、RTAは第10図に示すように構成される。

このRTAの最も大きな機能である、セル長変換に必要
なバッファの記憶領域としては3P−RAMが使用される。
この3P−RAMは、１つの書き込みポートと２つの読み出
しポートを持つ３ポートRAMであり、32Bit,1WORD構成で
64word分の記憶容量を持つRAMからなる。これらの読み
出し／書き込みポートは、各々非同期に動作可能となっ
ている。

しかして上記3P−RAMの記憶領域は１セル分の長さを
持つ４個のブロックに分割され、そのそれぞれにブロッ
ク＃が付けられている。セルの入力から3P−RAMの書き
込みポートまでデータCK1に同期して動作し、その他の
部分はデータCK2に同期して動作する。

外部からデータCK1（18.72MHz）に同期して入力され
たセルは、SP（シリアル・パラレル変換）により32ビッ
ト幅に変換される。そして32ビット幅に変換された後の
データは32ビット幅のレジスタを２回通って、前記3P−
RAMにその書き込みポート（WP）を通じて書き込まれ
る。この3P−RAMの書き込みブロックは、Ｗアドレス作
成が持っている空ブロックリストから１つ選ばれ、その
書き込みはデータCK1に同期して行われる。

この際、入力されたセルが空セルである場合は前記3P
−RAMに対するセル書き込み動作が禁止される。この入
力されたセルが空セルであることを検出するべく、前記
3P−RAMのWPの前には32ビット幅のレジスタが２つ設け
られている。これらの２つのレジスタにセルのヘッダ部
が入力された時、そのヘッダ部を参照して入力されつつ
あるセルが空セルであるか否かが判断され、そのセルを
入力するか否かの決定がなされる。そして１つのセルの
書き込み終わった後で、そのセルを書き込んだブロック
のブロック＃がＲアドレス作成部にハンドシェークで渡
される。

一方、セルの書き込みが完了したブロック＃を渡され
たＲアドレス作成部は、先ず3P−RAMの読み出しポート
１（RP1）を用い、その番号を持つブロック中に蓄えら
れたセルのVPI/VCI（を含む１ワード）を読み出し、そ
のVPI/VCIを論理VCIとしてLPTに通知する。

このようにして論理VCIが通知されたLPTは、その論理
VCIを物理VCIに変換する。その後,LPTはHTTに物理VCIが
通知する。するとHTTは物理VCIを用いてテーブルアクセ
スし、そのセルを出力する時に置き換えられる次のよう
な〜に示す情報を予め定められたタイミングでRTA
にそれぞれ通知する。

新VPI/新VCI;セルのVPI/VCIフィールドの書換えの
為の情報。

ルーティングタグ;ATMSW内部の経路を指定する情
報。

SPA番号；そのシグナリングVCを扱うSPAの番号であ
り、SCSWでのシグナリングセルのルーティングに使用さ
れる情報。

遅延クラス；後述するセルの遅延クラスの指定，お
よびOBUFでの遅延クラス制御に使用される情報。

シェイピング・チャネル番号（VPシェイピング,VC
シェイピング）；後述するCSH内部のリーキーバケット
の番号，およびCSHでのシェイピングに使用される情
報。

さてRTAのＲアドレス作成は、前記読み出しポート２
（RP2）から先のブロック＃を持つブロックに蓄えられ
たセルの読み出しを開始すると共に、HTTから上述した
如く通知される情報を、セレクタを用いて前記RP2から
読み出しつつあるデータにマージし、以降の機能要素に
渡すことのできるフォーマットを持つセルへとフォーマ
ット交換することにより実現される。

このとき、HTTから通知されるUNI/NNIによりVPIの書
き替え位置を変化させるよう、具体的にはNNIとして指
定されている場合はVPIとして12bitに書き替え、UNIが
指定されている場合には、GFCフィールドを除く8bitを
書き替えることが行われる。このような処理により、１
つのRTA上をUNI/NNIセル流が通過する場合に対応させ
る。このような状況は、前記SCSWにて発生される。

またこのときには前記TOVAから、そのセルが予め定め
られたVC容量を越えて入力されたセルか否かが通知さ
れ、バイオレーションタグが更に出力されつつあるセル
に付加される。またLPTにおいて論理VCIから物理VCIへ
の変換が失敗した場合、またHTTでの物理VCIによる上記
の各種情報に対するアクセスが失敗した場合、つまり情
報が設定されていないエントリ参照が行われた場合に
は、論理VCI不適当である旨の情報がLPTから、また物理
VCI不適当である旨の情報が前記HTTからそれぞれ通知さ
れる。このような論理VCI不適当、若しくは物理VCI不適
当の通知を受けると、フォーマット変換しようとしてい
るセルの代わりに空セルが出力され、そのセルはRTAか
ら消去される。この場合、そのセルの蓄えられているブ
ロックの番号がセル読み出し完了ブロック＃としてＷア
ドレス作成に渡される。その後，パリティ付加により、
前述した如くフォーマット変換されたセルに対してパリ
ティビットが付けられ、これが出力される。

尚、Ｒアドレス作成は、セル出力の終了後、空となっ
たブロックのブロック＃をハンドシェークしながらＷア
ドレス作成部に渡される。またRP1からのVPIの読み出し
と,RP2からのセルの読み出し／出力とはパイプライン的
に実行される。

またアラームセルの作成については、ILCからの指示
によりHTTの全てのエントリに登録されているルーティ
ングタグと新VPIからアラームセルを作成し、外部に出
力される。この機能の必要性については後に詳しく説明
する。

次にRTAにおけるセルフォーマットの変換について説
明する。

このRTAではセルのフォーマット変換が行われる。
尚、以降の説明ではUNI/NNIとして標準化されているセ
ルのことをUNI/NNIセル,UNI/NNIセルに対して付加情報
が付けられ、ATMSWによるスイッチングが可能となった
セルをSWセルと称することとする。

第11図はUNI/NNIセルとSWセルのフォーマットを示し
ている。

SWセルはUNI/NNIセルに対して計11Byteの付加情報を
付けることにより作成される。この付加情報には以下示
す種類がある。

空セル表示；この付加情報は以下に続く511ビット
が空セルであるか否かを示すビットである。各機能要素
間のインターフェースにはVPI/VCI/PTフィールドがある
ので、このビットは本質的には必要はない。しかしここ
では、それ以降の空セル検出容易化の為に付加されるも
のとする。

バイオレーションタグ；この付加情報は、そのセル
が協定されたVC容量を越えて入力されたセルであるか否
かを示すビットである。このシステムではポリシングの
結果、規定された容量を越えていると判断されたセルは
直ちに廃棄されることとなっていることから、このビッ
トは本質的には必要ではない。然し乍ら、セルが廃棄さ
れるポイントをIBUFに集中させ、廃棄セルに関する情報
を制御プロセッサに持ち上げ易くすことを目的としてRT
Aではセル廃棄を発生させないようにしており、この為
のこのビットが設定されている。

ルーティングタグ；この情報は、そのセルが通過す
るATMSW内の経路を指定する為のフィールドである。102
4×1024ATMSWの場合には、１ステージに3bit必要である
から、ここで必要となるルーティングタグ長は計27bit
となり、従ってこのシステムでは30bit準備される。

SPA＃；この情報はそのセルがシグナリングセルの
場合、ATMSWを通過後に更にSCSWを通過して呼処理の負
荷分散を行う為の情報である。このSPA＃はそのシグナ
リングセルが処理を受けるSPAの番号であり、SCSWでの
ルーティングに使用される。

遅延クラス；この情報はそのセルの属する遅延クラ
スを指定するフィールドであり、OBUFでの遅延クラス制
御に使用される。

シェイピングチャネル番号（VPシェイピング/VCシ
ェイピング）；この情報は、セルのシェイピング時にそ
のセルが監視されるリーキーバケットの番号を指定する
為の情報である。

未使用フィールド；この情報は、将来、ノードシス
テム内部で何らかのセル単位プロトコルを動かす場合、
例えばATMSW内部でのセルのコピーを行う場合等に必要
な情報を書き込む為のフィールドであり、例えばここで
は14bit確保される。

パリティ；このパリティは、TA−IBUF−ATMSW−OBU
F−RTDのパスについて、ビット誤り率の上昇を検出する
為にSWセルの最終オクテットに付けられるものである。
このパリティは、例えば第12図に示すように、SWセルの
オクテット番号１から63までの各オクテットの同じビッ
ト番号のビットについて偶数パリティを計算することで
作成され、オクテット64の同じビット番号のビットに上
述した如く計算したパリティを入れることにより付加さ
れる。

次にこのVPI・VCI変換／ルーティングタグ付加機能に
設けられるアラームセル自動発生機能について説明す
る。

例えば故障したセル処理機能を通過しているVCコネク
ションの両端点に故障を通知するアラームセルを、例え
ばILCにより作成されてOMDIを通じて出力されるように
すると多大な時間が掛かることが否めない。例えば各セ
ル処理機能を通過するVCコネクションは最大4096本もあ
るので、ILCが256Kbpsでアラームセルを出力することが
可能であるとしても、全てのVCコネクションの片方の端
点に向けてアラームセルを出力し終わるまでには最大８
秒程度もの時間が掛かることになる。これ故、アラーム
セルをどこかで自動発生させる必要がある。

しかしてRTAは、前記HTTにより自分を通過しているVC
コネクションを容易に認識することができるので、この
RTAにアラームセル自動発生機能を組み込むようにすれ
ば良い。またアラームセルは、セルの出力されるVCコネ
クション終端点に向けて発生されることのみならず、セ
ルが入力されるVCコネクション終端点に向けても発生す
ることが必要である。

そこでセルが出力されるVCコネクション終端点に向け
て発生するアラームセルについては、そのVCコネクショ
ンにおいて故障の発生したポイントに最も近い、故障し
ていないポイントでそのVCコネクションに入力するよう
にすれば、自動的にセルが出力されるVCコネクションの
終端点に転送されることになる。

一方、セルが入力されるVCコネクションの終端点に向
けては、そのVCコネクション自身がそのコネクション終
端点に向かうセル転送能力を持たない。従って故障の発
生したVCコネクションと同じセル処理機能を通し、セル
の流れる向きが反対方向であるVCコネクションを用いて
アラームセルを転送する必要がある。この為、VCコネク
ションを設定する時に、必ず反対方向にセルを転送する
VCコネクションを設定する。この際、設定したいVCコネ
クションが片方向であっても、これを設定するものとす
る。

尚、このアラームセル自動発生機能については、故障
のレベルとして次の３つのレベルを設定して発生され
る。

レベル1;このレベルはRTA前部（FDA,CSD,OMDI）に
おけるSTMフレーム同期外れやセル同期外れ等の故障を
検出した場合のレベルである。

レベル2;このレベルはセル処理機能全体の、例えば
ILCの暴走，セル処理機能電源断,RTDでの受信断等の故
障発生のレベルである。

レベル3;このレベルはノード全体の故障、即ち監視
制御部の暴走やノード内通信用光リング断等の故障を表
現するレベルである。

第13図は上述した各レベルでの故障と、その故障レベ
ルに応じてアラームセルの自動発生を行う部位との関係
を示す図である。

この第13図に示すようにセルが出力されるVCコネクシ
ョンの終端点に向けたアラームセルの発生部位は、その
故障レベルにより異なる。具体的にはレベル１の故障の
場合には、その前段が故障しているRTA自体がアラーム
セルを発生する。またレベル２の故障の場合には、故障
したセル処理機能からATMSWを通じてセルが渡されるセ
ル処理機能のRTDがアラームセルを発生する。そしてレ
ベル３の故障の場合には、故障が生じたノードシステム
と対向しているセル処理機能のRTAがアラームセルを発
生することになる。

一方、セルが入力されるVCコネクションの終端点に向
けたアラームセルは、故障が発生したセル処理機能に対
して、通信路を介して対向しているセル処理機能のRTA
がアラームセルを発生する。

このRTAでは、次のようにしてアラームセルを発生す
る。即ち、RTAではHTT内部に設定されている新VPI/VCI
をそれぞれヘッダ部に持つアラームセルを順次発生さ
る。このようなアラームセルの発生は、HTTから新VPI/
新VCI,およびルーティングタグ等を順次読み出し、これ
らを用いて前記RTAにてSWセルを作成することにより実
現することができる。

一方、RTDでのアラームセル発生は次のようにして行
われる。即ち、新VPI/新VCI毎に、どのセル処理機能か
らセル流を受け取るかを示す情報を蓄積しておく。そし
て或るセル処理機能に故障が生じたとき、そのセル処理
機能番号を故障が発生していない全てのセル処理機能に
通知する。そして各セル処理機能では、通知されたセル
処理機能番号に基づいてアラームセルを流す必要のある
VCコネクションを知り、そのVCコネクションに対してア
ラームセルを流すようにする。この処理は新VPI/新VCI
番号からセル処理機能番号を検索可能な表を順次検索
し、通知されたセル処理機能番号がその表に書かれてい
たならば、その表から求められるVPI/VCI番号をヘッダ
部に持つアラームセルを作成し、これを出力することで
実現される。

ところでハード量の削減を図るべく、論理VCIであるV
PI/VCIを前述したLPTにて物理VCIに変換し、この物理VC
Iにて前記HTTの表引きを行うようにすることは前述した
通りである。従って上述したアラームセル発生機能に
も、論理VCIから物理VCIへの変換機能が必要となる。

然し乍ら、SWセル内のVPシェイピング用、若しくはVC
シェイピング用のシェイピングチャネル番号について
は、リーキーバケットが同時接続線数と同数用意されて
いるので、ATMSWの出力ポート側での一種の物理VCIであ
ると看做すことができる。従ってアラームセル発生用の
表としては、上記シェイピングチャネル番号から新VCI,
新VPI,およびセル処理機能番号をそれぞれ引くことがで
きるように構成しておけば、上述したアラームセル発生
アルゴリズムをそれまま使用することが可能となる。

尚、アラームセルと他のセルとを区別するには、例え
ばPTフィールドにより区別したり、或いはアラームセル
用に一意なVPIを使用するように等すれば良い。同様に
セルが出力されるVCコネクションの終端点に向けたアラ
ームセルと，セルが入力されるVCコネクション終端点に
向けたアラームセルとを区別する必要がある場合には、
例えばセルの情報フィールド、若しくはPTフィールドに
その旨を指定するビットを設定するようにすれば良い。

さて前述したHTTは次のように構成され、動作する。

HTT内部における物理VCIから新VPI/新VCIと各種付加
情報への変換表，および付加情報テーブルは、例えば16
bitを1wordとする32KwordスタティックRAMアレイにより
実現される。第14図はこの付加情報テーブルのアドレス
マップ例を示すものである。この付加情報テーブルは、
4K個の各物理VCI毎に128ビット長のエントリを持った構
造として実現され、そのエントリ内部はつぎのようなフ
ィールドに分割されている。

エントリ有効フラグ（１ビット）；このフィールド
のフラグは、エントリに有効な新VPI/新VCI/付加情報が
設定されているときにセットされ、システムリセット時
に前記ILCによりリセットされる。

SPA番号（８ビット）；このフィールドには、その
セルがシグナリングセルである場合に、そのセルの処理
を行うSPAの番号が書かれる。この情報がシグナリング
セルかユーザーセルかの識別は、ルーティングタグによ
り行われ、SCSWでのシグナリングセルのルーティングに
使用される。

遅延クラス（２ビット）；このフィールドには、そ
のセルの属する遅延クラスが書かれ、OBUFでの遅延制御
に使用される。

ルーティングタグフィールド（30ビット,15ビット
づつに分割）；このフィールドにはエントリに対応する
旧VPI/VCI値を持って入力されてきたセルに付けられる
ルーティングタグが格納される。

シェイピングチャネル番号（VP/VCシェイピング用
に12ビットづつ設けられる）；このフィールドはATMSW
の出力ポート側でのCSHでのシェイピングに使用され、
またRTDでのアラームセル発生にも使用される。このフ
ィールドの情報は、例えばATMSWの出力側での物理VCIに
よって置換することも可能であるが、ここではCSHのハ
ード量削減と、ILCが管理するテーブル数の削減という
２つの観点から上述したような付加情報を持つものとし
て設定されている。

新VPIフィールド（12ビット;UNIセル対応の場合に
はその上位４ビットを無視）；このフィールドは、エン
トリに対応するセルの出側の伝送路上でのVPI（新VPI）
を格納する為のものである。

新VCIフィールド（16ビット）；このフィールドは
エントリに対応するセルの，出側の伝送路上でのVCI
（新VCI）を格納する為のものである。

UNI/NNI指定（１ビット）；このフィールドは、RTA
に対するVPIの書き替え位置をUNI/NNIで変化させる為の
情報を格納する為のものである。

このように構築される付加情報テーブルの各ワードに
はそれぞれパリティビットが付けれられる。このパリテ
ィは偶数パリティからなり、各パリティはILCにより設
定され、且つスタティックRAMアレイから読み出された
時に確認される。

第15図は上述した付加情報テーブルを持つHTTの概略
構成を示す図である。

このHTTは、前述した付加情報テーブルと、RTAおよび
ILCからの上記付加情報テーブルへのアクセスを可能に
する２つのアクセスポートを備えて構成される。

RTAの為のアクセスポートは、LPTから物理VCIを、ま
たRTAからエントリ内部のワードを指定する３ビットの
アドレスをそれぞれ受け取る。HTTはこのようにして入
力された情報をアドレスとしてRAMアレイから１ワード
を読み出し、読み出したワードをRTAに渡すと共に、そ
のワードについて偶数パリティの計算を行ってパリティ
ビットとの一致を確認する。更にRTAから渡された物理V
CIに対応するエントリのエントリ有効フラグを調べ、エ
ントリ有効フラグがセットされていない時は、これを物
理VCI不適当としてその旨をRTAに通知する。更にHTT
は、そのときの物理VCIをILCに渡すことになる。またこ
のとき、UNI/NNI指示フラグの内容により、RTAに対して
書き替え位置の指定が行われる。

一方、ILCの為のアクセスポートは、RAMアレイをILC
のメモリ領域のように見せる働きを持つ。そしてILCは
１ワード単位に付けられたアドレスにより、各ワードの
読み書きを実行する。

ここで前記RTA−LPT−HTTは２重化されおり、ILCがRA
Mアレイを書き換えている間、書換えない方の系を用い
てシステム運用を行うことができるように構成されてい
る。また書換えを受けているRTA−LPT−HTTについて
は、セル伝送に使用しないことが可能となっている。こ
の為、ILCからのアクセス要求と、RTAからのアクセス要
求との調停は、そのハードウェアを簡略化することが可
能な、以下に示すようなシーケンスにて実行可能なよう
になっている。

即ち、ILCは、例えば系の切り替え後、RTAに対する信
号であるHTT書換え中をアサートするようになってい
る。HTTがその書換え中がアサートされている間は、3P
−RAMからのセル読み出し、およびセルフォーマット変
換動作は行われず、RTAは常に空セルを出力し続けるこ
とになる。その後、HTTに対してILCアクセスがアサート
される。するとその内部でセレクタが切り替わり、前記
RAMアレイのアドレス／データポートがILC側に接続され
る。その後、前記ILCがRAMアレイにアクセス可能にされ
る。

しかしてRAMをアクセスし終わったら、ILCは先ずILC
のアクセスをネゲートし、RAMアレイのアドレス／デー
タポートをRTA側に切り替える。その後、HTTの書換え中
をネゲートし、前記3P−RAMからのセル出力およびセル
フォーマット変換動作を再開させることにより、その調
停が効果的に行われるようになっている。

ところでこのRTA,LPT,HTTにおける監視制御情報は次
のように設定されている。

RTAの監視制御情報；この情報にてアラームセル発
生指示と、HTT書換え中表示が行われる。

LPT;この情報にてCAMワード内の連想キーと連想デ
ータが指示され、またCAMワード内パリティエラーが通
知される。この場合、パリティエラーの生じたCAMワー
ド番号もILCに通知される。また論理VCI不適当な情報
が、連想キーとなった論理VCIと共にILCに通知される。

HTT;この情報は付加情報テーブル内の各フィールド
の情報、および付加情報テーブルパリティエラーを示
し、この際、付加情報テーブルをアクセスした物理VCI
もILCに通知される。また物理VCI不適当の情報も、付加
情報テーブルをアクセスした物理VCIと共にILCに通知さ
れる。

これらの各情報の使用法については上述した通りであ
る。

次にセル流監視／セル廃棄制御／ポリシング機能につ
いて説明する。

セル流監視／セル廃棄制御／ポリシング機能は、前述
した終端機能/VPI変換機能一般構成の内、TOVA（Traffi
c Observation/Violation Tag Adder），およびIBUF（I
nput Buffer）が担う機能として実現される。尚、IBUF
ではセル流監視／セル廃棄制御／ポリシング機能の他に
セル流の速度変換も実行する。

ポリシング機能が実装される位置は、VCコネクション
の入力側の終端点である。具体的にはBUNIの伝送路から
の入り側等、ＴB点を収容しているセル処理機能の加入
者側の入力ポイントにポリシング機能が組み込まれる。

このセル流監視／セル廃棄制御／ポリシング機能は、
概略的には次のような機能を呈する。

RTAでセルフォーマット変換が行われる時、LPTは前記
HTTと同時にTOVAにも物理VCIを渡している。するとTOVA
は渡された物理VCIを手掛かりにセル流の監視を行い、
各VC毎に、そこに通過しているトラフィック量を把握す
る。そして通過しているトラフィック量が予め設定され
た値を越えた時、その旨をRTAに通知し、そのセルを違
反セルとしてSWセルのバイオレーションタグフィールド
に［１］を設定する。尚、ここではTOVAの動作確認の
為、PTフィールドにより物理レイヤ/ATMレイヤOAMセル
であると指定されたセルについても、同様にトラフィッ
ク監視の対象としている。

またIBUFでは予め定められたアルゴリズムに従ってセ
ルの廃棄制御を実行する。前述したようにこのシステム
では、セルの廃棄はこのIBUFにおいてのみ行われる。し
かしてセルの廃棄制御は、IBUFがフルである状態で新た
にセルが入力された場合、どのセルを廃棄するかを制御
するものである。ちなみにTOVAにより違反セルと判定さ
れたセルを廃棄すると、このセルの廃棄制御はポリシン
グ制御となる。

ここで問題となるのがTOVAにより違反セルであると判
断されたセルと、CLPにより明示的に廃棄され易いとし
て定義されたセルとの内、どちらを優先して廃棄するか
と云う問題である。但し、PTフィールドにより物理レイ
ヤ/ATMレイヤOAMセルであると指定されたセルについて
は、なるべく廃棄しないようにする必要がある。

そこでここでは、前述したように、違反セルについて
は直ちに廃棄し、その他のセルについては、例えばOAM
セル,OAMセル以外のセルでCLP＝０であるセル,OAMセル
以外のセルでCLP＝１のセルのように順に廃棄され難く
なるような３クラスの廃棄制御を行うものとする。直ち
に廃棄する違反セルを含むとすれば、計４クラスの廃棄
制御となる。

さて上述したセル流監視機能の動作アルゴリズムは、
次のようにして実現される。

前述したようにこのセル流監視機能はTOVAが担う機能
であり、TOVAは網管理用のパラメータとして各VC毎の通
過セル数をカウントすることのみならず、次のようなポ
リシング用のパラメータを監視するものとなっている。
即ち、VCに規定されるトラヒック特性としては最大速度
と平均速度とがある。そこでVCに規定されるトラヒック
の具体的なパラメータを次のように定義し、これらのパ
ラメータをVC毎に設定可能とする。

最大速度；最小セル到着時間間隔T0として定義す
る。

平均速度；一定時間間隔T1（平均を観察する期間の
規定）が上記最小セル到着時間間隔T0よりも大きいもの
とし、上記時間間隔T1内の最大到着セル数をN1として定
義する。

これらのパラメータは、リーキーバケットを基調とし
た以下のようなアルゴリズムにより監視される。即ち、
最大速度については各VC毎に設けられた最大速度監視用
リーキーバケットカウンタの値を、セルの到着時にイン
クリメントし、T0周期でデクリメントする。但しデクリ
メント時にこのカウンタの値が０である場合には、デク
リメントは行わない。このようなカウンタの値がThを越
えているとき、到着したセルを違反セルとしして、その
最大速度を監視する。

また平均速度については、各VC毎に設けられた平均速
度監視用リーキーバケットカウンタの値を、セルの到着
時にインクリメントし、［T1/N1］周期でデクリメント
する。但し、カウンタの値が０である場合にはデクリメ
ントしない。しかしてセル到着が申告に従っている場
合、上記カウンタの値が最も大きくなるのは、例えばピ
ークレートでN1個のセルが連続して到着した場合である
と考えられる。この時、前記カウンタの値は最大で， N1（１−T0 N1/T1） となるので、セルの到着によってカウンタの値がこの値
を越えた場合、その到着したセルを違反セルとして検出
し、これによって平均速度の監視を行う。

このような最大速度に関する監視、および平均速度に
関する監視のいずれかによって違反セルと判定された場
合、その旨がRTAに通知される。そして現在通過中であ
るセルが違反セルであることが通知されたRTAにおいて
は、そのセルのバイオレーションタグフィールドを
［１］にセットする。

このようなセル流の監視アルゴリズムは、例えば第16
図に示すようなTOVAにおけるポリシング用パラメータの
監視に使用されるリーキーバケットの基本構成として実
現される。このアルゴリズムでは、各VC毎に最大速度監
視用のリーキーバケットと、平均速度監視用リーキーバ
ケットとが必要となり、これらの各リーキーバケットを
次の４種のレジスタを用いて構成することにより実現さ
れる。

LBC（Leakey Bucket Counter）；セルの入力によっ
てインクリメント／予め定められた周期でデクリメント
可能なカウンタ。

LBTH（Leakey Bucket Threshold Register）；上記
LBCの値がその値を越えた時、監視しているパラメータ
に関して違反したセルが入力されていると判断する為の
スレシホールド値を保持するレジスタ。

DPC（Decriment Period Counter）；前回、上記LBC
がデクリメントされてから現在までの時間を計測する為
のカウンタ。

DPTH（Decriment Period Thrushold register）；
次に前記LBCをデクリメントする際、前記DPCに蓄積され
ている値を保持する為のレジスタ。

これらの各レジスタは、各VC毎に、最大速度（Peak R
ate）を監視する為のレジスタ（LBCP,LBTHP,DPCP,DPTH
P）として、また平均速度（Average Rate）を監視する
為のレジスタ（LBCA,LBTHA,DPCA,DPTHA）としてそれぞ
れ設けられる。

しかしてDPTHPには、最小セル到着時間間隔T0に基づ
いて決定される、前記LBCPをデクリメントする周期がセ
ル周期単位で設定される。またDPCPはセル周期単位でイ
ンクリメントされるカウンタであり、その値がDPTHPに
設定された値になるとクリアされる。そしてDPCPがクリ
アされる毎に、前記LBCPがデクリメントされる。

一方、LBCPはセルが到着する毎にインクリメントされ
る。LBTHPには制御ストラテジで定められるところの、
違反セルと判断する為のスレシホールド値が設定され
る。そして前記LBCPをインクリメントする前に、そのLB
CPの値が上記LBTHPに保持された値と比較され、LBCPの
値がLBTHPの値より大きい時、入力されつつあるセルは
違反セルであると判断される。尚、入力されつつあるセ
ルが違反セルであると判断された時には、前記LBCPはイ
ンクリメントされることはない。またLBCPのインクリメ
ントとデクリメントが衝突した場合はには、先ずインク
リメントが行われ、その後でデクリメントが行われるも
のとなっている。

また前記DPTHAには上述した一定値［T1/N1 T0］から
決められるところの、LBCAをデクリメントする為の周期
がセル周期単位で設定される。またDPCAはセル周期単位
でインクリメントされるカウンタで、その値がDPTHAに
設定された値に達したときにクリアされる。このDPCAが
クリアされる毎に前記LBCAがデクリメントされる。

これに対してLBCAはセルが到着される毎にインクリメ
ントされる。LBTHAには、制御ストラテジで定められ
る、違反セルと判断するためのスレンシホールド値が前
記LBTHPと同様にして設定されている。しかしてLBCAを
インクリメントする前には、LBCAの値がLBTHAに保持さ
れた値と比較され、LBCAの値がLBTHAの値より大きいか
等しい時には、入力されつつあるセルが違反セルである
と判断される。そして入力されつつあるセルが違反セル
であると判断された時には、LBCAのインクリメントは行
われず、LBCAのインクリメントとデクリメントが衝突し
た場合には、インクリメントが行われた後、そのデクリ
メントが行われるものとなっている。

UNI/NNIの監視に使用されるこれらのレジスタの長さ
は、基本的には最大速度と平均速度がどの程度の周期で
定義されるかによって決定される。このシステムでは、
最大速度が100mSec程度の周期であり、平均レートが１
秒程度の周期として定義されていることから、例えば最
大速度監視用の各レジスタの長さは16bitとして、また
平均速度監視用の各レジスタの長さは20bitとしてそれ
ぞれ定められる。するとこの場合、VC毎に144bitのフリ
ップフロップが必要となる。ちなみにこのシステムでは
１リンク当りの最大同時接続線数として4096本であるこ
とから、ポリシング用パラメータの監視の為には、１リ
ンク当り約590Kbitの情報が必要となることになる。

ここで第16図に示した回路機能を単純に4096個備えて
TOVAを実現することを考えると、この場合、１リンク当
り必要な590Kbitの情報を、例えばCMOSゲートアレイの
Ｄ−FFにより蓄積することが必要となる。しかしてCMOS
ゲートアレイのＤ−FFが２入力NAND換算で8Gate必要で
あると仮定すると、この場合には単に監視に必要な情報
を蓄積しておくだけで約ＭGateが必要となる。

ところが現在利用可能はCMOSゲートアレイの有効ゲー
ト数は約50KGate程度である。従って妥当なLSI数（１リ
ンク当り数個以下）でセル流監視機能を実現する為に
は、上述したような構成をとった場合、現状からLSIの
集積度が２桁以上向上するのを待つことが必要となる。

そこでこのシステムでは、ポリシングに必要な情報を
RAMに蓄積するものとする。この場合、4096個のVPにつ
いて、忠実にその定義に従って監視することを考える
と、次のような理由により、今度は現状のRAMのアクセ
スタイムがボトルネックとなり、やはりその実現が非常
に困難となる。

即ち、LBCPおよびLBCAのデクリメント周期を作成する
カウンタであるDPCPとDPCAは、毎セル周期毎にインクリ
メントされる必要がある。ここでセル周期とは１つのセ
ルの転送に要する時間周期で、具体的には約2.7μSecで
ある。従ってDPCP,DPCAをそれぞれ別のRAM上に乗せたと
しても、そのRAMに対してDPCのデクリメントだけで、そ
の読み出しアクセスと書き込みアクセスとを、計8096回
に亘ってアクセスすることが必要となる。このことは上
記RAMに対して約250pSecというアクセスタイムを要求す
ることになる。ちなみに現状で得られる100Kbitオーダ
の容量を持つRAMのアクセスタイムは約20nSecであり、
従ってこのような手法を採用する場合には、現状に比較
して２桁以上のアクセス速度の向上が達成されるのを待
つことが必要となる。

従って上述したセル流の監視機能をハードウェア上で
実現するには、上記２つの手法の間にトレードオフポイ
ントを見出す必要がある。そして前述したように、実装
上のボトルネックは、LBCPおよびLBCAのデクリメント周
期の制御である。

これに対して、LBCPおよびLBCAのデクリメントを１セ
ル周期毎に制御しなければならないVCは、その最小セル
到着時間間隔T0が比較的小さいもの、つまり最大速度が
比較的大きなものであると云える。具体的には最小セル
到着時間間隔T0が数百pSec程度までのVP、つまり最大速
度が数Mbit以上のVPであると考えられる。しかし単一の
物理インターフェースにおいて、このような最大速度を
持つVCを4096本も収容することは、実際上不可能である
と考えられる。

そこで本システムにおいては、１つの物理インターフ
ェースにおけるTOVAのポリシング用パラメータ監視部を
次のような観点に立脚して構成し、現状で得られる集積
度／速度のLSIを、妥当な個数のチップを用いて実現す
るようにしている。

高速チャネル用と低速チャネル用とに対するリーキ
ーバケットを２種類に分離する。そして高速チャネル用
リーキーバケットを用いてLBCPおよびLBCAのデクリメン
トを１セル周期毎に制御するようにする。一方、低速チ
ャネル用リーキーバケットを用いて前記LBCPおよびLBCA
のデクリメントをかなり長い周期で制御するようにす
る。

しかして高速チャネル用リーキーバケットについて
は、CMOSゲートアレイ上のＤ−FFにより上述した４種の
レジスタを実現する。そして、例えば１つのLSIチップ
に32チャネル分のリーキーバケットを収容する。一方、
低速チャネル用リーキーバケットについては、これを高
速RAM,ALU,マイクロシーケンサの組として実現する。
尚、LBCPおよびLBCAのデクリメントをそれぞれ制御する
周期については、現在得られる高速CMOS−RAMのアクセ
スタイムやALUの速度に従い、例えば1024セル周期とし
て設定する。

各リーキーバケットへのVCの割当を行う。そしてVC
コネクションの入力側終端点に収容されるVCについて
は、最小セル到着時間間隔T0の小さなものから31本まで
を上述した高速チャネル用リーキーバケットにより監視
する。そしてそれよい最小セル到着時間間隔T0の大きい
VCについては、低速チャネル用リーキーバケットで監視
を行うようにする。そして１つ残された高速チャネル用
リーキーバケットでは、低速チャネル用リーキーバケッ
トで監視を行っている全てのVCをまとめた監視を行うよ
うにする。

また高速チャネル用リーキーバケットの動作につい
ては、前述したアルゴリズムに従って動作するようにす
る。

そして低速チャネル用リーキーバケットの動作につ
いては、低速チャネル用のリーキーバケットのLBCPとLB
CAのインクリメントを、セルがRTAから出力される毎に
行うようにし、一方、そのデクリメントについては、10
24セル周期毎に１回、定義に従ってデクリメントが行わ
れた場合に、その1024セル周期の間に行われるデクリメ
ントをまとめて行うようにする。そして違反セルの判定
については前述したアルゴリズムに従い、LBCAとLBCPを
インクリメントする前に行うようにする。

しかして1024セル周期の間に行われるデクリメント回
数を保持しているレジスタは、最大速度監視用がDVP（D
ecriment Value,Peak）と呼ばれ、また平均速度監視用
がDVA（Decriment Value,Average）と呼ばれる。これら
のレジスタの長さはそれぞれ7bitである。この場合、前
述したDPCP,DPTHPの長さはそれぞれ6bitに、またDPCA,D
PTHAの長さはそれぞれ10bitに短縮可能となる。

尚、低速チャネル用リーキーバケットで監視されてい
るVCに関しては、そのVCの監視を行っている低速チャネ
ル用リーキーバケットが違反セルであると判断するか、
或いはそれらをまとめて監視している高速チャネル用リ
ーキーバケットが違反セルと判断した場合、これを入力
されつつあるセルが違反セルであるとして判断する。

このようにして1024セル周期でLBCAとLBCPをデクリメ
ントした時、申告以上に偏ったセルの到着が生じる可能
性がある。しかし低速チャネル用リーキーバケットで監
視を行うVCの最小セル到着時間間隔T0は高々32（通常は
更に大きい）であり、また低速チャネル用リーキーバケ
ットで監視を行うVC全体の監視を高速チャネル用リーキ
ーバケットで独立に行っているので、実用上影響はない
と考えられる。

次に以上に述べた点を考慮して実現されるTOVAについ
て説明する。

第17図はTOVAの概略構成を示す図である。この第17図
に示したTOVAでは、ポリシング用パラメータの監視機能
の他に、VC毎の通過セル数をカウントする機能も備えて
実現されている。

このTOVAにおいては、LPTから渡された物理VCIは物理
VCI受付に入力される。物理VCI受付では、その機能要素
にくくり付けられたRAM,物理VCI受付RAMに書かれている
情報に従って、そのVCの監視を行う為のリーキーバケッ
トの番号を得る。同時にそのVCを通過しているセルの個
性を保持しているカウンタの値を前記物理VCI受付RAMか
ら読み出し、これをインクリメントして上記カウンタに
書きむ。

この時、上記カウンタがオーバーフローしたならば、
そのことをILCに通知するべく、前記物理VCI受付RAM内
にあるオーバーフロー物理VCIキューに受け取った物理V
CIをエンキューする。

しかしてリーキーバケットにはそれぞれリーキーバケ
ット番号が付けられている。尚、リーキーバケット番号
［０］から［30］までは高速チャネル用リーキーバケッ
トに割り当てられており、またリーキーバケット番号
［31］から［4095］までは低速チャネル用リーキーバケ
ットに割り当てられているものとする。更に高速チャネ
ル用リーキーバケットの番号［31］のものは、低速チャ
ネル用リーキーバケットで監視するVC全てをまとめて監
視する為のリーキーバケットに割り当てられている。こ
のようなリーキーバケットの割当に従い、前記物理VCI
受付は、表を引いた結果求められるリーキーバケット番
号に従い、高速チャネル用リーキーバケット、若しく
は、低速チャネル用リーキーバケットに対して、その中
にあるLBCP,LBCAをインクリメントさせる。このインク
リメントの結果、現在、RTAから出力されつつあるセル
が違反セルであるならば、その旨をRTAに対して違反セ
ル信号を用いて表示する。

高速チャネル用リーキーバケットは、例えば第16図に
示した回路構成を単純に32個並べて構成したものに、各
レジスタに対するILCからのアクセスを行う為のILCイン
ターフェースと、物理VCI受付から渡されたリーキーバ
ケット番号に従って上記32個のリーキーバケットからそ
の１つを選択する為のデコーダを加えて構成される。ま
た低速チャネル用リーキーバケットは、リーキーバケッ
ト動作に必要な情報を保持する為のリーキーバケットRA
Mと、そのRAM上でリーキーバケット動作を実現する為の
コントローラである低速チャネル用リーキーバケットコ
ントローラとにより構成される。

しかして物理VCI受付RAMとリーキーバケットRAMは、
例えばメモリ領域に割り付けられた記憶領域であるよう
にILCから見えるものとして実現される。この為に、こ
れらのRAMは、ILCインターフェースからのアクセスと、
物理VCI受付または低速チャネル用リーキーバケットコ
ントローラからのアクセスとが、セレクタにより選択さ
れて与えられるように構成される。尚、２方向からのア
クセスが衝突した時には、例えばILC側のアクセスを待
たせてその調停が取られるように構成される。

第18図は上述した物理VCI受付機能の構成例を示して
いる。

この物理VCI受付は、物理VCI受付で実行される４種の
操作である、物理VCIからそのVCの監視を行うリーキ
ーバケット番号を得る操作，各VC毎の通過セル数をカ
ウントしているカウンタのインクリメント操作，通過
セル数カウント用のカウンタがオーバーフローしたと
き，オーバーフローを起こしたカウンタに対応した物理
VCIをオーバーフロー物理VCIキューにエンキューする操
作，および物理VCI受付RAMに対するILCからのアクセ
スの調停を行う操作をそれぞれ実行する。

具体的には上記物理VCIからそのVCの監視を行うリー
キーバケット番号を得る操作は次のように実行される。

即ち、RTAから入力された物理VCIは、先ず物理VCIレ
ジスタに入力される。この物理VCIレジスタに保持され
た物理VCIは、その物理VCIに対する一連の処理が終了す
るまで保持さる。しかして物理VCIレジスタに物理VCIが
入力されると、先ず［物理VCI→リーキーバケット番号
変換］の制御が働く。この［物理VCI→リーキーバケッ
ト番号変換］の制御は、前述した物理VCI受付RAMの［物
理VCI→リーキーバケット番号変換テーブル］に対して
物理VCIレジスタの値をオフセットとしてアクセスし、
物理VCIに対応したリーキーバケット番号を得ることか
ら行われる。このテーブルから求められたリーキーバケ
ット番号は、リーキーバケット＃レジスタに保持され
る。そしてリーキーバケット＃レジスタに保持された情
報により、高速チャネル用リーキーバケット、若しくは
低速チャネル用リーキーバケットの振り分けが行われ、
更に必要なリーキーバケットのインクリメントが行われ
る。

低速チャネル用リーキーバケットでの監視が行われる
VC全体をまとめた高速チャネル用リーキーバケットによ
る監視は、例えば高速チャネル用リーキーバケット番号
［1F］で行われる。この為、と低速チャネル用リーキー
バケットコントローラにリーキーバケット番号が出力さ
れると同時に、高速チャネル用リーキーバケットに向け
てリーキーバケット番号［1F］が出力されることにな
る。

次に前記通過セル数カウンタのインクリメントが行わ
れる。この通過セル数カウント制御により、物理VCI受
付RAM内の通過セル数カウンタ領域に対して物理VCIレジ
スタの値をオフセットとした読み出しアクセスが行わ
れ、読み出したデータをインクリメントして同じアドレ
スに書き込むむと云う処理が実行される。

但し、読み出したデータをインクリメントした時、そ
の情報がオーバーフローしたならば、次にオーバーフロ
ー物理VCIキュー制御が動作する。そして物理VCI受付RA
M内にあるオーバーフロー物理VCIキューに受け取った物
理VCIをエンキューする。このオーバーフロー物理VCIキ
ュー制御により、前記物理VCI受付RAM内にリングバッフ
ァが作られる。この為にヘッドポインタとテイルポイン
タが設けられている。そしてオーバーフローVPIキュー
がエンプティでないときは、前記ILCに対して割り込み
が掛けられる。

以上の動作はLPTから物理VCIが入力された時に連続し
て行われる。これに対してILCからの物理VCI受付RAMへ
のアクセスは、上述した動作が行われていないときに行
われる。このような動作設定により物理VCI受付RAMに対
するアクセスの競合制御が行われる。尚、このILCから
の物理VCI受付RAMへのアクセスの携帯には次の３種類が
ある。

物理VCIからリーキーバケット＃変換テーブルの設
定。

通過セル数カウンタの初期設定。

オーバーフロー物理VCIキューの初期設定、および
オーバーフロー物理VCIキューからの物理VCIの読み出
し。

ここで上記とのアクセスは通常のメモリに対する
アクセスであるが、のアクセスはリングバッファから
の情報のデキューである。このデキューはオーバーフロ
ー物理VCIキュー制御の助けを借りて行われる。

第19図は上述した物理VCI受付RAMのアドレスマップ例
を示している。

このアドレスマップは、アドレスの低いところから順
に物理VCI→リーキーバケット＃変換テーブル用領域，
通過セル数カウンタ領域，オーバーフロー物理VCIキュ
ー用リングバッファ領域として割り当てられている。

ここで上記物理VCI→リーキーバケット＃変換テーブ
ルの各物理VCIに対応するエントリは2Byte長である。こ
の2Byteの内,12bitがリーキーバケット番号である。し
かしてIncイネーブルビットは、そのエントリに対応す
る物理VCIが入力された時、前記リーキーバケットのイ
ンクリメント動作を行うか否かを指定するビット情報で
ある。このビットはリーキーバケットの使用開始前チェ
ックに使用される。更にこのエントリには、ハード量の
削減の為、そのエントリに対応するVCが高速チャネル用
リーキーバケットにより監視されるか、或いは低速チャ
ネル用リーキーバケットにより監視されるかを指示する
為の高速ポリシング／低速ポリシングビットがある。
尚、ここでは残された２ビットは使用されない。

一方、通過セル数カウンタ流域の各物理VCIに対応す
るエントリは4Byte長である。その内の3Byteを使用して
通過セル数のカウンタが構成される。ここでは24bitの
カウンタであるから、150Mbps,100％負荷で30秒に１回
程度オーバーフローすることになる。尚、残された８ビ
ットは、ここでは未使用とする。

またオーバーフロー物理VCIキュー用リングバッファ
領域は2Byteを1wordとしてヘッドポインタまたはテイル
ポインタにより指定される。1word2Byteの内,12bitにて
前述した物理VCIが格納される。尚、残された4bitは、
ここでは同様にして未使用である。

さて第20図は高速チャネル用リーキーバケットの概略
構成を示している。この高速チャネル用リーキーバケッ
トは、前述した第16図に示したポリシング用リーキーバ
ケットを32個と、入力されたリーキーバケット番号に従
ってそれらのリーキーバケットの内の１つに対してイン
クリメント要求を与える為のデコーダと、ILCからのLBC
P,LBCA,LBTHP,LBTHA,DPTHP,DPTHAの各レジスタに対する
読み書きを可能にする為のILCインターフェースとによ
り構成される。この中のDDA,DDPと呼ばれるフラグは、
リーキーバケットでデクリメント動作が行われるか否か
を指定する為のフラグである。このフラグのセット／リ
セットは、前記ILCから制御可能とされており、このフ
ラグはリーキーバケットの使用開始前チェックに使用さ
れるようになっている。

また第21図は低速チャネル用リーキーバケットコント
ローラの概略構成を示している。この低速チャネルリー
キーバケットコントローラは、ALUに対して与えるデー
タを一旦保持するレジスタアレイと、リーキーバケット
実現の為の演算を実行するALUと、これらの間の情報転
送を制御する為の転送制御および演算制御部とから構成
される。このALUは、例えばCMOSゲートアレイ用メガセ
ルファンクションライブラリの中の32ビットALUを用い
て実現される。またレジスタアレイは、そこにそれぞれ
保持される情報が予め定められており、これによってレ
ジスタアレイに必要なハード量の削減が図られている。

しかしてリーキーバケットRAMとレジスタアレイとの
間の情報転送、およびALUとレジスタアレイとの間の情
報転送は、それぞれ独立に設けたバスで行われ、ALUに
対するパイプライン化が容易に実現できるように構成さ
れている。このような構成により、ALUのスループット
およびリーキーバケットRAMのスループットが低下する
ことが防がれ、4096チャネルのポリシングパラメータの
監視が可能とされている。このリーキーバケットRAMと
レジスタアレイの間の情報転送は前記転送制御部が、ま
たALUの制御およびALU−レジスタアレイ間の情報転送は
前記演算制御がそれぞれ制御する。この転送制御および
演算制御は一種のマイクロシーケンサとして実現され
る。ちなみにこれらのマイクロシーケンサのマイクロコ
ードは、1word64bit程度の水平型インストラクションに
より記述される。

ここでリーキーバケット用に特別に設けた機能として
は、ALUからレジスタアレイへの演算結果の転送用のバ
スとして、［０］クリア用のANDゲートアレイを付けた
ことが挙げられる。この機能により、マイクロプログラ
ム制御による高速なプログラマブルカウンタが実現され
る。

さて前記ILCのリーキーバケットRAMへのアクセスは、
リーキーバケットRAMとレジスタアレイの間の情報転送
の合間をぬって行われる。尚、ここではILCがレジスタ
アレイに直接アクセスすることは無いと考え、またマイ
クロシーケンサのマイクロコードはROMにより与えられ
ていることを想定しているので、特にILCからのロード
を行うことについては特に配慮していない。

尚、リーキーバケットRAMのアドレスマップは、例え
ば第22図に示すように、リーキーバケット動作を行うた
めに必要な情報を16bit×8wordのRAMに格納するような
ものである。前述した転送制御はこのアドレスマップに
従って動作する。

第23図は上述した転送制御と演算制御の動作例を示す
図である。この第23図に示すように、前述したDPCP,DPC
A,DPTHP,DPTHA,DVP,DVAを保持するレジスタを、例えば
前述した第21図に示したように２重構成にすることによ
って、その動作中にALU動作に空きが生じることを防
ぎ、十分効率良くALUを使用できることが示される。そ
してこの動作例から、低速チャネル用リーキーバケット
コントローラ内には、高々１個のALUが十分に機能する
ことが示される。更には演算制御については、ALUから
のキャリー出力により、次にALUで行う演算を変化させ
る必要があることが分かる。

またリーキーバケットRAM内のDDP（LBCPデクリメント
ON/OFF指定）ビット，およびDDA（LBCAデクリメントON/
OFF指定）ビットにより、前述した演算制御部はLBCP,LB
CAのデクリメントを行うか否かを決めることができるも
のとなっている。この機能はリーキーバケットの使用開
始前のチェックに使用される。

次にセル廃棄制御／ポリシング機能について説明す
る。

前述したようにセル廃棄制御／ポリシング機能はIBUF
が分担する機能である。

このIBUFはSWセルの入力と蓄積,SWセルの出力,SWセル
の廃棄の３種の機能を持つ。セルのハードウェアによる
蓄積交換を大前提としているATMシステムの場合、この
種のバッファの実装方法は大きな技術的課題となる。

一般にIBUFようなバッファを構成するFIFO機能の実現
法としては大きく２種類に分類でき、その分類はセルの
到着順序の保持の手法に基づいてなされる。具体的に
は、 メモリの線形アドレス空間を利用して到着順序を保
持する手法。

シフトレジスタのレジスタ並びを利用して空間的に
到着順序を保持する手法（シフトレジスタ方式）。

として実現することが可能である。

更にの手法については、線形アドレス空間の利用の
仕方によって、 記憶領域の各エントリに付けられたアドレス番号の
順序関係に到着順序を直接マッピングする手法（リング
バッファ方式）。

ポインタ（リンク）によりリスト構造を作成し，リ
スト構造の各要素の順序関係に到着順序をマッピングす
る手法（リンクドリスト方式）。

として更に２種類に分類することができる。

一方、ハードウェアによる蓄積交換を前提としている
ATMシステムを実現する場合には、考慮しなければなら
ないトレードオフとして、Ｄ−FFから構成されたレジス
タによる記憶領域実現とRAMによる記憶領域実現との機
能柔軟性とLSI面積とのトレードオフがある。

比較的大容量（現在の技術では数百Kbit）の同じ容量
の記憶領域を実現する場合、Ｄ−FFによるレジスタによ
り実現した記憶領域はＳ−RAMにより実現した記憶領域
に比べて２桁程度、そのLSI面積が大きくなることが知
られている。従って要求される機能により、バッファの
実現手法の選択は大きな技術課題となる。

さて上述したリングバッファ方式とリンクドリスト方
式については、その実現アルゴリズムによりRAMの使用
が可能である。故に同じ容量のFIFOを構成する場合、こ
れらの手法を採用した方が前述したシフトレジスタ方式
に比べて有利となる。これらの手法の内のどちらかを採
用するかは、FIFO機能以外に付け加えられる機能により
決定される。例えばFIFO機能のみのバッファを実現する
ことを考えるならば、上述したリングバッファ方式の方
が余計なポインタ領域を必要としない分だけ、リンクド
リスト方式に比べて有利となる。しかしFIFO機能の外に
複数のプロセス間で１つの記憶領域を共有し記憶領域の
有効利用を図ると云う機能を加えたバッファを実現する
ような場合は、リンクドリスト方式の方が有利となる。
何故ならば、各プロセスへの記憶領域のエントリ割当を
要求駆動形式で行い、これによって記憶領域の利用効率
を向上させることを考えると、リンクドリスト方式であ
ればリスト構造を作成する為のポインタが有効に働き、
容易に要求駆動によるプロセスへの記憶領域割当が実現
できると云う理由に基づく。

しかしてATMシステム内において、複数のプロセス間
で１つの記憶領域を共有し、記憶領域の有効利用を図っ
たバッファについては、共通バッファ型ATMスイッチに
その例を見出すことができる。この共通バッファ方式の
ATMスイッチの場合、そのプロセスは出力方路毎のセル
のバッファリングに相当することになる。従って共通バ
ッファ型ATMスイッチとしてはリンクドリスト方式によ
る実現の方が有利であると考えられる。

これに対してIBUFではセルの廃棄制御が行われる。こ
のIBUFにてセルの廃棄制御を行うと云うことは、セルの
到着順を無視し、且つ廃棄クラスによるセルの選択的廃
棄を実現するとことを意味する。しかもセルの選択的な
廃棄は、廃棄するセルの選択／廃棄動作と、廃棄後の到
着順序の再構築動作という２つの動作から構成される。

このような２つの動作を付け加えたFIFO機能を実現す
ることを配慮した場合、上述したリンクドリスト方式，
およびリングバッファ方式共に、その実現が困難とな
る。このことは上述した２方式のアルゴリズムが、FIFO
機能そのものをRAMの持つ線形アドレス空間を利用して
実現していることに起因する。

ここでセルの到着順を無視したセル放棄を実現しよう
とすると、前述したリンクドリスト方式ではセルの入
力，出力，廃棄に伴うポインタの書換え手順が複雑にな
り、その制御構造が複雑になることが否めない。またリ
ングバッファ方式ではRAM上に蓄積されたセルの詰め替
えを行う必要があり、超高速のRAMを使用する必要が生
じる等の不本意な代償を払うことが必要となる。このよ
うな代償は２μSecに１回、セル入出力と廃棄を行わな
ければならないIBUFを実現する上で、そのハードウェア
の実装を非常に困難なものとする要因となる。

ここでOAMセル/CLPによる廃棄クラス分割を行うもの
とすると、この廃棄クラスの分割はVCに属するセル間で
廃棄クラスが異なることを意味することになる。従って
クラス毎に独立なバッファを設けると云う手法は、セル
順序の逆転が発生する可能性があるのでそのままでは使
用することはできなくなる。

一方、シフトレジスタ方式を用いてFIFO機能を実現す
る場合、Ｄ−FF上にセルが空間的に展開されているの
で、セルの到着順を無視したセル廃棄については前述し
たリンクドリスト方式やリングバッファ方式に比べて容
易に実現できる。しかもシフトレジスタ方式のFIFOで
は、例えばＤ−FF上にセルが空間的に展開されているこ
とを利用することで、廃棄するセルの選択／廃棄動作，
およびセル廃棄後の到着順の再構築動作のそれぞれの持
つ低レベルの並列性を容易に抽出することが可能であ
る。従って、この方式を利用すれば、２μSecに１回の
セル入出力／廃棄を、現在使用できるLSI技術により容
易に実現することが可能となる。

しかしRAMの大容量化に係っている回路／プロセス技
術者の人員を配慮すると、選択的廃棄機能の付いてシフ
トレジスタ方式のFIFOの大容量化を図ることは、その設
計期間や汎用性，コストの３点から現実的ではない。従
って実際的には大規模なFIFOについてはRAMを使用する
方が現実的であると云える。

以上の考察が、ここで提唱するアーキテクチャでの廃
棄クラスのサポートを行うバッファ（IBUF），セルスイ
ッチング時のコンフリクト吸収を行うバッファ（ATMス
イッチ），および遅延クラス／シェイピングのサポート
を行うバッファ（OBUF）をそれぞれ別個に設ける最大の
理由である。

第24図はIBUFの構成例を示す図である。

しかしてこの第24図に示すIBUFでは、入力ポートから
入力されたセルは一旦デュアルバッファに入力され、IB
UF内部の動作サイクルとの同期がとられる。この入力ポ
ートからのセル入力は8bitパラレルに18.27×（64/53）
MHzのタイミングで行われる。

このデュアルバッファからのセル出力に先立って廃棄
制御部に、そのセルの廃棄クラスを決定する為に必要な
ビット情報、つまりバイオレーションビット,PTフィー
ルド,CLPフィールドがそれぞれ渡される。廃棄制御部は
それらの情報に用いてそのセルの廃棄クラスを知ること
になる。

しかしてバイオレーションビットがセットされている
セルは、前記デュアルバッファから出力された時点で直
ちに廃棄される。そしてこの廃棄されるセルはILCイン
ターフェースに付属しているFIFOに蓄積される。このFI
FOがエンプティでなければ、ILCにそのレベルでインタ
ラプトが掛かる。するとILCはインタラプトが掛かった
時点で前記ILCインターフェースを通じて廃棄セルを取
り込むことになる。このとき、必要ならばILCの持つ時
計により、その廃棄セルを受け取った時刻の記録がなさ
れる。更にILCによりセルのVPI/VCIを参照し、VC毎のセ
ル廃棄数をカウントするようにしても良い。前述したよ
うにATMSWでは殆どセルの廃棄が生じないので、この廃
棄セル用バッファとして１セルまたは２セル分の長さと
すれば十分である。

一方、バイオレーションビットがセットされていない
セルについては、一旦、3P−RAMに書き込まれる。この
とき、3P−RAMに空きが無ければ、3P−RAMから１つのセ
ルが選択されて廃棄される。この廃棄されたセルについ
ては、同様にILCインターフェースのFIFOに保持され、I
LCに取り込まれるのを待つことになる。

ここで上記3P−RAMのアドレス空間は、１つのセルを
蓄積できるブロックに分割されている。空きブロック＃
FIFOは3P−RAMでセルが蓄積されていないブロックの番
号を蓄積しておくFIFOである。このFIFOが空でないとき
はIBUFはフルでないことになる。

しかしてセルが入力されると、前述した廃棄制御部が
空きブロック＃FIFOからブロック＃を１つデキューし、
それを入力制御部に伝えると共に、入力されつつあるセ
ルの廃棄クラスと共にブロック＃FIFOにエンキューする
ことになる。

空きブロック＃FIFOが空の時はIBUFがフルの状態でで
ある。この状態でセルが入力されると、前記廃棄制御部
は現在入力されつつあるセルの廃棄クラスを提示しなが
ら、１つのブロック＃を廃棄するようにブロック＃FIFO
に通知する。するとブロック＃FIFOは、廃棄制御からブ
ロック＃を廃棄する通知を受け、同時に通知される廃棄
クラスよりも小さいか等しいセルを蓄積しているブロッ
クを選択してそのブロック＃を廃棄することになる。

このようにしてブロック＃FIFOから廃棄されたブロッ
ク＃は、先ず廃棄制御部に通知される。すると廃棄制御
部は通知されたブロックに蓄積されているセルを読み出
してILCインターフェースのバッファに転送する。その
後，入力制御部にその空いたブロックのブロック＃の通
知が行われることになる。

しかしてブロック＃が通知されると、前記入力制御部
はブロック＃に基づいて入力されつつあるセルを書き込
むアドレスを作成し、このアドレスを3P−RAMに与える
と共に3P−RAMの書き込み動作を制御することになる。
これと同時にセルが入力されているブロック＃が、その
セルの廃棄クラスと共にブロック＃FIFOにエンキューさ
れることになる。

これに対してブロック＃FIFOが空でないときは、同時
にIBUFが空でない時である。この場合、出力制御部はブ
ロック＃FIFOからブロック＃を１つデキューし、そのブ
ロック＃に保持されているセルを前記3P−RAMから読み
出して出力ポートから出力する。この際、フロー制御情
報が参照され、出力ポートの先のバッファでセル廃棄が
発生しないように、そのセルの出力が制御される。尚、
ブロック＃FIFOが空である時には、出力ポートからは空
セルが出力される。また同時に前記ILCに対してIBUFが
空であることが表示される。この情報は無瞬断の系切り
替え機能に使用される。ちなみに上記出力ポートからの
セル出力は8bitパラレルのデータとして45MHzで行われ
る。

しかしてこの出力ポートでは、SWセルの最終オクテッ
トのパリティビットが検査される。そしてパリティエラ
ーの発生したセルについては、この出力ポートをそのま
ま通過することにし、TMSWおよびOBUFを通過した後、RT
Dでパリティエラーの発生したセルだけを廃棄すること
にしておく。

第25図は優先廃棄機能付きFIFOの構成例を示す図であ
る。

この優先廃棄機能付きFIFOは、例えば廃棄クラスの情
報2bitと、ブロック＃の情報7bitとの計9bitを保持する
レジスタを、128個並べたシフトレジスタとして実現さ
れる。

このFIFOからのブロック＃の出力はデキュー制御部の
制御の下に、第25図において上から下に向けて、レジス
タ１つ分、そのレジスタ内の情報をシフトすることによ
り行われる。またデータのエンキューはエンキュー制御
部の下で、廃棄クラスとブロック＃を保持していないレ
ジスタの内，第25図において最も下にあるレジスタを選
択し、そのデータを保持させることにより行われる。

しかしてデータの廃棄は、先ず、通知された廃棄クラ
スより小さいか等しい廃棄クラスの内、FIFO内部に蓄積
されているブロック＃に付けられた廃棄クラスの中で最
も小さいものを、廃棄制御部により認識することから行
われる。次に認識された廃棄クラスを保持しているレジ
スタで、第25図において最も下にあるレジスタを認識す
る。このような認識処理により、廃棄するセルの選択動
作が行われる。

次に上述したレジスタに保持されているブロック＃を
読み出す。そしてその後、ブロック＃を読み出したレジ
スタから、第25図においてその上に位置するブロックに
保持されている情報を１レジスタ分だけ下側にシフトす
る。このシフト制御により廃棄後の到着順の再構築動作
が行われる。

ところでここではＤ−FFの組にてFIFOを構築している
為、上述した優先廃棄機能付きFIFOはLSI化したときに
はかなりの面積を必要とすることが否めない。そこでセ
ルを保持しているブロック＃を、保持していないレジス
タにより空きブロックを管理することが考えられる。こ
の場合には、廃棄制御部に空きブロック＃のデキュー機
能，エンキュー制御部に空きブロック＃のエンキュー機
能がそれぞれ追加されることになる。

尚、シフトレジスタ方式のFIFOによるハード規模の増
加が許容できない場合には、例えばリングバッファ方式
で作成したバッファ内に保持されている各廃棄クラス毎
のセル数をカウントしておき、各廃棄クラスのセルが廃
棄されるスレシホールド値を設定しておく等の手法によ
り、廃棄クラス間の廃棄率に差を付けることも可能であ
る。このようにしてFIFOを実現した場合、それに必要な
LSI面積は減少する。しかし統計的に廃棄クラスを作成
されているにも拘らず、廃棄が発生する個々のイベント
では廃棄クラスが全く無視されることになる。

さてこのTOVAにおける監視制御情報には、次のような
ものがある。

即ち、TOVAの監視制御情報としては、物理VCI受付R
AM,高速チャネル用リーキーバケット，リーキーバ
ケットRAMについてそれぞれ次のように準備されてい
る。

物理VCI受付RAMには、物理VCIからリーキーバケット
＃へのマッピング情報，各リーキーバケットのインクリ
メント抑制，高速チャネル用リーキーバケット／低速チ
ャネル用リーキーバケット振り分け情報,VC毎の通過セ
ル数カウンタ,VC毎の通過セル数カウンタオーバーフロ
ー情報が準備される。尚,VC毎の通過セル数カウンタが
オーバーフローしたことはILCに対して割り込みで通知
される。

また高速チャネル用リーキーバケットには、各種ポリ
シングパラメータ，リーキーバケットカウンタの値，リ
ーキーバケットのデクリメント抑制が準備され、更にリ
ーキーバケットRAMには、各種ポリシングパラメータ，
リーキーバケットカウンタの値，リーキーバケットのデ
クリメント抑制が準備されている。

しかしてこのような監視制御情報を用いたリーキーバ
ケットの検査は、VC設定時に次のようにして行われる。

先ずそのVCで使用するリーキーバケットについてデク
リメントを抑制し、当該VCのATMレイヤOAMセルを複数個
RTAを通過させる。そしてOAMセルの通過後、通過させた
個数だけ前記LBCA,LBCPがそれぞれインクリメントされ
ていることを確認する。次に当該VCで使用されるリーキ
ーバケットについてインクリメントを抑制し、適当な値
を前記LBCA,LBCPにそれぞれ設定する。その後、前述し
たようにデクリメントを開始し、設定したデクリメント
周期によりこれらのカウンタがデクリメントされた場合
に値が［０］になるタイミングでこれらのカウンタの値
を読み込み、その値が［０］になっていることを確認す
ることによってその監視が行われる。

またIBUFの監視制御情報については、廃棄セルと、
廃棄セル廃棄，SWセルパリティエラー，IBUF空と
が設けられている。の廃棄セルがIBUFに保持されてい
ることは、割り込みによりILCに通知される。このと
き、IBUFに保持されている各廃棄クラス毎のセル数をIL
Cに通知することにより、例えば廃棄クラスの制御の動
作確認を、上記ILCにおいて実行することが可能とな
る。またの廃棄セル廃棄は、廃棄セルを保持するバッ
ファがフルで廃棄セルが廃棄された場合にILCに通知さ
れる情報からなる。またに示すIBUF空の情報は、無瞬
断の系切り替えに使用されるものである。

次にこのシステムにおける遅延制御／シェイピング機
能について説明する。

この遅延制御／シェイピング機能は、前述したセル処
理機能におけるOBUF（Output Buffer）とCSH（Cell Sha
per）とにより実現される。しかしてOBUFは、主として
遅延クラス制御を実行する。またCSHはセル流に対する
シェイピング処理を行うことにより、各VC/VPに規定さ
れたトラフィック特性を守って出リンクにセルを出力す
る。前述したようにこのシェイピング機能は、対向する
セル処理機能におけるポリシング機能において違反セル
であると判定されないように、そのセルの出力を制御す
る機能であり、前述したTOVAと同様の機能要素を用いて
シェイピング処理を実行する如く構成される。

但し、CSHにおけるシェイピング処理を、前述したTOV
Aで使用した機能要素と同じ機能要素により実現する為
には、これらの機能要素の持つ以下に示すような特徴に
ついて考慮する必要がある。

低速チャネル用リーキーバケットは、これをLSI化し
たときの実現面積を小さく抑えるべく、メモリLSIを使
用してリーキーバケットを実現している。従ってメモリ
LSIのスループット制限から、上記リーキーバケットで
は１セル周期に１つのセルしかそのセルが違反セルであ
るか否かを判定できない。

これに対して高速チャネル用リーキーバケットは、リ
ーキーバケットアルゴリズムを忠実に実現するべく、Ｄ
−FFにより構成されたリーキーバケットを単純に32個LS
Iに集積して構成される。従ってこの高速チャネル用リ
ーキーバケットでは１セル周期に複数個のセルについ
て、そのセルが違反セルであるか否かを判定することが
可能である。

更に前述した低速チャネル用リーキーバケットにおい
ては、やはりメモリLSIのスループット制限から、その
リーキーバケットカウンタのデクリメントを1024セル周
期の単位でしか制御できない。この為、一旦、低速チャ
ネル用リーキーバケットにおいて違反セルであると判断
されたセルは、例えば数千セル周期に亘ってその出力が
抑制される可能性がある。

このような特徴を踏まえて、OBUF,CSHにおける遅延ク
ラス処理とシェイピング処理は次のようにして実現され
る。

第26図は遅延クラス制御とシェイピング処理とを実現
するOBUFおよびCSHの構成例を示す図である。

ATMSWから45MMz,8bitパラレルのデータとして渡され
るSWセルは、先ずOBUFにより遅延クラス処理が施され
る。この遅延クラス処理の為、SWセルは、その付加情報
中にある遅延クラス情報により振り分けられ、各遅延ク
ラス毎に設けられたバッファに一旦格納される。

遅延クラス優先制御は、遅延クラス毎に設けられた複
数のバッファからその１つを選択し、選択したバッファ
から18.72×（64/53）MHz,8bitパラレルでセルを出力す
ることにより、遅延クラスをサポートして実行される。
従って出力リンクの衝突によるセルの蓄積は、主として
上記各遅延クラス毎のバッファで発生することになる。

しかして遅延クラス毎に設けられた複数のバッファか
らの、セルを出力するバッファを選択は次のようにして
行われる。即ち、最も遅延要求の厳しいクラスのバッフ
ァにセルが存在していたならば、必ずそのバッファから
セルを出力する。また２番目に遅延要求の厳しいクラス
のバッファにセルが存在していたなら、上述した最も遅
延要求の厳しいクラスのバッファにセルが蓄積されてい
ない時にのみ、そのバッファからセルを出力する。そし
て最も遅延要求の緩いクラスのバッファからは、上述し
た最も遅延要求の厳しいクラス，および２番目に遅延要
求の厳しいクラスの双方のバッファにそれぞれセルが蓄
積されていない時にだけ、そのバッファからセルを出力
する。

このようにしてOBUFから出力されたセルについて、前
記CSHにてシェイピング処理が行われる。このシェイピ
ング処理の機能は、対向するポリシング機能により違反
セルと判定されないように、必要ならばセルの出力に制
御を掛けることにより実現される。このシェイピングに
は、VCに関するシェイピングであるVCシェイピングと、
VPに関するシェイピングであるVPシェイピングとがあ
る。これらのVCシェイピングとVPシェイピングの両方を
行う場合は、CSHを２段カスケードに接続して、各シェ
イピングが実行される。

しかしてSWセルは、VC/VPポリシング両方の為のシェ
イピングch番号を持ってCSHに入力される。このシェイ
ピングch番号は、そのセルの属するVPまたはVCを監視す
るリーキーバケットの番号である。個々のCSHはこれら
のシェイピングch番号のうちのどちらかを選択し、その
シェイピングch番号に基づいてそのセルが低速チャネル
用リーキーバケットで監視されるか、或いは高速チャネ
ル用リーキーバケットで監視されるかを判断する。この
判断結果により、そのセルはそれぞれ専用に設けられた
２つのバッファである高速ポリシングセルバッファと低
速ポリシングセルバッファとに振り分けられる。

高速ポリシング／低速ポリシング優先制御は、例えば
18.72×（64/53）MHz,8bitパラレルで与えられる１セル
周期の開始時に、先ず低速ポリシングセルバッファの先
頭のセルについて、低速チャネルリーキーバケットにそ
のセルが違反セルであるか否かを判定することから行わ
れる。そしてそのセルが違反セルでなければ、そのセル
を出力することに決定する。

これに対して低速ポリシングセルバッファが空、若し
くは低速ポリシングセルバッファの先頭セルが違反セル
であったならば、高速ポリシング／低速ポリシング優先
制御は、次に高速ポリシングセルバッファに対してアク
セスする。そしてそのバッファの先頭セルから順に１セ
ル周期が終了するまで、高速チャネル用リーキーバケッ
トにおいてそれらのセルが違反セルであるか否かを判定
する。このシーケンスにて違反セルでないセルが初めて
見つかったとき、そのセルを出力することに決定する。

尚、ここでは高速チャネル用リーキーバケットが複数
回に亘って違反セルの判定を行うことにより、違反セル
と判定されたセルの出力が停止されたことに起因するOB
UFのスループット低下の防止が図られている。そして高
速ポリシング／低速ポリシングが出力するべきセルを発
見できなかった時には、ここでは空セルを出力するもの
となっている。また実際のセル出力は、出力するセルを
決定した周期の次のセル周期で行われるようになってい
る。そして各遅延クラス毎に設けられたバッファについ
ては、１つの領域を共有する共有バッファにて構成する
ことにより、バッファ領域の有効利用が図られるように
なっている。

さて上述した如く機能するOBUFは、例えば第27図に示
すように構成される。

このOBUFは128セル分の長さを持つFIFOにて実現さ
れ、ATMSW系からINF系への速度変換，および遅延クラス
制御の役割を待つ。そしてその出力ポートでのセルのコ
ンフリクト，およびCSHから掛けられる出力抑制に伴う
バッファのスループット低下について、ATMSWに向けて
フロー制御（バックプレッシャー）を掛けることにより
セル流を制御するものとなっている。

しかして第27図の中央部に示すRAMは128セル分の容量
を持ち、遅延クラス制御を受けつつあるセルの蓄積領域
として機能する。このRAMのアドレス空間は１セル分の
容量を持つブロックに分割されており、セルの書き込み
／読み出し／空き領域の管理はこのブロック単位に行わ
れるようになっている。尚、このRAMへのセルの書き込
み／読み出しはRAMに付属した入出力制御部により制御
される。

さて入力ポートから入力されたセルは、セルを保持し
ていない空きブロックを捕捉してそのブロックに書き込
まれる。また出力ポートから出力されるセルは、RAMか
ら一旦デュアルバッファに書き込まれ、このデュアルバ
ッファにて速度変換を受けた後に出力される。SWセルが
出力される時には、SWセルの最終オクテットのバリティ
ビットが検査される。尚、OBUFが空の時は空セルが出力
されるようになっている。

各遅延クラス毎のバッファは上述したRAMの上に共通
バッファとして構築される。この共通バッファはATMSW
の基本スイッチLSIと同様に、共通バッファ構造を作成
する為のFIFO構造は、それぞれリンクドリスト方式によ
り作成される。この為、各クラス毎のリンクドリスト構
造バッファには、エンキュー位置を保持しておくレジス
タEPxと、デキュー位置を保持しておくレジスタDPxとが
それぞれ設けられる。

更にRAM上の各ブロックのタグ領域として、ここでは
別に7bit×128wordの2P−RAMが準備される。リンクドリ
スト構造を作成する為の各ブロックに対応したポインタ
は、この2P−RAM上に持たされる。またATMSWの単位スイ
ッチLSIと同じ様に、この2P−RAM上のポインタ領域にも
パリティビットが付けられる。このパリティは2P−RAM
へのポインタ書き込み時に確認され、仮にパリティエラ
ーが検出されたならば、リンク切れが発生したとしてそ
の旨が前記ILCに通知されるようになっている。

また空き領域管理は、ハード量削減の観点から各遅延
クラスのバッファと同様に2P−RAM上にあるポインタを
利用したリンクドリスト構造を用いて行われる。この
為、リンクドリスト構造バッファのエンキュー位置とデ
キュー位置を保持しておくレジスタとEEP,DEPとがそれ
ぞれ設けられる。

尚、各クラス毎のリンクドリスト構造バッファが空で
あるか否かは、ATMSWの基本スイッチLSIと同様に、EPx
とDPxの値を相互に比較することにより判断される。同
様にOBUFがフルであるか否かは、空き領域管理用バッフ
ァのエンキュー位置を保持しているEEPと、デキュー位
置を保持しているDEPの値を比較することによって判断
される。

しかして前記2P−RAMおよび各リンクドリスト構造バ
ッファのエンキュー位置とデキュー位置とを保持してお
くレジスタは、バスにより接続されている。このような
バス構成により、ATMSWの基本スイッチLSIと同様にリン
クドリスト構造バッファからのデータのエンキュー／デ
キューでシーケンス動作を行う必要がなくなり、高速ハ
ードウェア実装に適したアルゴリズムで共通バッファを
実現することが可能となっている。この技術は本発明者
等が特願平１−3566号等で提唱した技術である。

また新たに入力されたセルを書き込むブロック番号
は、空き領域管理バッファからブロック番号を１つデキ
ューすることにより得られる。また入力されたセルを書
き込んだブロックの番号をどのリンクドリスト構造バッ
ファにエンキューするかは、遅延クラス振り分け／入力
制御によりSWセルの付加情報内部にある遅延クラスビッ
トを参照して決定される。

一方、出力クラス決定／出力制御については、Full/E
mpty判定部による各リンクドリスト構造バッファについ
ての空であるか否かの判断の結果に基づいて、セルを出
力するバッファを前述のアルゴリズムにより判断して実
行される。その後、前記バッファからブロック番号をデ
キューし、そのブロックからセルを読み出して出力する
と共に、そのブロック番号を空き領域管理バッファにエ
ンキューすることにより実行される。

また輻輳監視は予め定められた期間中に予め定められ
た時間OBUFがFULL状態であり、ATMSWにバックプレッシ
ャーがかかっている時にILCに対して輻輳アラームを表
示して行われる。具体的には或る周期、例えば１万セル
周期の間にOBUFがFULL状態であるセル周期の個数をカウ
ントし、そのカウント値がスレシホールドを越えたなら
ばこれを輻輳状態であると判定し、ILCに対して輻輳ア
ラームを通知する。このような輻輳監視により各リンク
の平均使用率をILCにて推測することが可能となる。
尚、輻輳状態の観察周期や上記スレシホールド値は、例
えばILCから適宜設定可能とされる。

尚、OBUFが空である時には、その旨がILCに通知さ
れ、この情報を用いて無瞬断増設の処理等が行われる。

このようなOBUFに対してCSHは、例えば第28図に示す
ように構成される。

このCSHはリーキーバケットによって出力セル流の監
視を行い、シェイピング処理を実行するものである。こ
のCSHでは前述したTOVAで用いたリーキーバケットの同
じリーキーバケットにより出力セル流の監視を行う。

しかして第28図の中央に示したRAMは128セル分の容量
の持ち、シェイピング処理を受けつつあるセルを蓄積す
る領域として機能する。このRAMのアドレス空間は１セ
ル分の容量を持つブロックに分割され、このブロックを
単位としてセル書き込み／読み出し／空き領域の管理が
行われる。このセルの書き込み／読み出しは、RAMに付
属する入出力制御部により制御される。

さて入力ポートから入力されたセルは、セルを保持し
ていない空きブロックを捕捉してそのブロックに書き込
まれる。このセルの書き込みと同時に、入力されつつあ
るセルに対してVPシェイピング処理を行うならば、VPシ
ェイピング用シェイピングch番号が抽出され。またVCシ
ェイピング処理を行うならばVCシェイピング用シェイピ
ングch番号が抽出される。そして抽出されたシェイピン
グch番号に従って低速ポリシング／高速ポリシングの振
り分けが行われ、低速ポリシングバッファ／高速ポリシ
ングバッファに、上記入力されつつあるセルが保持され
ているブロック＃と共にエンキューされる。この点が前
述したTOVAでの処理とこのCSHでの処理とにおいて異な
る点である。VPシェイピングとVCシェイピングとを同時
に行う場合には、CSHをカスケードに接続するようにす
れば良い。

ところでTOVAの場合には、物理VCI受付にてリーキー
バケット番号を得る為の表引きを行った。但し、このよ
うな変更をTOVA用LSIに加えても、容易にTOVA/CSH双方
に使用できるLSIを構築できることは明かである。従っ
てTOVA用のLSIとCSH用のLSIとを共通化してそのハード
ウェアを実現することが可能となる。

第29図はCSH内の低速ポリシングセルバッファと、高
速ポリシングセルバッファのデータ構造を示す図であ
る。この第29図に示すように、低速ポリシングバッファ
とRAMの空き領域管理用バッファとは、共にリンクドリ
スト作成用／リーキーバケット番号用の2P−RAM上に作
られるリンクドリスト方式によるバッファとして実現さ
れる。これに対して高速ポリシングセルバッファは、前
述したシェイピング処理のアルゴリズムに従い、その先
頭に蓄積されているデータから順に後ろに向かって参照
する必要がある。この為、高速ポリシングセルバッファ
としては、上記低速ポリシングセルバッファ／空き領域
管理バッファとは独立したシフトレジスタ方式の、8bit
長のバッファとして実現される。

前述したセル入力時の空きブロック捕捉は、具体的に
は上述したRAMの空き領域管理用バッファから１つの情
報をデキューし、その情報に含まれるブロック番号を使
用することにより実現される。またセルの出力は、タイ
ミング作成部が作成しているセル周期に同期して行われ
る。そして或るセル周期で出力するセルは、そのセル周
期の前の周期において、違反セル判定制御を受けて次の
ような手順に従って決定される。

即ち、先ず低速ポリシングセルバッファの先頭のリー
キーバケット＃を参照し、その参照結果を低速チャネル
用リーキーバケットコントローラに通知して違反セルで
あるか否か判定させる。そして違反セルでなければ前記
低速ポリシングセルバッファの先頭の情報をデキュー
し、その情報に含まれるブロック番号を次に出力するセ
ルが保持されているブロックであるとして出力セルの決
定シーケンスを終了する。また出力セルが違反セルであ
るか、或いは低速ポリシングセルバッファが空であれ
ば、そのまま次の手順に進む。

次に高速ポリシングセルバッファが空であるか否か調
べる。そして高速ポリシングセルバッファが空であれば
空セルを出力し、出力セルの決定を終了する。逆に高速
ポリシングセルバッファが空でなければ、高速ポリシン
グセルバッファの先頭から順にリーキーバケット番号を
高速チャネル用リーキーバケットに通知し、違反セルか
否か判定させる。このシーケンスで初めて違反セルでは
ないと判定されたとき、そのリーキーバケット番号を含
む情報をバッファからデキューする。そしてデキューさ
れた情報に含まれているブロック番号を次に出力するセ
ルが保持されているブロックであるとし、出力セルの決
定シーケンスを終了する。

尚、高速ポリシングセルバッファに保持された８個の
リーキーバケット番号の全てが違反セルと判定されたな
らば、この場合には空セルを出力することにして、その
出力セルの決定シーケンスを終了する。

ここで前述した低速チャネル用リーキーバケット、お
よび高速チャネル用リーキーバケットが共に違反セルと
して判定した場合には、そのリーキーバケット番号によ
り指定されたリーキーバケットのインクリメントが抑制
される。従って前記CSHから出力されるセル流の持つト
ラフィック特性を、各リーキーバケットにて監視するこ
とが可能となる。

さてセルの出力は、上述した出力セル決定シーケンス
によって決定されたブロック番号に従い、入出力制御部
にてRAMからセルを読み出してCSHから出力することによ
りなされる。このセルの出力時には、SWセルの最終オク
テットのパリティビットが検査され、この検査と同時に
上記セルを読み出したブロックの番号がRAMの空き領域
管理バッファにエンキューされる。

ここで前記RAMに空きブロックが無い場合には、OBUF
に向けて出力抑制が行われ、セル廃棄が発生しないよう
に制御される。また前記RAM、および高速ポリシングセ
ルバッファ内にセルが蓄積されていない場合には、その
旨を示すバッファ空信号がILCに通知される。このバッ
ファ空信号は無瞬断系の切り替えに使用されるものであ
る。更にCSHに対してはILCから出力抑制が掛けられ、こ
の出力抑制も上記無瞬断の系切り替えに使用される。

しかして前記2P−RAM上にあるリンクドリスト方式バ
ッファを構成する為のポインタ領域には、パリティが付
けられている。このパリティは2P−RAMへのポインタ書
き込み時に確認され、この確認時にパリティエラーが検
出されたならば、リンク切れが発生しているとして、そ
の旨がILCに通知されることになる。

ところで上記高速ポリシングセルバッファは、例えば
第30図に示すように構成される。

前述したように、この高速ポリシングセルバッファで
はセルの先頭の情報以外の情報も参照／デキューされる
ので、シフトレジスタ方式のバッファとして実現され
る。このバッファを構成する各レジスタの有効／無効ビ
ットは、そのレジスタが情報を保持しているか否かを示
すビットである。情報のエンキューは第29図において最
も下側に示す情報を保持していないレジスタに対してデ
ータを書き込むことにより行われる。また情報のデキュ
ーは、デキューしたい情報を外部に出力すると共に、第
29図においてその情報を蓄積しているレジスタの上側に
位置するレジスタに蓄積されている情報を１レジスタ右
にシフトすることにより行われる。どのレジスタの情報
をデキューするかはワード指定により指定されることに
なる。

次にOBUFとCSHとにおける監視制御情報について説明
する。

OBUFにおける監視制御情報は、バッファ空，輻輳
アラーム，輻輳監視パラメータ，ポインタパリティ
エラー，パリティエラーからなる。上記ポインタパリ
ティエラーによりILCはリンク切れであることを判断す
る。またパリティエラーは、SWセルの最終オクテットの
パリティビットの検査結果である。

尚、このOBUFに、自分が保持しているセル数をクラス
別にカウントするカウンタを設けておき、出力されるセ
ルの遅延クラスとそのカウンタの値を突き合わせること
で遅延制御アルゴリズムと矛盾していないことを確かめ
るようにし、これによって遅延制御のアルゴリズムの監
視を行うようにすることも可能である。

またCSHの監視制御情報としては、TOVAで説明した
各種ポリシング用パラメータ，ポインタパリティエラ
ー，パリティエラー、出力抑制，バッファ空の各
情報がある。上記ポインタパリティエラーからILCはリ
ンク切れを判断することになる。またパリティエラー
は、SWセルの最終オクテットのパリティビットの検査結
果であり、出力抑制の情報にて、例えば前述した無瞬断
系の切り替え手順において、ILCがCSHからのセル出力を
禁止すること等が行われる。またバッファ空の情報は、
無瞬断系切り替え手順で使用されるものである。

しかしてこのCSHにおける動作確認はVC設定時に次の
ようにして行われる。

即ち、この動作確認は、先ずそのVCのシェイピングに
使用するリーキーバケットのカウンタのインクリメント
／デクリメントが正常に行えることを、前述したTOVと
同じ手順で確認する。次にデクリメントを停止してお
き、違反セルと判断される値にカウンタを設定する。そ
の後、新たに設定するVCのATMレイヤOAMセルをOMDIから
入力し、違反セルと判断されない値にカウンタが再設定
されるまで、そのOAMセルの出力がCSHで抑制されている
ことを確認することによりなされる。

次に前述したセル処理機能におけるルーティングタグ
除去機能について説明する。このルーティングタグ除去
機能は、RTD（RoutingTag Deleter）により実現される
機能である。

第31図はRTDの概略構成を示す図である。このRTDで
は、基本的にはSWセルからUNI/NNIセルへのフォーマッ
ト変換が行われる。この時、SWセルの最終オクテットで
あるパリティビットが検査され、パリティエラーが発見
されたセルの廃棄が行われる。そして廃棄されたセルの
ルーティングタグおよびVPIはILCに通知され、また同時
にILCからの指示により、UNI/NNIセルフォーマットのア
ラームセルの自動発生が行われる。

しかしてこのRTDにおける2P−RAMのアドレス空間は、
１つのセルが蓄積できるブロック単位に分割されてい
る。そしてセルの入力制御は、セルの書かれていないブ
ロックを出力制御部から受け取り、セルが入力されたな
らばその空きブロックにセルを書き込むことによってな
される。一方、セルの力制御は入力制御部からセルの書
き込まれたブロックの番号を受け取り、そのブロックか
らセルを読み出すことによってなされる。この2P−RAM
からのセルの読み出しの際、不必要なオクテットを読み
飛ばすことによってUNI/NNIセルへのフォーマット変換
が行われる。しかしてセルが読み出されたブロックの番
号は、空きブロック番号として前記入力制御部に渡され
る。但し、2P−RAMに出力するべきセルが蓄積されてい
ない時には、出力ポートからは空セルが出力されるもの
とする。

前記SWセルの2P−RAMへの書き込み時には、同時に上
記SWセルの最終オクテットのパリティの検査が行われ、
パリティエラーが発見されたセルは、ここで廃棄され
る。この処理は、入力制御部が出力制御部に対して、パ
リティエラーの発見されたセルを書き込んだブロックの
番号を渡さず、次に入力されたセルをそのブロックに上
書きすることにより実行可能である。尚、パリティエラ
ーが発見されたセルのルーティングタグとVPI/VCIにつ
いてはセラーセル情報として、エラーセル情報キュー制
御により、一旦、RTD−RAM内のエラーセル情報キューに
保持される。このキューが空でないことは割り込み処理
にて前記ILCに通知される。するとILCは割り込みルーチ
ンの中で、このキューからエラーセル情報をデキューし
て取り込むことになる。

一方、UNI/NNIフォーマットのアラームセル自動発生
は次のように行われる。RTD−RAMの中には、例えばRTA
によって付加されたシェイピングch番号から、そのシェ
イピングチャネルによりシェイピングを受けるセルの待
つVPI/VCIと、そのセルをATMSWを通じてRTDに出力して
いるモジュール番号を検索可能な表が準備されている。
ILCからエラーが発生したモジュール番号と共に、アラ
ームセル発生指令が与えられると、前記出力制御部はシ
ェイピングch番号［０］から順にシェイピング番号→VP
I/VCI/モジュール番号変換表を参照し、与えられたエラ
ーモジュール番号と上記変換表に書かれているモジュー
ル番号とを比較する。そしてモジュール番号が一致した
ならば、同じエントリにあるVPI/VCIを持つアラームセ
ルを作成し、空セルが出力されるタイミングを捕捉して
空セルの替わりにアラームセルを出力する。このような
一連の動作が終了したとき、前記シェイピングch番号を
インクリメントして同じ動作を繰り返す。

ここで上記シェイピングch番号は、単にATMSWの出側
でVCを認識する為の識別子として使用されるものであ
る。従ってSWセル内にある２つのシェイピングch番号で
あるVPシェイピング用の番号またはVCシェイピング用の
番号のどちらを使用しても良い。また別の識別子とし
て、例えばATMSW上での物理VCIを作成し、これを用いる
ようにしても良い。ちなみにこのシステムでシェンピン
グ番号を利用した理由は、物理VCIを設定する為に必要
な制御プロセッサの負荷を削除する為である。

第32図は上述したRTD−RAMのアドレスマップ例を示し
ている。

このRTD−RAM内には、アラームセル自動発生用のシェ
イピングch番号→VPI/VCI/モジュール番号変換表と、エ
ラーセル情報リングバッファ用領域とが設定されてお
り、それぞれ第31図に示すように割り当てられている。

さてこのRTDにおける監視制御情報としては、エラ
ーセル情報とエラーセル情報廃棄の情報、およびア
ラームセル発生用VPI→モジュール＃変換テーブルとが
準備されている。

上記エラーセル情報は、SWセルパリティエラーの発生
したセルに関する情報であり、この情報がRTD−RAMに保
持されている場合、その旨が割り込みによってILCに通
知されるようになっている。またエラーセル情報廃棄の
情報は、何等かの恒常的エラーの発生によりエラーセル
情報がバースト的に発生し、前記ILCでの処理が間に合
わなくなったとき、前記エラーセル情報を廃棄し、エラ
ーセル情報を廃棄したことをILCに通知する為に用いら
れる情報である。

次にOAMセル挿入／分岐機能（OMDI）について説明す
る。

このOMDIでサポートされるOAM機能は、例えば第33図
に示すように実現される。このOMDIは、各種OAM機能の
内，特にセル転送路の接続試験を行うために必要な機能
を提供するものである。具体的には次のようなる６種類
の試験を行い得る機能を実現している。

ATMSW内部接続試験 伝送路接続試験 NT1ループバック試験 VPリンク連結試験 VPコネクション接続試験 VCリンク接続試験 ATMSW内部接続試験は、ATMSW増設時等にATMSWの入力
ポートから出力ポートまでが正常に接続され、且つ正常
にセルがスイッチングできることを確認する為の試験で
ある。従ってそれぞれの入力ポートから挿入されたセル
が、各出力ポートから出力されることを確認することに
よりその目的が達せられる。

また伝送路接続試験は、対向INF間でフレーム同期／
セル同期が確立していることを確認する試験である。こ
の試験は、対向INFに向けて出力されたセルがループバ
ックにより戻って来ることを確認することによって達せ
られる。

更にNT1ループバック試験は、加入者INFからNT1でフ
レーム同期／セル同期が確立していることを確認する為
の試験である。この試験は、NT1に向けて出力されたセ
ルがループバックにより戻ってくることを確認すること
により達せられる。

以上の３種の試験は物理レイヤ機能の確認試験であ
り、物理レイヤOAMセルを使用して行われる。この物理
レイヤOAMセルのヘッダフォーマットは、例えばCCITTで
規定される1.361,1.432に従って定められる。更に物理
レイヤOAMセルには、その情報フィールド内部に少なく
ともそのOAMセルを分岐するかループバックするかを指
定するビット情報として分岐／ループバックビットが設
定される。

これに対して残された３種の試験はATMレイヤ機能の
確認試験である。

VPリンク連結試験は、RTA−ATMSW−RTDのパスが正常
に動作しているか確認する為の試験であり、特にRTAで
のVPI変換機能，ルーティングタグ付加機能に注目した
試験である。この試験は任意のINFから任意のINFへのセ
ルが正常にVPI変換を受けつつ、ATMSWでスイッチングさ
れることを確認することにより、RTA−ATMSW−RTDによ
り実現されるVPリンク間の連結動作を確認することによ
って達せられる。

またVPコネクション接続試験は、VPコネクションのエ
ンドポイント間で正常にセルが伝送できることを確認す
る為の試験である。この試験は、VPコネクションの一方
のエンドポイントから入力したOAMセルが、もう一方の
エンドポイントに正常に出力されることを確認すること
によって達せられる。

更にVCリンク接続試験は、リンクシステムよりレイヤ
の上位にいるシステム，つまり上位システム間で何等か
のOAMファンクションを実行する為に、リンクシステム
が上位システムに提供するサービスである。

これらの各試験の為に使用されるATMレイヤOAMセルの
ヘッダフォーマットについては、未だにCCITTで標準化
されていないが、例えば空セルと物理レイヤOAMセルの
ヘッダフォーマットとのアナロジに従って、試験したい
VPリンク／コネクションを識別するVPIを付け、更にPT
フィールドに［10］を入れたフォーマットを設定するよ
うにすれば良い。また上記ATMレイヤOAMセルの情報フィ
ールド内に、少なくともそのOAMセルを分岐するかルー
プバックするかを指定するビット情報として分岐／ルー
プバックビットを設定するようにすれば良い。

尚、物理レイヤ/ATMレイヤOAMセルの情報フィールド
には、そのセルがどのレベルの試験用のセルであるかを
示すフィールドの情報、つまり試験レベルフィールドを
設定しておく。

ここで物理レイヤOAMセル，およびVPリンク連結試験
の為のセルは、ATMSW内部接続試験の為に設けられるOMD
I以外の各OMDIで分岐しても良いものである。従ってこ
こでは、これらのセルをレベル１のOAMセルと呼ぶこと
にする。またATMSW内部接続試験の為のOAMセルをレベル
０のOAMセルと呼ぶことにする。

またVPコネクション接続試験を行う為には、ATMレイ
ヤOAMセルをVPI変換を受けさせながらVPリンク端点を通
過させ、VPコネクション端点に到達させることが必要で
ある。従ってこの試験機能を実現させる為には、各OMDI
においてVPコネクション試験用セルを通過させるか否か
を確認することが必要となる。このような認識の為の情
報を備え、この試験に使用されるセルをレベル２のOAM
セルと呼ぶことにする。

更にVCリンク接続試験の為には、ATMレイヤOAMセル
を、リンクシステムを通過させる必要がある。このよう
な試験に用いられるセルを、ここではレベル３のOAMセ
ルと呼ぶことにする。

しかしこのようなOAMセルを。そのレベルに応じて選
択的に通過、またはループバックさせる為には、リンク
システム内の各OMDIは、自分が分岐／ループバックしな
ければならないOAMセルを識別して分岐／ループバック
し、それ以外のレベルのセルは通過させると云う機能を
それぞれ持つことが必要となる。

ところで、伝送路IMF上にはVPコネクション端点は存
在せず、伝送路INF上は必ずVPリンクは結合されてい
る。またリンクシステムと接続されない局内INF上で
は、リンクシステムの提供するVPコネクション端点が必
ず存在する。これに対して、リンクシステムと接続され
る局内INFは、上記伝送路INFと同じく、必ずVPリンクが
結合され、VPコネクションの端点は存在しない。更に加
入者INFではVPコネクションが終端されるとは限らない
が、リンクシステムが提供するVPコネクションサービス
という意味では１つの端点となっている。従ってリンク
システムが実行するVPコネクションの試験という点で
は、加入者INFにVPコネクション端点が存在していると
看做すことができる。

尚、前述したレベル３のOAMセルは、リンクシステム
内部の内部の全てのOMDIをそれぞれ通過する必要があ
る。

このようなことから、各INFのOMDI、およびATMSW内部
接続試験の為のOMDIが各クラスのOAMセルに対して行う
操作は次のようにまとめられる。

［レベル１のOAMセル］ ATMSW … 通 過 NT1 …分岐／ループバック 加入者INF…分岐／ループバック 伝送路INF…分岐／ループバック ノードシステムが対向する局内INF …分岐／ループバック リンクシステムが対向する局内INF …分岐／ループバック ［レベルの２のOAMセル］ ATMSW … 通 過 加入者INF…分岐／ループバック 伝送路INF… 通 過 ノードシステムが対向する局内INF …分岐／ループバック リンクシステムが対向する局内INF … 通 過 ［レベル３のOAMセル］ ATMSW … 通 過 NT1 … 通 過 加入者INF… 通 過 伝送路INF… 通 過 ノードシステムが対向する局内INF … 通 過 リンクシステムが対向する局内INF … 通 過 ［レベル０のOAMセル］ ATMSW … 分 岐 NT1 …分岐／ループバック 伝送路INF…分岐／ループバック ノードシステムが対向する局内INF …分岐／ループバック リンクシステムが対向する局内INF …分岐／ループバック このまとめから分かるように、レベル２のOAMセルに
ついては、単純にそのセルを通過させるか分岐／ループ
バックするかを規定することはできず、各INF毎に通過
させるか分岐／ループバックするかを選択することがで
きるようにする必要がある。

このような試験機能により、前述した第５図に示す機
能試験に加えて、システム全体の機能が効果的に試験さ
れることになる。

次に無瞬断の系切り替え機能について説明する。

この機能は、ATMSWが自己のスイッチ内のバッファが
空の状態であるとき、その情報を外部に出力する、所謂
バッファ状態出力機能を持ち、また２重化構成のスイッ
チにおける現用系から予備系への系切り替え時に上記バ
ッファ状態出力機能を利用してセル廃棄を引き起こすこ
となく、その系の切り替えを実現する為の機能である。

即ち、回線の増設や減設、またブロッキングの発生時
等に回線の再配置を行うような場合には、回線収容の変
更を行うことが必要となる。従来一般的なATM交換機の
場合には、回線設定の接続先を指定するアドレスコント
ロールメモリ、およびスイッチ部が２重化されており、
これらの系を切り替えるセレクタが設けられておれば、
或るタイミングで前記アドレスコントロールメモリの系
切り替えを行うことで、無瞬断に回線収容を変更するこ
とができる。

このような従来の技術による無瞬断の系切り替えは、
同じタイムスロットで入力された情報は、出力されると
きにも全て同じタイムスロット上にあることによる。

然し乍ら、ATM交換通信を行う場合、ATMSWがその内部
にバッファを持つ為、入力された情報は或る期間に亘っ
てバッファ内に蓄積されることになる。従ってバッファ
内に蓄積されたセルの全てが処理され、バッファ内が空
であることを確認した後に系の切り替えを行わなけれ
ば、その時点でバッファ内に蓄積されていたセルが廃棄
されてしまうことになる。そこでこのシステムでは、AT
MSWのバッファ内が空であるか否かの情報を出力する機
能を持たせることにより、次のようにして無瞬断の系切
り替え制御を実現している。

即ち、このシステムにおいては、第34図にの要部の構
成を示すようにスイッチ部およびヘッダ変換テーブルが
２重化されている。そして一方の系で現在のサービスを
続行しつつ、他方のテーブルを系切り替え後に適用する
内容に変更することが可能となっている。

このテーブル変更後に、或るタイミングで前記変換テ
ーブルおよびスイッチの入力側を切り替え、次に系切り
替え前のスイッチ内のバッファが全て空になったことが
確認された状態で前記スイッチの出力側を切り替えるよ
うになっている。このような手順により、セル廃棄を起
こすことなく系切り替えを無瞬断に実現するものとなっ
ている。

この系切り替えの具体的な手順を、第34図を参照して
説明すると、 先ずOAMセル分岐・挿入部のゲートにおいて予備系を
［OFF］とし、予備系ATMSWへのセル流を遮断する。この
とき上記ゲートからは空セルを出力し続ける。

この状態で予備系の入力バッファ，出力バッファ，お
よびATMSW内のバッファが全で空であることを確認し、
その後、予備系のヘッダ変換テーブルを変更する。

しかる後、予備系のヘッダ変換テーブルの変更内容を
確認する。具体的には予備系の空セル置き換え部から旧
VPIを持ったOAMセルを挿入し、実際にルーティングタグ
を付加して予備系のATMSW内を通し、スレドロップでこ
のセルを制御部に取り込んでそのチェックを行う。

このチェックが完了した後、予備系の出力バッファか
らのセルの出力を禁止し、前記ゲートにおいて、現用
系を［OFF］とすると同時に予備系［ON］とし、セル流
が予備系にのみ流れるようにする。この状態で現用系
の入力バッファ，出力バッファ，およびATMSW内のバッ
ファが全て空であることを確認し、その確認がとれた時
点でセレクタの選択を現用系から予備系に切り替え
る。そして予備系の出力バッファからのセル出力を許
可する。

かくしてこのようにしてATMSW内のバッファが空であ
ることを確認した上で系の切り替えを制御することによ
り、ATM交換通信を行う場合であっても、無瞬断に、且
つ効果的に系の切り替えを行うことが可能となる。

以上述べてきたような機能要素を組み合わせることに
よりセル処理機能が実現できる。

さてこのシステムにおける今１つの重要なポイント
に、どこでセル流に対するトラヒックシェイピング制御
を行うかと云う問題がある。

このトラヒックシェイピング制御は、VP毎のセル流に
対して、またVC毎のセル流に対して行われる。

このトラヒックシェイピング制御について説明するに
先立ち、何故、このシェイピング制御が必要であるかに
ついて説明する。

前述したセル処理機能を個々に備えて構築されるATM
通信システムは、全体的には第35図に示すようにリンク
システムを介して相互に接続して構成される。そしてこ
の第35図に示すリンクシステムにおけるCSHが設けられ
た位置でそれぞれシェイピングが行われる。

第35図のようにシェアドメディアからAU（Access Uni
t）を介して入力されるセルは、ATMSWを介してスイッチ
ングされ、Ｂ−ISDN網等の公衆網や他のリンクシステ
ム，またノードシステムにおけるシェアドメディアへの
アクセスをコントロールするAUへと通信される。このよ
うに構築されるATMシステムの通信インターフェースと
して前述したセル処理機能がそれぞれ存在する。

しかして或るノードシステムとＢ−ISDN網の加入者収
容ノードとの間、或いはＢ−ISDN網を挟んだ複数のノー
ドシステムの間には、予めＢ−ISDN網との契約により規
定された或るトラヒック量が設定されている。この為、
VCに対するアドミッション制御およびVC毎のポリシング
制御により、基本的にはVPに対して規定されたトラヒッ
ク量以内にそのセル流を制御することが行われている。

然し乍ら、個々の端末から出力された各VCのセル流に
変形が生じたり、複数のVCのセル流がＢ−ISDN網への出
口で１つのVPに束ねられる際のVC間のバースト状態やセ
ル到着の位相の重なり等に起因して、或る程度短い期間
に着目すると、VPで規定されたトラヒック量に違反して
Ｂ−ISDN網にセルが流出しようとすることが生じる。

これに対してＢ−ISDN網では、これらのVPに対して常
に契約したVPの容量以内に実際のセル流が守られている
か否かを監視し、違反時にはセルの廃棄を行っている。
この機能が前述したポリシング機能である。このような
セルの廃棄は、ノードシステムを利用しているユーザに
とっては何の責任もない筈であり、ノードシステム自体
が上述した原因によるセルの廃棄が生じないような対策
を講じる必要がある。

従ってノードシステムでは、契約しているVP毎にＢ−
ISDN網への流出セル流が、そのVPに規定されたトラヒッ
ク特性を守った形に収まるように、上記セル流に対して
シェイピング制御を行い、VPポリシングによるセルの放
棄を防ぐことが必要となる。このようなシェイピング制
御は、ノードシステム等からＢ−ISDN網に出力されるVP
のセル流に対して個々に行う必要がある。

一方、端末からノードシステムに流されるVC毎のセル
流は、基本的には自己が申告したトラヒック特性を守っ
ている筈である。仮にそのトラヒック特性に違反してい
るような場合であっても、VC毎のポリシング制御により
そのセル流が制御されている筈である。

然し乍ら、ノードシステムの入り口側でVC毎のセル流
に対する制御がなされていても、ATMSW等を通過する際
のVC相互のセル位相のぶつかり等に起因するセルの蓄積
の影響により、端末から出力された各VCのセル流のトラ
ヒック特性が大きく変形されてしまうことがある。この
ような変形を受けたセル流は、下のトラヒック特性より
も悪くなることが十分考えられ、Ｂ−ISDN網のVCポリシ
ングにて違反セルとして廃棄されてしまう可能性があ
る。

このようなVCのトラヒック変形が実際にどの程度生じ
るかを一般的に、且つ定量的に評価することは非常に困
難であるが、定性的には次のように考えることができ
る。ノードシステムの重要な構成要素とされるシェアド
メディアは、その性格上、各AUは上流からの空きスロッ
トが来たときにしかセルを乗せることはできない。ちな
みに或る時間の長さでみれば、例えばウィンドウ制御を
行う場合には、AU毎、またはVC毎のスループットについ
ては保証されるが、VCのピークレートについてはその上
流から空きスロットが来るか否かにより影響される為、
その保証はなされない。このことはリンクのシェアドメ
ディアの負荷に十分な余裕があれば殆ど無視することが
できると考えられるが、負荷が高くなると大きな問題と
なる。極端な場合には、本来の最小セル間隔が［１］よ
りも大きい、VCの最小セル間隔が［１］であるセルが幾
つも連続してしまうことが考えられる。従ってこのよう
なことを配慮した場合、ノードシステムを通過したVCに
関しては、そのピークレートの変形を補正するためのシ
ェイピング制御が必要となる。

一方、ATMSWに関しては、どの程度の変形が生じるか
はスイッチのアーキテクチャによっても異なＳてくる
が、少なくともATNSW内部のバッファのセル蓄積を抑さ
えると共に、個々のセル処理機能のセル出力段にてセル
流に対するシェイピング制御を行う機能をそれぞれ持た
せるようにする。

従ってATMシステムを構築する各部位でのセル処理機
能に対して第35図に示すようなCSHが設けられた位置で
それぞれVP毎に、またVC毎にセル流に対するシェイピン
グ機能を持たせ、そのセル流についてのトラヒック特性
を満たすように制御することで、ポリシングによる不本
意なセルの廃棄を未然に防ぐことが可能となる。

以上説明したように本実施例によれば、ATM通信シス
テムを実現する上での種々のハードウェア上の問題を効
果的に解決し、そのセル処理機能を簡易に、且つ効果的
にハードウェアとして構築することができる等の実用上
多大なる効果が奏せられる。

特にFDAからのVC4のH4ポインタによって示されるセル
先頭と、HEC計算によるセル先頭検出結果とを比較する
ことによって、誤フレーム同期や誤セル同期の検出を高
速に行うことを可能とし、またOAMセルに異なるレベル
を設定し、これをその情報フィールドに書き込んでおく
ことにより、システムの各部に置かれるOMDIでのセルド
ロップ判断を容易に行い、ILCにおける処理量とそのハ
ードウェア量を削減することができる。

また同時接続線数に応じて物理VCIを設定し、これに
よりHTTで認識するVC空間を小さくするので、HTTにおけ
るポリシング機能のハードウェア量を少なくすることが
できる。更にはRTAが個々のセル毎にUNIセル・NNIセル
を認識し、VPIフィールドの書き換え位置を変化させる
ので、１つのRTA上にUNI/NNI双方のVCを設定することが
可能となる。

またSWセル内にパリティを設定することで、RTA−IBU
F−ATMSW−OBUF−RTDに至る経路でのビット誤り率の検
出能力を少ないハードウェアで効果的に高めることがで
きる。その上、アラームセルの自動発生機能を備え、SW
セル内にSRA＃，シェイピング番号を持つので、管理す
べきテーブル数を少なくし、そのハードウェア量を少な
くすることができる。

更には低速ポリシングと高速ポリシングとに分離し、
低速ポリシングについてはRAMを用いて実現するので、
そのハードウェア量を大幅に削減することができる。

またATMSWのIBUFだけでセルの廃棄制御を行い、そのO
BUFだけでセルの遅延制御を行うので、バッファの構成
を非常に簡単なものとすることができる等の実用上多大
なる効果が奏せられる。

以上本発明の一実施形態に係るATM通信システムにお
けるセル処理機能について説明したが、本発明は上述し
た実施形態に限定されるものではない。例えば各処理機
能のハードウェア上での構成は、その仕様に応じて種々
変形可能なものであり、仕様に示される機能だけをセル
処理機能として搭載することも勿論可能である。その
他、本発明はその要旨を逸脱しない範囲で種々変形して
実施することができる。

［発明の効果］ 本発明によれば、ATM通信システムを実現する上での
種々のハードウェア上の問題を効果的に解決し、そのセ
ル処理機能を簡易に、且つ効果的にハードウェアとして
構築することができる等の実用上多大なる効果が奏せら
れる。

【図面の簡単な説明】 図は本発明の一実施例に係るATM通信システムについて
示すもので、第１図はシステム全体の構成を示す図、第
２図はセル処理機能の基本的な構成例を示す図、第３図
はCISの構成例を示す図、第４図はCSDの構成例を示す
図、第５図はOMDIがサポートするOAM機能を示す図、第
６図はOMDIの構成例を示す図、第７図はOAMセルにおけ
るOMDISILCとのインターフェースを示す図、第８図はLP
Tにおける論理VCIから物理VCIへの変換アルゴリズムを
示す図である。 また第９図はLPTの構成例を示す図、第10図はRTAの構成
例を示す図、第11図はUNI/NNIセルとSWセルのフォーマ
ットを示す図、第12図はSWセル内のパリティの例を示す
図、第13図は故障のレベルに応じたアラームセルの発生
部位を示す図、第14図はHTTにおける付加情報テーブル
のアドレスマップ例を示す図、第15図はHTTの構成例を
示す図、第16図はポリシング用リーキーバケットの構成
例を示す図、第17図はTOVAの構成例を示す図である。 更に第18図は物理VCI受付機能の構成例を示す図、第19
図は物理VCI受付RAMのアドレスマップを示す図、第20図
は高速チャネル用リーキーバケットの構成例を示す図、
第21図は高速チャネル用リーキーバケットコントローラ
の構成例を示す図、第22図はリーキーバケットRAMのア
ドレスマップを示す図、第23図は低速リーキーバケット
コントローラの動作例を示す図である。 また第24図はIBUFの構成例を示す図、第25図は優先廃棄
機能付きFIFOの構成例を示す図、第26図は遅延クラス制
御とシェイピング処理の実現法を示す図、第27図はOBUF
の構成例を示す図、第28図はCSHの構成例を示す図、第2
9図はポリシングバッファのデータ構造を示す図、第30
図は高速用ポリシングセルバッファの構成例を示す図、
第31図はRTDの構成例を示す図、第32図はRTD−RAMのの
アドレスマップを示す図、第33図はシステム全体の機能
試験を行うOMDIでサポートされるOAM機能を示す図、第3
4図ARMSWの無瞬断系の切り替えを説明する為の図、第35
図はセル処理機能を個々に備えて構築されるATM通信シ
ステムの全体的な構成を示す図である。

フロントページの続き (72)発明者 熊木 良成 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平４−98938（ＪＰ，Ａ) 電子情報通信学会技術研究報告ＳＳＥ 88−94「高速パケット交換網における帯 域割当り制御」，1988年８月 電子情報通信学会技術研究報告ＳＳＥ 88−185「ＡＴＭ通信網におけるトラヒ ック制御方式の一検討」，1989年２月 電子情報通信学会技術研究報告ＳＳＥ 90−３「バーチャルパスを考慮したＡＴ Ｍ網品質制御法の検討」，1990年４月 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28 H04L 12/56

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】セル交換を行うATMスイッチと、該ATMスイ
   ッチから出力されたセルを処理する複数のセル処理装置
   とを備えたATM通信システムであって、 前記セル処理装置の各々は、 前記ATMスイッチからのセル流に対して、バーチャル・
   チャネル毎に、予め規定されたトラヒック特性を満たす
   ようにシェイピングを行う第１のシェイピング手段と、 前記第１のシェイピング手段からのセル流に対して、バ
   ーチャル・パス毎に、予め規定されたトラヒック特性を
   満たすようにシェイピングを行う第２のシェイピング手
   段とを備えたことを特徴とするATM通信システム。
2. 【請求項２】セル交換を行うATMスイッチと、該ATMスイ
   ッチに入力するセルおよび／または該ATMスイッチから
   出力されたセルを処理する複数のセル処理装置とを備え
   たATM通信システムであって、 前記ATMスイッチに入力するセルを処理する前記セル処
   理装置は、 前記ATMスイッチへ入力するセルに対して、伝送路上で
   のセル形式から前記ATMスイッチ上でのセル形式への交
   換を行う際に、該セルの属するバーチャル・チャネルま
   たはバーチャル・パスに対応するシェイピング装置を特
   定可能な識別情報を該セルに付加する手段を備え、 前記ATMスイッチから出力されたセルを処理する前記セ
   ル処理装置は、 バーチャル・チャネルまたはバーチャル・パス毎に予め
   規定されたトラヒック特性を満たすようにシェイピング
   を行うシェイピング装置を複数有し、前記ATMスイッチ
   からのセルに対して、該セルに付加されている前記識別
   情報に基づいて特定されるシェイピング装置を用いてシ
   ェイピングを行う手段と、 シェイピングされた前記セルに対して、前記ATMスイッ
   チ上でのセル形式から伝送路上でのセル形式への変換を
   行う手段とを備えたことを特徴とするATM通信システ
   ム。
3. 【請求項３】セル交換を行うATMスイッチと、該ATMスイ
   ッチに入力するセルおよび／または該ATMスイッチから
   出力されたセルを処理する複数のセル処理装置とを備え
   たATM通信システムであって、 前記ATMスイッチに入力するセルを処理する前記セル処
   理装置は、 前記ATMスイッチへ入力するセルに対して、伝送路上で
   のセル形式から前記ATMスイッチ上でのセル形式への変
   換を行う際に、該セルの属するバーチャル・チャネルに
   対応するシェイピング装置を特定可能な第１の識別情報
   および該セルの属するバーチャル・パスに対応するシェ
   イピング装置を特定可能な第２の識別情報を該セルに付
   加する手段を備え、 前記ATMスイッチから出力されたセルを処理する前記セ
   ル処理装置は、 バーチャル・チャネル毎に予め規定されたトラヒック特
   性を満たすようにシェイピングを行うシェイピング装置
   を複数有し、前記ATMスイッチからのセルに対して、該
   セルに付加されている前記第１の識別情報に基づいて特
   定されるシェイピング装置を用いてシェイピングを行う
   第１のシェイピング手段と、 バーチャル・パス毎に予め規定されたトラヒック特性を
   満たすようにシェイピングを行うシェイピング装置を複
   数有し、前記第１のシェイピング手段からのセルに対し
   て、該セルに付加されている前記第２の識別情報に基づ
   いて特定されるシェイピング装置を用いてシェイピング
   を行う第２のシェイピング手段と、 前記第２のシェイピング手段からのセルに対して、前記
   ATMスイッチ上でのセル形式から伝送路上でのセル形式
   への変換を行う手段とを備えたことを特徴とするATM通
   信システム。
4. 【請求項４】セル交換を行うATMスイッチと、該ATMスイ
   ッチに対して入出力するセルを処理する複数のセル処理
   装置とを備えたATM通信システムであって、 前記セル処理装置の各々は、予め規定されたトラヒック
   特性を満たすようにポリシングを行うポリシング装置を
   備え、 前記ポリシング装置は、 各々のコネクション上を流れるセル流に対するポリシン
   グ制御で使用する情報を保持するRAMと、 前記RAMに保持されている情報のうち、ポリシング制御
   のための各演算で使用されるものを、各演算毎に一時格
   納するためのレジスタ群と、 前記RAMと前記レジスタ群との間で情報を転送するため
   の第１の情報転送路と、 前記RAMと前記レジスタ群との間の情報転送を制御する
   第１のシーケンサと、 前記レジスタ群に一時格納されている前記情報に基づい
   てポリシング制御のための演算を逐次行うALUと、 前記レジスタ群と前記ALUとの間で情報を転送するため
   の、前記第１の情報転送路とは独立した第２の情報転送
   路と、 前記レジスタ群と前記ALUとの間の情報転送の制御を行
   う第２のシーケンサとを含むことを特徴とするATM通信
   システム。
5. 【請求項５】セル交換を行うATMスイッチと、該ATMスイ
   ッチに対して入出力するセルを処理する複数のセル処理
   装置とを備えたATM通信システムであって、 前記セル処理装置の各々は、前記セルに対する遅延制御
   を前記ATMスイッチに対する出力バッファだけで実行
   し、前記セルに対する廃棄制御を前記ATMスイッチに対
   する入力バッファだけで実行することを特徴とするATM
   通信システム。