JP3105208B2 - セル処理装置及びａｔｍ通信システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非同期伝送モード
にて情報の交換通信を行うＡＴＭ通信システム及びＡＴ
Ｍ網を通して通信されるセルに対する種々の処理を効果
的に行うようにしたセル処理装置に関する。

【０００２】

【従来の技術】近時、非同期伝送モードにて情報の交換
通信を行うＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａ
ｎｓｆｅｒ Ｍｏｄｅ）システムについての技術開発が
種々進められている。この種のＡＴＭ通信システムは可
変帯域性と云う特徴を有し、種々のトラヒック性，サー
ビス性を持つ全ての通信メディアを統一的に扱うことが
可能である。しかもインテリジェント・ネットワークに
向けての通信サービスの高度化，カスタム化等を図るこ
とができる等の点で注目されている。

【０００３】さてＡＴＭ通信は、バーチャル・チャネル
（ＶＣ；Ｖｉｒｔｕａｌ Ｃｈａｎｅｌ）を介して端末
からの情報入出力が行われ、ＶＣを束ねたバーチャル・
パス（ＶＰ；ｖｉｒｔｕａｌ Ｐａｓｓ）を単位として
ノードやリンク間の交換通信が行われる。しかしてＶＣ
やＶＰについては、ＣＣＩＴＴ（国際電信電話諮問委員
会）にて予めその標準仕様が規定されており、ＡＴＭ通
信システムを実現する場合には、これらの仕様を満足す
るようにその情報通信を制御することが必要である。例
えば情報を担うセルの流れがＶＰとして定められた帯域
以内に収まるようにそのセル流を監視し、オーバーフロ
ーしたセルを廃棄する等のセルに対する種々の処理制御
を行うことが必要となる。また上記ＣＣＩＴＴにてセル
の標準フォーマット等がある程度規定されているが、非
同期に伝送されるセルをどのようにして確実に捕らえ、
これをどのようにして処理制御するかについても問題と
なる。

【０００４】特にこのようなセル流に対する処理機能
を、ハードウェア上でどのようにして実現するか、また
そのハードウェアの構成規模を実現可能な程度にどのよ
うにして無駄なく小さくするか、等の点で種々の問題が
残されている。

【０００５】

【発明が解決しようとする課題】このようにＡＴＭ通信
システムを実現する場合、未だに解決すべきハードウェ
ア上の種々の問題が残されており、その解決法が強く望
まれている。特に光ファイバ等の伝送網を介して送られ
てくるセルをＡＴＭ交換機（ＡＴＭスイッチ）に対して
どのようにして与え、またＡＴＭ交換機にてスイッチン
グされたセルをどのようにして伝送網に送り出すかと云
うセル処理機能をハードウェア上でどのように実現する
かと云う点で、大きな問題が残されている。

【０００６】本発明はこのような事情を考慮してなされ
たもので、その目的とするところは、ＡＴＭ通信網を流
れるセルに対して種々の処理制御を実行するセル処理機
能を、ハードウェア上での種々の問題、例えばハードウ
ェア量が膨大なものとなり、実質的にそのハードウェア
を構築することが困難となる等の問題を回避して効果的
に実現することを可能とした実用性・実現性の高いセル
処理装置及びＡＴＭ通信システムを提供することにあ
る。

【０００７】

【課題を解決するための手段】本発明（請求項１）は、
セル交換を行うＡＴＭスイッチに対して入力するセルお
よび該ＡＴＭスイッチから出力されたセルの少なくとも
一方を処理するセル処理装置であって、設定されている
個々のコネクションに関する情報を保持する第１の記憶
手段と、前記第１の記憶手段に保持された前記個々のコ
ネクションに関する情報のエントリを参照するために使
用するアドレス情報を保持する第２の記憶手段と、入力
されたセルのＶＰＩおよびＶＣＩのビットパターンのう
ちの一部分に基づいて、前記第２の記憶手段に保持され
ているアドレス情報のうちから、該入力されたセルの属
するコネクションに対応するものを選択する手段と、こ
の選択されたアドレス情報のビットパターンと、入力さ
れた前記セルのＶＰＩおよびＶＣＩのビットパターンの
うちの一部分とを用いて、前記第１の記憶手段にアクセ
スして、予め定められた参照処理を行う手段とを備えた
ことを特徴とする。

【０００８】本発明（請求項２）は、セル交換を行うＡ
ＴＭスイッチと、該ＡＴＭスイッチに対して入出力する
セルを処理する複数のセル処理装置とを備えたＡＴＭ通
信システムであって、前記セル処理装置の各々は、設定
されている個々のコネクションに関する情報を保持する
第１の記憶手段と、前記第１の記憶手段に保持された前
記個々のコネクションに関する情報のエントリを参照す
るために使用するアドレス情報を保持する第２の記憶手
段と、入力されたセルのＶＰＩおよびＶＣＩのビットパ
ターンのうちの一部分に基づいて、前記第２の記憶手段
に保持されているアドレス情報のうちから、該入力され
たセルの属するコネクションに対応するものを選択する
手段と、この選択されたアドレス情報のビットパターン
と、入力された前記セルのＶＰＩおよびＶＣＩのビット
パターンのうちの一部分とを用いて、前記第１の記憶手
段にアクセスして、予め定められた参照処理を行う手段
とを備えたことを特徴とする。

【０００９】本発明（請求項３）は、セル交換を行うＡ
ＴＭスイッチと、該ＡＴＭスイッチに対して入力するセ
ルを処理する複数のセル処理装置とを備えたＡＴＭ通信
システムであって、前記セル処理装置の各々は、伝送路
から入力されたセルの論理ＶＣＩを、前記ＡＴＭスイッ
チの内部での経路を指定するルーティングタグ情報を少
なくとも含むルーティングタグテーブルを参照するため
の物理ＶＣＩに変換する手段と、前記論理ＶＣＩから物
理ＶＣＩへの変換に失敗した場合に、前記入力されたセ
ルを廃棄させるための制御を行う手段とを備えたことを
特徴とする。

【００１０】

【００１１】

【００１２】

【００１３】本発明によれば、セル流をＡＴＭ交換する
のに必要なＶＣやＶＰに対する論理識別子の物理識別子
への変換を連想メモリを用いて個々に行うことができ、
その論理・物理変換の為のハードウェア量を十分に少な
くし、簡易にその変換処理を実行することが可能とな
る。

【００１４】また、本発明によれば、論理ＶＣＩから物
理ＶＣＩへの変換に失敗したセルを廃棄させることがで
きる。

【００１５】

【００１６】

【００１７】

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態に係るＡＴＭ通信システムについて説明する。

【００１９】図１はシステムの全体構成を示す図で、Ａ
ＴＭ交換機（ＡＴＭＳＷ；Ａｓｙｎｃｈｒｏｎｏｕｓ
Ｔｒａｎｓｆｅｒ Ｍｏｄｅ Ｓｗｉｔｃｈ）は制御プ
ロセッサ（ＡＳＰ；ＡＴＭＳＷ Ｐｒｏｃｅｓｓｅｒ）
にて動作制御がなされ、ＡＴＭ網を介するセル（情報）
の交換通信処理を実行する。このＡＴＭＳＷにユーザ・
ネットワーク・インターフェース（ＢＵＮＩ；Ｂｒｏａ
ｄｂａｎｄ Ｕｓｅｒ−Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆ
ａｃｅ）やネットワーク・ネットワーク・インターフェ
ース（ＢＮＮＩ；Ｂｒｏａｄｂａｎｄ Ｎｅｔｗｏｒｋ
−Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ）等が接続され
る。その他にも前記ＡＴＭＳＷにはＮＵＮＩ（Ｎａｒｒ
ｏｗｂａｎｄ Ｕｓｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒ
ｆａｃｅ）やＮＮＮＩ（Ｎａｒｒｏｗｂａｎｄ Ｎｅｔ
ｗｏｒｋ−Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ），Ｖ
ＬＳＦ（Ｃｏｎｎｅｃｔｉｏｎｌｅｓｓ Ｓｕｐｐｏｒ
ｔＦａｃｉｌｉｔｙ），ＶＶＴＴ（Ｖｏｉｃｅ／Ｖｉｄ
ｅｏ Ｔａｌｋｉｅ Ｔｒｕｎｋ），ＶＶＣＢ（Ｖｏｉ
ｃｅ／Ｖｉｄｅｏ Ｃｏｎｆｅｒｅｎｃｅ Ｂｒｉｄｇ
ｅ）が接続される。これらのインターフェース等の各回
路機能はそれぞれ専用のプロセッサによりその動作が制
御される。

【００２０】しかして上記ＢＵＮＩやＢＮＮＩ等のセル
処理機能に入力されたシグナリング・セルはＳＷセルに
変形され、シグナリング・セル・スイッチＳＣＳＷ（Ｓ
ｉｇｎａｌｉｎｇ Ｓｅｌｌ Ｓｗｉｔｃｈ）に接続さ
れた出力ポートに至るために必要なルーティング・タグ
や、そのシグナリング・セルが処理されるシグナリング
・プロセッサ・アレイＳＰＡ（Ｓｉｇｎａｌｉｎｇ Ｐ
ｒｏｃｅｓｓｅｒ Ａｒｒａｙ）に対する番号が付加さ
れる。

【００２１】ＡＴＭＳＷはセル処理機能で付加されたル
ーティングタグを参照し、各セル処理機能から渡された
シグナリング・セルを前記ＳＣＳＷに接続された出力ポ
ートに一旦集線し、これを受けたＳＣＳＷは個々のシグ
ナリング・セルに付けられたＳＰＡ番号を参照して、そ
れらの各シグナリング・セルが処理されるＳＰＡにスイ
ッチングする。

【００２２】一方、ＳＰＡが出力するシグナリング・セ
ルには、そのシグナリング・セルが出力されるべきＡＴ
ＭＳＷの出力ポートに至るためのルーティング・タグが
付加され、ＳＣＳＷにより集線されて前記ＡＴＭＳＷに
渡される。ここでのシグナリングＶＣの識別は、ＶＰ
Ｉ，ＶＣＩ，およびルーティング・タグによってなされ
る。

【００２３】しかしてＡＴＭＳＷは個々のシグナリング
・セルに付けられたルーティング・タグを参照し、それ
らが出力される出力ポートにセルを出力する。その後、
ＡＴＭＳＷから出力されるセルは、セル処理機能による
所定の処理を受けて出リンクに出力される。

【００２４】本発明に係るセル処理機能は、上述したＢ
ＵＮＩやＢＮＮＩに相当するもので、ＡＴＭＳＷにて交
換通信されるセルに対する種々の処理を、簡易な構成の
ハードウェアにて効率的に実行しようとするものであ
る。

【００２５】図２はＢＵＮＩやＢＮＮＩに代表されるよ
うな典型的なセル処理機能の全体構成を示す図である。

【００２６】ＢＵＮＩやＢＮＮＩは図２に示した構成を
基本として実現される。しかし前述したＮＵＮＩ，ＮＮ
ＮＩ，ＣＬＳＦ，ＶＶＴＴ，ＶＶＣＢでは、そこで取り
扱う情報を一旦１５０Ｍｂｐｓのセル流にアダプテーシ
ョンし、その後、図２に示した構成を基本として前記Ａ
ＴＭＳＷとの間でのインターフェースがとられる。これ
らモジュール毎の具体的なセル処理機能の構成について
は後述する。

【００２７】さて光ファイバからなる伝送路を介してセ
ル処理機能に入力された光データは、先ずＯＵＲ（Ｏｐ
ｔｉｃａｌ Ｕｎｉｔ Ｒｅｃｅｉｖｅｒ）により電気
データに変換される。この時点でビットクロックの再生
も同時に行われる。尚、上記ＯＵＲから出力されるデー
タは１５５．５２Ｍｂｐｓのシリアルデータである。

【００２８】しかしてＯＵＲから出力された電気信号は
ＦＤＡ（Ｆｒａｍｅ Ｄｉｓａｓｓｅｍｂｌｅｒ）に入
力されてフレーム同期がとられる。フレーム同期がとら
れた後のデータはシリアル・パラレル変換され、８ｂｉ
ｔのパラレル信号としてＡＴＭセル領域の信号として出
力される。この場合、ＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）−ｎのＶＣ−４の容量
より，上記ＦＤＡから出力されるデータは１８．７２Ｍ
Ｂｙｔｅ／Ｓｅｃの８ｂｉｔパラレルデータとなる。

【００２９】尚、ＯＵＲ側のデータは、当該ＯＵＲで再
生されたビットクロックに同期して伝送されるが、ＦＤ
Ａから出力されるデータはタイミング供給部で発生され
る１８．７２ＭＨｚのクロックに同期して出力される。
これ故、ＦＤＡにはクロックの乗せ替え機能も設けられ
る。

【００３０】ＦＤＡは上述したフレーム同期とシリアル
−パラレル変換機能の他にＳＯＨ（Ｓｅｃｔｉｏｎ Ｏ
ｖｅｒ Ｈｅａｄ）やＰＯＨ（Ｐａｔｈ Ｏｖｅｒ Ｈ
ｅａｄ）を参照して後述する伝送路警報情報を作成し，
ＩＬＣ（ＩＮＦ ＬｏｃａｌＣｏｎｔｒｏｌｅｒ）に通
知する機能も備えている。この際、ＤＣＣ（Ｄａｔａ
Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｃｈａｎｅｌ）チャネル
を通ってきた情報も上記ＩＬＣに通知される。尚、上記
ＩＬＣはＢＵＮＩＰ，ＢＮＮＩＰ等のセル処理機能のロ
ーカルな制御を受け持つコントローラ（プロセッサ）の
総称である。

【００３１】さて前記ＦＤＡから出力された８ｂｉｔの
パラレルデータは，ＣＳＤ（Ｃｅｌｌ Ｓｙｎｃｈｒｏ
ｎｉｚｅｒ／Ｉｎｆｏｒｍａｔｉｏｎ Ｄｅｓｃｒａｍ
ｂｌｅｒ）に入力され，ＨＥＣ（Ｈｅａｄｅｒ Ｅｒｒ
ｏｒ Ｃｏｎｔｒｏｌ）計算によりセル同期がとられ
る。このセル同期をとった結果、前記８ｂｉｔのパラレ
ルデータ流に対して先頭表示信号が付けられる。この先
頭表示信号がアクティブであることにより、セルの先頭
オクテットが示される。

【００３２】セル同期のとられたパラレルデータは、次
にＯＭＤＩ（ＯＡＭ Ｃｅｌｌ Ｄｒｏｐ／Ｉｎｓｅｒ
ｔ）を通じてＲＴＡ（Ｒｏｕｔｉｎｇ Ｔａｇ Ａｄｄ
ｅｒ）に入力される。このＲＴＡでは入力されたセルを
一旦蓄積し、ＶＰＩ／ＶＣＩをＨＴＴ（Ｈｅａｄｅｒ
Ｔｒａｎｓｆｏｒｍａｔｉｏｎ Ｔａｂｌｅ）の内容に
従って変換する。更にこのＲＴＡではＡＴＭＳＷ内部で
のルーティングに使用される情報（ルーティングタグ）
等の付加情報を加え、これをＩＢＵＦ（Ｉｎｐｕｔ Ｂ
ｕｆｆｅｒ）に出力する。この時、ＶＰＩ／ＶＣＩから
実際にＨＴＴのエントリ番号として使用される物理ＶＣ
Ｉへの変換は後述するようにＬＰＴ（Ｌｏｇｉｃａｌ
ＶＣＩ／Ｐｈｙｓｉｃａｌ ＶＣＩ Ｔｒａｎｓｆｏｒ
ｍｅｒ）により行われる。またセルに付けられる付加情
報の内容についても後述する。

【００３３】尚、ここで例示する付加情報の長さは７４
ｂｉｔ長であるが、ＲＴＡで付加される付加情報の長さ
は将来の拡張を考えて、例えば８８ｂｉｔとして設定す
る。この結果、本システム内で取り扱われるセルは６４
Ｂｙｔｅ長となる。

【００３４】前記ＯＭＤＩはＯＡＭセルの分岐／挿入を
行うものである。このＯＭＤＩにて分岐されたＯＡＭセ
ルはセルの形でＩＬＣに渡される。また挿入したいＯＡ
Ｍセルについても同様にしてセルの形でＩＬＣからＯＭ
ＤＩに渡される。

【００３５】ＯＭＤＩとＲＴＡは、セル長のサイクルで
周期的に動作する。一方，ＣＳＤの動作は必ずしもセル
長の周期をもっているとは限らない。またＨＥＣによる
セル同期確立シーケンスの中にＨＵＮＴ状態が入る可能
性がある。この為、ＣＳＤの動作サイクルと，ＯＭＤＩ
／ＲＴＡの動作サイクルとの間でセル同期をとる必要が
生じる。このセル同期は、ＣＳＤの出力部に２セル長分
のバッファを持つことにより実現される。尚、セル同期
が確立していない期間には、前記ＣＳＤはＯＭＤＩに対
して空セルを出力し続けることになる。

【００３６】ＣＳＤ／ＯＭＤＩ／ＲＴＡ内部でのセル転
送、およびセルの入出力は８ｂｉｔパラレルで行われる
ものとする。またＲＴＡからのセル出力は、そのセル長
が伸びるので１４９．７６Ｍｂｐｓ×（６４／５３）で
行われるものとする。この結果、ＣＳＤのセル入出力、
ＯＭＤＩのセル入出力、およびＲＴＡのセル入力は１
８．７２ＭＨｚのクロックに同期して（１セル当り２．
８３μＳｅｃ）、またＲＴＡのセル出力は、例えば１
８．７２×（６４／５３）ＭＨｚのクロックに同期して
それぞれ行われることになる。

【００３７】さてセル流に対するトラヒックの監視は、
ＲＴＡによりルーティングタグを付加する際に以下のよ
うに行わる。

【００３８】各ＶＣの運んでいるトラヒックはＴＯＶＡ
（Ｔｒａｆｆｉｃ Ｏｂｓｅｒｖｅｒ／Ｖｉｏｌａｔｉ
ｏｎ Ｔａｇ Ａｄｄｅｒ）にて観察される。基本的に
はこのトラヒック計測はＶＰＩ／ＶＣＩ変換の為のＨＴ
Ｔに対するアクセスを観察することにより行なわる。し
かしてＴＯＶＡはトラヒック計測の結果、或るＶＣに割
り当てられた容量を越えていると判断されたセルに関し
てバイオレーションタグを付けるようにＲＴＡに指示す
る。これにより各ＶＣについてのＶＣポリシングが行わ
れる。このバイオレーションタグの位置は、例えばセル
の付加情報の内部として設定される。

【００３９】さて新規に発生したＶＣは、そのＶＣの入
り側リンクでのＶＰＩ／ＶＣＩ，そのＶＰＩ／ＶＣＩの
組に対応する物理ＶＣＩ，出側リンクでのＶＰＩ／ＶＣ
Ｉ，更にＡＴＭＳＷ内での当該ＶＣの経路を指定するル
ーティングタグをＩＬＣからＨＴＴとＬＰＴとにそれぞ
れ通知し、更にそのＶＣの容量を設定する数種のパラメ
ータを前記ＩＬＣからＴＯＶＡに通知することにより設
定される。ＩＬＣから上述のパラメータを受け取ったＨ
ＴＴ，ＴＯＶＡは、そのパラメータを取り込み、そのパ
ラメータに従ってセル流を制御することになる。

【００４０】前記ＲＴＡから出力されたセルはＩＢＵＦ
で一旦蓄積され、ＡＴＭＳＷの動作速度に合わせて出力
される。後述するセルの廃棄は処理はこのＩＢＵＦにお
いてのみ行われ、またバイオレーションタグ付きのセル
は、このＩＢＵＦにて無条件に廃棄される。

【００４１】一方、ＣＬＰに関して、ＩＢＵＦは次のよ
うにセルを扱う。セルを廃棄しなければならない状況、
例えばバッファフルになったならば、ＣＬＰは廃棄され
やすい（ＣＬＰ＝１）とされているセルの内、前記ＩＢ
ＵＦに最も古くから蓄積されているセルを廃棄する。セ
ル廃棄が発生すると、その廃棄セルに関する情報が前記
ＩＬＣに通知される。そして前記ＩＢＵＦからのセル出
力は、ＲＴＡからのセル出力速度のほぼ２倍、例えば３
６０Ｍｂｐｓで、８ｂｉｔパラレルの形で行われる。

【００４２】さてＩＢＵＦから出力されたセルはＡＴＭ
ＳＷに渡される。ＡＴＭＳＷでは前記ＲＴＡにて各セル
に付加された付加情報の中のルーティングタグを参照
し、そのセルを所望の出力ポートへと転送する。ＡＴＭ
ＳＷ内部のスイッチ間リンクでは、前記ＩＢＵＦの出力
速度と同じ速度でセル転送が行われる。

【００４３】しかしてＡＴＭＳＷの出力ポートから出力
されたセルはＯＢＵＦ（Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）
に入力され、一旦蓄積される。そしてこのＯＢＵＦで
は、それ以降の速度に合わせてセルを出力する。具体的
にはＯＢＵＦへのセル入力は、前記ＩＢＵＦからのセル
出力と同じ速度である３６０Ｍｂｐｓで行われる。これ
に対してＯＢＵＦからＲＴＤ（Ｒｏｕｔｉｎｇ Ｔａｇ
Ｄｅｌｅｔｅｒ）へのセル転送は後で述べるように１
４９．７６Ｍｂｐｓ×（６４／５３）で行われる。よっ
て出力ポートに関するコンフリクトによるセルのバッフ
ァ内部での滞留は、主にＯＢＵＦにおいて発生すること
になる。

【００４４】因みに、このＯＢＵＦのバッファ量を数１
０００セル分程度持つようにすることは、ハードウェア
的に非常に困難である。またシステム内部でセル廃棄の
発生する箇所が多い場合、発生したセル廃棄に関する情
報をシステムの制御部に持ち上げるのが非常に困難とな
る。これらの点を勘案して、ここではＯＢＵＦからＡＴ
ＭＳＷ内部を経由してＩＢＵＦまで出力先のバッファが
フルであるならば、そのセルのバッファ間転送を抑制す
ると云う、簡単なフロー制御が掛けられる。このような
フロー制御により、ＩＢＵＦ−ＡＴＭＳＷ−ＯＢＵＦと
いう経路上のバッファが、コンフリクト回避の為に協調
して動作するようになり、この結果、そのバッファ容量
の削減を図ることが可能となる。

【００４５】またセル廃棄の発生箇所もＩＢＵＦだけと
なるので、ＩＢＵＦで廃棄されたセルの情報だけをシス
テムの制御部に持ち上げれば良くなるので、ハードウェ
ア構成を簡略化することが可能となる。

【００４６】また前記ＯＢＵＦではセルの遅延クラスの
制御が行われる。このＯＢＵＦでのセルの遅延クラスの
制御は、仮にセルがシステム内部に滞留するならば、上
述したようにＡＴＭＳＷのセル転送速度が上がっている
ので、セルの滞留の殆どが前記ＯＢＵＦで発生している
との考えに基づいて実行される遅延クラス制御手法と云
える。

【００４７】さて前記ＯＢＵＦから出力されたセルはＣ
ＳＨ（Ｃｅｌｌ Ｓｈａｐｅｒ）に入力される。このＣ
ＳＨではリーキーバケットにより出力セル流の監視を行
い、セル流に対するシェイピング処理を行う。このシェ
イピング処理により、対向するセル処理機能におけるポ
リシング機能により、伝送出力したセル流が違反セルで
あると判定されないように、そのセルの出力が制御され
る。このＣＳＨでのセル入出力速度は前記ＯＢＵＦにお
けるセルの出力速度と等しい速度である。

【００４８】しかして前記ＣＳＨから出力されたセルは
ＲＴＤ（Ｒｏｕｔｉｎｇ ＴａｇＤｅｌｅｔｅｒ）に入
力される。ＲＴＤに対するセルの入力は１４９．７６Ｍ
ｂｐｓ×（６４／５３）で行われ、これにより前述した
付加情報を削除する為のＲＴＤ内部に含まれるバッファ
でのオーバーフローが防がれる。尚、このＲＴＤへのセ
ル入力は８ｂｉｔパラレルで行われる。

【００４９】ＲＴＤから出力されたセルは、いま１つの
ＯＭＤＩを通じてＣＩＳ（ＣｅｌｌＩｎｆｏｒｍａｔｉ
ｏｎ Ｓｃｒａｍｂｌｅｒ）に入力される。このＣＩＳ
はセルの情報部に対してスクランブルを掛けるものであ
る。この結果、ＯＭＤＩ／ＣＩＳのデータ入出力は１
８．７２ＭＨｚ８ｂｉｔのパラレル信号として扱われ
る。

【００５０】さて上記ＣＩＳでスクランブルが掛けられ
たセルはＦＡＳ（Ｆｒａｍｅ Ａｓｓｅｎｂｌｅｒ）に
入力され、ＳＯＨ，ＰＯＨが付加されてＳＴＭフレーム
化された後、パラレル・シリアル変換される。このＳＴ
Ｍフレーム化の際、ＡＵ−４ポインタの指示するペイロ
ード内位置に対して、ＡＴＭ領域のセルはバイト位相が
揃えられる。更にＳＯＨ，ＰＯＨにて運ぶべき管理情報
は前記ＩＬＣからＦＡＳに通知され、同時にＤＣＣチャ
ネルに乗せる情報もＩＬＣからＦＡＳに通知される。そ
してＦＡＳからはシリアル信号としてＳＴＭフレームが
出力される。

【００５１】尚、ＣＣＩＴＴでの審議に従い、上記ＶＣ
−４のＨ４ポインタによりペイロード内でセルの先頭を
指示することも考えられる。仮にこのようにしてＶＣ−
４のＨ４ポインタを使用してペイロード内でセルの先頭
を指示するようにすれば、ＦＤＡからＣＳＤへの８ｂｉ
ｔのパラレルデータに、他の部分と同様にセル先頭信号
を並列に設けることができ、各機能要素間のインターフ
ェースの統一化を図ることが可能となる。

【００５２】しかしてＦＡＳから出力されたＳＴＭフレ
ームはＯＵＳ（ＯＰＴ ＵｎｉｔＳｅｎｄｅｒ）に渡さ
れ、このＯＵＳにて電気−光変換を受けて光ファイバに
出力されることになる。

【００５３】一方、本システムでの障害監視は次のよう
に行われる。

【００５４】上述したセル処理機能を構成する各機能要
素の内、前記ＯＵＲ，ＯＵＳ，ＦＤＡ，ＣＳＤ，ＯＢＵ
Ｆはそれぞれの入力で受信断（ＲＥＣ）を監視できるよ
うに構成される。更にＦＤＡではフレーム同期に関する
ＦＤＡ自身の状態、即ち、ＨＵＮＴ，ＳＹＮＣＨ，ＰＲ
ＥＳＹＮＣを，またＣＳＤではセル同期に関するＣＳＤ
自身の状態であるＨＵＮＴ，ＳＹＮＣＨ，ＰＲＥＳＹＮ
Ｃをそれぞれ監視できるように構成される。

【００５５】また大規模ＡＴＭスイッチにも上述したセ
ル処理機能が使用されることを考慮し、ＩＢＵＦ−ＡＴ
ＭＳＷ−ＯＢＵＦの経路のビット誤り率の上昇を検出で
きるような工夫を施すことが望ましい。この為、ＲＴＡ
にてセルに付加する付加情報の中の１Ｂｙｔｅには、そ
のセルのパリティビットを設けるようにする。このパリ
ティビットをＲＴＤで検査することで、ＩＢＵＦ−ＡＴ
ＭＳＷ−ＯＢＵＦの経路のビット誤り特性の低下を監視
するようにする。

【００５６】さてＨＴＴ／ＬＰＴに関しては、ＨＴＴ内
部におけるＲＡＭまたはレジスタのパリティチェックの
他に、次の手法により障害監視が行われる。

【００５７】この障害監視は新規ＶＣ設定時に行われ、
そのＶＣを張る経路が正常であることを確認する為に実
行される。即ち、この障害監視は、ＶＰ設定時にＨＴＴ
／ＬＰＴに必要なデータを書き込んだ後、ＩＬＣからＯ
ＭＤＩを通じてＯＡＭセルを通過させ、そのＶＣの出側
のＯＭＤＩで上記ＯＡＭセルが検出されるか否かを判定
して行われる。同様の操作は加入者を収容しているＡＴ
Ｍリンクシステム，および隣接ＡＴＭノードシステム間
でも行われる。この為、加入者収容リンクシステム，お
よび隣接ＡＴＭノードシステム間でＯＡＭセルのループ
バックが行われるようになっている。このＯＡＭセルの
ループバック制御は各セル処理機能内のＣＳＤとＲＴＡ
の間に設けられたＯＭＤＩから、ＲＴＤとＣＩＳの間に
設けられたＯＭＤＩにループバックＯＡＭセルを転送す
ることにより実現される。

【００５８】一方、ＴＯＶＡの障害監視は、ポリシング
のアルゴリズムが確かに動作することを、後述するよう
にＶＣ設定時に確認することにより実現される。またＣ
ＳＨの障害監視についても後述するように上記ＴＯＶＡ
の障害監視と同様にポリシングのアルゴリズムを用いて
セルの出力規制を掛けることによって実現される。この
ＣＳＨの障害監視については、ポリシングのアルゴリズ
ムが確かに動作することをＴＯＶＡと同様に、新規ＶＣ
設定時に確認すると共に，出力規制が掛かることを確認
して行われる。この障害監視については、後で詳しく説
明する。

【００５９】またノードシステムでは廃棄クラス制御と
遅延クラス制御が行われる。この廃棄クラス制御につい
ての障害監視は、ＩＢＵＦで廃棄されたセルをＩＬＣで
解析することによって実現される。そしてセルが廃棄さ
れた時、ＩＢＵＦはその廃棄されたセルそれ自身と、セ
ルが廃棄された時にＩＢＵＦ内部に保持されている各廃
棄クラス毎のセル数とをＩＬＣに通知する。しかしてＩ
ＬＣはセルが廃棄される毎に、ＩＢＵＦ内の各廃棄クラ
ス毎のセル数と廃棄されたセルの属する廃棄クラスとか
ら、廃棄クラス制御が正常に動作していることを確認す
る。

【００６０】一方、遅延クラス制御の障害監視はＯＢＵ
Ｆが自律的に次の様な手法により実行する。即ち、ＯＢ
ＵＦは各遅延クラス毎に、そこに保持しているセル数を
カウントするカウンタを持つ。そしてセルを出力する度
に、上記ＯＢＵＦは各クラス毎に保持しているセル数
と、そこから実際に出力したセルの遅延クラスとを比較
し、正常に遅延制御アルゴリズムが動作していることを
確認する。この確認処理にて異常が発見されたならば、
ＯＢＵＦはＩＬＣにそのことを通知する。

【００６１】尚、ＩＬＣの障害監視は一般的な手法を用
いて、例えばワッチドッグタイマによる暴走チエック、
および監視制御部との間の定期的通信によるお互いの生
存確認により行われる。

【００６２】尚、ここでは無瞬断の系切り替え機能を実
現するべく、ＡＴＭＳＷの他にＲＴＡ，ＨＴＴ，ＬＰ
Ｔ，ＴＯＶＡ，ＩＢＵＦ，ＯＢＵＦ，ＣＳＨ，ＲＴＤが
それぞれ２重化されている。この無瞬断で系を増設する
為の詳しい手法については後述する。またＦＤＡ／ＣＳ
Ｄ／ＯＭＤＩ／ＲＴＡ／ＩＢＵＦ／ＯＢＵＦ／ＣＳＨ／
ＲＴＤ／ＣＩＳ／ＦＡＳにおけるそれぞれのセル入出力
は、保守性の向上の為、ここでは同一のインターフェー
スとして実現される。

【００６３】次にセル同期，スクランブル・デスクラン
ブル機能について説明する。

【００６４】セル同期，スクランブル・デスクランブル
機能は前述した図２に示したセル処理機能一般構成の内
のＣＳＤ（Ｃｅｌｌ Ｓｙｎｃｈｒｏｎｉｚｅｒ／Ｉｎ
ｆｏｒｍａｔｉｏｎ Ｄｅｓｃｒａｎｂｌｅｒ）とＣＩ
Ｓ（Ｃｅｌｌ Ｉｎｆｏｒｍａｉｔｉｏｎ Ｓｃｒａｎ
ｂｌｅｒ）とが担っている。

【００６５】図３はこのＣＩＳの構成を示す図であり、
この図３を参照してＣＩＳの構成とその概略動作につい
て説明する。

【００６６】ＣＩＳはＲＴＤからＯＭＤＩを通じて渡さ
れるセルの情報部にスクランブルを掛け、更にヘッダ部
のＨＥＣを計算してその結果をＨＥＣフィールドに埋め
込む機能を持つ。このＣＩＳには５３バイト長のセル
が、１８．７２ＭＨｚ８ｂｉｔのパラレルデータに１ビ
ットの先頭表示信号が付加された形で前記ＲＴＤから渡
される。

【００６７】ＣＩＳ内部にはＨＥＣ計算部と情報フィー
ルドスクランブラが設けられており、入力されるセルの
ヘッダ部の情報はＨＥＣ計算部に入力され、またその情
報部は情報フィールドスクランブラにそれぞれ振り分け
られて入力される。この振り分けはデータ線と並列に設
けられた先頭表示信号によってリセットされるカウンタ
により制御される。尚、情報フィールドスクランブラは
４３次の自己同期型スクランブラにより実現される。

【００６８】しかしてＨＥＣ計算部と情報フィールドス
クランブラからそれぞれ出力されるビットストリームは
合流され、再びセルの形に戻されて出力される。この出
力は１８．７２ＭＨｚ８ｂｉｔパラレル形式のデータか
らなり、セルの先頭表示信号はデータに並行して出力さ
れる。この先頭表示信号は，例えばＦＡＳがＶＣ−４の
Ｈ４ポインタを作成する際に利用される。

【００６９】一方、ＣＳＤは図４に示すように構成され
る。

【００７０】ＣＳＤはＦＤＡから渡される１８．７２Ｍ
Ｈｚ８ｂｉｔのパラレルデータに対して、ＨＥＣ計算に
よりそのビットストリームからセルの先頭を探し出し、
探し出したセルの先頭バイトに所定のマーク（印）を付
ける役割を持つ。ＦＤＡから入力される８ｂｉｔパラレ
ルデータストリームでは、基本的にはセルのバイト位相
が揃えられていると仮定する。しかしてここでは消費電
力の低減の為、ＣＳＤは上記仮定の下にセルの先頭の検
索を行い、１８．７２ＭＨｚ，８ｂｉｔパラレルのデー
タに１ｂｉｔの先頭表示信号が付加された形としてセル
を出力する。

【００７１】このＣＳＤは概略的には次のように動作す
る。

【００７２】先ずＦＤＡから入力されたビットストリー
ムはセル同期部に入力される。するとセル同期部は入力
されたビットストリームに対してセル同期をとると同時
に、セルのヘッダ部のビット誤り検出／訂正を行う。こ
のセル同期部でのセル同期，並びにヘッダ部誤り検出／
訂正手順はＣＣＩＴＴに準拠して、例えば以下のように
行われる。

【００７３】即ち、セル同期部はセル同期手順の状態に
より３種類の状態を持つ。セル同期がとれていない状態
をＨＵＮＴ状態，セル同期がとれかけている状態をＰＲ
ＥＳＹＮＣ状態，セル同期がとれた状態をＳＹＮＣＨ状
態と呼ぶものとすると、ＨＵＮＴ状態ではＣＳＤからデ
ータが１Ｂｙｔｅ入力される毎に過去に入力された４０
ｂｉｔ（５Ｂｙｔｅ）についてシンドロームを計算す
る。この際、過去に入力された４０ｂｉｔをヘッダであ
ると看做した時，そのヘッダに誤りがなかったならば，
計算したシンドロームは予め予測できる値となる。よっ
てＣＳＤではそのシンドロームが予め予測できる値にな
ったとき、これをとりあえずヘッダの入力が終了したと
仮定してＰＲＥＳＹＮＣ状態に移行する。

【００７４】一方、ＰＲＥＳＹＮＣ状態では、ＣＳＤは
セル単位にヘッダ部分の誤り検出を行う。具体的にはＨ
ＵＮＴ状態からＰＲＥＳＹＮＣ状態に遷移した時から５
３Ｂｙｔｅ毎に過去に入力された４０ｂｉｔについての
シンドロームを計算する。そして計算したシンドローム
が連続してＤＥＬＴＡ回に亘って前述した予め予測でき
る値になっているならば、現在、ヘッダと看做している
部分が確かにヘッダであると判断し、ＳＹＮＣＨ状態に
移行する。しかしシンドロームが前述した予め予測でき
る値でなかったならば、直ちにＨＵＮＴ状態に戻る。

【００７５】そしてＳＹＮＣＨ状態では、ＣＳＤはセル
単位にヘッダ部分の誤り検出／訂正を行う。この段階で
はおそらくセルのヘッダ部の位置を正しく認識している
ので、殆ど誤りは発生しないはずである。しかし連続し
てＡＬＰＨＡ回に亘ってヘッダ部に誤りが検出されたな
らば、その時点でＨＵＮＴ状態に戻る。

【００７６】尚、上述したＨＵＮＴ状態，およびＰＲＥ
ＳＹＮＣ状態ではＣＳＤは有効セルを出力せず、これら
の状態の時はＣＳＤは常に空セルを出力するものとす
る。またＳＹＮＣＨ状態ではヘッダ部にビット誤りが発
見できなかったとき、若しくはビット誤りが発見されて
も訂正できた有効セルとしてデュアルバッファに出力す
る。無効セルについては廃棄することにする。そしてＯ
ＭＤＩに出力するべき有効セルが無い場合には、ＣＳＤ
は常に空セルを出力するものとする。

【００７７】セル同期部がＳＹＮＣＨ状態の時に前記セ
ル同期部から出力されたセルは、前記情報フィールドデ
スクランブラによりその情報部がデスクランブルされ
る。このデスクランブルは４３次の自己同期型デスクラ
ンブラを用いて実行される。

【００７８】しかしてデスクランブラを通過したセルは
一旦デュアルバッファに蓄積される。また空セル発生部
はＣＳＤから出力する為の空セルを常に発生させてい
る。そしてデュアルバッファ上にセルが蓄積されている
場合、上記空セル流上の１つの空セルをデュアルバッフ
ァ上のセルで置き換えることによって有効セルを出力す
る。この処理によりセル同期動作とセル出力動作の間の
同期が取られている。

【００７９】前述のようにＣＳＤから出力される８ｂｉ
ｔのパラレルデータには１ｂｉｔの先頭表示信号が付加
されているが、ＣＳＤに入力される８ｂｉｔのパラレル
データについても先頭表示信号が付加されていても勿論
かまわない。先頭表示信号を付加する場合には、ＣＳＤ
はその先頭表示信号で表示されるセルの先頭と、自分が
ＨＥＣ計算により求めたセルの先頭を比較し、もしセル
の先頭が一致していなければＩＬＣに対して警報を上げ
ることになる。

【００８０】前述した図２に示した構成の場合、ＦＤＡ
がＶＣ−４のＨ４ポインタによりセルの先頭を知り、そ
の先頭をＦＤＡが出力する８ｂｉｔのパラレルデータに
付加してＣＳＤに渡すとものとすると、誤フレーム同期
に陥るか、或いは誤セル同期に陥った場合、先頭表示信
号により示されたセルの先頭と，ＨＥＣ計算によって求
めたセルの先頭が異なることになる。この結果、どちら
かが誤同期に陥ったことをＩＬＣに通知することが可能
になる。

【００８１】このセルの先頭の比較は先頭表示信号がア
クティブになった時のみに行なうようにしておけば、先
頭表示信号を使用しない場合は常にその信号をインアク
ティブに固定しておくことでＣＳＤの動作への影響を無
くすことができる。この信号をＣＳＤ入力インターフェ
ースへ追加しても特に問題が生じることはない。

【００８２】さてＣＳＤから出力される監視制御情報に
は、前記セル同期部の状態，ＨＵＮＴ，ＰＲＥＳＹＮ
Ｃ，ＳＹＮＣＨと，仮に検出を行うのであれば誤フレー
ム／セル同期発生表示があり、更にＦＤＡからの受信断
がある。ＦＤＡからの受信断は、例えばＣＣＩＴＴで定
められたセルフォーマットに従うと、必ずセルの中に論
理値［０］と［１］の双方が現れるので、ＦＤＡからＣ
ＳＤに渡されるデータを観測し、１セル時間以上全ての
データが［０］または［１］に固定していることを監視
することにより検出することが可能となる。

【００８３】尚、ＣＩＳには特に監視制御項目は設ける
と云うことはしない。

【００８４】次にセル処理機能におけるＯＡＭセル挿入
／分岐機能について説明する。

【００８５】ＯＡＭセル挿入／分岐機能は前述した図２
に示したセル処理機能一般構成の内，ＯＭＤＩ（Ｏｐｅ
ｒａｔｉｏｎ ａｎｄ Ｍａｎａｇｅｍｅｎｔ Ｃｅｌ
ｌＤｒｏｐ ａｎｄ Ｉｎｓｅｒｔ）が担う機能であ
る。このＯＡＭ機能（特にＡＴＭレイヤ）に関してはＣ
ＣＩＴＴでの議論の対象でもあり、今後大きく変化する
可能性があるが、本発明ではハード規模を抑えることを
第１の目標として次のような機能として実現される。

【００８６】このＯＭＤＩがサポートするＯＡＭ機能
は、模式的には図５に示すように実現される。このＯＭ
ＤＩは、各種ＯＡＭ機能の内，セル転送路の接続試験を
行うために必要な機能を提供するもので、具体的には次
の４種類の試験を実行する機能を実現する。 １ＡＴＭＳＷ内部接続試験 ２伝送路接続試験 ３ＶＣリンク連結試験 ４隣接ノードループバック試験 １に示すＡＴＭＳＷ内部接続試験は、ＡＴＭＳＷ増設時
等にＡＴＭＳＷの入力ポートから出力ポートまでが正常
に接続され、且つ正常にセルがスイッチングされること
を確認する為の試験である。具体的にはそれぞれの入力
ポートから挿入されたセルが、各出力ポートから出力さ
れることを確認することにより実現される。

【００８７】また２に示す伝送路接続試験は、対向する
リンクシステムとの間でフレーム同期／セル同期が確立
していることを確認する為の試験である。この試験は、
対向リンクシステムに向けて出力されたセルがループバ
ックにより戻って来ることを確認することによって実現
される。

【００８８】以上の２種の試験は物理レイヤ機能の確認
試験であり、物理レイヤＯＡＭセルを使用して行われ
る。尚、物理レイヤＯＡＭセルのヘッダフォーマットは
Ｉ．３６１，Ｉ．４３２に従うものとする。更に情報フ
ィールド内部に少なくともそのＯＡＭセルを分岐するか
ループバックするかを指定するビット，分岐／ループバ
ックビットを設定して行われる。

【００８９】これに対して次に述べる２種の試験はＡＴ
Ｍレイヤ機能の確認試験である。

【００９０】３に示すＶＣリンク連結試験は、ＲＴＡ−
ＡＴＭＳＷ−ＲＴＤのパスが正常に動作しているか確認
する為の試験であり、特にＲＴＡでのＶＰＩ／ＶＣＩ変
換機能，ルーティングタグ付加機能に注目して実行され
る試験である。この試験は、任意のセル処理機能から任
意のセル処理機能へのセルが正常にＶＰＩ／ＶＣＩ変換
を受けつつ、ＡＴＭＳＷでスイッチングされることを調
べることで、ＲＴＡ−ＡＴＭＳＷ−ＲＴＤにより実現さ
れるＶＣリンク間の連結動作を確認することにより行わ
れる。

【００９１】尚、４に示す隣接ノードループバック試験
は、リンクシステムを介して隣接するノード間でのセル
のループバック試験である。

【００９２】以上の各試験の為に使用するＡＴＭレイヤ
ＯＡＭセルのヘッダフォーマットについては、現在のと
ころＣＣＩＴＴで標準化されていないが、例えば空セル
と物理レイヤＯＡＭセルのヘッダフォーマットとのアナ
ロジから、試験したいＶＰリンク／コネクションを識別
するＶＰＩを付け、更にＰＴフィールドに［１０］を入
れたフォーマットを設定することにより実行することが
可能となる。またＡＴＭレイヤＯＡＭセルの情報フィー
ルド内に、少なくともそのＯＡＭセルを分岐するかルー
プバックするかを指定するビットと、分岐／ループバッ
クビットとを設けることにより実現される。

【００９３】更に物理レイヤ／ＡＴＭレイヤＯＡＭセル
の情報フィールドに、そのセルがどのレベルの試験用の
セルであるかを示すフィールド、つまり試験レベルフィ
ールドを設定するようにすれば良い。

【００９４】このＯＡＭセルのフォーマット／ＯＡＭ機
能については、リンクシステムとの整合をとる必要があ
る。従ってここでは、物理レイヤ／ＡＴＭレイヤＯＡＭ
セルの試験レベルフィールドにある特定のパターンがセ
ットされているＯＡＭセルは、通常のセルと同様にリン
クシステムにてＶＰＩによりスイッチングを受けるもの
とする。また分岐／ループバックビットによりループバ
ックの指定された物理レイヤＯＡＭセルについては、必
ずリンクシステム上でループバックを受けるものとす
る。

【００９５】ところで或る伝送路上では、必ず上り／下
りのＶＣが同じＶＰＩ／ＶＣＩを用いて設定されている
ものとする。尚、本ＯＭＤＩと対になって使用されるリ
ンクシステムのＯＭＤＩについては後述する。

【００９６】するとノードシステム内の全てのＯＭＤＩ
は，全てのＯＡＭセルについてその分岐／ループバック
ビットに従って分岐／ループバックを行う機能を持つこ
とになり、この結果、以上の４種のＯＡＭ機能を実現す
ることが可能となる。

【００９７】次にＯＭＤＩの構成と概略動作について説
明する。

【００９８】このＯＭＤＩは、例えば図６に示すように
構成される。このＯＭＤＩはＯＡＭセル挿入／分岐機能
の他に、ノーマル系とエマージェンシ系とを切り替える
機能も持つ。このようなＯＭＤＩが備える２つの機能
は、無瞬断増設等による系の切り替え時には必ずＯＡＭ
セルによる切り替え系チェックが行われるので、ＯＡＭ
セル挿入／分岐機能とノーマル系／エマージェンシ系切
り替え機能を同じ機能要素で行うのが自然であることに
立脚して実現される。

【００９９】このＯＭＤＩは概略的には次のように動作
する。システム各部に配置されるＯＭＤＩは、これから
不必要な機能を削除することにより構成可能である。

【０１００】即ち、Ａ系／Ｂ系入力ポートから入力され
たセルは一旦デュアルバッファを経由し、ＯＭＤＩ内部
の動作サイクルに合わせられる。この処理はＡ系／Ｂ系
選択の時にセル廃棄が発生しないようにする為の配慮で
ある。ここでＡ系／Ｂ系とは、切り替えられる２つの系
のどちらかを意味する。しかしノーマル系／エマージェ
ンシ系のような２つの系の役割分担はこのＯＭＤＩによ
って規定されるものではなく、ソフトウェアによって規
定されるものである。従ってここでは単にＡ系／Ｂ系と
して説明する。

【０１０１】さてデュアルバッファを通過したセルはセ
ルドロップを通過する。このセルドロップでは次の２つ
の条件が成立した時にセルを分岐する。 １セルのヘッダ部分のＰＴビットが［１０］であり、こ
れによって物理／ＡＴＭレイヤＯＡＭセルであることが
指定されているとき。

【０１０２】２情報フィールド中の分岐／ループバック
ビットにより、その分岐が指定されているとき。

【０１０３】しかしてセルドロップを通過したセル流
は、セレクタを介してＡ系，若しくはＢ系の一方が選択
されて出力される。このようにして系が選択されたセル
流は、次にループバック機能を実現する為のセルドロッ
プ／空セル置き換えを通過する。このセルドロップで
は、以下の２条件が全て成立した時にセルを分岐するこ
とになる。 １セルのヘッダ部分のＰＴビットが［１０］であること
により、物理／ＡＴＭレイヤＯＡＭセルであることが指
定されているとき。 ２情報フィールドの中の分岐／ループバックビットによ
りループバックが指定されているとき。

【０１０４】尚、この場合には迅速にループバックを行
うことができるが、必ずそのように設定しなければなら
ないことはない。仮に上り／下りのＶＣが、異なるＶＰ
Ｉ／ＶＣＩにて設定されていたならば、そのＯＡＭセル
を一旦ＩＬＣに渡し、このＩＬＣにてＶＰＩ／ＶＣＩを
書き替えた後に反対側に挿入することによりループバッ
クを実現することもできる。

【０１０５】しかる後、上記セルドロップを通過したセ
ル流は、次に空セル置き換えを通過する。ここではセル
流に空セル（ＶＰＩ＝オール［０］，ＶＣＩ＝オール
［０］，ＰＴ＝［００］）が現れた時、その空セルを挿
入したいセルに置き換えられる。この挿入したいセル
は、この空セル置き換えに接続されたバッファに予め蓄
積されている。尚、この空セル置き換えはループバック
セルの挿入に相当する。

【０１０６】しかして空セル置き換えを通過したセル流
はＡ系／Ｂ系にコピーされた後、ゲートを通過する。こ
のゲートでは、受け取ったセルをＡ系／Ｂ系それぞれに
入力するか否かを決定する。尚、受け取ったセルを入力
しない場合には、前記Ａ系／Ｂ系には空セル流が出力さ
れる。

【０１０７】このようなセル流に対する制御を行う為
に、上記ゲートは空セル発生機能を備えている。またセ
ル流のコピーは、障害時の系切り替えに備えてＡ系／Ｂ
系のＡＴＭＳＷの内部状態をほぼ同じに保つように、同
じセル流を与えられるようにする為である。

【０１０８】またセル流をコピーした後、一旦ゲートを
通過させてＡ系／Ｂ系にそれぞれに出力するか否か選択
できるようにしたのは、無瞬断の系切り替え用として現
在使用していない系のチェックが、スイッチングされて
いるトラフィックに悪影響を与えないようにする為であ
る。

【０１０９】さてゲートを通過したセル流は、次に空セ
ル置き換えを通過した後、ＯＭＤＩから出力される。こ
こでの空セルの置き換えは、ＯＡＭセルの挿入操作を実
現するものであり、同時に無瞬断の系の切り替えを行う
べく、Ａ系／Ｂ系それぞれに独立にＯＡＭセルを挿入可
能とする機能として実現される。前述したループバック
実現用の空セル置き換えと同様に、ここでは与えられた
セル流から空セルを検出し、バッファに蓄積されている
セル列の先頭セルをその空きセルと置き換えることによ
り空セル置き換え機能が実現される。この機能によりＯ
ＡＭセル挿入動作が実現される。

【０１１０】ところでループバック試験を行う為には、
ループバック用のセルドロップについては、ＯＡＭセル
の分岐／ループバックビットをループバックから分岐に
変える機能を持つことが必要となる。

【０１１１】尚，図６に示すように構成されたＯＭＤＩ
の場合には、Ａ系／Ｂ系用セルドロップの位置からＡ系
／Ｂ系用空セル置き換えの位置までのパスについてＯＡ
Ｍセルを通すことはできない。従ってこの場合には図６
に示すようにこれらの間で特別なＯＡＭセル、具体的に
はＯＭＤＩ−ＯＡＭセルを流してそのパスの動作確認を
行うことが考えられる。然し乍ら，他の機能要素で受信
断を検出しており、且つ後述するようにＴＯＶＡでは通
過するセルの個数をＶＰごとにカウントしているので、
このパスに対するＯＡＭセルによる確認は実際には必要
がないと考えられる。

【０１１２】次に上記ＯＭＤＩの監視制御情報について
説明する。

【０１１３】このＯＭＤＩから出力される監視制御情報
は、計３カ所にある空セル置き換えとそれに付属したバ
ッファ、即ちセル挿入機能でのセル廃棄情報，挿入セル
廃棄の情報からなる。制御装置（ＩＬＣ）は、挿入され
ようとするＯＡＭセルが廃棄されたことを検出し、矛盾
が起こらないようにＯＡＭ手順を変化させることにな
る。

【０１１４】図７はＯＡＭセルにおけるＯＭＤＩとＩＬ
Ｃとのインターフェース手法を模式的に示している。Ｏ
ＭＤＩの持つＩＬＣとＯＡＭセルを入力／出力するポー
トは計４個である。基本的にはこの図７に示すように、
これらのポートと，ＩＬＣのＭＭ（メインメモリ）との
間でＤＭＡ転送を行うことにより、ＩＬＣとＯＭＤＩと
の間のインターフェースが行われる。

【０１１５】ここで上記ＩＬＣは、どのポートから分岐
されたＯＡＭセルかどのポートにＯＡＭセルを挿入する
かを認識する必要がある。従って、例えば図７に示すよ
うにＤＭＡチャネルを、ＯＭＤＩのＯＡＭセル入力ポー
ト／出力ポートとにそれぞれ設け、ＩＬＣではＤＭＡチ
ャネルを識別することにより、どのポートから入力／出
力されたＯＡＭセルであるかを識別するようにすれば良
い。

【０１１６】次に前述したセル処理機能におけるＶＰＩ
変換・ルーティングタグ付加機能について説明する。こ
のＶＰＩ変換・ルーティングタグ付加機能は前述したセ
ル処理機能一般構成の内，ＲＴＡ（Ｒｏｕｔｉｎｇ Ｔ
ａｇ Ａｄｄｅｒ），ＬＰＴ（Ｌｏｇｉｃａｌ／Ｐｈｙ
ｓｉｃａｌ ＶＣＩ Ｔｒａｎｓｆｏｒｍｅｒ）とＨＴ
Ｔ（Ｈｅａｄｅｒ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ Ｔ
ａｂｌｅ）が担う機能である。

【０１１７】先ず論理ＶＣＩ（Ｌｏｇｉｃａｌ ＶＣ
Ｉ）と物理ＶＣＩ（ＰｈｙｓｉｃａｌＶＣＩ）とについ
て説明する。

【０１１８】ＣＣＩＴＴで標準化されたセルフォーマッ
トによると、ＶＰＩの長さはＵＮＩで８ｂｉｔ，ＮＮＩ
で１２ｂｉｔであり、ＶＣＩの値は１６ｂｉｔである。
従って最大４Ｋ×６４Ｋ（＝２５６Ｍ）本のＶＣを１つ
のＢＮＮＩに同時に設定することが可能である。然し乍
ら、１５５Ｍｂｐｓのリンク上に２５６Ｍ本のＶＣを同
時に設定すると、１つのＶＣ当りの平均速度が１ｂｐｓ
以下となり、Ｂ−ＩＳＤＮがこのようにして用いられる
ことは殆どないと考えられる。また２５６Ｍ本分のヘッ
ダ変換機能／ポリシング機能を実現しようとすると、現
状のＬＳＩ技術では許容することのできないシステム規
模となることが否めない。従って同時接続線数を、例え
ば以下の様に考えて算出設定する。

【０１１９】即ち、１５５Ｍｂｐｓのリンク上に設定さ
れるＶＣが全て６４Ｋｂｐｓ音声チャネル用であるとす
ると、必要な同時接続線数は約２０００本となる。そこ
で６４Ｋｂｐｓのチャネルよりも低い速度を持つＶＣの
存在も考慮し、同時接続線数を最大４０９６本として設
定する。

【０１２０】以上のように考えて同時接続線数を４Ｋ本
とすると、ＶＰＩ／ＶＣＩにより作成される２５６Ｍ本
の（論理）ＶＣ空間から、実際に取り扱う同時接続線数
４Ｋ本の（物理）ＶＣ空間へのマッピングを行う必要が
生じ、そのそれぞれについて識別子を定義する必要が発
生する。

【０１２１】ここでセルに担われてノードシステムに持
ち込まれるＶＰＩ＋ＶＣＩを論理ＶＣＩ，および同時接
続されるＶＣを識別する識別子を物理ＶＣＩと呼ぶもの
とすると、ＬＰＴは論理ＶＣＩから物理ＶＣＩへの識別
子変換を行う機能要素となる。

【０１２２】さてＬＰＴにおける論理ＶＣＩから物理Ｖ
ＣＩへの変換アルゴリズムは、例えば図８に示すように
表現される。

【０１２３】ここではハードウェアの構成規模を許容で
きる大きさに抑えるべく、例えば論理ＶＣＩのＶＰＩ下
位３ｂｉｔとＶＣＩ下位３ｂｉｔとを、物理ＶＣＩの１
２ｂｉｔの内の下位６ｂｉｔに使用する。物理ＶＣＩの
６ｂｉｔとして使用される論理ＶＣＩのビット位置につ
いては他にも考えられるが、本発明の有効性には影響は
ない。そして残された論理ＶＣＩの２２ｂｉｔをキーと
して連想メモリに対してアクセスを行い、前記物理ＶＣ
Ｉの残りの６ｂｉｔを得るように構成される。この連想
処理に必要な連想メモリの規模は［連想キー］＋［連想
データ］の２８ｂｉｔ６４ｗｏｒｄであり、十分に現状
のＣＭＯＳゲートアレイの１つに集積できる規模であ
る。

【０１２４】さて図９はＬＰＴの構成を示す図である。
このＬＰＴの概略的な動作について説明すると、ＲＴＡ
より渡された論理ＶＣＩは一旦論理ＶＣＩレジスタに保
持される。論理ＶＣＩの各ビットの内の、変換を受けず
に物理ＶＣＩとなる６ｂｉｔは直接物理ＶＣＩレジスタ
に送られる。また論理ＶＣＩのビットの内，物理ＶＣＩ
への変換を受ける２２ｂｉｔは６４個準備されたＣＡＭ
ワードの全てに渡される。すると各ＣＡＭワードでは自
分が保持している２２ｂｉｔの連想キーと、物理ＶＣＩ
レジスタから渡された２２ｂｉｔとを比較し、自分の連
想キーと渡された２２ｂｉｔとが一致した場合、自分が
保持している連想データ６ｂｉｔを外部に出力する。
尚、不一致であった場合は何も出力されない。

【０１２５】このようにして出力された連想データ６ｂ
ｉｔが物理ＶＣＩレジスタに送られ、この時点で物理Ｖ
ＣＩが得られたことになる。

【０１２６】ここで前記各ＣＡＭワードのレジスタに設
けられたデータ有効ビットがセットされていない場合、
そのＣＡＭワードでは連想処理は行われない。また６４
個のＣＡＭワードの全てが連想処理に失敗した場合、そ
の旨が外部に対して論理ＶＣＩ不適当として表示され
る。そして論理ＶＣＩの物理ＶＣＩへの変換が失敗に終
わった場合には、ＲＴＡにおいてその論理ＶＣＩを持っ
て入力されたセルが廃棄され、同時に前記ＩＬＣに対し
て物理ＶＣＩへの変換に失敗した論理ＶＣＩが通知され
る。

【０１２７】ちなみにＣＡＭワードに設定されているデ
ータ有効フラグ，連想キー，連想データには、パリティ
ビットが付加されている。このパリティビットを用いて
上記データ有効フラグ等のパリティエラーが発見された
ならば、その旨が前記ＩＬＣに対して割り込みで通知さ
れる。

【０１２８】一方、ＲＴＡは図１０に示すように構成さ
れる。

【０１２９】このＲＴＡの最も大きな機能である、セル
長変換に必要なバッファの記憶領域としては３Ｐ−ＲＡ
Ｍが使用される。この３Ｐ−ＲＡＭは、１つの書き込み
ポートと２つの読み出しポートを持つ３ポートＲＡＭで
あり、３２Ｂｉｔ，１ＷＯＲＤ構成で６４ｗｏｒｄ分の
記憶容量を持つＲＡＭからなる。これらの読み出し／書
き込みポートは、各々非同期に動作可能となっている。

【０１３０】しかして上記３Ｐ−ＲＡＭの記憶領域は１
セル分の長さを持つ４個のブロックに分割され、そのそ
れぞれにブロック＃が付けられている。セルの入力から
３Ｐ−ＲＡＭの書き込みポートまではデータＣＫ１に同
期して動作し、その他の部分はデータＣＫ２に同期して
動作する。

【０１３１】外部からデータＣＫ１（１８．７２ＭＨ
ｚ）に同期して入力されたセルは、ＳＰ（シリアル・パ
ラレル変換）により３２ビット幅に変換される。そして
３２ビット幅に変換された後のデータは３２ビット幅の
レジスタを２回通って、前記３Ｐ−ＲＡＭにその書き込
みポート（ＷＰ）を通じて書き込まれる。この３Ｐ−Ｒ
ＡＭの書き込みブロックは、Ｗアドレス作成が持ってい
る空ブロックリストから１つ選ばれ、その書き込みはデ
ータＣＫ１に同期して行われる。

【０１３２】この際、入力されたセルが空セルである場
合は前記３Ｐ−ＲＡＭに対するセル書き込み動作が禁止
される。この入力されたセルが空セルであることを検出
するべく、前記３Ｐ−ＲＡＭのＷＰの前には３２ビット
幅のレジスタが２つ設けられている。これらの２つのレ
ジスタにセルのヘッダ部が入力された時、そのヘッダ部
を参照して入力されつつあるセルが空セルであるか否か
が判断され、そのセルを入力するか否かの決定がなされ
る。そして１つのセルの書き込み終わった後で、そのセ
ルを書き込んだブロックのブロック＃がＲアドレス作成
部にハンドシェークで渡される。

【０１３３】一方、セルの書き込みが完了したブロック
＃を渡されたＲアドレス作成部は、先ず３Ｐ−ＲＡＭの
読み出しポート１（ＲＰ１）を用い、その番号を持つブ
ロック中に蓄えられたセルのＶＰＩ／ＶＣＩ（を含む１
ワード）を読み出し、そのＶＰＩ／ＶＣＩを論理ＶＣＩ
としてＬＰＴに通知する。

【０１３４】このようにして論理ＶＣＩが通知されたＬ
ＰＴは、その論理ＶＣＩを物理ＶＣＩに変換する。その
後，ＬＰＴはＨＴＴに物理ＶＣＩを通知する。するとＨ
ＴＴは物理ＶＣＩを用いてテーブルアクセスし、そのセ
ルを出力する時に置き換えられる次のような１〜５に示
す情報を予め定められたタイミングでＲＴＡにそれぞれ
通知する。 １新ＶＰＩ／新ＶＣＩ；セルのＶＰＩ／ＶＣＩフィール
ドの書換えの為の情報。 ２ルーティングタグ；ＡＴＭＳＷ内部の経路を指定する
情報。 ３ＳＰＡ番号；そのシグナリングＶＣを扱うＳＰＡの番
号であり、ＳＣＳＷでのシグナリングセルのルーティン
グに使用される情報。 ４遅延クラス；後述するセルの遅延クラスの指定，およ
びＯＢＵＦでの遅延クラス制御に使用される情報。 ５シェイピング・チャネル番号（ＶＰシェイピング，Ｖ
Ｃシェイピング）；後述するＣＳＨ内部のリーキーバケ
ットの番号，およびＣＳＨでのシェイピングに使用され
る情報。

【０１３５】さてＲＴＡのＲアドレス作成は、前記読み
出しポート２（ＲＰ２）から先のブロック＃を持つブロ
ックに蓄えられたセルの読み出しを開始すると共に、Ｈ
ＴＴから上述した如く通知される情報を、セレクタを用
いて前記ＲＰ２から読み出しつつあるデータにマージ
し、以降の機能要素に渡すことのできるフォーマットを
持つセルへとフォーマット変換する制御を行う。

【０１３６】このとき、ＨＴＴから通知されるＵＮＩ／
ＮＮＩによりＶＰＩの書き替え位置を変化させるよう、
具体的にはＮＮＩとして指定されている場合はＶＰＩと
して１２ｂｉｔに書き替え、ＵＮＩが指定されている場
合には、ＧＦＣフィールドを除く８ｂｉｔを書き替える
ことが行われる。このような処理により、１つのＲＴＡ
上をＵＮＩ／ＮＮＩセル流が通過する場合に対応させ
る。このような状況は、前記ＳＣＳＷにて発生される。

【０１３７】またこのときには前記ＴＯＶＡから、その
セルが予め定められたＶＣ容量を越えて入力されたセル
か否かが通知され、バイオレーションタグが更に出力さ
れつつあるセルに付加される。またＬＰＴにおいて論理
ＶＣＩから物理ＶＣＩへの変換が失敗した場合、またＨ
ＴＴでの物理ＶＣＩによる上記の各種情報に対するアク
セスが失敗した場合、つまり情報が設定されていないエ
ントリ参照が行われた場合には、論理ＶＣＩ不適当であ
る旨の情報がＬＰＴから、また物理ＶＣＩ不適当である
旨の情報が前記ＨＴＴからそれぞれ通知される。このよ
うな論理ＶＣＩ不適当、若しくは物理ＶＣＩ不適当の通
知を受けると、フォーマット変換しようとしているセル
の代わりに空セルが出力され、そのセルはＲＴＡから消
去される。この場合、そのセルの蓄えられているブロッ
クの番号がセル読み出し完了ブロック＃としてＷアドレ
ス作成に渡される。その後，パリティ付加により、前述
した如くフォーマット変換されたセルに対してパリティ
ビットが付けられ、これが出力される。

【０１３８】尚、Ｒアドレス作成は、セル出力の終了
後、空となったブロックのブロック＃をハンドシェーク
しながらＷアドレス作成部に渡す。またＲＰ１からのＶ
ＰＩの読み出しと，ＲＰ２からのセルの読み出し／出力
とはパイプライン的に実行される。

【０１３９】またアラームセルの作成については、ＩＬ
Ｃからの指示によりＨＴＴの全てのエントリに登録され
ているルーティングタグと新ＶＰＩからアラームセルを
作成し、外部に出力される。この機能の必要性について
は後に詳しく説明する。

【０１４０】次にＲＴＡにおけるセルフォーマットの変
換について説明する。

【０１４１】このＲＴＡではセルのフォーマット変換が
行われる。尚、以降の説明ではＵＮＩ／ＮＮＩとして標
準化されているセルのことをＵＮＩ／ＮＮＩセル，ＵＮ
Ｉ／ＮＮＩセルに対して付加情報が付けられ、ＡＴＭＳ
Ｗによるスイッチングが可能となったセルをＳＷセルと
称することとする。

【０１４２】図１１はＵＮＩ／ＮＮＩセルとＳＷセルの
フォーマットを示している。

【０１４３】ＳＷセルはＵＮＩ／ＮＮＩセルに対して計
１１Ｂｙｔｅの付加情報を付けることにより作成され
る。この付加情報には以下示す種類がある。

【０１４４】１空セル表示；この付加情報は以下に続く
５１１ビットが空セルであるか否かを示すビットであ
る。各機能要素間のインターフェースにはＶＰＩ／ＶＣ
Ｉ／ＰＴフィールドがあるので、このビットは本質的に
は必要はない。しかしここでは、それ以降の空セル検出
容易化の為に付加されるものとする。

【０１４５】２バイオレーションタグ；この付加情報
は、そのセルが協定されたＶＣ容量を越えて入力された
セルであるか否かを示すビットである。このシステムで
はポリシングの結果、規定された容量を越えていると判
断されたセルは直ちに廃棄されることとなっていること
から、このビットは本質的には必要ではない。然し乍
ら、セルが廃棄されるポイントをＩＢＵＦに集中させ、
廃棄セルに関する情報を制御プロセッサに持ち上げ易く
すことを目的としてＲＴＡではセル廃棄を発生させない
ようにしており、この為のこのビットが設定されてい
る。

【０１４６】３ルーティングタグ；この情報は、そのセ
ルが通過するＡＴＭＳＷ内の経路を指定する為のフィー
ルドである。１０２４×１０２４ＡＴＭＳＷの場合に
は、１ステージに３ｂｉｔ必要であるから、ここで必要
となるルーティングタグ長は計２７ｂｉｔとなり、従っ
てこのシステムでは３０ｂｉｔ準備される。

【０１４７】４ＳＰＡ＃；この情報はそのセルがシグナ
リングセルの場合、ＡＴＭＳＷを通過後に更にＳＣＳＷ
を通過して呼処理の負荷分散を行う為の情報である。こ
のＳＰＡ＃はそのシグナリングセルが処理を受けるＳＰ
Ａの番号であり、ＳＣＳＷでのルーティングに使用され
る。

【０１４８】５遅延クラス；この情報はそのセルの属す
る遅延クラスを指定するフィールドであり、ＯＢＵＦで
の遅延クラス制御に使用される。

【０１４９】６シェイピングチャネル番号（ＶＰシェイ
ピング／ＶＣシェイピング）；この情報は、セルのシェ
イピング時にそのセルが監視されるリーキーバケットの
番号を指定する為の情報である。

【０１５０】７未使用フィールド；この情報は、将来、
ノードシステム内部で何らかのセル単位プロトコルを動
かす場合、例えばＡＴＭＳＷ内部でセルのコピーを行う
場合等に必要な情報を書き込む為のフィールドであり、
例えばここでは１４ｂｉｔ確保される。

【０１５１】８パリティ；このパリティは、ＲＴＡ−Ｉ
ＢＵＦ−ＡＴＭＳＷ−ＯＢＵＦ−ＲＴＤのパスについ
て、ビット誤り率の上昇を検出する為にＳＷセルの最終
オクテットに付けられるものである。このパリティは、
例えば図１２に示すように、ＳＷセルのオクテット番号
１から６３までの各オクテットの同じビット番号のビッ
トについて偶数パリティを計算することで作成され、オ
クテット６４の同じビット番号のビットに上述した如く
計算したパリティを入れることにより付加される。

【０１５２】次にこのＶＰＩ・ＶＣＩ変換／ルーティン
グタグ付加機能に設けられるアラームセル自動発生機能
について説明する。

【０１５３】例えば故障したセル処理機能を通過してい
るＶＣコネクションの両端点に故障を通知するアラーム
セルを、例えばＩＬＣにより作成されてＯＭＤＩを通じ
て出力されるようにすると多大な時間が掛かることが否
めない。例えば各セル処理機能を通過するＶＣコネクシ
ョンは最大４０９６本もあるので、ＩＬＣが２５６Ｋｂ
ｐｓでアラームセルを出力することが可能であるとして
も、全てのＶＣコネクションの片方の端点に向けてアラ
ームセルを出力し終わるまでには最大８秒程度もの時間
が掛かることになる。これ故、アラームセルをどこかで
自動発生させる必要がある。

【０１５４】しかしてＲＴＡは、前記ＨＴＴにより自分
を通過しているＶＣコネクションを容易に認識すること
ができるので、このＲＴＡにアラームセル自動発生機能
を組み込むようにすれば良い。またアラームセルは、セ
ルの出力されるＶＣコネクション終端点に向けて発生さ
れることのみならず、セルが入力されるＶＣコネクショ
ン終端点に向けても発生することが必要である。

【０１５５】そこでセルが出力されるＶＣコネクション
終端点に向けて発生するアラームセルについては、その
ＶＣコネクションにおいて故障の発生したポイントに最
も近い、故障していないポイントでそのＶＣコネクショ
ンに入力するようにすれば、自動的にセルが出力される
ＶＣコネクションの終端点に転送されることになる。

【０１５６】一方、セルが入力されるＶＣコネクション
の終端点に向けては、そのＶＣコネクション自身がその
コネクション終端点に向かうセル転送能力を持たない。
従って故障の発生したＶＣコネクションと同じセル処理
機能を通し、セルの流れる向きが反対方向であるＶＣコ
ネクションを用いてアラームセルを転送する必要があ
る。この為、ＶＣコネクションを設定する時に、必ず反
対方向にセルを転送するＶＣコネクションを設定する。
この際、設定したいＶＣコネクションが片方向であって
も、これを設定するものとする。

【０１５７】尚、このアラームセル自動発生機能につい
ては、故障のレベルとして次の３つのレベルを設定して
発生される。 １レベル１；このレベルはＲＴＡ前部（ＦＤＡ，ＣＳ
Ｄ，ＯＭＤＩ）におけるＳＴＭフレーム同期外れやセル
同期外れ等の故障を検出した場合のレベルである。 ２レベル２；このレベルはセル処理機能全体の、例えば
ＩＬＣの暴走，セル処理機能電源断，ＲＴＤでの受信断
等の故障発生のレベルである。 ３レベル３；このレベルはノード全体の故障、即ち監視
制御部の暴走やノード内通信用光リング断等の故障を表
現するレベルである。

【０１５８】図１３は上述した各レベルでの故障と、そ
の故障レベルに応じてアラームセルの自動発生を行う部
位との関係を示す図である。

【０１５９】この図１３に示すようにセルが出力される
ＶＣコネクションの終端点に向けたアラームセルの発生
部位は、その故障レベルにより異なる。具体的にはレベ
ル１の故障の場合には、その前段が故障しているＲＴＡ
自体がアラームセルを発生する。またレベル２の故障の
場合には、故障したセル処理機能からＡＴＭＳＷを通じ
てセルが渡されるセル処理機能のＲＴＤがアラームセル
を発生する。そしてレベル３の故障の場合には、故障が
生じたノードシステムと対向しているセル処理機能のＲ
ＴＡがアラームセルを発生することになる。

【０１６０】一方、セルが入力されるＶＣコネクション
の終端点に向けたアラームセルは、故障が発生したセル
処理機能に対して、通信路を介して対向しているセル処
理機能のＲＴＡがアラームセルを発生する。

【０１６１】このＲＴＡでは、次のようにしてアラーム
セルを発生する。即ち、ＲＴＡではＨＴＴ内部に設定さ
れている新ＶＰＩ／ＶＣＩをそれぞれヘッダ部に持つア
ラームセルを順次発生さる。このようなアラームセルの
発生は、ＨＴＴから新ＶＰＩ／新ＶＣＩ，およびルーテ
ィングタグ等を順次読み出し、これらを用いて前記ＲＴ
ＡにてＳＷセルを作成することにより実現することがで
きる。

【０１６２】一方、ＲＴＤでのアラームセル発生は次の
ようにして行われる。即ち、新ＶＰＩ／新ＶＣＩ毎に、
どのセル処理機能からセル流を受け取るかを示す情報を
蓄積しておく。そして或るセル処理機能に故障が生じた
とき、そのセル処理機能番号を故障が発生していない全
てのセル処理機能に通知する。そして各セル処理機能で
は、通知されたセル処理機能番号に基づいてアラームセ
ルを流す必要のあるＶＣコネクションを知り、そのＶＣ
コネクションに対してアラームセルを流すようにする。
この処理は新ＶＰＩ／新ＶＣＩ番号からセル処理機能番
号を検索可能な表を順次検索し、通知されたセル処理機
能番号がその表に書かれていたならば、その表から求め
られるＶＰＩ／ＶＣＩ番号をヘッダ部に持つアラームセ
ルを作成し、これを出力することで実現される。

【０１６３】ところでハード量の削減を図るべく、論理
ＶＣＩであるＶＰＩ／ＶＣＩを前述したＬＰＴにて物理
ＶＣＩに変換し、この物理ＶＣＩにて前記ＨＴＴの表引
きを行うようにすることは前述した通りである。従って
上述したアラームセル発生機能にも、論理ＶＣＩから物
理ＶＣＩへの変換機能が必要となる。

【０１６４】然し乍ら、ＳＷセル内のＶＰシェイピング
用、若しくはＶＣシェイピング用のシェイピングチャネ
ル番号については、リーキーバケットが同時接続線数と
同数用意されているので、ＡＴＭＳＷの出力ポート側で
の一種の物理ＶＣＩであると看做すことができる。従っ
てアラームセル発生用の表としては、上記シェイピング
チャネル番号から新ＶＣＩ，新ＶＰＩ，およびセル処理
機能番号をそれぞれ引くことができるように構成してお
けば、上述したアラームセル発生アルゴリズムをそれま
ま使用することが可能となる。

【０１６５】尚、アラームセルと他のセルとを区別する
には、例えばＰＴフィールドにより区別したり、或いは
アラームセル用に一意なＶＰＩを使用するように等すれ
ば良い。同様にセルが出力されるＶＣコネクションの終
端点に向けたアラームセルと，セルが入力されるＶＣコ
ネクション終端点に向けたアラームセルとを区別する必
要がある場合には、例えばセルの情報フィールド、若し
くはＰＴフィールドにその旨を指定するビットを設定す
るようにすれば良い。

【０１６６】さて前述したＨＴＴは次のように構成さ
れ、動作する。

【０１６７】ＨＴＴ内部における物理ＶＣＩから新ＶＰ
Ｉ／新ＶＣＩと各種付加情報への変換表，および付加情
報テーブルは、例えば１６ｂｉｔを１ｗｏｒｄとする３
２ＫｗｏｒｄスタティックＲＡＭアレイにより実現され
る。図１４はこの付加情報テーブルのアドレスマップ例
を示すものである。この付加情報テーブルは、４Ｋ個の
各物理ＶＣＩ毎に１２８ビット長のエントリを持った構
造として実現され、そのエントリ内部はつぎのようなフ
ィールドに分割されている。

【０１６８】１エントリ有効フラグ（１ビット）；この
フィールドのフラグは、エントリに有効な新ＶＰＩ／新
ＶＣＩ／付加情報が設定されているときにセットされ、
システムリセット時に前記ＩＬＣによりリセットされ
る。

【０１６９】２ＳＰＡ番号（８ビット）；このフィール
ドには、そのセルがシグナリングセルである場合に、そ
のセルの処理を行うＳＰＡの番号が書かれる。この情報
がシグナリングセルかユーザーセルかの識別は、ルーテ
ィングタグにより行われ、ＳＣＳＷでのシグナリングセ
ルのルーティングに使用される。

【０１７０】３遅延クラス（２ビット）；このフィール
ドには、そのセルの属する遅延クラスが書かれ、ＯＢＵ
Ｆでの遅延制御に使用される。

【０１７１】４ルーティングタグフィールド（３０ビッ
ト，１５ビットづつに分割）；このフィールドにはエン
トリに対応する旧ＶＰＩ／ＶＣＩ値を持って入力されて
きたセルに付けられるルーティングタグが格納される。

【０１７２】５シェイピングチャネル番号（ＶＰ／ＶＣ
シェイピング用に１２ビットづつ設けられる）；このフ
ィールドはＡＴＭＳＷの出力ポート側でのＣＳＨでのシ
ェイピングに使用され、またＲＴＤでのアラームセル発
生にも使用される。このフィールドの情報は、例えばＡ
ＴＭＳＷの出力側での物理ＶＣＩによって置換すること
も可能であるが、ここではＣＳＨのハード量削減と、Ｉ
ＬＣが管理するテーブル数の削減という２つの観点から
上述したような付加情報を持つものとして設定されてい
る。

【０１７３】６新ＶＰＩフィールド（１２ビット；ＵＮ
Ｉセル対応の場合にはその上位４ビットを無視）；この
フィールドは、エントリに対応するセルの出側の伝送路
上でのＶＰＩ（新ＶＰＩ）を格納する為のものである。

【０１７４】７新ＶＣＩフィールド（１６ビット）；こ
のフィールドはエントリに対応するセルの，出側の伝送
路上でのＶＣＩ（新ＶＣＩ）を格納する為のものであ
る。

【０１７５】８ＵＮＩ／ＮＮＩ指定（１ビット）；この
フィールドは、ＲＴＡに対するＶＰＩの書き替え位置を
ＵＮＩ／ＮＮＩで変化させる為の情報を格納する為のも
のである。

【０１７６】このように構築される付加情報テーブルの
各ワードにはそれぞれパリティビットが付けれられる。
このパリティは偶数パリティからなり、各パリティはＩ
ＬＣにより設定され、且つスタティックＲＡＭアレイか
ら読み出された時に確認される。

【０１７７】図１５は上述した付加情報テーブルを持つ
ＨＴＴの概略構成を示す図である。

【０１７８】このＨＴＴは、前述した付加情報テーブル
と、ＲＴＡおよびＩＬＣからの上記付加情報テーブルへ
のアクセスを可能にする２つのアクセスポートを備えて
構成される。

【０１７９】ＲＴＡの為のアクセスポートは、ＬＰＴか
ら物理ＶＣＩを、またＲＴＡからエントリ内部のワード
を指定する３ビットのアドレスをそれぞれ受け取る。Ｈ
ＴＴはこのようにして入力された情報をアドレスとして
ＲＡＭアレイから１ワードを読み出し、読み出したワー
ドをＲＴＡに渡すと共に、そのワードについて偶数パリ
ティの計算を行ってパリティビットとの一致を確認す
る。更にＲＴＡから渡された物理ＶＣＩに対応するエン
トリのエントリ有効フラグを調べ、エントリ有効フラグ
がセットされていない時は、これを物理ＶＣＩ不適当と
してその旨をＲＴＡに通知する。更にＨＴＴは、そのと
きの物理ＶＣＩをＩＬＣに渡すことになる。またこのと
き、ＵＮＩ／ＮＮＩ指示フラグの内容により、ＲＴＡに
対して書き替え位置の指定が行われる。

【０１８０】一方、ＩＬＣの為のアクセスポートは、Ｒ
ＡＭアレイをＩＬＣのメモリ領域のように見せる働きを
持つ。そしてＩＬＣは１ワード単位に付けられたアドレ
スにより、各ワードの読み書きを実行する。

【０１８１】ここで前記ＲＴＡ−ＬＰＴ−ＨＴＴは２重
化されおり、ＩＬＣがＲＡＭアレイを書き換えている
間、書換えない方の系を用いてシステム運用を行うこと
ができるように構成されている。また書換えを受けてい
るＲＴＡ−ＬＰＴ−ＨＴＴについては、セル伝送に使用
しないことが可能となっている。この為、ＩＬＣからの
アクセス要求と、ＲＴＡからのアクセス要求との調停
は、そのハードウェアをを簡略化することが可能な、以
下に示すようなシーケンスにて実行可能なようになって
いる。

【０１８２】即ち、ＩＬＣは、例えば系の切り替え後、
ＲＴＡに対する信号であるＨＴＴ書換え中をアサートす
るようになっている。ＨＴＴがその書換え中がアサート
されている間は、３Ｐ−ＲＡＭからのセル読み出し、お
よびセルフォーマット変換動作は行われず、ＲＴＡは常
に空セルを出力し続けることになる。その後、ＨＴＴに
対してＩＬＣアクセスがアサートされる。するとその内
部でセレクタが切り替わり、前記ＲＡＭアレイのアドレ
ス／データポートがＩＬＣ側に接続される。その後、前
記ＩＬＣがＲＡＭアレイにアクセス可能にされる。

【０１８３】しかしてＲＡＭをアクセスし終わったら、
ＩＬＣは先ずＩＬＣのアクセスをネゲートし、ＲＡＭア
レイのアドレス／データポートをＲＴＡ側に切り替え
る。その後、ＨＴＴの書換え中をネゲートし、前記３Ｐ
−ＲＡＭからのセル出力およびセルフォーマット変換動
作を再開させることにより、その調停が効果的に行われ
るようになっている。

【０１８４】ところでこのＲＴＡ，ＬＰＴ，ＨＴＴにお
ける監視制御情報は次のように設定されている。

【０１８５】１ＲＴＡの監視制御情報；この情報にてア
ラームセル発生指示と、ＨＴＴ書換え中表示が行われ
る。

【０１８６】２ＬＰＴ；この情報にてＣＡＭワード内の
連想キーと連想データが指示され、またＣＡＭワード内
パリティエラーが通知される。この場合、パリティエラ
ーの生じたＣＡＭワード番号もＩＬＣに通知される。ま
た論理ＶＣＩ不適当の情報が、連想キーとなった論理Ｖ
ＣＩと共にＩＬＣに通知される。

【０１８７】３ＨＴＴ；この情報は付加情報テーブル内
の各フィールドの情報、および付加情報テーブルパリテ
ィエラーを示し、この際、付加情報テーブルをアクセス
した物理ＶＣＩもＩＬＣに通知される。また物理ＶＣＩ
不適当の情報も、付加情報テーブルをアクセスした物理
ＶＣＩと共にＩＬＣに通知される。

【０１８８】これらの各情報の使用法については上述し
た通りである。

【０１８９】次にセル流監視／セル廃棄制御／ポリシン
グ機能について説明する。

【０１９０】セル流監視／セル廃棄制御／ポリシング機
能は、前述した終端機能／ＶＰＩ変換機能一般構成の
内、ＴＯＶＡ（Ｔｒａｆｆｉｃ Ｏｂｓｅｒｖａｔｉｏ
ｎ／Ｖｉｏｌａｔｉｏｎ Ｔａｇ Ａｄｄｅｒ），およ
びＩＢＵＦ（Ｉｎｐｕｔ Ｂｕｆｆｅｒ）が担う機能と
して実現される。尚、ＩＢＵＦではセル流監視／セル廃
棄制御／ポリシング機能の他にセル流の速度変換も実行
する。

【０１９１】ポリシング機能が実装される位置は、ＶＣ
コネクションの入力側の終端点である。具体的にはＢＵ
ＮＩの伝送路からの入り側等、ＴＢ点を収容しているセ
ル処理機能の加入者側の入力ポイントにポリシング機能
が組み込まれる。

【０１９２】このセル流監視／セル廃棄制御／ポリシン
グ機能は、概略的には次のような機能を呈する。

【０１９３】ＲＴＡでセルフォーマット変換が行われる
時、ＬＰＴは前記ＨＴＴと同時にＴＯＶＡにも物理ＶＣ
Ｉを渡している。するとＴＯＶＡは渡された物理ＶＣＩ
を手掛かりにセル流の監視を行い、各ＶＣ毎に、そこに
通過しているトラフィック量を把握する。そして通過し
ているトラフィック量が予め設定された値を越えた時、
その旨をＲＴＡに通知し、そのセルを違反セルとしてＳ
Ｗセルのバイオレーションタグフィールドに［１］を設
定する。尚、ここではＴＯＶＡの動作確認の為、ＰＴフ
ィールドにより物理レイヤ／ＡＴＭレイヤＯＡＭセルで
あると指定されたセルについても、同様にトラフィック
監視の対象としている。

【０１９４】またＩＢＵＦでは予め定められたアルゴリ
ズムに従ってセルの廃棄制御を実行する。前述したよう
にこのシステムでは、セルの廃棄はこのＩＢＵＦにおい
てのみ行われる。しかしてセルの廃棄制御は、ＩＢＵＦ
がフルである状態で新たにセルが入力された場合、どの
セルを廃棄するかを制御するものである。ちなみにＴＯ
ＶＡにより違反セルと判定されたセルを廃棄すると、こ
のセルの廃棄制御はポリシング制御となる。

【０１９５】ここで問題となるのがＴＯＶＡにより違反
セルであると判断されたセルと、ＣＬＰにより明示的に
廃棄され易いとして定義されたセルとの内、どちらを優
先して廃棄するかと云う問題である。但し、ＰＴフィー
ルドにより物理レイヤ／ＡＴＭレイヤＯＡＭセルである
と指定されたセルについては、なるべく廃棄しないよう
にする必要がある。

【０１９６】そこでここでは、前述したように、違反セ
ルについては直ちに廃棄し、その他のセルについては、
例えばＯＡＭセル，ＯＡＭセル以外のセルでＣＬＰ＝０
であるセル，ＯＡＭセル以外のセルでＣＬＰ＝１のセル
のように順に廃棄され難くなるような３クラスの廃棄制
御を行うものとする。直ちに廃棄する違反セルを含むと
すれば、計４クラスの廃棄制御となる。

【０１９７】さて上述したセル流監視機能の動作アルゴ
リズムは、次のようにして実現される。

【０１９８】前述したようにこのセル流監視機能はＴＯ
ＶＡが担う機能であり、ＴＯＶＡは網管理用のパラメー
タとして各ＶＣ毎の通過セル数をカウントすることのみ
ならず、次のようなポリシング用のパラメータを監視す
るものとなっている。即ち、ＶＣに規定されるトラヒッ
ク特性としては最大速度と平均速度とがある。そこでＶ
Ｃに規定されるトラヒックの具体的なパラメータを次の
ように定義し、これらのパラメータをＶＣ毎に設定可能
とする。 １最大速度；最小セル到着時間間隔Ｔ０ として定義す
る。 ２平均速度；一定時間間隔Ｔ１（平均を観察する期間の
規定）が上記最小セル到着時間間隔Ｔ０よりも大きいも
のとし、上記時間間隔Ｔ１内の最大到着セル数をＮ１と
して定義する。

【０１９９】これらのパラメータは、リーキーバケット
を基調とした以下のようなアルゴリズムにより監視され
る。即ち、最大速度については各ＶＣ毎に設けられた最
大速度監視用リーキーバケットカウンタの値を、セルの
到着時にインクリメントし、Ｔ０周期でデクリメントす
る。但しデクリメント時にこのカウンタの値が０である
場合には、デクリメントは行わない。このようなカウン
タの値がＴｈを越えているとき、到着したセルを違反セ
ルとしして、その最大速度を監視する。

【０２００】また平均速度については、各ＶＣ毎に設け
られた平均速度監視用リーキーバケットカウンタの値
を、セルの到着時にインクリメントし、［Ｔ１／Ｎ１］
周期でデクリメントする。但し、カウンタの値が０であ
る場合にはデクリメントしない。しかしてセルの到着が
申告に従っている場合、上記カウンタの値が最も大きく
なるのは、例えばピークレートでＮ１ 個のセルが連続
して到着した場合であると考えられる。この時、前記カ
ウンタの値は最大で， Ｎ１（１−Ｔ０・Ｎ１／Ｔ１） となるので、セルの到着によってカウンタの値がこの値
を越えた場合、その到着したセルを違反セルとして検出
し、これによって平均速度の監視を行う。

【０２０１】このような最大速度に関する監視、および
平均速度に関する監視のいずれかによって違反セルと判
定された場合、その旨がＲＴＡに通知される。そして現
在通過中であるセルが違反セルであることが通知された
ＲＴＡにおいては、そのセルのバイオレーションタグフ
ィールドを［１］にセットする。

【０２０２】このようなセル流の監視アルゴリズムは、
例えば図１６に示すようなＴＯＶＡにおけるポリシング
用パラメータの監視に使用されるリーキーバケットの基
本構成として実現される。このアルゴリズムでは、各Ｖ
Ｃ毎に最大速度監視用のリーキーバケットと、平均速度
監視用リーキーバケットとが必要となり、これらの各リ
ーキーバケットを次の４種のレジスタを用いて構成する
ことにより実現される。

【０２０３】１ＬＢＣ（Ｌｅａｋｅｙ Ｂｕｃｋｅｔ
Ｃｏｕｎｔｅｒ）；セルの入力によってインクリメント
／予め定められた周期でデクリメント可能なカウンタ。

【０２０４】２ＬＢＴＨ（Ｌｅａｋｅｙ Ｂｕｃｋｅｔ
Ｔｈｒｅｓｈｏｌｄ Ｒｅｇｉｓｔｅｒ）；上記ＬＢ
Ｃの値がその値を越えた時、監視しているパラメータに
関して違反したセルが入力されていると判断する為のス
レシホールド値を保持するレジスタ。

【０２０５】３ＤＰＣ（Ｄｅｃｒｉｍｅｎｔ Ｐｅｒｉ
ｏｄ Ｃｏｕｎｔｅｒ）；前回、上記ＬＢＣがデクリメ
ントされてから現在までの時間を計測する為のカウン
タ。

【０２０６】４ＤＰＴＨ（Ｄｅｃｒｉｍｅｎｔ Ｐｅｒ
ｉｏｄ Ｔｈｒｕｓｈｏｌｄ ｒｅｇｉｓｔｅｒ）；次
に前記ＬＢＣをデクリメントする際、前記ＤＰＣに蓄積
されている値を保持する為のレジスタ。

【０２０７】これらの各レジスタは、各ＶＣ毎に、最大
速度（Ｐｅａｋ Ｒａｔｅ）を監視する為のレジスタ
（ＬＢＣＰ，ＬＢＴＨＰ，ＤＰＣＰ，ＤＰＴＨＰ）とし
て、また平均速度（Ａｖｅｒａｇｅ Ｒａｔｅ）を監視
する為のレジスタ（ＬＢＣＡ，ＬＢＴＨＡ，ＤＰＣＡ，
ＤＰＴＨＡ）としてそれぞれ設けられる。

【０２０８】しかしてＤＰＴＨＰには、最小セル到着時
間間隔Ｔ０に基づいて決定される、前記ＬＢＣＰをデク
リメントする周期がセル周期単位で設定される。またＤ
ＰＣＰはセル周期単位でインクリメントされるカウンタ
であり、その値がＤＰＴＨＰに設定された値になるとク
リアされる。そしてＤＰＣＰがクリアされる毎に、前記
ＬＢＣＰがデクリメントされる。

【０２０９】一方、ＬＢＣＰはセルが到着する毎にイン
クリメントされる。ＬＢＴＨＰには制御ストラテジで定
められるところの、違反セルと判断する為のスレシホー
ルド値が設定される。そして前記ＬＢＣＰをインクリメ
ントする前に、そのＬＢＣＰの値が上記ＬＢＴＨＰに保
持された値と比較され、ＬＢＣＰの値がＬＢＴＨＰの値
より大きい時、入力されつつあるセルは違反セルである
と判断される。尚、入力されつつあるセルが違反セルで
あると判断された時には、前記ＬＢＣＰはインクリメン
トされることはない。またＬＢＣＰのインクリメントと
デクリメントが衝突した場合はには、先ずインクリメン
トが行われ、その後でデクリメントが行われるものとな
っている。

【０２１０】また前記ＤＰＴＨＡには上述した一定値
［Ｔ１／Ｎ１，Ｔ０］から決められるところの、ＬＢＣ
Ａをデクリメントする為の周期がセル周期単位で設定さ
れる。またＤＰＣＡはセル周期単位でインクリメントさ
れるカウンタで、その値がＤＰＴＨＡに設定された値に
達したときにクリアされる。このＤＰＣＡがクリアされ
る毎に前記ＬＢＣＡがデクリメントされる。

【０２１１】これに対してＬＢＣＡはセルが到着される
毎にインクリメントされる。ＬＢＴＨＡには、制御スト
ラテジで定められる、違反セルと判断するためのスレシ
ホールド値が前記ＬＢＴＨＰと同様にして設定されてい
る。しかしてＬＢＣＡをインクリメントする前には、Ｌ
ＢＣＡの値がＬＢＴＨＡに保持された値と比較され、Ｌ
ＢＣＡの値がＬＢＴＨＡの値より大きいか等しい時に
は、入力されつつあるセルが違反セルであると判断され
る。そして入力されつつあるセルが違反セルであると判
断された時には、ＬＢＣＡのインクリメントは行われ
ず、ＬＢＣＡのインクリメントとデクリメントが衝突し
た場合には、インクリメントが行われた後、そのデクリ
メントが行われるものとなっている。

【０２１２】ＵＮＩ／ＮＮＩの監視に使用されるこれら
のレジスタの長さは、基本的には最大速度と平均速度が
どの程度の周期で定義されるかによって決定される。こ
のシステムでは、最大速度が１００ｍＳｅｃ程度の周期
であり、平均レートが１秒程度の周期として定義されて
いることから、例えば最大速度監視用の各レジスタの長
さは１６ｂｉｔとして、また平均速度監視用の各レジス
タの長さは２０ｂｉｔとしてそれぞれ定められる。する
とこの場合、ＶＣ毎に１４４ｂｉｔのフリップフロップ
が必要となる。ちなみにこのシステムでは１リンク当り
の最大同時接続線数として４０９６本であることから、
ポリシング用パラメータの監視の為には、１リンク当り
約５９０Ｋｂｉｔの情報が必要となることになる。

【０２１３】ここで図１６に示した回路機能を単純に４
０９６個備えてＴＯＶＡを実現することを考えると、こ
の場合、１リンク当り必要な５９０Ｋｂｉｔの情報を、
例えばＣＭＯＳゲートアレイのＤ−ＦＦにより蓄積する
ことが必要となる。しかしてＣＭＯＳゲートアレイのＤ
−ＦＦが２入力ＮＡＮＤ換算で８Ｇａｔｅ必要であると
仮定すると、この場合には単に監視に必要な情報を蓄積
しておくだけで約５ＭＧａｔｅが必要となる。

【０２１４】ところが現在利用可能はＣＭＯＳゲートア
レイの有効ゲート数は約５０ＫＧａｔｅ程度である。従
って妥当なＬＳＩ数（１リンク当り数個以下）でセル流
監視機能を実現する為には、上述したような構成をとっ
た場合、現状からＬＳＩの集積度が２桁以上向上するの
を待つことが必要となる。

【０２１５】そこでこのシステムでは、ポリシングに必
要な情報をＲＡＭに蓄積するものとする。この場合、４
０９６個のＶＰについて、忠実にその定義に従って監視
することを考えると、次のような理由により、今度は現
状のＲＡＭのアクセスタイムがボトルネックとなり、や
はりその実現が非常に困難となる。

【０２１６】即ち、ＬＢＣＰおよびＬＢＣＡのデクリメ
ント周期を作成するカウンタであるＤＰＣＰとＤＰＣＡ
は、毎セル周期毎にインクリメントされる必要がある。
ここでセル周期とは１つのセルの転送に要する時間周期
で、具体的には約２．７μＳｅｃである。従ってＤＰＣ
Ｐ，ＤＰＣＡをそれぞれ別のＲＡＭ上に乗せたとして
も、そのＲＡＭに対してＤＰＣのデクリメントだけで、
その読み出しアクセスと書き込みアクセスとを、計８０
９６回に亘ってアクセスすることが必要となる。このこ
とは上記ＲＡＭに対して約２５０ｐＳｅｃというアクセ
スタイムを要求することになる。ちなみに現状で得られ
る１００Ｋｂｉｔオーダの容量を持つＲＡＭのアクセス
タイムは約２０ｎＳｅｃであり、従ってこのような手法
を採用する場合には、現状に比較して２桁以上のアクセ
ス速度の向上が達成されるのを待つことが必要となる。

【０２１７】従って上述したセル流の監視機能をハード
ウェア上で実現するには、上記２つの手法の間にトレー
ドオフポイントを見出す必要がある。そして前述したよ
うに、実装上のボトルネックは、ＬＢＣＰおよびＬＢＣ
Ａのデクリメント周期の制御である。

【０２１８】これに対して、ＬＢＣＰおよびＬＢＣＡの
デクリメントを１セル周期毎に制御しなければならない
ＶＣは、その最小セル到着時間間隔Ｔ０が比較的小さい
もの、つまり最大速度が比較的大きなものであると云え
る。具体的には最小セル到着時間間隔Ｔ０が数百ｐＳｅ
ｃ程度までのＶＰ、つまり最大速度が数Ｍｂｉｔ以上の
ＶＰであると考えられる。しかし単一の物理インターフ
ェースにおいて、このような最大速度を持つＶＣを４０
９６本も収容することは、実際上不可能であると考えら
れる。

【０２１９】そこで本システムにおいては，１つの物理
インターフェースにおけるＴＯＶＡのポリシング用パラ
メータ監視部を次のような観点に立脚して構成し、現状
で得られる集積度／速度のＬＳＩを、妥当な個数のチッ
プを用いて実現するようにしている。

【０２２０】１高速チャネル用と低速チャネル用とに対
するリーキーバケットを２種類に分離する。そして高速
チャネル用リーキーバケットを用いてＬＢＣＰおよびＬ
ＢＣＡのデクリメントを１セル周期毎に制御するように
する。一方、低速チャネル用リーキーバケットを用いて
前記ＬＢＣＰおよびＬＢＣＡのデクリメントをかなり長
い周期で制御するようにする。

【０２２１】しかして高速チャネル用リーキーバケット
については、ＣＭＯＳゲートアレイ上のＤ−ＦＦにより
上述した４種のレジスタを実現する。そして、例えば１
つのＬＳＩチップに３２チャネル分のリーキーバケット
を収容する。一方、低速チャネル用リーキーバケットに
ついては、これを高速ＲＡＭ，ＡＬＵ，マイクロシーケ
ンサの組として実現する。尚、ＬＢＣＰおよびＬＢＣＡ
のデクリメントをそれぞれ制御する周期については、現
在得られる高速ＣＭＯＳ−ＲＡＭのアクセスタイムやＡ
ＬＵの速度に従い、例えば１０２４セル周期として設定
する。

【０２２２】２各リーキーバケットへのＶＣの割当を行
う。そしてＶＣコネクションの入力側終端点に収容され
るＶＣについては、最小セル到着時間間隔Ｔ０の小さな
ものから３１本までを上述した高速チャネル用リーキー
バケットにより監視する。そしてそれより最小セル到着
時間間隔Ｔ０の大きいＶＣについては、低速チャネル用
リーキーバケットで監視を行うようにする。そして１つ
残された高速チャネル用リーキーバケットでは、低速チ
ャネル用リーキーバケットで監視を行っている全てのＶ
Ｃをまとめた監視を行うようにする。

【０２２３】３また高速チャネル用リーキーバケットの
動作については、前述したアルゴリズムに従って動作す
るようにする。

【０２２４】４そして低速チャネル用リーキーバケット
の動作については、低速チャネル用のリーキーバケット
のＬＢＣＰとＬＢＣＡのインクリメントを、セルがＲＴ
Ａから出力される毎に行うようにし、一方、そのデクリ
メントについては、１０２４セル周期毎に１回、定義に
従ってデクリメントが行われた場合に、その１０２４セ
ル周期の間に行われるデクリメントをまとめて行うよう
にする。そして違反セルの判定については前述したアル
ゴリズムに従い、ＬＢＣＡとＬＢＣＰをインクリメント
する前に行うようにする。

【０２２５】しかして１０２４セル周期の間に行われる
デクリメント回数を保持しているレジスタは、最大速度
監視用がＤＶＰ（Ｄｅｃｒｉｍｅｎｔ Ｖａｌｕｅ，
Ｐｅａｋ）と呼ばれ、また平均速度監視用がＤＶＡ（Ｄ
ｅｃｒｉｍｅｎｔ Ｖａｌｕｅ， Ａｖｅｒａｇｅ）と
呼ばれる。これらのレジスタの長さはそれぞれ７ｂｉｔ
である。この場合、前述したＤＰＣＰ，ＤＰＴＨＰの長
さはそれぞれ６ｂｉｔに、またＤＰＣＡ，ＤＰＴＨＡの
長さはそれぞれ１０ｂｉｔに短縮可能となる。

【０２２６】尚、低速チャネル用リーキーバケットで監
視されているＶＣに関しては、そのＶＣの監視を行って
いる低速チャネル用リーキーバケットが違反セルである
と判断するか、或いはそれらをまとめて監視している高
速チャネル用リーキーバケットが違反セルと判断した場
合、これを入力されつつあるセルが違反セルであるとし
て判断する。

【０２２７】このようにして１０２４セル周期でＬＢＣ
ＡとＬＢＣＰをデクリメントした時、申告以上に偏った
セルの到着が生じる可能性がある。しかし低速チャネル
用リーキーバケットで監視を行うＶＣの最小セル到着時
間間隔Ｔ０は高々３２（通常は更に大きい）であり、ま
た低速チャネル用リーキーバケットで監視を行うＶＣ全
体の監視を高速チャネル用リーキーバケットで独立に行
っているので、実用上影響はないと考えられる。

【０２２８】次に以上に述べた点を考慮して実現される
ＴＯＶＡについて説明する。

【０２２９】図１７はＴＯＶＡの概略構成を示す図であ
る。この図１７に示したＴＯＶＡでは、ポリシング用パ
ラメータの監視機能の他に、ＶＣ毎の通過セル数をカウ
ントする機能も備えて実現されている。

【０２３０】このＴＯＶＡにおいては、ＬＰＴから渡さ
れた物理ＶＣＩは物理ＶＣＩ受付に入力される。物理Ｖ
ＣＩ受付では、その機能要素にくくり付けられたＲＡ
Ｍ，物理ＶＣＩ受付ＲＡＭに書かれている情報に従っ
て、そのＶＣの監視を行う為のリーキーバケットの番号
を得る。同時にそのＶＣを通過しているセルの個数を保
持しているカウンタの値を前記物理ＶＣＩ受付ＲＡＭか
ら読み出し、これをインクリメントして上記カウンタに
書きむ。

【０２３１】この時、上記カウンタがオーバーフローし
たならば、そのことをＩＬＣに通知するべく、前記物理
ＶＣＩ受付ＲＡＭ内にあるオーバーフロー物理ＶＣＩキ
ューに受け取った物理ＶＣＩをエンキューする。

【０２３２】しかしてリーキーバケットにはそれぞれリ
ーキーバケット番号が付けられている。尚、リーキーバ
ケット番号［０］から［３０］までは高速チャネル用リ
ーキーバケットに割り当てられており、またリーキーバ
ケット番号［３１］から［４０９５］までは低速チャネ
ル用リーキーバケットに割り当てられているものとす
る。更に高速チャネル用リーキーバケットの番号［３
１］のものは、低速チャネル用リーキーバケットで監視
するＶＣ全てをまとめて監視する為のリーキーバケット
に割り当てられている。このようなリーキーバケットの
割当に従い、前記物理ＶＣＩ受付は、表を引いた結果求
められるリーキーバケット番号に従い、高速チャネル用
リーキーバケット、若しくは低速チャネル用リーキーバ
ケットに対して、その中にあるＬＢＣＰ，ＬＢＣＡをイ
ンクリメントさせる。このインクリメントの結果、現
在、ＲＴＡから出力されつつあるセルが違反セルである
ならば、その旨をＲＴＡに対して違反セル信号を用いて
表示する。

【０２３３】高速チャネル用リーキーバケットは、例え
ば図１６に示した回路構成を単純に３２個並べて構成し
たものに、各レジスタに対するＩＬＣからのアクセスを
行う為のＩＬＣインターフェースと、物理ＶＣＩ受付か
ら渡されたリーキーバケット番号に従って上記３２個の
リーキーバケットからその１つを選択する為のデコーダ
を加えて構成される。また低速チャネル用リーキーバケ
ットは、リーキーバケット動作に必要な情報を保持する
為のリーキーバケットＲＡＭと、そのＲＡＭ上でリーキ
ーバケット動作を実現する為のコントローラである低速
チャネル用リーキーバケットコントローラとにより構成
される。

【０２３４】しかして物理ＶＣＩ受付ＲＡＭとリーキー
バケットＲＡＭは、例えばメモリ領域に割り付けられた
記憶領域であるようにＩＬＣから見えるものとして実現
される。この為に、これらのＲＡＭは、ＩＬＣインター
フェースからのアクセスと、物理ＶＣＩ受付または低速
チャネル用リーキーバケットコントローラからのアクセ
スとが、セレクタにより選択されて与えられるように構
成される。尚、２方向からのアクセスが衝突した時に
は、例えばＩＬＣ側のアクセスを待たせてその調停が取
られるように構成される。

【０２３５】図１８は上述した物理ＶＣＩ受付機能の構
成例を示している。

【０２３６】この物理ＶＣＩ受付は、物理ＶＣＩ受付で
実行される４種の操作である、１物理ＶＣＩからそのＶ
Ｃの監視を行うリーキーバケット番号を得る操作，２各
ＶＣ毎の通過セル数をカウントしているカウンタのイン
クリメント操作，３通過セル数カウント用のカウンタが
オーバーフローしたとき，オーバーフローを起こしたカ
ウンタに対応した物理ＶＣＩをオーバーフロー物理ＶＣ
Ｉキューにエンキューする操作，および４物理ＶＣＩ受
付ＲＡＭに対するＩＬＣからのアクセスの調停を行う操
作をそれぞれ実行する。

【０２３７】具体的には上記物理ＶＣＩからそのＶＣの
監視を行うリーキーバケット番号を得る操作は次のよう
に実行される。

【０２３８】即ち、ＲＴＡから入力された物理ＶＣＩ
は、先ず物理ＶＣＩレジスタに入力される。この物理Ｖ
ＣＩレジスタに保持された物理ＶＣＩは、その物理ＶＣ
Ｉに対する一連の処理が終了するまで保持さる。しかし
て物理ＶＣＩレジスタに物理ＶＣＩが入力されると、先
ず［物理ＶＣＩ→リーキーバケット番号変換］の制御が
働く。この［物理ＶＣＩ→リーキーバケット番号変換］
の制御は、前述した物理ＶＣＩ受付ＲＡＭの［物理ＶＣ
Ｉ→リーキーバケット番号変換テーブル］に対して物理
ＶＣＩレジスタの値をオフセットとしてアクセスし、物
理ＶＣＩに対応したリーキーバケット番号を得ることか
ら行われる。このテーブルから求められたリーキーバケ
ット番号は、リーキーバケット＃レジスタに保持され
る。そしてリーキーバケット＃レジスタに保持された情
報により、高速チャネル用リーキーバケット、若しくは
低速チャネル用リーキーバケットの振り分けが行われ、
更に必要なリーキーバケットのインクリメントが行われ
る。

【０２３９】低速チャネル用リーキーバケットでの監視
が行われるＶＣ全体をまとめた高速チャネル用リーキー
バケットによる監視は、例えば高速チャネル用リーキー
バケット番号［１Ｆ］で行われる。この為、低速チャネ
ル用リーキーバケットコントローラにリーキーバケット
番号が出力されると同時に、高速チャネル用リーキーバ
ケットに向けてリーキーバケット番号［１Ｆ］が出力さ
れることになる。

【０２４０】次に前記通過セル数カウンタのインクリメ
ントが行われる。この通過セル数カウント制御により、
物理ＶＣＩ受付ＲＡＭ内の通過セル数カウンタ領域に対
して物理ＶＣＩレジスタの値をオフセットとした読み出
しアクセスが行われ、読み出したデータをインクリメン
トして同じアドレスに書き込むと云う処理が実行され
る。

【０２４１】但し、読み出したデータをインクリメント
した時、その情報がオーバーフローしたならば、次にオ
ーバーフロー物理ＶＣＩキュー制御が動作する。そして
物理ＶＣＩ受付ＲＡＭ内にあるオーバーフロー物理ＶＣ
Ｉキューに受け取った物理ＶＣＩをエンキューする。こ
のオーバーフロー物理ＶＣＩキュー制御により、前記物
理ＶＣＩ受付ＲＡＭ内にリングバッファが作られる。こ
の為にヘッドポインタとテイルポインタが設けられてい
る。そしてオーバーフローＶＰＩキューがエンプティで
ないときは、前記ＩＬＣに対して割り込みが掛けられ
る。

【０２４２】以上の動作はＬＰＴから物理ＶＣＩが入力
された時に連続して行われる。これに対してＩＬＣから
の物理ＶＣＩ受付ＲＡＭへのアクセスは、上述した動作
が行われていないときに行われる。このような動作設定
により物理ＶＣＩ受付ＲＡＭに対するアクセスの競合制
御が行われる。尚、このＩＬＣからの物理ＶＣＩ受付Ｒ
ＡＭへのアクセスの携帯には次の３種類がある。 １物理ＶＣＩからリーキーバケット＃変換テーブルの設
定。 ２通過セル数カウンタの初期設定。 ３オーバーフロー物理ＶＣＩキューの初期設定、および
オーバーフロー物理ＶＣＩキューからの物理ＶＣＩの読
み出し。

【０２４３】ここで上記１と２のアクセスは通常のメモ
リに対するアクセスであるが、３のアクセスはリングバ
ッファからの情報のデキューである。このデキューはオ
ーバーフロー物理ＶＣＩキュー制御の助けを借りて行わ
れる。

【０２４４】図１９は上述した物理ＶＣＩ受付ＲＡＭの
アドレスマップ例を示している。

【０２４５】このアドレスマップは、アドレスの低いと
ころから順に物理ＶＣＩ→リーキーバケット＃変換テー
ブル用領域，通過セル数カウンタ領域，オーバーフロー
物理ＶＣＩキュー用リングバッファ領域として割り当て
られている。

【０２４６】ここで上記物理ＶＣＩ→リーキーバケット
＃変換テーブルの各物理ＶＣＩに対応するエントリは２
Ｂｙｔｅ長である。この２Ｂｙｔｅの内，１２ｂｉｔが
リーキーバケット番号である。しかしてＩｎｃイネーブ
ルビットは、そのエントリに対応する物理ＶＣＩが入力
された時、前記リーキーバケットのインクリメント動作
を行うか否かを指定するビット情報である。このビット
はリーキーバケットの使用開始前チェックに使用され
る。更にこのエントリには、ハード量の削減の為、その
エントリに対応するＶＣが高速チャネル用リーキーバケ
ットにより監視されるか、或いは低速チャネル用リーキ
ーバケットにより監視されるかを指示する為の高速ポリ
シング／低速ポリシングビットがある。尚、ここでは残
された２ビットは使用されない。

【０２４７】一方、通過セル数カウンタ領域の各物理Ｖ
ＣＩに対応するエントリは４Ｂｙｔｅ長である。その内
の３Ｂｙｔｅを使用して通過セル数のカウンタが構成さ
れる。ここでは２４ｂｉｔのカウンタであるから、１５
０Ｍｂｐｓ，１００％負荷で３０秒に１回程度オーバー
フローすることになる。尚、残された８ビットは、ここ
では未使用とする。

【０２４８】またオーバーフロー物理ＶＣＩキュー用リ
ングバッファ領域は２Ｂｙｔｅを１ｗｏｒｄとしてヘッ
ドポインタまたはテイルポインタにより指定される。１
ｗｏｒｄ２Ｂｙｔｅの内，１２ｂｉｔにて前述した物理
ＶＣＩが格納される。尚、残された４ｂｉｔは、ここで
は同様にして未使用である。

【０２４９】さて図２０は高速チャネル用リーキーバケ
ットの概略構成を示している。この高速チャネル用リー
キーバケットは、前述した図１６に示したポリシング用
リーキーバケットを３２個と、入力されたリーキーバケ
ット番号に従ってそれらのリーキーバケットの内の１つ
に対してインクリメント要求を与える為のデコーダと、
ＩＬＣからのＬＢＣＰ，ＬＢＣＡ，ＬＢＴＨＰ，ＬＢＴ
ＨＡ，ＤＰＴＨＰ，ＤＰＴＨＡの各レジスタに対する読
み書きを可能にする為のＩＬＣインターフェースとによ
り構成される。この中のＤＤＡ，ＤＤＰと呼ばれるフラ
グは、リーキーバケットでデクリメント動作が行われる
か否かを指定する為のフラグである。このフラグのセッ
ト／リセットは、前記ＩＬＣから制御可能とされてお
り、このフラグはリーキーバケットの使用開始前チェッ
クに使用されるようになっている。

【０２５０】また図２１は低速チャネル用リーキーバケ
ットコントローラの概略構成を示している。この低速チ
ャネル用リーキーバケットコントローラは、ＡＬＵに対
して与えるデータを一旦保持するレジスタアレイと、リ
ーキーバケット実現の為の演算を実行するＡＬＵと、こ
れらの間の情報転送を制御する為の転送制御および演算
制御部とから構成される。このＡＬＵは、例えばＣＭＯ
Ｓゲートアレイ用メガセルファンクションライブラリの
中の３２ビットＡＬＵを用いて実現される。またレジス
タアレイは、そこにそれぞれ保持される情報が予め定め
られており、これによってレジスタアレイに必要なハー
ド量の削減が図られている。

【０２５１】しかしてリーキーバケットＲＡＭとレジス
タアレイとの間の情報転送、およびＡＬＵとレジスタア
レイとの間の情報転送は、それぞれ独立に設けたバスで
行われ、ＡＬＵに対するパイプライン化が容易に実現で
きるように構成されている。このような構成により、Ａ
ＬＵのスループットおよびリーキーバケットＲＡＭのス
ループットが低下することが防がれ、４０９６チャネル
のポリシングパラメータの監視が可能とされている。こ
のリーキーバケットＲＡＭとレジスタアレイの間の情報
転送は前記転送制御部が、またＡＬＵの制御およびＡＬ
Ｕ−レジスタアレイ間の情報転送は前記演算制御がそれ
ぞれ制御する。この転送制御および演算制御は一種のマ
イクロシーケンサとして実現される。ちなみにこれらの
マイクロシーケンサのマイクロコードは、１ｗｏｒｄ６
４ｂｉｔ 程度の水平型インストラクションにより記述
される。

【０２５２】ここでリーキーバケット用に特別に設けた
機能としては、ＡＬＵからレジスタアレイへの演算結果
の転送用のバスとして、［０］クリア用のＡＮＤゲート
アレイを付けたことが挙げられる。この機能により、マ
イクロプログラム制御による高速なプログラマブルカウ
ンタが実現される。

【０２５３】さて前記ＩＬＣのリーキーバケットＲＡＭ
へのアクセスは、リーキーバケットＲＡＭとレジスタア
レイの間の情報転送の合間をぬって行われる。尚、ここ
ではＩＬＣがレジスタアレイに直接アクセスすることは
無いと考え、またマイクロシーケンサのマイクロコード
はＲＯＭにより与えられていることを想定しているの
で、特にＩＬＣからのロードを行うことについては特に
配慮していない。

【０２５４】尚、リーキーバケットＲＡＭのアドレスマ
ップは、例えば図２２に示すように、リーキーバケット
動作を行うために必要な情報を１６ｂｉｔ×８ｗｏｒｄ
のＲＡＭに格納するようなものである。前述した転送制
御はこのアドレスマップに従って動作する。

【０２５５】図２３は上述した転送制御と演算制御の動
作例を示す図である。この図２３に示すように、前述し
たＤＰＣＰ，ＤＰＣＡ，ＤＰＴＨＰ，ＤＰＴＨＡ，ＤＶ
Ｐ，ＤＶＡを保持するレジスタを、例えば前述した図２
１に示したように２重構成にすることによって、その動
作中にＡＬＵ動作に空きが生じることを防ぎ、十分効率
良くＡＬＵを使用できることが示される。そしてこの動
作例から、低速チャネル用リーキーバケットコントロー
ラ内には、高々１個のＡＬＵが十分に機能することが示
される。更には演算制御については、ＡＬＵからのキャ
リー出力により、次にＡＬＵで行う演算を変化させる必
要があることが分かる。

【０２５６】またリーキーバケットＲＡＭ内のＤＤＰ
（ＬＢＣＰデクリメントＯＮ／ＯＦＦ指定）ビット，お
よびＤＤＡ（ＬＢＣＡデクリメントＯＮ／ＯＦＦ指定）
ビットにより、前述した演算制御部はＬＢＣＰ，ＬＢＣ
Ａのデクリメントを行うか否かを決めることができるも
のとなっている。この機能はリーキーバケットの使用開
始前のチェックに使用される。

【０２５７】次にセル廃棄制御／ポリシング機能につい
て説明する。

【０２５８】前述したようにセル廃棄制御／ポリシング
機能はＩＢＵＦが分担する機能である。

【０２５９】このＩＢＵＦはＳＷセルの入力と蓄積，Ｓ
Ｗセルの出力，ＳＷセルの廃棄の３種の機能を持つ。セ
ルのハードウェアによる蓄積交換を大前提としているＡ
ＴＭシステムの場合、この種のバッファの実装方法は大
きな技術的課題となる。

【０２６０】一般にＩＢＵＦようなバッファを構成する
ＦＩＦＯ機能の実現法としては大きく２種類に分類で
き、その分類はセルの到着順序の保持の手法に基づいて
なされる。具体的には、 １メモリの線形アドレス空間を利用して到着順序を保持
する手法。 ２シフトレジスタのレジスタ並びを利用して空間的に到
着順序を保持する手法（シフトレジスタ方式）。 として実現することが可能である。

【０２６１】更に１の手法については、線形アドレス空
間の利用の仕方によって、 １記憶領域の各エントリに付けられたアドレス番号の順
序関係に到着順序を直接マッピングする手法（リングバ
ッファ方式）。 ２ポインタ（リンク）によりリスト構造を作成し，リス
ト構造の各要素の順序関係に到着順序をマッピングする
手法（リンクドリスト方式）。として更に２種類に分類
することができる。

【０２６２】一方、ハードウェアによる蓄積交換を前提
としているＡＴＭシステムを実現する場合には、考慮し
なければならないトレードオフとして、Ｄ−ＦＦから構
成されたレジスタによる記憶領域実現とＲＡＭによる記
憶領域実現との機能柔軟性とＬＳＩ面積とのトレードオ
フがある。

【０２６３】比較的大容量（現在の技術では数百Ｋｂｉ
ｔ）の同じ容量の記憶領域を実現する場合、Ｄ−ＦＦに
よるレジスタにより実現した記憶領域はＳ−ＲＡＭによ
り実現した記憶領域に比べて２桁程度、そのＬＳＩ面積
が大きくなることが知られている。従って要求される機
能により、バッファの実現手法の選択は大きな技術課題
となる。

【０２６４】さて上述したリングバッファ方式とリンク
ドリスト方式については、その実現アルゴリズムにより
ＲＡＭの使用が可能である。故に同じ容量のＦＩＦＯを
構成する場合、これらの手法を採用した方が前述したシ
フトレジスタ方式に比べて有利となる。これらの手法の
内のどちらを採用するかは、ＦＩＦＯ機能以外に付け加
えられる機能により決定される。例えばＦＩＦＯ機能の
みのバッファを実現することを考えるならば、上述した
リングバッファ方式の方が余計なポインタ領域を必要と
しない分だけ、リンクドリスト方式に比べて有利とな
る。しかしＦＩＦＯ機能の外に複数のプロセス間で１つ
の記憶領域を共有し記憶領域の有効利用を図ると云う機
能を加えたバッファを実現するような場合は、リンクド
リスト方式の方が有利となる。何故ならば、各プロセス
への記憶領域のエントリ割当を要求駆動形式で行い、こ
れによって記憶領域の利用効率を向上させることを考え
ると、リンクドリスト方式であればリスト構造を作成す
る為のポインタが有効に働き、容易に要求駆動によるプ
ロセスへの記憶領域割当が実現できると云う理由に基づ
く。

【０２６５】しかしてＡＴＭシステム内において、複数
のプロセス間で１つの記憶領域を共有し、記憶領域の有
効利用を図ったバッファについては、共通バッファ型Ａ
ＴＭスイッチにその例を見出すことができる。この共通
バッファ方式のＡＴＭスイッチの場合、そのプロセスは
出力方路毎のセルのバッファリングに相当することにな
る。従って共通バッファ型ＡＴＭスイッチとしてはリン
クドリスト方式による実現の方が有利であると考えられ
る。

【０２６６】これに対してＩＢＵＦではセルの廃棄制御
が行われる。このＩＢＵＦにてセルの廃棄制御を行うと
云うことは、セルの到着順を無視し、且つ廃棄クラスに
よるセルの選択的廃棄を実現するとことを意味する。し
かもセルの選択的な廃棄は、廃棄するセルの選択／廃棄
動作と、廃棄後の到着順序の再構築動作という２つの動
作から構成される。

【０２６７】このような２つの動作を付け加えたＦＩＦ
Ｏ機能を実現することを配慮した場合、上述したリンク
ドリスト方式，およびリングバッファ方式共に、その実
現が困難となる。このことは上述した２方式のアルゴリ
ズムが、ＦＩＦＯ機能そのものをＲＡＭの持つ線形アド
レス空間を利用して実現していることに起因する。

【０２６８】ここでセルの到着順を無視したセル廃棄を
実現しようとすると、前述したリンクドリスト方式では
セルの入力，出力，廃棄に伴うポインタの書換え手順が
複雑になり、その制御構造が複雑になることが否めな
い。またリングバッファ方式ではＲＡＭ上に蓄積された
セルの詰め替えを行う必要があり、超高速のＲＡＭを使
用する必要が生じる等の不本意な代償を払うことが必要
となる。このような代償は２μＳｅｃに１回、セル入出
力と廃棄を行わなければならないＩＢＵＦを実現する上
で、そのハードウェアの実装を非常に困難なものとする
要因となる。

【０２６９】ここでＯＡＭセル／ＣＬＰによる廃棄クラ
ス分割を行うものとすると、この廃棄クラスの分割はＶ
Ｃに属するセル間で廃棄クラスが異なることを意味する
ことになる。従ってクラス毎に独立なバッファを設ける
と云う手法は、セル順序の逆転が発生する可能性がある
のでそのままでは使用することはできなくなる。

【０２７０】一方、シフトレジスタ方式を用いてＦＩＦ
Ｏ機能を実現する場合、Ｄ−ＦＦ上にセルが空間的に展
開されているので、セルの到着順を無視したセル廃棄に
ついては前述したリンクドリスト方式やリングバッファ
方式に比べて容易に実現できる。しかもシフトレジスタ
方式のＦＩＦＯでは、例えばＤ−ＦＦ上にセルが空間的
に展開されていることを利用することで、廃棄するセル
の選択／廃棄動作，およびセル廃棄後の到着順の再構築
動作のそれぞれの持つ低レベルの並列性を容易に抽出す
ることが可能である。従って、この方式を利用すれば、
２μＳｅｃに１回のセル入出力／廃棄を、現在使用でき
るＬＳＩ技術により容易に実現することが可能となる。

【０２７１】しかしＲＡＭの大容量化に係っている回路
／プロセス技術者の人員を配慮すると、選択的廃棄機能
の付いたシフトレジスタ方式のＦＩＦＯの大容量化を図
ることは、その設計期間や汎用性，コストの３点から現
実的ではない。従って実際的には大規模なＦＩＦＯにつ
いてはＲＡＭを使用する方が現実的であると云える。

【０２７２】以上の考察が、ここで提唱するアーキテク
チャでの廃棄クラスのサポートを行うバッファ（ＩＢＵ
Ｆ），セルスイッチング時のコンフリクト吸収を行うバ
ッファ（ＡＴＭスイッチ），および遅延クラス／シェイ
ピングのサポートを行うバッファ（ＯＢＵＦ）をそれぞ
れ別個に設ける最大の理由である。

【０２７３】図２４はＩＢＵＦの構成例を示す図であ
る。

【０２７４】しかしてこの図２４に示すＩＢＵＦでは、
入力ポートから入力されたセルは一旦デュアルバッファ
に入力され、ＩＢＵＦ内部の動作サイクルとの同期がと
られる。この入力ポートからのセル入力は８ｂｉｔパラ
レルに１８．２７×（６４／５３）ＭＨｚのタイミング
で行われる。

【０２７５】このデュアルバッファからのセル出力に先
立って廃棄制御部に、そのセルの廃棄クラスを決定する
為に必要なビット情報、つまりバイオレーションビッ
ト，ＰＴフィールド，ＣＬＰフィールドがそれぞれ渡さ
れる。廃棄制御部はそれらの情報に用いてそのセルの廃
棄クラスを知ることになる。

【０２７６】しかしてバイオレーションビットがセット
されているセルは、前記デュアルバッファから出力され
た時点で直ちに廃棄される。そしてこの廃棄されるセル
はＩＬＣインターフェースに付属しているＦＩＦＯに蓄
積される。このＦＩＦＯがエンプティでなければ、ＩＬ
Ｃにそのレベルでインタラプトが掛かる。するとＩＬＣ
はインタラプトが掛かった時点で前記ＩＬＣインターフ
ェースを通じて廃棄セルを取り込むことになる。このと
き、必要ならばＩＬＣの持つ時計により、その廃棄セル
を受け取った時刻の記録がなされる。更にＩＬＣにより
セルのＶＰＩ／ＶＣＩを参照し、ＶＣ毎のセル廃棄数を
カウントするようにしても良い。前述したようにＡＴＭ
ＳＷでは殆どセルの廃棄が生じないので、この廃棄セル
用バッファとして１セルまたは２セル分の長さとすれば
十分である。

【０２７７】一方、バイオレーションビットがセットさ
れていないセルについては、一旦、３Ｐ−ＲＡＭに書き
込まれる。このとき、３Ｐ−ＲＡＭに空きが無ければ、
３Ｐ−ＲＡＭから１つのセルが選択されて廃棄される。
この廃棄されたセルについては、同様にＩＬＣインター
フェースのＦＩＦＯに保持され、ＩＬＣに取り込まれる
のを待つことになる。

【０２７８】ここで上記３Ｐ−ＲＡＭのアドレス空間
は、１つのセルを蓄積できるブロックに分割されてい
る。空きブロック＃ＦＩＦＯは３Ｐ−ＲＡＭでセルが蓄
積されていないブロックの番号を蓄積しておくＦＩＦＯ
である。このＦＩＦＯが空でないときはＩＢＵＦはフル
でないことになる。

【０２７９】しかしてセルが入力されると、前述した廃
棄制御部が空きブロック＃ＦＩＦＯからブロック＃を１
つデキューし、それを入力制御部に伝えると共に、入力
されつつあるセルの廃棄クラスと共にブロック＃ＦＩＦ
Ｏにエンキューすることになる。

【０２８０】空きブロック＃ＦＩＦＯが空の時はＩＢＵ
Ｆがフルの状態でである。この状態でセルが入力される
と、前記廃棄制御部は現在入力されつつあるセルの廃棄
クラスを提示しながら、１つブロック＃を廃棄するよう
にブロック＃ＦＩＦＯに通知する。するとブロック＃Ｆ
ＩＦＯは、廃棄制御からブロック＃を廃棄する通知を受
け、同時に通知される廃棄クラスよりも小さいか等しい
セルを蓄積しているブロックを選択してそのブロック＃
を廃棄することになる。

【０２８１】このようにしてブロック＃ＦＩＦＯから廃
棄されたブロック＃は、先ず廃棄制御部に通知される。
すると廃棄制御部は通知されたブロックに蓄積されてい
るセルを読み出してＩＬＣインターフェースのバッファ
に転送する。その後，入力制御部にその空いたブロック
のブロック＃の通知が行われることになる。

【０２８２】しかしてブロック＃が通知されると、前記
入力制御部はブロック＃に基づいて入力されつつあるセ
ルを書き込むアドレスを作成し、このアドレスを３Ｐ−
ＲＡＭに与えると共に３Ｐ−ＲＡＭの書き込み動作を制
御することになる。これと同時にセルが入力されている
ブロック＃が、そのセルの廃棄クラスと共にブロック＃
ＦＩＦＯにエンキューされることになる。

【０２８３】これに対してブロック＃ＦＩＦＯが空でな
いときは、同時にＩＢＵＦが空でない時である。この場
合、出力制御部はブロック＃ＦＩＦＯからブロック＃を
１つデキューし、そのブロック＃に保持されているセル
を前記３Ｐ−ＲＡＭから読み出して出力ポートから出力
する。この際、フロー制御情報が参照され、出力ポート
の先のバッファでセル廃棄が発生しないように、そのセ
ルの出力が制御される。尚、ブロック＃ＦＩＦＯが空で
ある時には、出力ポートからは空セルが出力される。ま
た同時に前記ＩＬＣに対してＩＢＵＦが空であることが
表示される。この情報は無瞬断の系切り替え機能に使用
される。ちなみに上記出力ポートからのセル出力は８ｂ
ｉｔパラレルのデータとして４５ＭＨｚで行われる。

【０２８４】しかしてこの出力ポートでは、ＳＷセルの
最終オクテットのパリティビットが検査される。そして
パリティエラーの発生したセルについては、この出力ポ
ートをそのまま通過することにし、ＴＭＳＷおよびＯＢ
ＵＦを通過した後、ＲＴＤでパリティエラーの発生した
セルだけを廃棄することにしておく。

【０２８５】図２５は優先廃棄機能付きＦＩＦＯの構成
例を示す図である。

【０２８６】この優先廃棄機能付きＦＩＦＯは、例えば
廃棄クラスの情報２ｂｉｔと、ブロック＃の情報７ｂｉ
ｔとの計９ｂｉｔを保持するレジスタを、１２８個並べ
たシフトレジスタとして実現される。

【０２８７】このＦＩＦＯからのブロック＃の出力はデ
キュー制御部の制御の下に、図２５において上から下に
向けて、レジスタ１つ分、そのレジスタ内の情報をシフ
トすることにより行われる。またデータのエンキューは
エンキュー制御部の下で、廃棄クラスとブロック＃を保
持していないレジスタの内，図２５において最も下にあ
るレジスタを選択し、そのデータを保持させることによ
り行われる。

【０２８８】しかしてデータの廃棄は、先ず、通知され
た廃棄クラスより小さいか等しい廃棄クラスの内、ＦＩ
ＦＯ内部に蓄積されているブロック＃に付けられた廃棄
クラスの中で最も小さいものを、廃棄制御部により認識
することから行われる。次に認識された廃棄クラスを保
持しているレジスタで、図２５において最も下にあるレ
ジスタを認識する。このような認識処理により、廃棄す
るセルの選択動作が行われる。

【０２８９】次に上述したレジスタに保持されているブ
ロック＃を読み出す。そしてその後、ブロック＃を読み
出したレジスタから、図２５においてその上に位置する
ブロックに保持されている情報を１レジスタ分だけ下側
にシフトする。このシフト制御により廃棄後の到着順の
再構築動作が行われる。

【０２９０】ところでここではＤ−ＦＦの組にてＦＩＦ
Ｏを構築している為、上述した優先廃棄機能付きＦＩＦ
ＯはＬＳＩ化したときにはかなりの面積を必要とするこ
とが否めない。そこでセルを保持しているブロック＃
を、保持していないレジスタにより空きブロックを管理
することが考えられる。この場合には、廃棄制御部に空
きブロック＃のデキュー機能，エンキュー制御部に空き
ブロック＃のエンキュー機能がそれぞれ追加されること
になる。

【０２９１】尚、シフトレジスタ方式のＦＩＦＯによる
ハード規模の増加が許容できない場合には、例えばリン
グバッファ方式で作成したバッファ内に保持されている
各廃棄クラス毎のセル数をカウントしておき、各廃棄ク
ラスのセルが廃棄されるスレシホールド値を設定してお
く等の手法により、廃棄クラス間の廃棄率に差を付ける
ことも可能である。このようにしてＦＩＦＯを実現した
場合、それに必要なＬＳＩ面積は減少する。しかし統計
的に廃棄クラスを作成されているにも拘らず、廃棄が発
生する個々のイベントでは廃棄クラスが全く無視される
ことになる。

【０２９２】さてこのＴＯＶＡにおける監視制御情報に
は、次のようなものがある。

【０２９３】即ち、ＴＯＶＡの監視制御情報としては、
１物理ＶＣＩ受付ＲＡＭ，２高速チャネル用リーキーバ
ケット，３リーキーバケットＲＡＭについてそれぞれ次
のように準備されている。

【０２９４】物理ＶＣＩ受付ＲＡＭには、物理ＶＣＩか
らリーキーバケット＃へのマッピング情報，各リーキー
バケットのインクリメント抑制，高速チャネル用リーキ
ーバケット／低速チャネル用リーキーバケット振り分け
情報，ＶＣ毎の通過セル数カウンタ，ＶＣ毎の通過セル
数カウンタオーバーフロー情報が準備される。尚，ＶＣ
毎の通過セル数カウンタがオーバーフローしたことはＩ
ＬＣに対して割り込みで通知される。

【０２９５】また高速チャネル用リーキーバケットに
は、各種ポリシングパラメータ，リーキーバケットカウ
ンタの値，リーキーバケットのデクリメント抑制が準備
され、更にリーキーバケットＲＡＭには、各種ポリシン
グパラメータ，リーキーバケットカウンタの値，リーキ
ーバケットのデクリメント抑制が準備されている。

【０２９６】しかしてこのような監視制御情報を用いた
リーキーバケットの検査は、ＶＣ設定時に次のようにし
て行われる。

【０２９７】先ずそのＶＣで使用するリーキーバケット
についてデクリメントを抑制し、当該ＶＣのＡＴＭレイ
ヤＯＡＭセルを複数個ＲＴＡを通過させる。そしてＯＡ
Ｍセルの通過後、通過させた個数だけ前記ＬＢＣＡ，Ｌ
ＢＣＰがそれぞれインクリメントされていることを確認
する。次に当該ＶＣで使用されるリーキーバケットにつ
いてインクリメントを抑制し、適当な値を前記ＬＢＣ
Ａ，ＬＢＣＰにそれぞれ設定する。その後、前述したよ
うにデクリメントを開始し、設定したデクリメント周期
によりこれらのカウンタがデクリメントされた場合に値
が［０］になるタイミングでこれらのカウンタの値を読
み込み、その値が［０］になっていることを確認するこ
とによってその監視が行われる。

【０２９８】またＩＢＵＦの監視制御情報については、
１廃棄セルと、２廃棄セル廃棄，３ＳＷセルパリティエ
ラー，４ＩＢＵＦ空とが設けられている。１の廃棄セル
がＩＢＵＦに保持されていることは、割り込みによりＩ
ＬＣに通知される。このとき、ＩＢＵＦに保持されてい
る各廃棄クラス毎のセル数をＩＬＣに通知することによ
り、例えば廃棄クラスの制御の動作確認を、上記ＩＬＣ
において実行することが可能となる。また２の廃棄セル
廃棄は、廃棄セルを保持するバッファがフルで廃棄セル
が廃棄された場合にＩＬＣに通知される情報からなる。
また４に示すＩＢＵＦ空の情報は、無瞬断の系切り替え
に使用されるものである。

【０２９９】次にこのシステムにおける遅延制御／シェ
イピング機能について説明する。

【０３００】この遅延制御／シェイピング機能は、前述
したセル処理機能におけるＯＢＵＦ（Ｏｕｔｐｕｔ Ｂ
ｕｆｆｅｒ）とＣＳＨ（Ｃｅｌｌ Ｓｈａｐｅｒ）とに
より実現される。しかしてＯＢＵＦは、主として遅延ク
ラス制御を実行する。またＣＳＨはセル流に対するシェ
イピング処理を行うことにより、各ＶＣ／ＶＰに規定さ
れたトラフィック特性を守って出リンクにセルを出力す
る。前述したようにこのシェイピング機能は、対向する
セル処理機能におけるポリシンング機能において違反セ
ルであると判定されないように、そのセルの出力を制御
する機能であり、前述したＴＯＶＡと同様の機能要素を
用いてシェイピング処理を実行する如く構成される。

【０３０１】但し、ＣＳＨにおけるシェイピング処理
を、前述したＴＯＶＡで使用した機能要素と同じ機能要
素により実現する為には、これらの機能要素の持つ以下
に示すような特徴について考慮する必要がある。

【０３０２】低速チャネル用リーキーバケットは、これ
をＬＳＩ化したときの実現面積を小さく抑えるべく、メ
モリＬＳＩを使用してリーキーバケットを実現してい
る。従ってメモリＬＳＩのスループット制限から、上記
リーキーバケットでは１セル周期に１つのセルしかその
セルが違反セルであるか否かを判定できない。

【０３０３】これに対して高速チャネル用リーキーバケ
ットは、リーキーバケットアルゴリズムを忠実に実現す
るべく、Ｄ−ＦＦにより構成されたリーキーバケットを
単純に３２個ＬＳＩに集積して構成される。従ってこの
高速チャネル用リーキーバケットでは１セル周期に複数
個のセルについて、そのセルが違反セルであるか否かを
判定することが可能である。

【０３０４】更に前述した低速チャネル用リーキーバケ
ットにおいては、やはりメモリＬＳＩのスループット制
限から、そのリーキーバケットカウンタのデクリメント
を１０２４セル周期の単位でしか制御できない。この
為、一旦、低速チャネル用リーキーバケットにおいて違
反セルであると判断されたセルは、例えば数千セル周期
に亘ってその出力が抑制される可能性がある。

【０３０５】このような特徴を踏まえて、ＯＢＵＦ，Ｃ
ＳＨにおける遅延クラス処理とシェイピング処理は次の
ようにして実現される。

【０３０６】図２６は遅延クラス制御とシェイピング処
理とを実現するＯＢＵＦおよびＣＳＨの構成例を示す図
である。

【０３０７】ＡＴＭＳＷから４５ＭＨｚ，８ｂｉｔパラ
レルのデータとして渡されるＳＷセルは、先ずＯＢＵＦ
により遅延クラス処理が施される。この遅延クラス処理
の為、ＳＷセルは、その付加情報中にある遅延クラス情
報により振り分けられ、各遅延クラス毎に設けられたバ
ッファに一旦格納される。

【０３０８】遅延クラス優先制御は、遅延クラス毎に設
けられた複数のバッファからその１つを選択し、選択し
たバッファから１８．７２×（６４／５３）ＭＨｚ，８
ｂｉｔパラレルでセルを出力することにより、遅延クラ
スをサポートして実行される。従って出力リンクの衝突
によるセルの蓄積は、主として上記各遅延クラス毎のバ
ッファで発生することになる。

【０３０９】しかして遅延クラス毎に設けられた複数の
バッファからの、セルを出力するバッファの選択は次の
ようにして行われる。即ち、最も遅延要求の厳しいクラ
スのバッファにセルが存在していたならば、必ずそのバ
ッファからセルを出力する。また２番目に遅延要求の厳
しいクラスのバッファにセルが存在していたなら、上述
した最も遅延要求の厳しいクラスのバッファにセルが蓄
積されていない時にのみ、そのバッファからセルを出力
する。そして最も遅延要求の緩いクラスのバッファから
は、上述した最も遅延要求の厳しいクラス，および２番
目に遅延要求の厳しいクラスの双方のバッファにそれぞ
れセルが蓄積されていない時にだけ、そのバッファから
セルを出力する。

【０３１０】このようにしてＯＢＵＦから出力されたセ
ルについて、前記ＣＳＨにてシェイピング処理が行われ
る。このシェイピング処理の機能は、対向するポリシン
グ機能により違反セルと判定されないように、必要なら
ばセルの出力に規制を掛けることにより実現される。こ
のシェイピングには、ＶＣに関するシェイピングである
ＶＣシェイピングと、ＶＰに関するシェイピングである
ＶＰシェイピングとがある。これらのＶＣシェイピング
とＶＰシェイピングの両方を行う場合は、ＣＳＨを２段
カスケードに接続して、各シェイピングが実行される。

【０３１１】しかしてＳＷセルは、ＶＣ／ＶＰポリシン
グ両方の為のシェイピングｃｈ番号を持ってＣＳＨに入
力される。このシェイピングｃｈ番号は、そのセルの属
するＶＰまたはＶＣを監視するリーキーバケットの番号
である。個々のＣＳＨはこれらのシェイピングｃｈ番号
のうちのどちらかを選択し、そのシェイピングｃｈ番号
に基づいてそのセルが低速チャネル用リーキーバケット
で監視されるか、或いは高速チャネル用リーキーバケッ
トで監視されるかを判断する。この判断結果により、そ
のセルはそれぞれ専用に設けられた２つのバッファであ
る高速ポリシングセルバッファと低速ポリシングセルバ
ッファとに振り分けられる。

【０３１２】高速ポリシング／低速ポリシング優先制御
は、例えば１８．７２×（６４／５３）ＭＨｚ，８Ｂｉ
ｔパラレルで与えられる１セル周期の開始時に、先ず低
速ポリシングセルバッファの先頭のセルについて、低速
チャネルリーキーバケットにそのセルが違反セルである
か否かを判定することから行われる。そしてそのセルが
違反セルでなければ、そのセルを出力することに決定す
る。

【０３１３】これに対して低速ポリシングセルバッファ
が空、若しくは低速ポリシングセルバッファの先頭セル
が違反セルであったならば、高速ポリシング／低速ポリ
シング優先制御は、次に高速ポリシングセルバッファに
対してアクセスする。そしてそのバッファの先頭セルか
ら順に１セル周期が終了するまで、高速チャネル用リー
キーバケットにおいてそれらのセルが違反セルであるか
否かを判定する。このシーケンスにて違反セルでないセ
ルが初めて見つかったとき、そのセルを出力することに
決定する。

【０３１４】尚、ここでは高速チャネル用リーキーバケ
ットが複数回に亘って違反セルの判定を行うことによ
り、違反セルと判定されたセルの出力が停止されたこと
に起因するＯＢＵＦのスループット低下の防止が図られ
ている。そして高速ポリシング／低速ポリシングが出力
するべきセルを発見できなかった時には、ここでは空セ
ルを出力するものとなっている。また実際のセル出力
は、出力するセルを決定した周期の次のセル周期で行わ
れるようになっている。そして各遅延クラス毎に設けら
れたバッファについては、１つの領域を共有する共有バ
ッファにて構成することにより、バッファ領域の有効利
用が図られるようになっている。

【０３１５】さて上述した如く機能するＯＢＵＦは、例
えば図２７に示すように構成される。

【０３１６】このＯＢＵＦは１２８セル分の長さを持つ
ＦＩＦＯにて実現され、ＡＴＭＳＷ系からＩＮＦ系への
速度変換，および遅延クラス制御の役割を持つ。そして
その出力ポートでのセルのコンフリクト，およびＣＳＨ
から掛けられる出力抑制に伴うバッファのスループット
低下について、ＡＴＭＳＷに向けてフロー制御（バック
プレッシャー）を掛けることによりセル流を制御するも
のとなっている。

【０３１７】しかして図２７の中央部に示すＲＡＭは１
２８セル分の容量を持ち、遅延クラス制御を受けつつあ
るセルの蓄積領域として機能する。このＲＡＭのアドレ
ス空間は１セル分の容量を持つブロックに分割されてお
り、セルの書き込み／読み出し／空き領域の管理はこの
ブロック単位に行われるようになっている。尚、このＲ
ＡＭへのセルの書き込み／読み出しはＲＡＭに付属した
入出力制御部により制御される。

【０３１８】さて入力ポートから入力されたセルは、セ
ルを保持していない空きブロックを捕捉してそのブロッ
クに書き込まれる。また出力ポートから出力されるセル
は、ＲＡＭから一旦デュアルバッファに書き込まれ、こ
のデュアルバッファにて速度変換を受けた後に出力され
る。ＳＷセルが出力される時には、ＳＷセルの最終オク
テットのバリティビットが検査される。尚、ＯＢＵＦが
空の時は空セルが出力されるようになっている。

【０３１９】各遅延クラス毎のバッファは上述したＲＡ
Ｍの上に共通バッファとして構築される。この共通バッ
ファはＡＴＭＳＷの基本スイッチＬＳＩと同様に、共通
バッファ構造を作成する為のＦＩＦＯ構造は、それぞれ
リンクドリスト方式により作成される。この為、各クラ
ス毎のリンクドリスト構造バッファには、エンキュー位
置を保持しておくレジスタＥＰｘと、デキュー位置を保
持しておくレジスタＤＰｘとがそれぞれ設けられる。

【０３２０】更にＲＡＭ上の各ブロックのタグ領域とし
て、ここでは別に７ｂｉｔ×１２８ｗｏｒｄの２Ｐ−Ｒ
ＡＭが準備される。リンクドリスト構造を作成する為の
各ブロックに対応したポインタは、この２Ｐ−ＲＡＭ上
に持たされる。またＡＴＭＳＷの単位スイッチＬＳＩと
同じ様に、この２Ｐ−ＲＡＭ上のポインタ領域にもパリ
ティビットが付けられる。このパリティは２Ｐ−ＲＡＭ
へのポインタ書き込み時に確認され、仮にパリティエラ
ーが検出されたならば、リンク切れが発生したとしてそ
の旨が前記ＩＬＣに通知されるようになっている。

【０３２１】また空き領域管理は、ハード量削減の観点
から各遅延クラスのバッファと同様に２Ｐ−ＲＡＭ上に
あるポインタを利用したリンクドリスト構造を用いて行
われる。この為、リンクドリスト構造バッファのエンキ
ュー位置とデキュー位置を保持しておくレジスタとＥＥ
Ｐ，ＤＥＰとがそれぞれ設けられる。

【０３２２】尚、各クラス毎のリンクドリスト構造バッ
ファが空であるか否かは、ＡＴＭＳＷの基本スイッチＬ
ＳＩと同様に、ＥＰｘとＤＰｘの値を相互に比較するこ
とにより判断される。同様にＯＢＵＦがフルであるか否
かは、空き領域管理用バッファのエンキュー位置を保持
しているＥＥＰと、デキュー位置を保持しているＤＥＰ
の値を比較することによって判断される。

【０３２３】しかして前記２Ｐ−ＲＡＭおよび各リンク
ドリスト構造バッファのエンキュー位置とデキュー位置
とを保持しておくレジスタは、バスにより接続されてい
る。このようなバス構成により、ＡＴＭＳＷの基本スイ
ッチＬＳＩと同様にリンクドリスト構造バッファからの
データのエンキュー／デキューでシーケンス動作を行う
必要がなくなり、高速ハードウェア実装に適したアルゴ
リズムで共通バッファを実現することが可能となってい
る。この技術は本発明者等が特願平１−３５６６号等で
提唱した技術である。

【０３２４】また新たに入力されたセルを書き込むブロ
ック番号は、空き領域管理バッファからブロック番号を
１つデキューすることにより得られる。また入力された
セルを書き込んだブロックの番号をどのリンクドリスト
構造バッファにエンキューするかは、遅延クラス振り分
け／入力制御によりＳＷセルの付加情報内部にある遅延
クラスビットを参照して決定される。

【０３２５】一方、出力クラス決定／出力制御について
は、Ｆｕｌｌ／Ｅｍｐｔｙ判定部による各リンクドリス
ト構造バッファについての空であるか否かの判断の結果
に基づいて、セルを出力するバッファを前述のアルゴリ
ズムにより判断して実行される。その後、前記バッファ
からブロック番号をデキューし、そのブロックからセル
を読み出して出力すると共に、そのブロック番号を空き
領域管理バッファにエンキューすることにより実行され
る。

【０３２６】また輻輳監視は予め定められた期間中に予
め定められた時間ＯＢＵＦがＦＵＬＬ状態であり、ＡＴ
ＭＳＷにバックプレッシャーがかかっている時にＩＬＣ
に対して輻輳アラームを表示して行われる。具体的には
或る周期、例えば１万セル周期の間にＯＢＵＦがＦＵＬ
Ｌ状態であるセル周期の個数をカウントし、そのカウン
ト値がスレシホールドを越えたならばこれを輻輳状態で
あると判定し、ＩＬＣに対して輻輳アラームを通知す
る。このような輻輳監視により各リンクの平均使用率を
ＩＬＣにて推測することが可能となる。尚、輻輳状態の
観察周期や上記スレシホールド値は、例えばＩＬＣから
適宜設定可能とされる。

【０３２７】尚、ＯＢＵＦが空である時には、その旨が
ＩＬＣに通知され、この情報を用いて無瞬断増設の処理
等が行われる。

【０３２８】このようなＯＢＵＦに対してＣＳＨは、例
えば図２８に示すように構成される。

【０３２９】このＣＳＨはリーキーバケットによって出
力セル流の監視を行い、シェイピング処理を実行するも
のである。このＣＳＨでは前述したＴＯＶＡで用いたリ
ーキーバケットと同じリーキーバケットにより出力セル
流の監視を行う。

【０３３０】しかして図２８の中央に示したＲＡＭは１
２８セル分の容量を持ち、シェイピング処理を受けつつ
あるセルを蓄積する領域として機能する。このＲＡＭの
アドレス空間は１セル分の容量を持つブロックに分割さ
れ、このブロックを単位としてセルの書き込み／読み出
し／空き領域の管理が行われる。このセルの書き込み／
読み出しは、ＲＡＭに付属する入出力制御部により制御
される。

【０３３１】さて入力ポートから入力されたセルは、セ
ルを保持していない空きブロックを捕捉してそのブロッ
クに書き込まれる。このセルの書き込みと同時に、入力
されつつあるセルに対してＶＰシェイピング処理を行う
ならば、ＶＰシェイピング用シェイピングｃｈ番号が抽
出され。またＶＣシェイピング処理を行うならばＶＣシ
ェイピング用シェイピングｃｈ番号が抽出される。そし
て抽出されたシェイピングｃｈ番号に従って低速ポリシ
ング／高速ポリシングの振り分けが行われ、低速ポリシ
ングバッファ／高速ポリシングバッファに、上記入力さ
れつつあるセルが保持されているブロック＃と共にエン
キューされる。この点が前述したＴＯＶＡでの処理とこ
のＣＳＨでの処理とにおいて異なる点である。ＶＰシェ
イピングとＶＣシェイピングとを同時に行う場合には、
ＣＳＨをカスケードに接続するようにすれば良い。

【０３３２】ところでＴＯＶＡの場合には、物理ＶＣＩ
受付にてリーキーバケット番号を得る為の表引きを行っ
た。但し、このような変更をＴＯＶＡ用ＬＳＩに加えて
も、容易にＴＯＶＡ／ＣＳＨ双方に使用できるＬＳＩを
構築できることは明かである。従ってＴＯＶＡ用のＬＳ
ＩとＣＳＨ用のＬＳＩとを共通化してそのハードウェア
を実現することが可能となる。

【０３３３】図２９はＣＳＨ内の低速ポリシングセルバ
ッファと、高速ポリシングセルバッファのデータ構造を
示す図である。この図２９に示すように、低速ポリシン
グセルバッファとＲＡＭの空き領域管理用バッファと
は、共にリンクドリスト作成用／リーキーバケット番号
用の２Ｐ−ＲＡＭ上に作られるリンクドリスト方式によ
るバッファとして実現される。これに対して高速ポリシ
ングセルバッファは、前述したシェイピング処理のアル
ゴリズムに従い、その先頭に蓄積されているデータから
順に後ろに向かって参照する必要がある。この為、高速
ポリシングセルバッファとしては、上記低速ポリシング
セルバッファ／空き領域管理バッファとは独立したシフ
トレジスタ方式の、８ｂｉｔ長のバッファとして実現さ
れる。

【０３３４】前述したセル入力時の空きブロック捕捉
は、具体的には上述したＲＡＭの空き領域管理用バッフ
ァから１つの情報をデキューし、その情報に含まれるブ
ロック番号を使用することにより実現される。またセル
の出力は、タイミング作成部が作成しているセル周期に
同期して行われる。そして或るセル周期で出力するセル
は、そのセル周期の前の周期において、違反セル判定制
御を受けて次のような手順に従って決定される。

【０３３５】即ち、先ず低速ポリシングセルバッファの
先頭のリーキーバケット＃を参照し、その参照結果を低
速チャネル用リーキーバケットコントローラに通知して
違反セルであるか否か判定させる。そして違反セルでな
ければ前記低速ポリシングセルバッファの先頭の情報を
デキューし、その情報に含まれるブロック番号を次に出
力するセルが保持されているブロックであるとして出力
セルの決定シーケンスを終了する。また出力セルが違反
セルであるか、或いは低速ポリシングセルバッファが空
であれば、そのまま次の手順に進む。

【０３３６】次に高速ポリシングセルバッファが空であ
るか否か調べる。そして高速ポリシングセルバッファが
空であれば空セルを出力し、出力セルの決定を終了す
る。逆に高速ポリシングセルバッファが空でなければ、
高速ポリシングセルバッファの先頭から順にリーキーバ
ケット番号を高速チャネル用リーキーバケットに通知
し、違反セルか否か判定させる。このシーケンスで初め
て違反セルではないと判定されたとき、そのリーキーバ
ケット番号を含む情報をバッファからデキューする。そ
してデキューされた情報に含まれているブロック番号を
次に出力するセルが保持されているブロックであると
し、出力セルの決定シーケンスを終了する。

【０３３７】尚、高速ポリシングセルバッファに保持さ
れた８個のリーキーバケット番号の全てが違反セルと判
定されたならば、この場合には空セルを出力することに
して、その出力セルの決定シーケンスを終了する。

【０３３８】ここで前述した低速チャネル用リーキーバ
ケット、および高速チャネル用リーキーバケットが共に
違反セルとして判定した場合には、そのリーキーバケッ
ト番号により指定されたリーキーバケットのインクリメ
ントが抑制される。従って前記ＣＳＨから出力されるセ
ル流の持つトラフィック特性を、各リーキーバケットに
て監視することが可能となる。

【０３３９】さてセルの出力は、上述した出力セル決定
シーケンスによって決定されたブロック番号に従い、入
出力制御部にてＲＡＭからセルを読み出してＣＳＨから
出力することによりなされる。このセルの出力時には、
ＳＷセルの最終オクテットのパリティビットが検査さ
れ、この検査と同時に上記セルを読み出したブロックの
番号がＲＡＭの空き領域管理バッファにエンキューされ
る。

【０３４０】ここで前記ＲＡＭに空きブロックが無い場
合には、ＯＢＵＦに向けて出力抑制が行われ、セル廃棄
が発生しないように制御される。また前記ＲＡＭ、およ
び高速ポリシングセルバッファ内にセルが蓄積されてい
ない場合には、その旨を示すバッファ空信号がＩＬＣに
通知される。このバッファ空信号は無瞬断系の切り替え
に使用されるものである。更にＣＳＨに対してはＩＬＣ
から出力抑制が掛けられ、この出力抑制も上記無瞬断の
系切り替えに使用される。

【０３４１】しかして前記２Ｐ−ＲＡＭ上にあるリンク
ドリスト方式バッファを構成する為のポインタ領域に
は、パリティが付けられている。このパリティは２Ｐ−
ＲＡＭへのポインタ書き込み時に確認され、この確認時
にパリティエラーが検出されたならば、リンク切れが発
生しているとして、その旨がＩＬＣに通知されることに
なる。

【０３４２】ところで上記高速ポリシングセルバッファ
は、例えば図３０に示すように構成される。

【０３４３】前述したように、この高速ポリシングセル
バッファではセルの先頭の情報以外の情報も参照／デキ
ューされるので、シフトレジスタ方式のバッファとして
実現される。このバッファを構成する各レジスタの有効
／無効ビットは、そのレジスタが情報を保持しているか
否かを示すビットである。情報のエンキューは図２９に
おいて最も下側に示す情報を保持していないレジスタに
対してデータを書き込むことにより行われる。また情報
のデキューは、デキューしたい情報を外部に出力すると
共に、図２９においてその情報を蓄積しているレジスタ
の上側に位置するレジスタに蓄積されている情報を１レ
ジスタ右にシフトすることにより行われる。どのレジス
タの情報をデキューするかはワード指定により指定され
ることになる。

【０３４４】次にＯＢＵＦとＣＳＨとにおける監視制御
情報について説明する。

【０３４５】ＯＢＵＦにおける監視制御情報は、１バッ
ファ空，２輻輳アラーム，３輻輳監視パラメータ，４ポ
インタパリティエラー，５パリティエラーからなる。上
記ポインタパリティエラーによりＩＬＣはリンク切れで
あることを判断する。またパリティエラーは、ＳＷセル
の最終オクテットのパリティビットの検査結果である。

【０３４６】尚、このＯＢＵＦに、自分が保持している
セル数をクラス別にカウントするカウンタを設けてお
き、出力されるセルの遅延クラスとそのカウンタの値を
突き合わせることで遅延制御アルゴリズムと矛盾してい
ないことを確かめるようにし、これによって遅延制御の
アルゴリズムの監視を行うようにすることも可能であ
る。

【０３４７】またＣＳＨの監視制御情報としては、１Ｔ
ＯＶＡで説明した各種ポリシング用パラメータ，２ポイ
ンタパリティエラー，３パリティエラー、４出力抑制，
５バッファ空の各情報がある。上記ポインタパリティエ
ラーからＩＬＣはリンク切れを判断することになる。ま
たパリティエラーは、ＳＷセルの最終オクテットのパリ
ティビットの検査結果であり、出力抑制の情報にて、例
えば前述した無瞬断系の切り替え手順において、ＩＬＣ
がＣＳＨからのセル出力を禁止すること等が行われる。
またバッファ空の情報は、無瞬断系切り替え手順で使用
されるものである。

【０３４８】しかしてこのＣＳＨにおける動作確認はＶ
Ｃ設定時に次のようにして行われる。

【０３４９】即ち、この動作確認は、先ずそのＶＣのシ
ェイピングに使用するリーキーバケットのカウンタのイ
ンクリメント／デクリメントが正常に行えることを、前
述したＴＯＶＡと同じ手順で確認する。次にデクリメン
トを停止しておき、違反セルと判断される値にカウンタ
を設定する。その後、新たに設定するＶＣのＡＴＭレイ
ヤＯＡＭセルをＯＭＤＩから入力し、違反セルと判断さ
れない値にカウンタが再設定されるまで、そのＯＡＭセ
ルの出力がＣＳＨで抑制されていることを確認すること
によりなされる。

【０３５０】次に前述したセル処理機能におけるルーテ
ィングタグ除去機能について説明する。このルーティン
グタグ除去機能は、ＲＴＤ（Ｒｏｕｔｉｎｇ Ｔａｇ
Ｄｅｌｅｔｅｒ）により実現される機能である。

【０３５１】図３１はＲＴＤの概略構成を示す図であ
る。このＲＴＤでは、基本的にはＳＷセルからＵＮＩ／
ＮＮＩセルへのフォーマット変換が行われる。この時、
ＳＷセルの最終オクテットであるパリティビットが検査
され、パリティエラーが発見されたセルの廃棄が行われ
る。そして廃棄されたセルのルーティングタグおよびＶ
ＰＩはＩＬＣに通知され、また同時にＩＬＣからの指示
により、ＵＮＩ／ＮＮＩセルフォーマットのアラームセ
ルの自動発生が行われる。

【０３５２】しかしてこのＲＴＤにおける２Ｐ−ＲＡＭ
のアドレス空間は、１つのセルが蓄積できるブロック単
位に分割されている。そしてセルの入力制御は、セルの
書かれていないブロックを出力制御部から受け取り、セ
ルが入力されたならばその空きブロックにセルを書き込
むことによってなされる。一方、セルの入力制御は入力
制御部からセルの書き込まれたブロックの番号を受け取
り、そのブロックからセルを読み出すことによってなさ
れる。この２Ｐ−ＲＡＭからのセルの読み出しの際、不
必要なオクテットを読み飛ばすことによってＵＮＩ／Ｎ
ＮＩセルへのフォーマット変換が行われる。しかしてセ
ルが読み出されたブロックの番号は、空きブロック番号
として前記入力制御部に渡される。但し、２Ｐ−ＲＡＭ
に出力するべきセルが蓄積されていない時には、出力ポ
ートからは空セルが出力されるものとする。

【０３５３】前記ＳＷセルの２Ｐ−ＲＡＭへの書き込み
時には、同時に上記ＳＷセルの最終オクテットのパリテ
ィの検査が行われ、パリティエラーが発見されたセル
は、ここで廃棄される。この処理は、入力制御部が出力
制御部に対して、パリティエラーの発見されたセルを書
き込んだブロックの番号を渡さず、次に入力されたセル
をそのブロックに上書きすることにより実行可能であ
る。尚、パリティエラーが発見されたセルのルーティン
グタグとＶＰＩ／ＶＣＩについてはセラーセル情報とし
て、エラーセル情報キュー制御により、一旦、ＲＴＤ−
ＲＡＭ内のエラーセル情報キューに保持される。このキ
ューが空でないことは割り込み処理にて前記ＩＬＣに通
知される。するとＩＬＣは割り込みルーチンの中で、こ
のキューからエラーセル情報をデキューして取り込むこ
とになる。

【０３５４】一方、ＵＮＩ／ＮＮＩフォーマットのアラ
ームセル自動発生は次のように行われる。ＲＴＤ−ＲＡ
Ｍの中には、例えばＲＴＡによって付加されたシェイピ
ングｃｈ番号から、そのシェイピングチャネルによりシ
ェイピングを受けるセルの持つＶＰＩ／ＶＣＩと、その
セルをＡＴＭＳＷを通じてＲＴＤに出力しているモジュ
ール番号を検索可能な表が準備されている。ＩＬＣから
エラーが発生したモジュール番号と共に、アラームセル
発生指令が与えられると、前記出力制御部はシェイピン
グｃｈ番号［０］から順にシェイピング番号→ＶＰＩ／
ＶＣＩ／モジュール番号変換表を参照し、与えられたエ
ラーモジュール番号と上記変換表に書かれているモジュ
ール番号とを比較する。そしてモジュール番号が一致し
たならば、同じエントリにあるＶＰＩ／ＶＣＩを持つア
ラームセルを作成し、空セルが出力されるタイミングを
捕捉して空セルの替わりにアラームセルを出力する。こ
のような一連の動作が終了したとき、前記シェイピング
ｃｈ番号をインクリメントして同じ動作を繰り返す。

【０３５５】ここで上記シェイピングｃｈ番号は、単に
ＡＴＭＳＷの出側でＶＣを認識する為の識別子として使
用されるものである。従ってＳＷセル内にある２つのシ
ェイピングｃｈ番号であるＶＰシェイピング用の番号ま
たはＶＣシェイピング用の番号のどちらを使用しても良
い。また別の識別子として、例えばＡＴＭＳＷ上での物
理ＶＣＩを作成し、これを用いるようにしても良い。ち
なみにこのシステムでシェンピング番号を利用した理由
は、物理ＶＣＩを設定する為に必要な制御プロセッサの
負荷を削除する為である。

【０３５６】図３２は上述したＲＴＤ−ＲＡＭのアドレ
スマップ例を示している。

【０３５７】このＲＴＤ−ＲＡＭ内には、アラームセル
自動発生用のシェイピングｃｈ番号→ＶＰＩ／ＶＣＩ／
モジュール番号変換表と、エラーセル情報リングバッフ
ァ用領域とが設定されており、それぞれ図３１に示すよ
うに割り当てられている。

【０３５８】さてこのＲＴＤにおける監視制御情報とし
ては、１エラーセル情報と２エラーセル情報廃棄の情
報、および３アラームセル発生用ＶＰＩ→モジュール＃
変換テーブルとが準備されている。

【０３５９】上記エラーセル情報は、ＳＷセルパリティ
エラーの発生したセルに関する情報であり、この情報が
ＲＴＤ−ＲＡＭに保持されている場合、その旨が割り込
みによってＩＬＣに通知されるようになっている。また
エラーセル情報廃棄の情報は、何等かの恒常的エラーの
発生によりエラーセル情報がバースト的に発生し、前記
ＩＬＣでの処理が間に合わなくなったとき、前記エラー
セル情報を廃棄し、エラーセル情報を廃棄したことをＩ
ＬＣに通知する為に用いられる情報である。

【０３６０】以上で、図１に示したノードシステムに関
する説明を終了する。前述のＯＭＤＩを用いた各種試験
は、リンクシステムにも拡張可能なように設計されてい
る。そこで、次に、リンクシステムにおけるＯＭＤＩを
用いた試験に関して説明する。

【０３６１】次にＯＡＭセル挿入／分岐機能（ＯＭＤ
Ｉ）について説明する。

【０３６２】このＯＭＤＩでサポートされるＯＡＭ機能
は、例えば図３３に示すように実現される。このＯＭＤ
Ｉは、各種ＯＡＭ機能の内，特にセル転送路の接続試験
を行うために必要な機能を提供するものである。具体的
には次のようなる６種類の試験を行い得る機能を実現し
ている。 １ＡＴＭＳＷ内部接続試験 ２伝送路接続試験 ３ＮＴ１ループバック試験 ４ＶＰリンク連結試験 ５ＶＰコネクション接続試験 ６ＶＣリンク接続試験 ＡＴＭＳＷ内部接続試験は、ＡＴＭＳＷ増設時等にＡＴ
ＭＳＷの入力ポートから出力ポートまでが正常に接続さ
れ、且つ正常にセルがスイッチングできることを確認す
る為の試験である。従ってそれぞれの入力ポートから挿
入されたセルが、各出力ポートから出力されることを確
認することによりその目的が達せられる。

【０３６３】また伝送路接続試験は、対向ＩＮＦ間でフ
レーム同期／セル同期が確立していることを確認する試
験である。この試験は、対向ＩＮＦに向けて出力された
セルがループバックにより戻って来ることを確認するこ
とによって達せられる。

【０３６４】更にＮＴ１ループバック試験は、加入者Ｉ
ＮＦからＮＴ１でフレーム同期／セル同期が確立してい
ることを確認する為の試験である。この試験は、ＮＴ１
に向けて出力されたセルがループバックにより戻って来
ることを確認することにより達せられる。

【０３６５】以上の３種の試験は物理レイヤ機能の確認
試験であり、物理レイヤＯＡＭセルを使用して行われ
る。この物理レイヤＯＡＭセルのヘッダフォーマット
は、例えばＣＣＩＴＴで規定されるＩ．３６１，Ｉ．４
３２に従って定められる。更に物理レイヤＯＡＭセルに
は、その情報フィールド内部に少なくともそのＯＡＭセ
ルを分岐するかループバックするかを指定するビット情
報として分岐／ループバックビットが設定される。

【０３６６】これに対して残された３種の試験はＡＴＭ
レイヤ機能の確認試験である。

【０３６７】ＶＰリンク連結試験は、ＲＴＡ−ＡＴＭＳ
Ｗ−ＲＴＤのパスが正常に動作しているか確認する為の
試験であり、特にＲＴＡでのＶＰＩ変換機能，ルーティ
ングタグ付加機能に注目した試験である。この試験は任
意のＩＮＦから任意のＩＮＦへのセルが正常にＶＰＩ変
換を受けつつ、ＡＴＭＳＷでスイッチングされることを
確認することにより、ＲＴＡ−ＡＴＭＳＷ−ＲＴＤによ
り実現されるＶＰリンク間の連結動作を確認することに
よって達せられる。

【０３６８】またＶＰコネクション接続試験は、ＶＰコ
ネクションのエンドポイント間で正常にセルが伝送でき
ることを確認する為の試験である。この試験は、ＶＰコ
ネクションの一方のエンドポイントから入力したＯＡＭ
セルが、もう一方のエンドポイントに正常に出力される
ことを確認することによって達せられる。

【０３６９】更にＶＣリンク接続試験は、リンクシステ
ムよりレイヤの上位にいるシステム，つまり上位システ
ム間で何等かのＯＡＭファンクションを実行する為に、
リンクシステムが上位システムに提供するサービスであ
る。

【０３７０】これらの各試験の為に使用されるＡＴＭレ
イヤＯＡＭセルのヘッダフォーマットについては、未だ
にＣＣＩＴＴで標準化されていないが、例えば空セルと
物理レイヤＯＡＭセルのヘッダフォーマットとのアナロ
ジに従って、試験したいＶＰリンク／コネクションを識
別するＶＰＩを付け、更にＰＴフィールドに［１０］を
入れたフォーマットを設定するようにすれば良い。また
上記ＡＴＭレイヤＯＡＭセルの情報フィールド内に、少
なくともそのＯＡＭセルを分岐するかループバックする
かを指定するビット情報として分岐／ループバックビッ
トを設定するようにすれば良い。

【０３７１】尚、物理レイヤ／ＡＴＭレイヤＯＡＭセル
の情報フィールドには、そのセルがどのレベルの試験用
のセルであるかを示すフィールドの情報、つまり試験レ
ベルフィールドを設定しておく。

【０３７２】ここで物理レイヤＯＡＭセル，およびＶＰ
リンク連結試験の為のセルは、ＡＴＭＳＷ内部接続試験
の為に設けられるＯＭＤＩ以外の各ＯＭＤＩで分岐して
も良いものである。従ってここでは、これらのセルをレ
ベル１のＯＡＭセルと呼ぶことにする。またＡＴＭＳＷ
内部接続試験の為のＯＡＭセルをレベル０のＯＡＭセル
と呼ぶことにする。

【０３７３】またＶＰコネクション接続試験を行う為に
は、ＡＴＭレイヤＯＡＭセルをＶＰＩ変換を受けさせな
がらＶＰリンク端点を通過させ、ＶＰコネクション端点
に到達させることが必要である。従ってこの試験機能を
実現させる為には、各ＯＭＤＩにおいてＶＰコネクショ
ン試験用セルを通過させるか否かを認識することが必要
となる。このような認識の為の情報を備え、この試験に
使用されるセルをレベル２のＯＡＭセルと呼ぶことにす
る。

【０３７４】更にＶＣリンク接続試験の為には、ＡＴＭ
レイヤＯＡＭセルを、リンクシステムを通過させる必要
がある。このような試験に用いられるセルを、ここでは
レベル３のＯＡＭセルと呼ぶことにする。

【０３７５】しかしてこのようなＯＡＭセルを。そのレ
ベルに応じて選択的に通過、またはループバックさせる
為には、リンクシステム内の各ＯＭＤＩは、自分が分岐
／ループバックしなければならないＯＡＭセルを識別し
て分岐／ループバックし、それ以外のレベルのセルは通
過させると云う機能をそれぞれ持つことが必要となる。

【０３７６】ところで、伝送路ＩＮＦ上にはＶＰコネク
ション端点は存在せず、伝送路ＩＮＦ上は必ずＶＰリン
クは結合されている。またリンクシステムと接続されな
い局内ＩＮＦ上では、リンクシステムの提供するＶＰコ
ネクション端点が必ず存在する。これに対して、リンク
システムと接続される局内ＩＮＦは、上記伝送路ＩＮＦ
と同じく、必ずＶＰリンクが結合され、ＶＰコネクショ
ンの端点は存在しない。更に加入者ＩＮＦではＶＰコネ
クションが終端されるとは限らないが、リンクシステム
が提供するＶＰコネクションサービスという意味では１
つの端点となっている。従ってリンクシステムが実行す
るＶＰコネクションの試験という点では、加入者ＩＮＦ
にＶＰコネクション端点が存在していると看做すことが
できる。

【０３７７】尚、前述したレベル３のＯＡＭセルは、リ
ンクシステム内部の全てのＯＭＤＩをそれぞれ通過する
必要がある。

【０３７８】このようなことから、各ＩＮＦのＯＭＤ
Ｉ、およびＡＴＭＳＷ内部接続試験の為のＯＭＤＩが各
クラスのＯＡＭセルに対して行う操作は次のようにまと
められる。

【０３７９】 このまとめから分かるように、レベル２のＯＡＭセルに
ついては、単純にそのセルを通過させるか分岐／ループ
バックするかを規定することはできず、各ＩＮＦ毎に通
過させるか分岐／ループバックするかを選択することが
できるようにする必要がある。

【０３８０】このような試験機能により、前述した図５
に示す機能試験に加えて、システム全体の機能が効果的
に試験されることになる。

【０３８１】次に無瞬断の系切り替え機能について説明
する。

【０３８２】この機能は、ＡＴＭＳＷが自己のスイッチ
内のバッファが空の状態であるとき、その情報を外部に
出力する、所謂バッファ状態出力機能を持ち、また２重
化構成のスイッチにおける現用系から予備系への系切り
替え時に上記バッファ状態出力機能を利用してセル廃棄
を引き起こすことなく、その系の切り替えを実現する為
の機能である。

【０３８３】即ち、回線の増設や減設、またブロッキン
グの発生時等に回線の再配置を行うような場合には、回
線収容の変更を行うことが必要となる。従来一般的なＡ
ＴＭ交換機の場合には、回線設定の接続先を指定するア
ドレスコントロールメモリ、およびスイッチ部が２重化
されており、これらの系を切り替えるセレクタが設けら
れておれば、或るタイミングで前記アドレスコントロー
ルメモリの系切り替えを行うことで、無瞬断に回線収容
を変更することができる。

【０３８４】このような従来の技術による無瞬断の系切
り替えは、同じタイムスロットで入力された情報は、出
力されるときにも全て同じタイムスロット上にあること
による。

【０３８５】然し乍ら、ＡＴＭ交換通信を行う場合、Ａ
ＴＭＳＷがその内部にバッファを持つ為、入力された情
報は或る期間に亘ってバッファ内に蓄積されることにな
る。従ってバッファ内に蓄積されたセルの全てが処理さ
れ、バッファ内が空であることを確認した後に系の切り
替えを行わなければ、その時点でバッファ内に蓄積され
ていたセルが廃棄されてしまうことになる。そこでこの
システムでは、ＡＴＭＳＷのバッファ内が空であるか否
かの情報を出力する機能を持たせることにより、次のよ
うにして無瞬断の系切り替え制御を実現している。

【０３８６】即ち、このシステムにおいては、図３４に
の要部の構成を示すようにスイッチ部およびヘッダ変換
テーブルが２重化されている。そして一方の系で現在の
サービスを続行しつつ、他方のテーブルを系切り替え後
に適用する内容に変更することが可能となっている。

【０３８７】このテーブル変更後に、或るタイミングで
前記変換テーブルおよびスイッチの入力側を切り替え、
次に系切り替え前のスイッチ内のバッファが全て空にな
ったことが確認された状態で前記スイッチの出力側を切
り替えるようになっている。このような手順により、セ
ル廃棄を起こすことなく系切り替えを無瞬断に実現する
ものとなっている。

【０３８８】この系切り替えの具体的な手順を、図３４
を参照して説明すると、１先ずＯＡＭセル分岐・挿入部
のゲートにおいて予備系を［ＯＦＦ］とし、予備系ＡＴ
ＭＳＷへのセル流を遮断する。このとき上記ゲートから
は空セルを出力し続ける。

【０３８９】２この状態で予備系の入力バッファ，出力
バッファ，およびＡＴＭＳＷ内のバッファが全て空であ
ることを確認し、３その後、予備系のヘッダ変換テーブ
ルを変更する。

【０３９０】４しかる後、予備系のヘッダ変換テーブル
の変更内容を確認する。具体的には予備系の空セル置き
換え部から旧ＶＰＩを持ったＯＡＭセルを挿入し、実際
にルーティングタグを付加して予備系のＡＴＭＳＷ内を
通し、セルドロップでこのセルを制御部に取り込んでそ
のチェックを行う。

【０３９１】５このチェックが完了した後、予備系の出
力バッファからのセルの出力を禁止し、６前記ゲートに
おいて、現用系を［ＯＦＦ］とすると同時に予備系［Ｏ
Ｎ］とし、セル流が予備系にのみ流れるようにする。７
この状態で現用系の入力バッファ，出力バッファ，およ
びＡＴＭＳＷ内のバッファが全て空であることを確認
し、その確認がとれた時点で８セレクタの選択を現用系
から予備系に切り替える。９そして予備系の出力バッフ
ァからのセル出力を許可する。

【０３９２】かくしてこのようにしてＡＴＭＳＷ内のバ
ッファが空であることを確認した上で系の切り替えを制
御することにより、ＡＴＭ交換通信を行う場合であって
も、無瞬断に、且つ効果的に系の切り替えを行うことが
可能となる。

【０３９３】以上述べてきたような機能要素を組み合わ
せることによりセル処理機能が実現できる。

【０３９４】さてこのシステムにおける今１つの重要な
ポイントに、どこでセル流に対するトラヒックシェイピ
ング制御を行うかと云う問題がある。

【０３９５】このトラヒックシェイピング制御は、ＶＰ
毎のセル流に対して、またＶＣ毎のセル流に対して行わ
れる。

【０３９６】このトラヒックシェイピング制御について
説明するに先立ち、何故、このシェイピング制御が必要
であるかについて説明する。

【０３９７】前述したセル処理機能を個々に備えて構築
されるＡＴＭ通信システムは、全体的には図３５や図３
６に示すようにリンクシステムを介して相互に接続して
構成される。そしてこの図３６に示すリンクシステムに
おけるＣＳＨが設けられた位置でそれぞれシェイピンク
が行われる。

【０３９８】図３５のようにシェアドメディアからＡＵ
（Ａｃｃｅｓｓ Ｕｎｉｔ）を介して入力されるセル
は、ＡＴＭＳＷを介してスイッチングされ、Ｂ−ＩＳＤ
Ｎ網等の公衆網や他のリンクシステム，またノードシス
テムにおけるシェアドメディアへのアクセスをコントロ
ールするＡＵへと通信される。このように構築されるＡ
ＴＭシステムの通信インターフェースとして前述したセ
ル処理機能がそれぞれ存在する。

【０３９９】しかして或るノードシステムとＢ−ＩＳＤ
Ｎ網の加入者収容ノードとの間、或いはＢ−ＩＳＤＮ網
を挟んだ複数のノードシステムの間には、予めＢ−ＩＳ
ＤＮ網との契約により規定された或るトラヒック量が設
定されている。この為、ＶＣに対するアドミッション制
御およびＶＣ毎のポリシング制御により、基本的にはＶ
Ｐに対して規定されたトラヒック量以内にそのセル流を
制御することが行われている。

【０４００】然し乍ら、個々の端末から出力された各Ｖ
Ｃのセル流に変形が生じたり、複数のＶＣのセル流がＢ
−ＩＳＤＮ網への出口で１つのＶＰに束ねられる際のＶ
Ｃ間のバースト状態やセル到着の位相の重なり等に起因
して、或る程度短い期間に着目すると、ＶＰで規定され
たトラヒック量に違反してＢ−ＩＳＤＮ網にセルが流出
しようとすることが生じる。

【０４０１】これに対してＢ−ＩＳＤＮ網では、これら
のＶＰに対して常に契約したＶＰの容量以内に実際のセ
ル流が守られているか否かを監視し、違反時にはセルの
廃棄を行っている。この機能が前述したポリシング機能
である。このようなセルの廃棄は、ノードシステムを利
用しているユーザにとっては何の責任もない筈であり、
ノードシステム自体が上述した原因によるセルの廃棄が
生じないような対策を講じる必要がある。

【０４０２】従ってノードシステムでは、契約している
ＶＰ毎にＢ−ＩＳＤＮ網への流出セル流が、そのＶＰに
規定されたトラヒック特性を守った形に収まるように、
上記セル流に対してシェイピング制御を行い、ＶＰポリ
シングによるセルの廃棄を防ぐことが必要となる。この
ようなシェイピング制御は、ノードシステム等からＢ−
ＩＳＤＮ網に出力されるＶＰのセル流に対して個々に行
う必要がある。

【０４０３】一方、端末からノードシステムに流される
ＶＣ毎のセル流は、基本的には自己が申告したトラヒッ
ク特性を守っている筈である。仮にそのトラヒック特性
に違反しているような場合であっても、ＶＣ毎のポリシ
ング制御によりそのセル流が制御されている筈である。

【０４０４】然し乍ら、ノードシステムの入り口側でＶ
Ｃ毎のセル流に対する制御がなされていても、ＡＴＭＳ
Ｗ等を通過する際のＶＣ相互のセル位相のぶつかり等に
起因するセルの蓄積の影響により、端末から出力された
各ＶＣのセル流のトラヒック特性が大きく変形されてし
まうことがある。このような変形を受けたセル流は、下
のトラヒック特性よりも悪くなることが十分考えられ、
Ｂ−ＩＳＤＮ網のＶＣポリシングにて違反セルとして廃
棄されてしまう可能性がある。

【０４０５】このようなＶＣのトラヒック変形が実際に
どの程度生じるかを一般的に、且つ定量的に評価するこ
とは非常に困難であるが、定性的には次のように考える
ことができる。ノードシステムの重要な構成要素とされ
るシェアドメディアは、その性格上、各ＡＵは上流から
の空きスロットが来たときにしかセルを乗せることはで
きない。ちなみに或る時間の長さでみれば、例えばウィ
ンドウ制御を行う場合には、ＡＵ毎、またはＶＣ毎のス
ループットについては保証されるが、ＶＣのピークレー
トについてはその上流から空きスロットが来るか否かに
より影響される為、その保証はなされない。このことは
リンクのシェアドメディアの負荷に十分な余裕があれば
殆ど無視することができると考えられるが、負荷が高く
なると大きな問題となる。極端な場合には、本来の最小
セル間隔が［１］よりも大きい、ＶＣの最小セル間隔が
［１］であるセルが幾つも連続してしまうことが考えら
れる。従ってこのようなことを配慮した場合、ノードシ
ステムを通過したＶＣに関しては、そのピークレートの
変形を補正するためのシェイピング制御が必要となる。

【０４０６】一方、ＡＴＭＳＷに関しては、どの程度の
変形が生じるかはスイッチのアーキテクチャによっても
異なってくるが、少なくともＡＴＮＳＷ内部のバッファ
でのセル蓄積を抑えると共に、個々のセル処理機能のセ
ル出力段にてセル流に対するシェイピング制御を行う機
能をそれぞれ持たせるようにする。

【０４０７】従ってＡＴＭシステムを構築する各部位で
のセル処理機能に対して図３５や図３６に示すようなＣ
ＳＨが設けられた位置でそれぞれＶＰ毎に、またＶＣ毎
にセル流に対するシェイピング機能を持たせ、そのセル
流についてのトラヒック特性を満たすように制御するこ
とで、ポリシングによる不本意なセルの廃棄を未然に防
ぐことが可能となる。

【０４０８】以上説明したように本実施形態によれば、
ＡＴＭ通信システムを実現する上での種々のハードウェ
ア上の問題を効果的に解決し、そのセル処理機能を簡易
に、且つ効果的にハードウェアとして構築することがで
きる等の実用上多大なる効果が奏せられる。

【０４０９】特にＦＤＡからのＶＣ４のＨ４ポインタに
よって示されるセル先頭と、ＨＥＣ計算によるセル先頭
検出結果とを比較することによって、誤フレーム同期や
誤セル同期の検出を高速に行うことを可能とし、またＯ
ＡＭセルに異なるレベルを設定し、これをその情報フィ
ールドに書き込んでおくことにより、システムの各部に
置かれるＯＭＤＩでのセルドロップ判断を容易に行い、
ＩＬＣにおける処理量とそのハードウェア量を削減する
ことができる。

【０４１０】また同時接続線数に応じて物理ＶＣＩを設
定し、これによりＨＴＴで認識するＶＣ空間を小さくす
るので、ＨＴＴにおけるポリシング機能のハードウェア
量を少なくすることができる。更にはＲＴＡが個々のセ
ル毎にＵＮＩセル・ＮＮＩセルを認識し、ＶＰＩフィー
ルドの書き替え位置を変化させるので、１つのＲＴＡ上
にＵＮＩ／ＮＮＩ双方のＶＣを設定することが可能とな
る。

【０４１１】またＳＷセル内にパリティを設定すること
で、ＲＴＡ−ＩＢＵＦ−ＡＴＭＳＷ−ＯＢＵＦ−ＲＴＤ
に至る経路でのビット誤り率の検出能力を少ないハード
ウェアで効果的に高めることができる。その上、アラー
ムセルの自動発生機能を備え、ＳＷセル内にＳＲＡ＃，
シェイピング番号を持つので、管理すべきテーブル数を
少なくし、そのハードウェア量を少なくすることができ
る。

【０４１２】更には低速ポリシングと高速ポリシングと
に分離し、低速ポリシングについてはＲＡＭを用いて実
現するので、そのハードウェア量を大幅に削減すること
ができる。

【０４１３】またＡＴＭＳＷのＩＢＵＦだけでセルの廃
棄制御を行い、そのＯＢＵＦだけでセルの遅延制御を行
うので、バッファの構成を非常に簡単なものとすること
ができる等の実用上多大なる効果が奏せられる。

【０４１４】以上本発明の一実施形態に係るＡＴＭ通信
システムにおけるセル処理機能について説明したが、本
発明は上述した実施形態に限定されるものではない。例
えば各処理機能のハードウェア上での構成は、その仕様
に応じて種々変形可能なものであり、仕様に示される機
能だけをセル処理機能として搭載することも勿論可能で
ある。その他、本発明はその要旨を逸脱しない範囲で種
々変形して実施することができる。

【０４１５】

【発明の効果】本発明によれば、ＡＴＭ通信システムを
実現する上での種々のハードウェア上の問題を効果的に
解決し、そのセル処理機能を簡易に、且つ効果的にハー
ドウェアとして構築することができる等の実用上多大な
る効果が奏せられる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＡＴＭ通信システム
全体の構成例を示す図

【図２】セル処理機能の基本的な構成例を示す図

【図３】ＣＩＳの構成例を示す図

【図４】ＣＳＤの構成例を示す図

【図５】ＯＭＤＩがサポートするＯＡＭ機能を示す図

【図６】ＯＭＤＩの構成例を示す図

【図７】ＯＡＭセルにおけるＯＭＤＩＳＩＬＣとのイン
ターフェースを示す図

【図８】ＬＰＴにおける論理ＶＣＩから物理ＶＣＩへの
変換アルゴリズムを示す図

【図９】ＬＰＴの構成例を示す図

【図１０】ＲＴＡの構成例を示す図

【図１１】ＵＮＩ／ＮＮＩセルとＳＷセルのフォーマッ
トを示す図

【図１２】ＳＷセル内のパリティの例を示す図

【図１３】故障のレベルに応じたアラームセルの発生部
位を示す図

【図１４】ＨＴＴにおける付加情報テーブルのアドレス
マップ例を示す図

【図１５】ＨＴＴの構成例を示す図

【図１６】ポリシング用リーキーバケットの構成例を示
す図

【図１７】ＴＯＶＡの構成例を示す図

【図１８】物理ＶＣＩ受付機能の構成例を示す図

【図１９】物理ＶＣＩ受付ＲＡＭのアドレスマップを示
す図

【図２０】高速チャネル用リーキーバケットの構成例を
示す図

【図２１】高速チャネル用リーキーバケットコントロー
ラの構成例を示す図

【図２２】リーキーバケットＲＡＭのアドレスマップを
示す図

【図２３】低速リーキーバケットコントローラの動作例
を示す図

【図２４】ＩＢＵＦの構成例を示す図

【図２５】優先廃棄機能付きＦＩＦＯの構成例を示す図

【図２６】遅延クラス制御とシェイピング処理の実現法
を示す図

【図２７】ＯＢＵＦの構成例を示す図

【図２８】ＣＳＨの構成例を示す図

【図２９】ポリシングバッファのデータ構造を示す図

【図３０】高速用ポリシングセルバッファの構成例を示
す図

【図３１】ＲＴＤの構成例を示す図

【図３２】ＲＴＤ−ＲＡＭののアドレスマップを示す図

【図３３】システム全体の機能試験を行うＯＭＤＩでサ
ポートされるＯＡＭ機能を示す図

【図３４】ＡＲＭＳＷの無瞬断系の切り替えを説明する
為の図

【図３５】セル処理機能を個々に備えて構築されるＡＴ
Ｍ通信システムの全体的な構成を示す図

【図３６】セル処理機能を個々に備えて構築されるＡＴ
Ｍ通信システムの全体的な構成を示す図

【符号の説明】

ＡＴＭＳＷ…ＡＴＭ交換機 ＡＳＰ…制御プロセッサ ＢＵＮＩ…ユーザ・ネットワーク・インターフェース ＢＮＮＩ…ネットワーク・ネットワーク・インターフェ
ース

フロントページの続き (72)発明者 熊木 良成 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】セル交換を行うＡＴＭスイッチに対して入
   力するセルおよび該ＡＴＭスイッチから出力されたセル
   の少なくとも一方を処理するセル処理装置であって、 設定されている個々のコネクションに関する情報を保持
   する第１の記憶手段と、 前記第１の記憶手段に保持された前記個々のコネクショ
   ンに関する情報のエントリを参照するために使用するア
   ドレス情報を保持する第２の記憶手段と、 入力されたセルのＶＰＩおよびＶＣＩのビットパターン
   のうちの一部分に基づいて、前記第２の記憶手段に保持
   されているアドレス情報のうちから、該入力されたセル
   の属するコネクションに対応するものを選択する手段
   と、 この選択されたアドレス情報のビットパターンと、入力
   された前記セルのＶＰＩおよびＶＣＩのビットパターン
   のうちの一部分とを用いて、前記第１の記憶手段にアク
   セスして、予め定められた参照処理を行う手段とを備え
   たことを特徴とするセル処理装置。
2. 【請求項２】セル交換を行うＡＴＭスイッチと、該ＡＴ
   Ｍスイッチに対して入出力するセルを処理する複数のセ
   ル処理装置とを備えたＡＴＭ通信システムであって、 前記セル処理装置の各々は、 設定されている個々のコネクションに関する情報を保持
   する第１の記憶手段と、 前記第１の記憶手段に保持された前記個々のコネクショ
   ンに関する情報のエントリを参照するために使用するア
   ドレス情報を保持する第２の記憶手段と、 入力されたセルのＶＰＩおよびＶＣＩのビットパターン
   のうちの一部分に基づいて、前記第２の記憶手段に保持
   されているアドレス情報のうちから、該入力されたセル
   の属するコネクションに対応するものを選択する手段
   と、 この選択されたアドレス情報のビットパターンと、入力
   された前記セルのＶＰＩおよびＶＣＩのビットパターン
   のうちの一部分とを用いて、前記第１の記憶手段にアク
   セスして、予め定められた参照処理を行う手段とを備え
   たことを特徴とするＡＴＭ通信システム。
3. 【請求項３】セル交換を行うＡＴＭスイッチと、該ＡＴ
   Ｍスイッチに対して入力するセルを処理する複数のセル
   処理装置とを備えたＡＴＭ通信システムであって、 前記セル処理装置の各々は、 伝送路から入力されたセルの論理ＶＣＩを、前記ＡＴＭ
   スイッチの内部での経路を指定するルーティングタグ情
   報を少なくとも含むルーティングタグテーブルを参照す
   るための物理ＶＣＩに変換する手段と、 前記論理ＶＣＩから物理ＶＣＩへの変換に失敗した場合
   に、前記入力されたセルを廃棄させるための制御を行う
   手段とを備えたことを特徴とするＡＴＭ通信システム。