FR2526613A1 - Commutateur paquet-circuit - Google Patents

Abstract

LE COMMUTATEUR EST RELIE A UN MULTIPLEX 5 DE VOIES MIC EN MODE-CIRCUIT ET MODE-PAQUET. IL COMPREND UNE MEMOIRE-TAMPON 10, DES MOYENS D'ADRESSAGE 11, 12, 13 POUR ECRIRE ET LIRE DES MOTS DES VOIES MIC DANS LA MEMOIRE TAMPON ET DES MOYENS 14 COMMANDANT LES MOYENS D'ADRESSAGE POUR COMMUTER LES VOIES EN MODE-CIRCUIT ENTRE ELLES ET LES VOIES EN MODE-PAQUET ENTRE ELLES. IL EST CARACTERISE EN CE QUE L'UNIQUE MEMOIRE TAMPON EST DIVISEE EN BLOCS PROPRES A MEMORISER CHACUN AU MOINS 2 MOTS DE VOIES EN MODE-CIRCUIT OU UNE PARTIE D'UNE TRAME D'UNE VOIE EN MODE-PAQUET, ET EN CE QUE SONT PREVUS DES MOYENS 140 POUR TRAITER EN TEMPS PARTAGE AU NIVEAU PAQUET TOUTES LES VOIES EN MODE-PAQUET ET DES MOYENS 142 POUR MEMORISER LES ADRESSES DE BLOCS LIBRES AFIN D'ASSIGNER AU MOINS UN BLOC LIBRE AUX OCTETS D'INFORMATION D'UNE TRAME DANS UNE VOIE EN MODE-PAQUET OU D'UNE COMMUNICATION DANS DEUX VOIES EN MODE-CIRCUIT.

Description

COMMUTATEUR PAQUET-CIRCUIT
La présente invention concerne un commutateur qui commute d'une part des voies dites en mode-circuit et d'autre part, des paquets inclus dans des trames du type HTLC divisées en mots tels que des octets envoyés sur des voies dites en mode-paquet. Les voies aussi bien en mode-circuit qu'en mode-paquet sont des voies MIC multiplexées mot-à-mot dans un multiplex à débit élevé.

Dans les commutateurs mixtes paquet-circuit connus, ou plus généralement dans les réseaux de commutation de voies en mode-circuit et de voies en mode-paquet, sont prévus en fait au moins deux commutateurs qui sont respectivement affectés à la commutation des voies en mode-circuit et à la commutation des voies en mode-paquet. Le commutateur de paquets contient généralement des processeurs programmés ne pouvant pas gérer des commutations de voies en mode-circuit.

Les commutateurs de circuits sont capables de relier des commutateurs de paquets entre eux sans réaliser les fonctions particulières propres à la commutation de paquets.

Par ailleurs, dans un commutateur de paquets, la gestion des communications en mode-paquet est effectuée liaison par liaison,c'st-à-dire qu'à chaque paire de voies en mode-paquet est associé un processeur gérant la procédure au niveau paquet de la liaison. Les commutateurs de paquets connus contiennent donc un grand nombre de processeurs et une mémoire tampon ayant une très grande capacité.

Le but de la présente invention est de fournir un commutateur mixte paquet-circuit qui peut commuter en temps partagé et traiter au fur et à mesure de la réception des informations aussi bien de voies en mode-circuit que de voies en mode-paquet et dans lequel la capacité de la mémoire tampon est nettement plus faible que celle des commutateurs de paquets connus et la gestion des paquets est réalisée par un processeur ou un groupe de processeurs commun à toutes les liaisons.

A cette fin, le commutateur comprenant une mémoire tampon, des moyens d'adressage pour écrire et lire les mots des voies MIC dans la mémoire tampon et des moyens commandant les moyens d'adressage pour commuter les voies en mode-circuit entre elles et les voies en mode-paquet entre elles, est caractérisé en ce que la mémoire tampon est divisée en un nombre prédéterminé de blocs ayant une capacité d'un nombre entier de mots, un bloc à un instant donné étant propre à mémoriser au moins deux mots de voies en mode-circuit ou une partie d'une trame d'une voie en mode-paquet, et en ce que les moyens de commutation comprennent des moyens de traitement au niveau paquet commun à toutes les voies en modepaquet et des moyens pour mémoriser les adresses de blocs libres afin d'assigner à travers les moyens d'adressage au moins un bloc libre aux octets d'information d'une trame dans une voie en mode-paquet ou d'une communication dans des voies en mode-circuit lorsque des blocs déjà assignés aux voies en mode-circuit sont déjà remplis.

La capacité de la mémoire tampon du commutateur selon l'invention est choisie en fonction de l'occupation des voies MIC. Elle est donc de plus petite dimension que la somme des sous-mémoires tampons qui sont incluses dans un commutateur ne commutant qu'une liaison ou éventuellement quelques liaisons en mode-paquet par processeur.

La gestion dynamique des blocs de la mémoire tampon assignés aux communications en mode-paquet et des cellules de blocs assignés aux communications en mode-circuit est réalisée par l'intermédiaire d'une mémoire de blocs libres, ce qui permet d'optimiser la capacité du commutateur. Les moyens de traitement notamment au niveau paquet dans le conlss mutateur ont une partie ciblée, telle qu'un microprocesseur, qui est commune à toutes les voies pour effectuer en temps partagé les échanges de paquets selon une procédure déterminée. L'encombrement ainsi que le nombre de composants du commutateur sont réduits. La durée de mémorisation d'un mot d'une voie en mode-circuit est sensiblement analogue à celle d'un commutateur classique et la durée de mémorisation du champ d'information d'une trame de voie en mode-paquet dans la mémoire tampon est diminuée.Par suite, la durée du transit des informations entre deux voies MIC à commuter dans le commutateur est relativement faible.

On notera par ailleurs que la structure du commutateur permet d'utiliser la trame MIC bien connue sans que les mots des voies en mode-circuit soient paquetisées. Bien que la réalisation décrite ci-après s'applique à des voies ayant toutes un débit de 64 kbit/s, le commutateur peut autre prévu pour commuter des voies ayant un débit inférieur, sous-multiples de 64 kbit/s, tel que 8 kbit/s; dans ce cas, chaque voie à 8 kbit/s est gérée toutes les huit trames des voies
MIC.

D'autres caractéristiques et avantages de la présente invention apparattront plus clairement à la lecture de la description qui suit d'un mode de réalisation préféré du commutateur paquet-circuit selon l'invention, en référence aux dessins annexés correspondants dans lesquels
- la Fig. 1 est un bloc-diagramme schématique du commutateur paquet-circuit avec ses interfaces au réseau de commutation public; et
- les Figs. 2A et 2B sont des diagrammes temporels montrant le multiplexage de huit voies multiplex dans le supermultiplex desservant le commutateur, et une trame d'une voie multiplex dans laquelle sont multiplexées des voies MIC à commuter par le commutateur.

Le commutateur circuit-paquet 1 décrit ci-après et montré à la Fig. 1 constitue le noeud ou central de transit ou bien un central local d'un réseau de commutation public en mode-circuit et en mode-paquet. Le commutateur 1 est relié à travers un coupleur à haut débit au niveau trame 2 à un supermultiplex bidirectionnel 3 dans lequel huit voies
MICO à MIC7 à 2048 bit/s sont multipleies octet par octet, comme montré à la Fig. 2A.

Une voie MIC peut provenir d'un autre noeud de commutation du réseau public. Les voies MICO à MIC7 sont multiplexis et démultiplexées dans un multiplexeur-démultiplexeur à division du temps 4 qui est relié au coupleur 2 par le supermultiplex bidirectionnel 3. Chaque voie MIC est obtenu par le multiplexage à division du temps de trente deux voies
ITO à IT31 à 64 kbit/s, comme montré à la Fig. 2B. Ainsi, une trame du supermultiplex 3 a une durée de 125 yS et contient 32 x 8 = 256 octets, chacun appartenant à une voie IT.

En fait, le supermultiplex 3 est composé de huit fils pour chaque direction de transmission sur lesquels les huit bits d'un octet sont transmis, à raison d'un octet tous les = = 125/256 ps = 488 ns.

Chaque voie IT véhicule soit de l'information en modecircuit qui correspond à l'échantillonnage d'une voie de parole téléphonique classique à la fréquence de 8 kHz, soit de l'information en mode-paquet.

On rappellera brièvement l'agencement des octets dans une voie en mode paquet IT conformément aux recommandations internationales telles que l'Avis X.25, Fascicule VIII.2,
Livre jaune, Genèse 1976, modifié à Genèse 1980, publié par le Comité Consultatif International Télégraphique et
Téléphonique (CCITT).

Chaque voie IT en mode-paquet convoie des trames de paquet. Chaque trame est composée d'au moins quatre octets qui sont un octet d'adresse en dépendance de l'émission ou de la réception, un octet de commande du début de la trame et deux octets de la séquence de contrle de trame FCS (en anglais "Frame Checking Sequence"). Lorsque la trame est une trame véhiculant des données, le paquet de données est inclus dans un champ d'information entre le champ de commande et le champ de la séquence de contrôle FCS. Le champ d'information peut entre limité à un nombre entier prédéterminé d'octets d'information, par exemple égal à 32. La gestion au niveau trame, c'est-à-dire de la liaison de la voie IT entre le commutateur et les autres noeuds auxquels est relié le supermultiplex 3, est effectuée essentiellement parle coupleur 2.

Entre les trames sont transmis un drapeau ou un nombre entier de drapeaux. Chaque séquence de drapeau est formée par un "0" suivi de six "1" consécutifs et un "O", soit l'octet "01111110". Afin de s'assurer qu'une séquence de drapeau n'est pas simulée dans une trame, la partie d'émission du coupleur 2 insère un élément binaire "O", appelé zéro de bourrage, après toute séquence de cinq bits consécutifs dans la trame, ce qui décadre les octets transmis par le commutateur. Le coupleur 2 retransmet cependant sous forme d'octet les trames sur le supermultiplex 3, chaque octet pouvant contenir la fin d'un drapeau et le début d'un drapeau, ou la fin d'un octet de trame et le début de l'octet de trame suivant ou une partie d'un drapeau et une partie d'un octet de trame.Le coupleur 2 en réception du supermultiplex 3 réalise la fonction réciproque, à savoir l'ex- traction des zéros de bourrage et le recadrage des octets des trames.

Le coupleur 2 valide également les trames provenant du supermultiplex 3 en recherchant le reste 00011101 0000 1111 en fin de chaque trame reçue, conformément au para
graphe 2.2.7 de l'Avis X.25 précité. En émission, le cou
pleur 2 insère les deux octets de la séquence de contrôle
de trame FCS, les zéros de bourrage ainsi que les drapeaux
et les octets particuliers indiquant l'état de repos d'une
voie ou l'abandon d'une trame.

Le coupleur 2 peut donc fonctionner selon la procédure
de commande de liaison à haut niveau dite HDLC (en anglais
"High Level Data Link Control") ou bien selon une autre
procédure telle que la procédure trame définie par les normes
ECMA 16,24,26 (en anglais"European Computer Manllfacturers
Association"). Des parties essentielles du coupleur HDLC 2
sont par exemple décrites dans la demande de brevet français
déposée ce jour au nom des demandeurs.

Le commutateur 1 est relié au coupleur2 par un supermultiplex bidirectionnel 5 qui est composé de 8 fils pour
chaque direction de transmission. Suivant la direction du
coupleur vers la mémoire tampon, le multiplex 5 convoie les
drapeaux, les octets au niveau trame et au niveau paquet,
les octets d'information et les octets de séquence de con
trôle de trame FCS. Comme on le verra dans la suite, l'unité
de traitement 140 de l'automate au niveau paquet 14 prélève
sur le multiplex 5 tous les octets nécessaires au traitement
des paquets.Suivant l'autre direction de la mémoire tampon vers le coupleur, le multiplex 5convoie Ms octets d infor-
mation lus dans la mémoire tampon, les octets au niveau
trame et au niveau paquet fournis par l'unité de traitement
140 ainsi que notamment des trames de service. La partie
d'émission du coupleur insère notamment les drapeaux et les
octets de séquence de contrle de trame.Les octets des voies
en mode-circuit sont également convoyés par le multiplex 5
Ainsi, l'objet de la présente invention se rapporte principalement à la commutation des trames entre les diffé- rentes voies IT en mode-paguet
On rappelle en référence aux paragraphes 3 à 6 de l'Avis
X.25 précité, qu'une voie temporelle IT peut supporter plusieurs voies logiques également appelées circuits virtuels en d'autres termes, plusieurs paquets sur une meme voie IT provenant de différents noeuds du réseau de commutation public, ou plus précisément de différents équipements terminaux de traitement de données (ETTD), peuvent etre aiguillés à travers le commutateur 1 sur des voies temporelles IT différentes du supermultiplex sortant 3.Chaque paquet contient au moins trois octets qui contiennent une identification générale de format, une identification de voie logique et une identification de type de paquet. Pour la commutation proprement dite, les quatre premiers bits du premier octet et, le second octet contenant le numéro de la voie logique sont à considérer. Ainsi, une commutation exige la connaissance du numéro de la voie temporelle entrante IT et le numéro de la voie logique entrante VL dans le commutateur ainsi que le numéro de la voie temporelle sortante IT et le numéro de la voie logique sortante VL du commutateur.

Cette correspondance entre voies temporelle et logique entrantes et voies temporelle et logique sortantes est établie dans l'unité de traitement du commutateur associée à une mémoire de connexion.

Le commutateur 1 tel que montré à la Fig. 1 comprend essentiellement une mémoire tampon 10 qui est reliée au supermultiplex bidirectionnel 5, une unité logique d'adressage 11 pour la mémoire tampon 10, une mémoire de commande 12 pour les adresses en écriture et en lecture de la mémoire tampon 10, une unité logique de marquage en écriture et en lecture 13, et un automate au niveau paquet 14 pour la gestion des commutations.

La mémoire tampon 10 est divisée en blocs de trente- deux cellules chacun par exemple. Chaque cellule a une capacité d'un octet. A un instant donné, certains blocs sont réservés à des communications en mode-circuit et d'autres blocs sont réservés à des paquets en attente d'émission, de réémission ou d'accusé de réception. Lorsqu'un 'bloc est réservé à une communication en mode-circuit, deux cellules du bloc sont assignées à une communication à 64 kbit/s, à raison d'une cellule pour chaque direction de transmission, c'est-à-dire pour une voie temporelle IT entrante ou sortante.Lorsqu'un bloc est réservé à une communication en mode-paquet, le bloc mémorise un seul paquet dont le premier octet est rangé dans la première cellule du bloc, et ainsi de suite ; si le paquet contient plus-de trente-deux octets, les octets restants sont rangés dans un ou plusieurs blocs chantés ; tous les blocs chaînés sont remplis à l'exception du dernier bloc si le paquet ne contient pas un nombre d'octets qui est un multiple entier de trente-deux.

La mémoire de commande 12 effectue les connexions et les déconnexions de deux voies temporelles IT, traite les appels et gère les connexions en mode-paquet et les connexions en mode-circuit en coopération avec l'unité de marquage 13 et l'automate au niveau paquet 14. La mémoire de commande 12 est adressée par la base de temps- g & érale BT (non représentée) du noeud de commutation en question qui est commune au multiplexeur-démultiplexeur 4 et au coupleur 2. La base de temps
BT fournit via un bus 120 notamment l'adresse de la voie temporelle IT à 64 kbit/s et l'adresse de la voie MIC à 2048 kbit/s dans laquelle est multiplexée la voie temporelle
IT.

La mémoire de commande 12 est divisée en deux paires de sous-mémoires. La première paire de sous-mémoires 121 et 122 commande l'écriture des octets des voies entrantes IT dans la mémoire tampon 10 tandis que la seconde paire de sous-mémoires 123 et 124 commande la lecture des octets des voies sortantes IT de la mémoire tampon 10. Les bus de sortie respectifs 111, 112, 113 et 114 des sous-memoires 121, 122, 123 et 124 sont reliées à l'entrée de l'unité logique d'adressage 11 qui adresse en écriture ou lecture la mémoire tampon 10 selon la durée du cycle en écriture ou lecture et fournit en conséquence une adresse d'écriture ou de lecture produite par la paire de sous-mémoires 121-122 ou 123-124.Les sous-mémoires 121 et 123 sont adressées en lecture par la base de temps BT via le bus 120, et signalent à l'unité d'adressage 11 par un bit P/C le mode de la communication, circuit (c > ou paquet (P), qui cqrrespond à l'adresse délivrée par la base de temps BT. En réponse à l'adressage d'une voie dans une sous-mémoire 121, 123, le registre de lecture de cette sous-mémoire délivre sur son bus de sortie 111, 113
soit, pour une communication en mode-circuit ts ignalée par un bit C, l'adresse du bloc et l'adresse de l'octet dans ce bloc relatif à la communication dans la mémoire tampon 10 à l'unité d'adressage 11, l'adressage des deux autres sousmémoires 122 et 124 étant invalidé,
soit, pour une communication en mode-paquet signalée par un bit P,l'adresse du mot utilisé en contexte dans la sous-mémoire 122, 124 de la meme paire qui est alors validé.

Dans la mémoire de commande 12, le bus de sortie 112, 114 d'une sous-mémoire pour les paquets 122, 124 est bouclée à son entrée à travers une logique de modification de contexte et d'adresse 125, 126. Après l'adressage d'une sous-mémoire 122, 124 par la sous-mémoire respective 121, 123 via le bus 111, 113 pour une communication en mode-paquet, l'unité respective 125, 126 incrémente d'une unité l'adresse de l'octet à écrire ou lire transmise sur le bus 112, 113 à l'unité d'adressage ll afin que 125 ps plus tard la sous-mémoire 122, 123 fournisse l'adresse de l'octet suivant de la communication en mode-paquet,
Les conditions précédentes d'adressage sont dues au fait que les adresses des cellules dans les blocs de la mémoire tampon 10 réservées aux communications en modecircuit sont figées et peuvent donc être transmises directement par une sous-mémoire 121,123 ; par contre les adresses des différents octets d'un paquet sont différentes. Pour les paquets, les adresses ne sont pas constantes et l'adresse d'un octet d'un paquet peut être modifiée à chaque écriture ou lecture. C'est pourquoi les secondes sous-mémoires 122, 124 sont prévues pour fournir les adresses des cellules dans les blocs affectés à des paquets pour des communications en mode-paquet.Chaque fois que la sous-mémoire 122, 124 reçoit l'adresse d'un contexte par le bus respectif 111, 113, la sous-mémoire 122, 124 délivre l'adresse complète de la cellule de la mémoire tampon où l'octet sortant doit être lu suite à l'adressage par le bus 114 de la sous-mémoire 124, et l'adresse complète où l'octet entrant doit être écrit suite à l'adressage par le bus 112 de la sous-mémoire 122. L'adresse d'une cellule d'un bloc dans la sous-mémoire 122, 124 est incrémentée par l'unité 125, 126 au fur et à mesure de l'écriture ou de la lecture du paquet sous la commande de l'unité de marquage 13, sauf en cas de "blocage" par l'automate 14, comme on le verra dans la suite. Un "blocage" correspond à la détection de huit zéros de bourrage par la partie de réception du coupleur 2 ou à l'insertion de huit zéros de bourrage par la partie d'émission du coupleur 2.

L'automate au niveau paquet 14 tel que représenté schématiquement à la Fig. 1 comprend essentiellement une unité de traitement au niveau paquet 140, une mémoire de connexion 141 et une mémoire d'occupation des blocs 142.

L'unité de traitement 140 est constitue par un microprocesseur qui adresse, via un bus 143, la mémoire 141 jouant le rôle de mémoire périphérique.

L'unité de traitement 140 est reliée à l'automate au niveau trame du coupleur 2 via desbus bidirectionneS 20,21 à la base de temps BT via le bus 120. L'automate au niveau trame notamment gère les informations au niveau physique, c'est-à-dire les échanges de trames entre le coupleur 2 et le coupleur du noeud duquel provient une voie temporelle entrante IT ou auquel est destinée une voie temporelle sortante IT. Le niveau trame est conforme aux prescriptions énoncées dans le paragraphe 2 de l'Avis précité X.25.En particulier, l'unité de traitement 140 détecte en réception sur le multiplex 5 le champ d'adresse (premier octet) et le champ de commande (second octet) des trames afin d'émettre vers le noeud à partir duquel la trame reçue a été émise, une trame de supervision telle que pour accuser réception de la trame reçue, demander la retransmission de la trame, etc ou bien une trame de commande telle que pour une déconnexion temporaire, ou bien afin d'émettre une trame d' information contenant un paquet vers un noeud de destination en ajoutant l'octet d'adresse, l'octet de commande au niveau HDLC, ainsi que les trois octets d'en-tete de paquet pour un paquet de données. L'unité de traitement 140 génère aussi des paquets de service complets sur le multiplex 5, si nécessaire,pour gérer une voie logique.

L'unité de traitement 140 reçoit de la partie de réception de l'automate au niveau trame dans le coupleur 2 notamment via le bus bidirectionnel 20 le numéro d'octet cadré O. dans chaque trame reçue dont le champ d'information est écrit dans la mémoire tampon 10 et via le bus bidirectionnel 21 deux bits DT et FT qui indiquent la détection du drapeau d'ouverture correspondant au début de la trame et la détection du drapeau de fermeture correspondant à la fin de la trame. Les bus 20 et 21 sont également reliés à l'unité de marquage 13. L'adresse de la voie temporelle IT sur le bus 120 de la base de temps BT est fournie à l'unité de traitement 140 qui prélève en synchronisme l'adresse de la voie logique VL contenue dans l'en-tete du paquet entrant sur le multiplex 5.La mémoire de connexion 141 est adressée via son bus d'entrée 143 par l'unité 140 à chaque fois que celle-ci prélève les adresses de voies entrantes IT + VL d'un paquet reçu et restitue par son bus de sortie 144 à l'unité dè traitement 140 les deux adresses de voies sortantes IT + VL correspondant à la connexion à établir pour ledit paquet reçu. Les adresses de voies sortantes IT + VL ainsi que toutes les informations correspondantes au niveau paquet et provenant en partie du coupleur 2 sont mémorisées dans une file d'attente du type FIFO (en anglais "First in,
First out") qui est incluse dans l'unité 140 et qui est écrite et lue au fur et à mesure que les paquets sont lus et écrits dans la mémoire tampon 10.

La mémoire d'occupation des blocs 142 contient une mémoire d'état des blocs 145 ayant des cellules à 1 bit chacune et une file des numéros de blocs libres 146. La file 146 est une mémoire du type FIFO dans laquelle les numéros de blocs sont écrits les uns au dessus des autres et dans laquelle le bloc lu est le premier en bas de la file.

Chaque cellule ou bit dans la mémoire 145 est représentatif de l'état d'occupation d'un bloc de la mémoire tampon 10. Un bit de la mémoire 145 est à l'état "1" lorsque le bloc est occupé par au moins un octet de paquet, ou bien lorsque le bloc contient au moins un octet assigné à une communication en mode-circuit. Tous les numéros de blocs contenus dans la mémoire 146 ont leurs bits correspondants à l'état zéro dans la mémoire 145. L'écriture et la lecture des mémoires 145 et 146 sont commandées via un bus 147 par l'unité de traitement 140 et les informations lues et écrites dans les mémoires 145 et 146 sont gérées par l'unité de marquage 13, via un bus bidirectionnel 130.D'une manière générale, pour chaque premier octet reçu IT correspondant au bit de début de trame DT, une unité logique de marquage en écriture 131 contenue dans l'unité 13 lit le premier numéro de bloc dans la file 146 et écrit un bit à l'état "1" dans la cellule correspondante de la mémoire d'état 145. Pour les octets suivants de la trame de la m8me voie IT, l'unité 131 valide l'écriture dans la sous-mémoire de commande 122 par l'intermédiaire de l'unité logique 125 en réponse, d'une manière générale, au numéro du sixième octet ( i = 6) reçu sur le bus 21. Ce sixième octet est celui succédant à l'octet d'adresse et l'octet de commande au niveau trame et aux trois octets de I'en-téte de paquet dans une trame classique.

I1 correspond au premier octet d'information à écrire dans la mémoire tampon 10. A chaque octet écrit en mémoire tampon 10, l'unité 125 incrémente, comme déjà dit, d'une unité l'adresse en écriture.

Cependant, cette incrémentation est bloquée et par suite l'adressage en écriture, dans trois cas. Le premier cas est relatif à la réception par l'unité de marquage 131 d'un bit sur sur le bus 21 qui indique que huit zéros de bourrage ont été extraits et que par conséquent sept octets sans zéros de bourrage sont à écrire au lieu de huit octets avec zéros de bourrage reçus. Le second cas concerne la réception du bit FT sur le bus 21 par l'unité de marquage 131, les octets d'information d'un paquet étant alors tous écrits; le troisième cas concerne un blocage commandé par l'unité de traitement 140 via un bus 149 lorsque la trame reçue n'est pas une trame d'information et par conséquent lorsqu'aucun octet de la trame doit être écrit en mémoire tampon.

En fin de trame d'information FT, l'unité 131 remet à zéro le compte d'adresse dans la logique 125 afin que l'adresse de cellule pour la voie IT dans la sous-mémoire 122 soit réinitialisée.

La commande en lecture pour l'émission d'un paquet écrit par l'intermédiaire de l'unité de marquage en lecture 132 se déroule d'une manière analogue. L'unité 140 délivre sur le multiplex 5 les deux octets d'adresse et de commande dans l'en-tete au niveau trame et- les trois octets dans l'en-tete au niveau paquet. Puis l'unité 132 initialise la lecture dans la sous-mémoire 124 via l'unité 126 sur un ordre transmis sur le bus 149 par l'unité de traitement 140. L'unité 140 fournit également sur le bus 147 l'adresse du bloc à lire pour la sous-mémoire 124 ainsi que sur le bus 20 le nombre d'octets Nb contenus dans le paquet d'information à lire afin que le coupleur 2 puisse insérer' les zéros de bourrage.

Le nombre Nb fourni à la partie d'émission du coupleur 2 via le bus 20 a été déduit de la valseur de i lors de la réception du bit FT sur le bus 21 et a été mémorisé dans la file d'attente susdite interne à l'unité de traitement 140.

D'une manière analogue à la réception, la lecture en émission est bloquée dans l'unité de marquage 132 par un bit r provenant de la partie d'émission du coupleur 2 sur
e le bus 21. Le bit re indique que huit zéros de bourrage
e ont été insérés dans les octets précédemment lus et donc qu'un octet de plus a été-émis dans le coupleur; l'incré-
126 mentation de l'adresse en lecture dans l'unité/est bloquée pendant les 125 jis correspondant à l'octet "supplémentaire".

Après ce laps de temps, l'unité de marquage 132 renvoie un bit r sur le bus 21 au coupleur 2 afin de réinitialiser
om le compte de zéros de bourrage dans la partie d'émission du coupleur.

La lecture est stoppée par l'unité de marquage 132 en réponse à un bit DOD sur le bus 21 qui est délivré par le coupleur 2 lorsque le nombre d'octets d'information reçus via le multiplex 5 est égal au nombre réel Nb mémorisé au début de la lecture du paquet. La partie d'émission du coupleur émet ensuite les deux octets de parité de la séquence de contrOle de trame FCS.

Puis selon la procédure HDLC, l'unité de traitement 140 commande le transfert de l'adresse du bloc précédemment lu dans la file des blocs libres 146 et la remise à zéro du bit d'occupation correspondant dans la mémoire d'état 145 en réponse à un paquet qui accuse la réception du paquet lu et dont trois octets sont prélevés par l'unité 140 sur le multiplex 5.

L'unité de traitement 140 peut également libérer un bloc réservé à une communication en mode-circuit lorsque tous les octets de celui-ci sont libérés, l'adresse de ce bloc maintenant libre étant rangée dans la file 146 et le bit d'occupation correspondant dans la mémoire 145 étant remis à zéro.

Pour les paquets particuliers de service et les trames de supervision ne contenant pas d'octets d'information, l'unité de traitement génère sur le multiplex 5 entièrement les paquets et l'enveloppe de trame, ou la trame seule si celle-ci ne contient pas de paquet. Pour tous les types de trame, la partie d'émission du coupleur 2 génère le champ de séquence de contrôle FCS tandis que sa partie de réception la contr6ie.

Bien que l'invention ait été décrite en référence à un mode de réalisation, des modifications peuvent être apportées au bloc-diagramme de la Fig. 1 par l'homme du métier dans le cadre de l'invention.

En particulier la mémoire de commande 12 peut être constituée notamment
- par une sous-mémoire de commande en écriture et en lecture spécialisée pour les communications en mode-circuit et une sous-mémoire de commande en écriture et lecture spécialisée pour les communications en mode-paquet; ou
- par une sous-mémoire de commande en écriture pour les communications en mode-circuit et en mode-paquet et par une sous-mémoire de commande en lecture pour les communications en mode-circuit et en mode-paquet, les mots utilisés pour le mode-circuit ayant un contenu fixe pendant la durée d'une communication et les mots utilisés pour le mode-paquet étant modifiés à chaque écriture ou lecture.

Par ailleurs, un bloc de la mémoire tampon peut entre affecté à trente-deux communications en mode-circuit, à raison d'un octet par communication pour les deux sens. Dans ce cas la mémoire de commande fournit une même adresse dlé- criture et de lecture, l'écriture de l'octet entrant s'effectuant au fur et à mesure de la lecture de l'octet sortant.

Claims (4)

-REVENDICATIONS

1 - Commutateur paquet-circuit relié à un multiplex bidirectionnel (5) dans lequel des voies MIC (IT) en mode-circuit et mode-paquet ayant un débit prédéterminé (64 kbit/s) sont multiplexis mot à mot (octet), comprenant une mémoire tampon (10), des moyens d'adressage (11, 12, 13) pour écrire et lire des mots des voies MIC (IT) dans la mémoire tampon (10), et des moyens (14) commandant les moyens d'adressage (11, 12, 13) pour commuter les voies en modecircuit entre elles et les voies en mode-paquet entre elles, caractérisé en ce que la mémoire tampon (10) est divisée en un nombre prédéterminé de blocs ayant une capacité d'un nombre entier de mots, un bloc à un instant donné étant propre à mémoriser au moins deux mots de voies en mode-circuit ou une partie d'une trame d'une voie en mode-paquet, et en ce que les moyens de commutation (14) comprennent des moyens de traitement au niveau paquet (140) communs à toutes les voies en mode-paquet et des moyens (142) pour mémoriser les adresses de blocs libres afin d'assigner à travers les moyens d'adressage (11, 12, 13) au moins un bloc libre aux octets d'information d'une trame dans une voie en mode-pa quet ou d'une communication das deux voies en mode-circuit lorsque des blocs déjà assignés aux voies en mode-circuit sont déjà remplis.

2 - Commutateur conforme à la revendication 1, caractérisé en ce que les moyens d'adressage (11, 12, 13) comprennent des premiers moyens (121, 123) pour mémoriser les adresses des blocs et des cellules de blocs de la mémoire tampon (10) dans lesquels sont écrits et lus les mots de voies en mode-circuit, des seconds moyens (122, 124) pour mémoriser les adresses de chaque bloc de la mémoire tampon (10) et les adresses des cellules dudit bloc dans lesquels sont écrits et lus les octets d'information d'une trame d'une voie en mode-paquet, des moyens (121, 123) mémorisant les adresses des mots dans les seconds moyens de mémorisation (122, 124) pour y lire les adresses des blocsassigné aux voies en mode-paquet, des moyens (125, 126) pour incrémenter l'adresse de cellule d'un bloc chaque fois qu'un mot d'information de trame assigné audit bloc est lu ou écrit et des moyens de marquage (13) pour initialiser ou bloquer la lecture ou l'écriture notamment dans les seconds moyens de mémorisation (122, 124) en fonction du type de la trame, du numéro de l'octet dans la trame ou du nombre de zéros de bourrage extraits de la trame écrite-ou insérés dans la trame lue.

3 - Commutateur conforme à la revendication 1 ou 2, caractérisé en ce que les moyens de mémorisation des adresses de blocs libres (142) comprennent une file du type FIFO (146 > .

4 - Commutateur conforme aux revendications 2 et 3, caractérisé en ce que les moyens de marquage (13 > retirent de ladite file (146) l'adresse dlun bloc libre chaque fois que le début d'une trame reçue d'une voie en mode-paquet à écrire dans la mémoire tampon (10) est détecté par les moyens de traitement au niveau paquet (140), et insèrent dans ladite file (146) l'adresse d'un bloc libre chaque fois que les octets d'information d'une trame transmise d'une voie en mode-paquet complètement lue dans la mémoire tampon (10) est détectée et acquitée par les moyens de traitement au niveau paquet (140).