JP3497756B2 - 競合制御回路 - Google Patents
競合制御回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はＡＴＭ(Asynchronou
s Transfer Mode)に利用する。本発明はＡＴＭ通信にお
けるセルを対象に開発された技術であるが、広くＡＴＭ
通信以外のパケット通信に適用することができる。
s Transfer Mode)に利用する。本発明はＡＴＭ通信にお
けるセルを対象に開発された技術であるが、広くＡＴＭ
通信以外のパケット通信に適用することができる。
【０００２】
【従来の技術】従来の競合制御回路を図７に示す。図７
を用いて従来の競合制御回路の構成を説明する。図７に
おいて、符号１−１〜１−４は入力回線、符号２０−１
〜２０−４はバッファ部、符号３０−１〜３０−４は読
出制御回路、符号４０はリングアービタ装置である。
を用いて従来の競合制御回路の構成を説明する。図７に
おいて、符号１−１〜１−４は入力回線、符号２０−１
〜２０−４はバッファ部、符号３０−１〜３０−４は読
出制御回路、符号４０はリングアービタ装置である。
【０００３】従来の競合制御回路では、セルの出力要求
を出しているバッファ部２０−ｉ（ｉは１〜４のいずれ
か）を制御信号（以降リングアービタという）がリング
状にサーチし、出力要求を最初に見つけた時点で、その
出力要求を出しているバッファ部２０−ｉにセルの出力
許可を与える。次のセル時間後に、許可を与えたクロス
ポイントの次のクロスポイントをリングのスタート地点
とし、サーチを開始する（以降リングアービタとい
う）。したがって、サーチが最も長い場合には、１セル
時間以内に同一出力ポートに属する全てのバッファ部２
０−１〜２０−４間に制御信号を転送させる必要が生じ
る。
を出しているバッファ部２０−ｉ（ｉは１〜４のいずれ
か）を制御信号（以降リングアービタという）がリング
状にサーチし、出力要求を最初に見つけた時点で、その
出力要求を出しているバッファ部２０−ｉにセルの出力
許可を与える。次のセル時間後に、許可を与えたクロス
ポイントの次のクロスポイントをリングのスタート地点
とし、サーチを開始する（以降リングアービタとい
う）。したがって、サーチが最も長い場合には、１セル
時間以内に同一出力ポートに属する全てのバッファ部２
０−１〜２０−４間に制御信号を転送させる必要が生じ
る。
【０００４】
【発明が解決しようとする課題】上記従来の競合制御回
路では、出力回線速度が、入力ポート数（つまりスイッ
チサイズ）と、クロスポイント間の制御信号の転送遅延
時間に制限される。最大出力回線速度Ｃmax （ｂｉｔ／
ｓ）は次式で与えられる。
路では、出力回線速度が、入力ポート数（つまりスイッ
チサイズ）と、クロスポイント間の制御信号の転送遅延
時間に制限される。最大出力回線速度Ｃmax （ｂｉｔ／
ｓ）は次式で与えられる。
【０００５】Ｃmax ＝Ｌ／（ＮＴs ）
ここで、Ｎはスイッチサイズ、Ｔs （ｓ）はクロスポイ
ント間の制御信号の転送遅延（実装の配線遅延やデバイ
ス遅延等により依存）、Ｌ（ｂｉｔ）はセル長である。
ただし、各セルにはガードタイムはないと仮定してい
る。
ント間の制御信号の転送遅延（実装の配線遅延やデバイ
ス遅延等により依存）、Ｌ（ｂｉｔ）はセル長である。
ただし、各セルにはガードタイムはないと仮定してい
る。
【０００６】図８に、スイッチサイズＮと最大出力回線
速度Ｃmax の関係を示す。横軸にスイッチサイズＮをと
り、縦軸に最大出力回線速度Ｃmax をとる。例えば、Ｔ
s ＝３．０〔ｎｓ〕、Ｌ＝５３×８〔ｂｉｔ〕、Ｎ＝１
６の場合には、最大出力回線速度はＣmax ＝８．８〔Ｇ
ｂ／ｓ〕となる。
速度Ｃmax の関係を示す。横軸にスイッチサイズＮをと
り、縦軸に最大出力回線速度Ｃmax をとる。例えば、Ｔ
s ＝３．０〔ｎｓ〕、Ｌ＝５３×８〔ｂｉｔ〕、Ｎ＝１
６の場合には、最大出力回線速度はＣmax ＝８．８〔Ｇ
ｂ／ｓ〕となる。
【０００７】このように、リングアービトレーションを
用いた従来の競合制御回路では、入力ポート数が増加す
ると、リングアービトレーションの制御信号伝達時間が
大きくなるため、出力回線速度が制限される。したがっ
て、特殊な装置やデバイスを用いてＴs を小さくしない
限り、スループットを向上できないという問題がある。
特に、スイッチサイズが大規模になる場合には、リング
アービタは全ての読出制御回路を監視しなければならず
拡張性はない。
用いた従来の競合制御回路では、入力ポート数が増加す
ると、リングアービトレーションの制御信号伝達時間が
大きくなるため、出力回線速度が制限される。したがっ
て、特殊な装置やデバイスを用いてＴs を小さくしない
限り、スループットを向上できないという問題がある。
特に、スイッチサイズが大規模になる場合には、リング
アービタは全ての読出制御回路を監視しなければならず
拡張性はない。
【０００８】本発明は、このような背景に行われたもの
であって、リングアービタの巡回周期に依存する出力回
線速度の制限のない競合制御回路を提供することを目的
とする。本発明は、拡張性を有する競合制御回路を提供
することを目的とする。本発明は、ハードウェア構成を
簡単化することができる競合制御回路を提供することを
目的とする。
であって、リングアービタの巡回周期に依存する出力回
線速度の制限のない競合制御回路を提供することを目的
とする。本発明は、拡張性を有する競合制御回路を提供
することを目的とする。本発明は、ハードウェア構成を
簡単化することができる競合制御回路を提供することを
目的とする。
【０００９】
【課題を解決するための手段】本発明は、入力ポート対
応に分散的に競合制御部を配置し、それぞれの競合制御
部内で分散的にリングアービタを用いた競合制御を行う
ことを特徴とする。これにより、リングアービタの巡回
周期により出力回線速度が制限を受けることなく、拡張
性を有する競合制御回路を実現することができる。ま
た、セルに付与された入力ポート毎に割当てられた識別
符号を対象として競合制御を実行することにより、セル
自体が蓄積されるバッファを簡単化し、ハードウェア構
成を簡単化することができる。
応に分散的に競合制御部を配置し、それぞれの競合制御
部内で分散的にリングアービタを用いた競合制御を行う
ことを特徴とする。これにより、リングアービタの巡回
周期により出力回線速度が制限を受けることなく、拡張
性を有する競合制御回路を実現することができる。ま
た、セルに付与された入力ポート毎に割当てられた識別
符号を対象として競合制御を実行することにより、セル
自体が蓄積されるバッファを簡単化し、ハードウェア構
成を簡単化することができる。
【００１０】すなわち、本発明は、複数の入力回線から
到着するセルをそれぞれ一時的に蓄積する複数の第一の
バッファ部と、この複数の第一のバッファ部から読出さ
れたセルを一つの出力回線に相互に衝突することなく送
出する競合制御手段とを備えた競合制御回路である。
到着するセルをそれぞれ一時的に蓄積する複数の第一の
バッファ部と、この複数の第一のバッファ部から読出さ
れたセルを一つの出力回線に相互に衝突することなく送
出する競合制御手段とを備えた競合制御回路である。
【００１１】ここで、本発明の特徴とするところは、前
記第一のバッファ部に到着するセルにその第一のバッフ
ァ部に割当てられた識別符号を付与する手段が設けら
れ、前記競合制御手段は、前記第一のバッファ部毎にそ
れぞれ設けられ上流から前記出力回線に向け転送される
セルを一時蓄積する第二のバッファ部を備え、この第二
のバッファ部は、この第二のバッファ部に到来するセル
を前記識別符号にしたがって振り分けてそれぞれ個別に
蓄積する複数の蓄積手段と、この複数の蓄積手段に蓄積
されたセル数の総和が閾値を越えたときには上流からの
セルの転送を禁止する信号を送出する手段とを備え、セ
ルが蓄積されている前記第一のバッファ部および複数の
前記蓄積手段のいずれかに巡回的にセルの送出権を付与
する手段を備えたところにある。このとき、複数の前記
蓄積手段は、単一の共有バッファであることができる。
記第一のバッファ部に到着するセルにその第一のバッフ
ァ部に割当てられた識別符号を付与する手段が設けら
れ、前記競合制御手段は、前記第一のバッファ部毎にそ
れぞれ設けられ上流から前記出力回線に向け転送される
セルを一時蓄積する第二のバッファ部を備え、この第二
のバッファ部は、この第二のバッファ部に到来するセル
を前記識別符号にしたがって振り分けてそれぞれ個別に
蓄積する複数の蓄積手段と、この複数の蓄積手段に蓄積
されたセル数の総和が閾値を越えたときには上流からの
セルの転送を禁止する信号を送出する手段とを備え、セ
ルが蓄積されている前記第一のバッファ部および複数の
前記蓄積手段のいずれかに巡回的にセルの送出権を付与
する手段を備えたところにある。このとき、複数の前記
蓄積手段は、単一の共有バッファであることができる。
【００１２】あるいは、前記競合制御手段は、前記第一
のバッファ部毎にそれぞれ設けられ上流から前記出力回
線に向け転送されるセルを一時蓄積する第三のバッファ
部を備え、この第三のバッファ部は、この第三のバッフ
ァ部に到来するセルを蓄積する単一の第一の蓄積手段
と、この第三のバッファ部に到来するセルに付与された
前記識別符号を複写する手段と、この複写する手段によ
り複写された識別符号を振り分けてそれぞれ個別に蓄積
する複数の第二の蓄積手段と、前記第一の蓄積手段に蓄
積されたセル数が閾値を越えたときには上流からのセル
の転送を禁止する信号を送出する手段とを備え、セルが
蓄積されている前記第一のバッファ部および前記識別符
号が蓄積されている複数の前記第二の蓄積手段のいずれ
かに巡回的に送出権を付与する手段と、複数の前記第二
の蓄積手段のいずれかに送出権が付与されたときには前
記第一の蓄積手段の先頭セルを読出す手段とを備えたと
ころにある。このとき、複数の前記第二の蓄積手段は、
単一の共有バッファであることができる。
のバッファ部毎にそれぞれ設けられ上流から前記出力回
線に向け転送されるセルを一時蓄積する第三のバッファ
部を備え、この第三のバッファ部は、この第三のバッフ
ァ部に到来するセルを蓄積する単一の第一の蓄積手段
と、この第三のバッファ部に到来するセルに付与された
前記識別符号を複写する手段と、この複写する手段によ
り複写された識別符号を振り分けてそれぞれ個別に蓄積
する複数の第二の蓄積手段と、前記第一の蓄積手段に蓄
積されたセル数が閾値を越えたときには上流からのセル
の転送を禁止する信号を送出する手段とを備え、セルが
蓄積されている前記第一のバッファ部および前記識別符
号が蓄積されている複数の前記第二の蓄積手段のいずれ
かに巡回的に送出権を付与する手段と、複数の前記第二
の蓄積手段のいずれかに送出権が付与されたときには前
記第一の蓄積手段の先頭セルを読出す手段とを備えたと
ころにある。このとき、複数の前記第二の蓄積手段は、
単一の共有バッファであることができる。
【００１３】本願出願人は、特願平８−２５３３００号
により、拡張性を有する競合制御回路を提案した。当該
先願と本発明との差異は、本発明では前記第一のバッフ
ァ部に到来するセルにその第一のバッファ部に割当てら
れた識別符号を付与するが、先願では第一のバッファ部
への到着時刻情報を付与する。また、本発明では送出権
の付与を巡回的に行うが、先願ではセルに付与された到
着時刻情報にしたがって送出権を決定する。
により、拡張性を有する競合制御回路を提案した。当該
先願と本発明との差異は、本発明では前記第一のバッフ
ァ部に到来するセルにその第一のバッファ部に割当てら
れた識別符号を付与するが、先願では第一のバッファ部
への到着時刻情報を付与する。また、本発明では送出権
の付与を巡回的に行うが、先願ではセルに付与された到
着時刻情報にしたがって送出権を決定する。
【００１４】
【発明の実施の形態】発明の実施の形態を図１ないし図
６を参照して説明する。図１は本発明の競合制御回路の
要部ブロック構成図である。図２は本発明第一実施例の
競合制御回路の要部ブロック構成図である。図３は本発
明のセル構成を示す図である。図４は本発明第一実施例
の第二のバッファ（ＢＵＦＴ）の要部ブロック構成図で
ある。図５は読出選択回路の動作を説明するための図で
ある。図６は本発明第二実施例の競合制御回路の要部ブ
ロック構成図である。
６を参照して説明する。図１は本発明の競合制御回路の
要部ブロック構成図である。図２は本発明第一実施例の
競合制御回路の要部ブロック構成図である。図３は本発
明のセル構成を示す図である。図４は本発明第一実施例
の第二のバッファ（ＢＵＦＴ）の要部ブロック構成図で
ある。図５は読出選択回路の動作を説明するための図で
ある。図６は本発明第二実施例の競合制御回路の要部ブ
ロック構成図である。
【００１５】図１で符号１−１〜１−４は入力回線、符
号２−１〜２−４はバッファ部、符号３−１〜３−４は
競合制御部である。図２で符号４はバッファ（ＢＵＦ
Ｏ）、符号５はバッファ部（ＢＵＦＴ）、符号６は入力
ポートＩＤ付与部、符号７は読出選択回路、符号１０、
１８、１２、１４はセルが転送される回線、符号１１、
１３、１６、１９は制御回線である。図４で符号２６は
振分回路、符号２７は共有バッファ、符号２８はキュー
長モニタである。図６で符号２９はバッファ、符号３０
は振分回路、符号３１はリクエストバッファ、符号３２
は入力ポートＩＤ複写部である。
号２−１〜２−４はバッファ部、符号３−１〜３−４は
競合制御部である。図２で符号４はバッファ（ＢＵＦ
Ｏ）、符号５はバッファ部（ＢＵＦＴ）、符号６は入力
ポートＩＤ付与部、符号７は読出選択回路、符号１０、
１８、１２、１４はセルが転送される回線、符号１１、
１３、１６、１９は制御回線である。図４で符号２６は
振分回路、符号２７は共有バッファ、符号２８はキュー
長モニタである。図６で符号２９はバッファ、符号３０
は振分回路、符号３１はリクエストバッファ、符号３２
は入力ポートＩＤ複写部である。
【００１６】本発明は、図１に示すように、複数の入力
回線１−１〜１−４から到着するセルをそれぞれ一時的
に蓄積する複数のバッファ部２−１〜２−４と、この複
数のバッファ部２−１〜２−４から読出されたセルを一
つの出力回線に相互に衝突することなく送出する競合制
御部３−１〜３−４とを備えた競合制御回路である。
回線１−１〜１−４から到着するセルをそれぞれ一時的
に蓄積する複数のバッファ部２−１〜２−４と、この複
数のバッファ部２−１〜２−４から読出されたセルを一
つの出力回線に相互に衝突することなく送出する競合制
御部３−１〜３−４とを備えた競合制御回路である。
【００１７】ここで、本発明の特徴とするところは、図
２および図３に示すように、バッファ部２−ｉに到着す
るセルにそのバッファ部２−ｉに割当てられた識別符号
である入力ポートＩＤを付与する手段である入力ポート
ＩＤ付与部６が設けられ、本発明第一実施例では、競合
制御部３−ｉは、バッファ部２−ｉ毎に設けられ上流か
ら前記出力回線に向け転送されるセルを一時蓄積するバ
ッファ部５を備え、このバッファ部５は、図４に示すよ
うに、このバッファ部５に到来するセルを前記入力ポー
トＩＤにしたがって振り分けてそれぞれ個別のバーチャ
ルキューに蓄積する共有バッファ２７と、この共有バッ
ファ２７の複数のバーチャルキューに蓄積されたセル数
の総和が閾値を越えたときには上流からのセルの転送を
禁止する信号を送出する手段であるキュー長モニタ２８
とを備え、セルが蓄積されているバッファ部２−ｉのバ
ッファ４および共有バッファ２７の複数のバーチャルキ
ューのいずれかに巡回的にセルの送出権を付与するとこ
ろにある。
２および図３に示すように、バッファ部２−ｉに到着す
るセルにそのバッファ部２−ｉに割当てられた識別符号
である入力ポートＩＤを付与する手段である入力ポート
ＩＤ付与部６が設けられ、本発明第一実施例では、競合
制御部３−ｉは、バッファ部２−ｉ毎に設けられ上流か
ら前記出力回線に向け転送されるセルを一時蓄積するバ
ッファ部５を備え、このバッファ部５は、図４に示すよ
うに、このバッファ部５に到来するセルを前記入力ポー
トＩＤにしたがって振り分けてそれぞれ個別のバーチャ
ルキューに蓄積する共有バッファ２７と、この共有バッ
ファ２７の複数のバーチャルキューに蓄積されたセル数
の総和が閾値を越えたときには上流からのセルの転送を
禁止する信号を送出する手段であるキュー長モニタ２８
とを備え、セルが蓄積されているバッファ部２−ｉのバ
ッファ４および共有バッファ２７の複数のバーチャルキ
ューのいずれかに巡回的にセルの送出権を付与するとこ
ろにある。
【００１８】また、本発明第二実施例では、図６に示す
ように、バッファ部５は、このバッファ部５に到来する
セルを蓄積する単一のバッファ２９と、このバッファ２
９に到来するセルに付与された入力ポートＩＤを複写す
る手段である入力ポートＩＤ複写部３２と、この入力ポ
ートＩＤ複写部３２により複写された入力ポートＩＤを
振り分けてそれぞれ個別のバーチャルキューに蓄積する
共有バッファであるリクエストバッファ３１と、バッフ
ァ２９に蓄積されたセル数が閾値を越えたときには上流
からのセルの転送を禁止する信号を送出する手段である
キュー長モニタ２８とを備え、セルが蓄積されているバ
ッファ部２−ｉのバッファ４および前記入力ポートＩＤ
が蓄積されているリクエストバッファ３１の複数のバー
チャルキューのいずれかに巡回的に送出権を付与し、リ
クエストバッファ３１のバーチャルキューに送出権が付
与されたときにはバッファ２９の先頭セルを読出すとこ
ろにある。
ように、バッファ部５は、このバッファ部５に到来する
セルを蓄積する単一のバッファ２９と、このバッファ２
９に到来するセルに付与された入力ポートＩＤを複写す
る手段である入力ポートＩＤ複写部３２と、この入力ポ
ートＩＤ複写部３２により複写された入力ポートＩＤを
振り分けてそれぞれ個別のバーチャルキューに蓄積する
共有バッファであるリクエストバッファ３１と、バッフ
ァ２９に蓄積されたセル数が閾値を越えたときには上流
からのセルの転送を禁止する信号を送出する手段である
キュー長モニタ２８とを備え、セルが蓄積されているバ
ッファ部２−ｉのバッファ４および前記入力ポートＩＤ
が蓄積されているリクエストバッファ３１の複数のバー
チャルキューのいずれかに巡回的に送出権を付与し、リ
クエストバッファ３１のバーチャルキューに送出権が付
与されたときにはバッファ２９の先頭セルを読出すとこ
ろにある。
【００１９】
【実施例】（第一実施例）本発明第一実施例を図１ない
し図５を参照して説明する。従来のリングアービタで
は、大規模な一つのリングアービタ装置を有しているの
に対し、本発明では、競合制御部３−１〜３−４を分散
的に配置し、それぞれにリングアービタを巡回させると
ころに特徴がある。
し図５を参照して説明する。従来のリングアービタで
は、大規模な一つのリングアービタ装置を有しているの
に対し、本発明では、競合制御部３−１〜３−４を分散
的に配置し、それぞれにリングアービタを巡回させると
ころに特徴がある。
【００２０】本発明第一実施例の動作を説明する。図２
にバッファ部２−ｉと競合制御部３−ｉの要部ブロック
構成図を示した。本発明では、バッファ部２−ｉにおい
て入力ポートＩＤ付与部６から、セルに入力ポートＩＤ
を書込む。例えば、図３のように、セルヘッダ部の入力
ポートＩＤ部に入力ポートＩＤを書込む。入力ポートＩ
Ｄとは、入力ポートを識別するための番号であり、例え
ば、＃ｋという入力ポートから到着したセルは、ｋとい
う入力ポートＩＤが与えられる。
にバッファ部２−ｉと競合制御部３−ｉの要部ブロック
構成図を示した。本発明では、バッファ部２−ｉにおい
て入力ポートＩＤ付与部６から、セルに入力ポートＩＤ
を書込む。例えば、図３のように、セルヘッダ部の入力
ポートＩＤ部に入力ポートＩＤを書込む。入力ポートＩ
Ｄとは、入力ポートを識別するための番号であり、例え
ば、＃ｋという入力ポートから到着したセルは、ｋとい
う入力ポートＩＤが与えられる。
【００２１】入力ポート＃ｋに属する競合制御部３−ｋ
では、図４に示すように、バッファ部５（ＢＵＦＴ）の
共有バッファ２７は、＃１〜＃ｋ−１までのｋ−１個の
バーチャルキューを有している。各バーチャルキュー
は、それぞれＦＩＦＯになっている。このようにメモリ
を有効に活用するためにメモリを共有している。セル
は、入力ポートＩＤによって、振分回路２６により振分
られて各バーチャルキューに入力される。キュー長モニ
タ２８は、それぞれのバーチャルキューのキュー長の和
の全体のキュー長をモニタしている。全体のキュー長が
あらかじめ設定しておいた閾値を越えたならば、制御回
線１９を介してＮＡＣＫ信号が上位の競合制御部に転送
される。
では、図４に示すように、バッファ部５（ＢＵＦＴ）の
共有バッファ２７は、＃１〜＃ｋ−１までのｋ−１個の
バーチャルキューを有している。各バーチャルキュー
は、それぞれＦＩＦＯになっている。このようにメモリ
を有効に活用するためにメモリを共有している。セル
は、入力ポートＩＤによって、振分回路２６により振分
られて各バーチャルキューに入力される。キュー長モニ
タ２８は、それぞれのバーチャルキューのキュー長の和
の全体のキュー長をモニタしている。全体のキュー長が
あらかじめ設定しておいた閾値を越えたならば、制御回
線１９を介してＮＡＣＫ信号が上位の競合制御部に転送
される。
【００２２】読出選択回路７の動作について図５を用い
て説明する。読出選択回路７は、下位からＮＡＣＫ信号
を受信していなければ、リクエスト信号ＲＥＱを受信し
ている場合は、セルを選択して下位にセルを送出する。
バッファ部２−ｉのバッファ４（ＢＦＵＯ）およびバッ
ファ部５（ＢＵＦＴ）の共有バッファ２７のバーチャル
キューにセルが蓄積されている場合は、バッファ４また
は共有バッファ２７のバーチャルキューは、読出選択回
路７にリクエスト信号ＲＥＱを送信する。
て説明する。読出選択回路７は、下位からＮＡＣＫ信号
を受信していなければ、リクエスト信号ＲＥＱを受信し
ている場合は、セルを選択して下位にセルを送出する。
バッファ部２−ｉのバッファ４（ＢＦＵＯ）およびバッ
ファ部５（ＢＵＦＴ）の共有バッファ２７のバーチャル
キューにセルが蓄積されている場合は、バッファ４また
は共有バッファ２７のバーチャルキューは、読出選択回
路７にリクエスト信号ＲＥＱを送信する。
【００２３】図５では、バッファ４（ＢＵＦＯ）の＃
ｋ、バッファ部５（ＢＵＦＴ）のバーチャルキューの＃
２、＃ｋ−１にリクエスト信号ＲＥＱを受信している状
況を表している。これらのリクエスト信号ＲＥＱの中か
ら、リングアービトレーションのアルゴリズムによっ
て、出力するバッファ４またはバーチャルキューが選択
される。例えば、＃２が選択されると、バッファ部５
（ＢＵＦＴ）のバーチャルキューの＃２のセルが読出さ
れ、図２の回線１４を介して下位に出力される。このよ
うに、競合制御部３−１〜３−４を分散的に配置するこ
とにより拡張性を有する。
ｋ、バッファ部５（ＢＵＦＴ）のバーチャルキューの＃
２、＃ｋ−１にリクエスト信号ＲＥＱを受信している状
況を表している。これらのリクエスト信号ＲＥＱの中か
ら、リングアービトレーションのアルゴリズムによっ
て、出力するバッファ４またはバーチャルキューが選択
される。例えば、＃２が選択されると、バッファ部５
（ＢＵＦＴ）のバーチャルキューの＃２のセルが読出さ
れ、図２の回線１４を介して下位に出力される。このよ
うに、競合制御部３−１〜３−４を分散的に配置するこ
とにより拡張性を有する。
【００２４】（第二実施例）本発明第二実施例の動作を
図６を用いて説明する。本発明第一実施例では、入力ポ
ートＩＤによって、バーチャルキューに、セルを振り分
けていた。本発明第二実施例では、バッファ部５（ＢＵ
ＦＴ）において、入力ポートＩＤはリクエスト情報とし
て共有バッファであるリクエストバッファ３１のそれぞ
れのバーチャルキューに格納される。セルは、単一ＦＩ
ＦＯであるバッファ２９に格納される。
図６を用いて説明する。本発明第一実施例では、入力ポ
ートＩＤによって、バーチャルキューに、セルを振り分
けていた。本発明第二実施例では、バッファ部５（ＢＵ
ＦＴ）において、入力ポートＩＤはリクエスト情報とし
て共有バッファであるリクエストバッファ３１のそれぞ
れのバーチャルキューに格納される。セルは、単一ＦＩ
ＦＯであるバッファ２９に格納される。
【００２５】キュー長モニタ２８は、単一ＦＩＦＯであ
るバッファ２９のキュー長をモニタしている。キュー長
が予め設定しておいた閾値を越えたならば、制御回線１
９を介して、ＮＡＣＫ信号が上位の競合制御部に転送さ
れる。
るバッファ２９のキュー長をモニタしている。キュー長
が予め設定しておいた閾値を越えたならば、制御回線１
９を介して、ＮＡＣＫ信号が上位の競合制御部に転送さ
れる。
【００２６】バッファ部５（ＢＵＦＴ）のリクエスト情
報は、リクエストバッファ３１から読出選択回路７に送
信される。どのリクエストを選択するかは、本発明第一
実施例と同様に、リングアービトレーションによって決
定される。本発明第二実施例が本発明第一実施例と大き
く異なるのは、例えば、＃２が選択されると、リクエス
トバッファ３１のバッファキューの＃２のリクエストが
読出される。このとき、セルは、単一ＦＩＦＯであるバ
ッファ２９の先頭のセルから読出され、図２の回線１４
を介して下位に出力される。このとき、その先頭セルに
入力ポートＩＤ＃２が付与されているか否かは考えない
ものとする。
報は、リクエストバッファ３１から読出選択回路７に送
信される。どのリクエストを選択するかは、本発明第一
実施例と同様に、リングアービトレーションによって決
定される。本発明第二実施例が本発明第一実施例と大き
く異なるのは、例えば、＃２が選択されると、リクエス
トバッファ３１のバッファキューの＃２のリクエストが
読出される。このとき、セルは、単一ＦＩＦＯであるバ
ッファ２９の先頭のセルから読出され、図２の回線１４
を介して下位に出力される。このとき、その先頭セルに
入力ポートＩＤ＃２が付与されているか否かは考えない
ものとする。
【００２７】本発明第二実施例では、バッファ部５（Ｂ
ＵＦＴ）のバッファ２９は、単一ＦＩＦＯなので、入力
ポートＩＤを格納するバーチャルキューを複数設けれ
ば、セルを格納するバーチャルキューは必要なく、ハー
ドウェアが削減できる。
ＵＦＴ）のバッファ２９は、単一ＦＩＦＯなので、入力
ポートＩＤを格納するバーチャルキューを複数設けれ
ば、セルを格納するバーチャルキューは必要なく、ハー
ドウェアが削減できる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
リングアービタの巡回周期に依存する出力回線速度の制
限のない競合制御回路を実現することができるので、拡
張性を有する競合制御回路を実現することができる。ま
た、ハードウェア構成を簡単化することができる。
リングアービタの巡回周期に依存する出力回線速度の制
限のない競合制御回路を実現することができるので、拡
張性を有する競合制御回路を実現することができる。ま
た、ハードウェア構成を簡単化することができる。
【図１】本発明の競合制御回路の要部ブロック構成図。
【図２】本発明第一実施例の競合制御回路の要部ブロッ
ク構成図。
ク構成図。
【図３】本発明のセル構成を示す図。
【図４】本発明第一実施例の第二のバッファの要部ブロ
ック構成図。
ック構成図。
【図５】読出選択回路の動作を説明するための図。
【図６】本発明第二実施例の競合制御回路の要部ブロッ
ク構成図。
ク構成図。
【図７】従来の競合制御回路を示す図。
【図８】スイッチサイズＮと最大出力回線速度Ｃmax の
関係を示す図。
関係を示す図。
１−１〜１−４ 入力回線
２−１〜２−４、５、２０−１〜２０−４ バッファ部
３−１〜３−４ 競合制御部
４ バッファ
６ 入力ポートＩＤ付与部
７ 読出選択回路
１０、１２、１４、１８ 回線
１１、１３、１６、１９ 制御回線
２６、３０ 振分回路
２７ 共有バッファ
２８ キュー長モニタ
２９ バッファ
３０−１〜３０−４ 読出制御回路
３１ リクエストバッファ
３２ 入力ポートＩＤ複写部
４０ リングアービタ装置
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−190693（ＪＰ，Ａ)
特開 平１−160130（ＪＰ，Ａ)
特許3079072（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/28
H04L 12/56
Claims (4)
- 【請求項１】 複数の入力回線から到着するセルをそれ
ぞれ一時的に蓄積する複数の第一のバッファ部と、この
複数の第一のバッファ部から読出されたセルを一つの出
力回線に相互に衝突することなく送出する競合制御手段
とを備えた競合制御回路において、 前記第一のバッファ部に到着するセルにその第一のバッ
ファ部に割当てられた識別符号を付与する手段が設けら
れ、 前記競合制御手段は、前記第一のバッファ部毎にそれぞ
れ設けられ上流から前記出力回線に向け転送されるセル
を一時蓄積する第二のバッファ部を備え、 この第二のバッファ部は、この第二のバッファ部に到来
するセルを前記識別符号にしたがって振り分けてそれぞ
れ個別に蓄積する複数の蓄積手段と、この複数の蓄積手
段に蓄積されたセル数の総和が閾値を越えたときには上
流からのセルの転送を禁止する信号を送出する手段とを
備え、 セルが蓄積されている前記第一のバッファ部および複数
の前記蓄積手段のいずれかに巡回的にセルの送出権を付
与する手段を備えたことを特徴とする競合制御回路。 - 【請求項２】 複数の前記蓄積手段は、単一の共有バッ
ファである請求項１記載の競合制御回路。 - 【請求項３】 複数の入力回線から到着するセルをそれ
ぞれ一時的に蓄積する複数の第一のバッファ部と、この
複数の第一のバッファ部から読出されたセルを一つの出
力回線に相互に衝突することなく送出する競合制御手段
とを備えた競合制御回路において、 前記第一のバッファ部に到着するセルにその第一のバッ
ファ部に割当てられた識別符号を付与する手段が設けら
れ、 前記競合制御手段は、前記第一のバッファ部毎にそれぞ
れ設けられ上流から前記出力回線に向け転送されるセル
を一時蓄積する第三のバッファ部を備え、 この第三のバッファ部は、この第三のバッファ部に到来
するセルを蓄積する単一の第一の蓄積手段と、この第三
のバッファ部に到来するセルに付与された前記識別符号
を複写する手段と、この複写する手段により複写された
識別符号を振り分けてそれぞれ個別に蓄積する複数の第
二の蓄積手段と、前記第一の蓄積手段に蓄積されたセル
数が閾値を越えたときには上流からのセルの転送を禁止
する信号を送出する手段とを備え、 セルが蓄積されている前記第一のバッファ部および前記
識別符号が蓄積されている複数の前記第二の蓄積手段の
いずれかに巡回的に送出権を付与する手段と、複数の前
記第二の蓄積手段のいずれかに送出権が付与されたとき
には前記第一の蓄積手段の先頭セルを読出す手段とを備
えたことを特徴とする競合制御回路。 - 【請求項４】 複数の前記第二の蓄積手段は、単一の共
有バッファである請求項３記載の競合制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02537199A JP3497756B2 (ja) | 1999-02-02 | 1999-02-02 | 競合制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02537199A JP3497756B2 (ja) | 1999-02-02 | 1999-02-02 | 競合制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000224188A JP2000224188A (ja) | 2000-08-11 |
| JP3497756B2 true JP3497756B2 (ja) | 2004-02-16 |
Family
ID=12163990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02537199A Expired - Fee Related JP3497756B2 (ja) | 1999-02-02 | 1999-02-02 | 競合制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3497756B2 (ja) |
-
1999
- 1999-02-02 JP JP02537199A patent/JP3497756B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000224188A (ja) | 2000-08-11 |
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