JPH0453358B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明はクロスポイントアレイを介してデータ
伝送を行うためのスイツチング装置に関する。

Ｂ 開示の概要 本願はクロスポイント・スイツチ及びデルタネ
ツトワークを含むスイツチング装置に関する。

上記の２つのスイツチ装置が共通のポートアダ
プタ（ソースアダプタ、宛先アダプタあるいは入
力アダプタ、出力アダプタ）の間に並列に接続さ
れる。

クロスポイント・スイツチから成るクロスポイ
ントアレイが主としてデータ伝送路として用いら
れ、デルタネツトワークが主として接続要求メツ
セージの伝送路として用いられる。

クロスポイントアレイは、行列状に配したクロ
スポイントスイツチを行又は列で一括してオンさ
せ、ソースアダプタと宛先アダプタとの間の伝送
路を確立させるものであるため、複数のソースア
ダプタが同時にデータ伝送路を確立しようとする
と、伝送路が混線して目的とする宛先アダプタへ
データを伝送することができない。

このような混線を回避するため、ソースアダプ
タ側からデルタネツトワークを介して目的の宛先
アダプタへクロスポイントスイツチをオンさせる
ことができる時間を接続要求メツセージを送るこ
とによつて予約し、この予約時間内では他のアダ
プタとの競合が生じないようにする。

ここで、デルタネツトワークは１つの入力ポー
トに対して１つの出力ポートをアドレス指定して
伝送路を確立できるのもであり、接続要求メツセ
ージは必ず目的とする宛先アダプタへ伝送され
る。

このよううにして宛先アダプタが接続要求メツ
セージを受け取ると、他のソースアダプタとの競
合が生じない時間を決定し、この承認した時間を
戻りメツセージとして接続要求を出したソースア
ダプタへデルタネツトワークを介して返送する。

宛先アダプタによつて承認された予約時間を戻
りメツセージによつて受け取つたソースアダプタ
は、当該予約時間になるとクロスポイントスイツ
チをオンさせて目的の宛先アダプタへの伝送路を
クロスポイントネツトワーク上に確立する。

ここで、本願では、スイツチングの効率を高め
るデータ伝送のスループツトを高めるため、デル
タネツトワークでのメツセージ伝送で目的とする
宛先アダプタを同じくする複数のメツセージの結
合を行つている。

すなわち、デルタネツトワークを成すスイツチ
ノードにおいて、出力ポートへのその後の経路が
同じ接続要求メツセージは各接続要求メツセージ
の時間情報を加え合わせた形で１つの接続要求メ
ツセージに結合させてまとめ、この結合されたメ
ツセージを目的の宛先アダプタへ伝送し、メツセ
ージ間の衝突を解決している。

尚、上記のようにして結合された接続要求メツ
セージに対する戻りメツセージは結合がなされた
スイツチノードにおいて結合前の個々の接続要求
に対応して分解（再結合）され、分解された戻り
メツセージが夫々要求を出したソースアダプタへ
返送される。この元の接続要求に対応した分解
は、結合処理に際してスイツチノードに各接続要
メツセージをカタログとして保存し、このカタロ
グを参照することにより行う。

Ｃ 従来技術 高性能コンピユータの最近のデザインに含まれ
る複数の装置において、各装置は通常独立して動
作を行うけれども、データ交換が必要になつた
時、他の装置との間又はメモリとの間で突発的に
データ伝送を行う複数の装置がしばしば含まれ
る。例えば、並列的に動作する複数の等価のプロ
セツサがあつて、各プロセツサは複数のメモリ装
置の１つに突発的なアクセスを要求する。これ等
のプロセツサ及びメモリは他のプロセツサ及びメ
モリのすべてに対して、要求されたデータ交換を
行うため少くとも１個或は小数の入出力ポートを
持つている。データ交換は頻繁に且つ時間的には
ランダムに発生し、そしてプロセツサ及びメモリ
のランダムな組み合せの間で行われる。データ交
換の比較的短い時間でポートを接続するための或
る種のスイツチングネツトワークが必要である。

然しながら、コンピユータがスイツチングシス
テムに要求を課している。データが転送されてい
る間、処理が過度に遅延されないように、スイツ
チング装置には高帯域幅が与えられねばならな
い。更に、スイツチの継続動作は頻繁に行われ
る。その結果、接続の待ち時間に起因する処理の
遅延、或は接続が行われる間に受ける処理の遅延
は並列的に動作する複数のプロセツサの総合能力
を低下させる。

第３図は本発明に関連するコンピユータシステ
ムの１つのタイプを示す。第３図の各プロセツサ
１０は独立して動作し、且つ相互に並列的に動作
する多数のプロセツサである。従来、並列プロセ
ツサの数Ｎは通常４程度であつた。然しながら、
コンピユータシステムの最近のデザインはＮが
256乃至1024に増加している。各プロセツサ１０
は複数のメモリ１２のうちの１つに対して突発的
にアクセスを要求する。説明の便宜上、メモリ１
２はすべて等価であつて、Ｎ個あるものと仮定す
る。各プロセツサ１０は入出力路１４を有し、各
メモリ１２もまた入出力路１６を持つている。通
路１４及び１６はバスであつてもよく、完全な２
重伝送を与えるよう２重に重複されてもよい。然
しながら、特定のメモリ１２に対してアクセスを
要求するプロセツサ１０は、プロセツサの入出力
路１４が、要求されたメモリ１２の入出力路１６
へ接続されるのを要求することは注意を払う必要
がある。この選択的接続は、第３図で示されてい
るコンピユータシステムの中央にあるスイツチ１
８によつて遂行される。スイツチ１８のためにク
ロスポイント・スイツチを使用することは、高い
帯域幅を必要とする。クロスポイント・スイツチ
の重要な特徴は、夫々の接続が選択的に行われ且
つ一方の側から他方の側へＮ個の接続を同時に与
えることが出来ることにある。クロスポイント・
スイツチの複雑性はN²で増加するけれども、ク
ロスポイント・スイツチを製造するための現在の
技術が実際のN²個のクロスポイント・スイツチ
の製造を比較的簡単なものにしている。ジヨージ
ヨウ（C.J.Georgiou）は1983年10月24日に出願さ
れた米国特許出願（Ｓ／Ｎ番号544652号）で、各
アレーが独立した集積回路上にある、より小さい
クロスポイント・スイツチのアレーを含むクロス
ポイント・スイツチを開示している。ジヨージヨ
ウは、第３図の２方向スイツチとは異なつた単方
向スイツチを記載しているけれども、ジヨージヨ
ウのスイツチは第３図の構成に容易に適用するこ
とが出来る。ジヨージヨウのクロスポイント・ス
イツチによつて、スイツチへのポートの数Ｎを
1024に増加することは容易に推考しうることであ
る。従つて、スイツチ１８の合計帯域幅は伝送路
１４及び１６の帯域幅の1024倍である。更に、ジ
ヨージヨウのクロスポイントはブロツキングしな
い即ち阻止しない利点を持つている。ブロツキン
グをしないという意味は、プロセツサ１０がその
入出力路１４を、現在接続されていないメモリの
入出力路１６へ接続することを要求したならば、
スイツチ１８はその接続を与えることが出来るこ
とを意味する。それ故、プロセツサ１０が接続を
要求した時、プロセツサ１０はスイツチ１８によ
つてブロツクされない。

ジヨージヨウは、1983年10月24日に出願された
米国特許出願（Ｓ／Ｎ番号544653号）において、
彼のクロスポイント・スイツチの制御装置を開示
している。ジヨージヨウの制御装置は非常に高速
な装置にデザインされているけれども、その制御
装置はＮ個の入力ポートに対して１個の制御装置
を使うという、多くのクロスポイント・スイツチ
の持つ欠点を有する。その結果、この制御装置に
おいては、クロスポイント・スイツチを通る接続
を要求する複数個のポートが順次に操作されなけ
ればならない。それ故、要求された接続速度がひ
とたび制御装置の速度を越えると、クロスポイン
ト・スイツチ及び制御装置を組合せたスループツ
トはN^-1で低下する。換言すれば、制御装置は共
用資源である。ジヨージヨウの制御装置が各ポー
トに接続された並列のサブ制御装置を備えるよう
デザインし直されたとしても、ジヨージヨウの発
明に基づくポート接続テーブルである１つの表に
何れにせよ従属することになる。その表はスイツ
チを介する利用可能な接続経路を指示するもので
ある。従つて、ポート接続テーブルもまた共用資
源であり、大きな値のＮに対して、制御装置の速
度を制限することになる。

クロスポイント・スイツチに対する代案として
はデルタネツトワークがある。デルタネツトワー
クはダイアス（Dias）等によつて与えられた幾
つかの例によつて定義され、その等の例は1981年
４月のコンピユータに関するIEEE会報、Vol.C
−30、No.４の273頁〜282頁に掲載された「緩衝さ
れたデルタネツトワークの分析及びシユミレーシ
ヨン」（Analysis and Simulation of Buffered
Delta Networks）と題する技術文献に開示され
ている。パテル（Patel）はまた、1981年10月の
コンピユータに関するIEEE会報、Vol.C−30、
No.10の771頁〜780頁にある「多重プロセツサのた
めのプロセツサ−メモリの相互接続の成果」
（Performance of Processor−Memory
Interconnections for Multiprocessors）と題す
る文献中でデルタネツトワークを定義している。
パケツトスイツチングの一例は、コロラド州デン
パーで開催された1981年国際通信会議（1981年６
月14日〜18日）において、ズルコフスキー
（Szurkowski）によつて開示された「ローカルネ
ツトワーク・パケツトスイツチングのデザインに
おける多段スイツチネツトワークの使用」（The
Use of Multi−Stage Switching Networks in
the Design of Local Network Packet
Switching）と題する技術文献に記載されてい
る。デルタネツトワークは1983年２月のコンピユ
ータに関するIEEE会報Vol.C−32、No.２の175頁
〜189頁に掲載されている「NYU
Ultracomputer……Designing and MIMD
Shared Memory Parallel computer」と題する
ゴツトリーブ（Gottlieb）等による技術文献に開
示されているオメガ・スイツチングネツトワーク
を参照して記載する。デルタネツトワークのこの
例は第２図に示す。左側に２進数で示されている
８個のポートと、右側に同じように２進数で示さ
れた８個のポートがある。右側のポート及び左側
のポートを接続するため、３つのステージのスイ
ツチ２０がある。各スイツチは２×２スイツチで
あつて、一方の側における２つの入力のうちの１
つを他方の側における２つの出力のうちの１つへ
選択的に接続することが出来る。図示されたデル
タネツトワークは右側にある任意のポートから左
側の任意のポートへ接続を与えることが出来る。
デルタネツトワークは並列のパイプライン方式
（長い処理を短い処理に分割して各処理を並列に
処理する方式）に使われるよう意図されている。
データは比較的小さいパケツトで一方の側から他
方の側へ転送され。パケツトはデータに加えて、
所望に宛先アドレスを含む制御情報を持つてい
る。例えば、左側のポート000が右側ポート100へ
データのパケツトを転送する場合、パケツトはパ
ケツトのヘツダ中に宛先アドレス１００を含み、
そしてスイツチ２０ａ中にパケツトを入力する。
スイツチ２０ａは宛先アドレスの最右端ビツトを
検知し、その結果、その０出力を介してスイツチ
２０ｂへ宛先アドレスとパケツトのデータ部分と
を転送し、そしてスイツチ２０ｂは宛先アドレス
の中間のビツト、即ち０を検知し、上述のような
情報のパケージをその０出力を介してスイツチ２
０ｃへ送る。スイツチ２０ｃは宛先アドレスの３
番目、即ち最左端のビツト１を検知し、その１出
力を介して右側ポート１００へパケツトを送る。
スイツチ２０の中にバツフアを使用することによ
つて、異なつたセクシヨンのスイツチを再結合す
ることが可能だから、２×２スイツチ２０のステ
ージの間の制御及び伝送はパイプライン方式で行
う。従つて、デルタネツトワークの制御機能は可
能性として非常に高速であり、そして、ステージ
によつて生ずる遅延はログＮで上昇し、クロスポ
イント・スイツチのようにＮ従属ではない。第２
図のデルタネツトワークは並列の転送路を備えて
いるのでシステムの帯域幅を増加することが分
る。然しながら、デルタネツトワークはブロツキ
ング・ネツトワークである。換言すれば、デルタ
ネツトワークは、所望の出力ポートが利用可能で
あつたとしても、スイツチを通る接続路が利用可
能になることを保証しない。例えば、左側の000
ポートと、右側の100ポートとの間の上述した接
続が行われたとした場合、上述のように各スイツ
チ２０ａ，２０ｂ，２０ｃはそれぞれ０，０，１
が選択されているので、左側のポート001は右側
の４個のポート000，010，100及び110へ連絡する
のをブロツクされる。上述した接続はブロツキン
グが除去される前に遮断される。従つて、デルタ
ネツトワークは高速度の可能性は有するものの、
伝送動作が増加すると上記のように他のポートと
の間での接続が阻害されてブロツキング遅延が生
ずる。

Ｄ 問題点を解決するための手段 従つて、本願発明の目的はデルタネツトワーク
を併設したクロスポイント・スイツチによりスル
ープツトの高いデータ伝送を可能ならしめる方法
を提供することにある。

本発明は、クロスポイント・スイツチ装置がデ
ータ伝送に対して高帯域幅で且つ接続をブロツク
しないスイツチングシステムとして説明すること
が出来る。複数の制御装置が入力ポートか又は出
力ポートの何れかに設けられて、そのポートのク
ロスポイント接続を制御する。更に、入力ポート
及び出力ポートの間にデルタネツトワークが設け
られて、制御装置へ、又は制御装置からの制御情
報のパイプライン・スイツチングを許容する。ポ
ートへのアクセス要求は予約の形式で与えられ
る。換言すれば、制御要求は一定の範囲内の接続
時間の要求をデルタネツトワークを介して行う。
制御装置はこれ等の要求を受け取り、接続のため
のスケジユールを設定し、そしてその接続時間が
承諾される前に、接続のための時間遅延を、デル
タネツトワークを介して、要求ポートへ返還す
る。

Ｅ 実施例 本発明はデータ伝送に対してブロツキングがな
いクロスポイント・スイツチを設け、そしてクロ
スポイント・スイツチの入力ポート及び出力ポー
トの間の制御情報をスイツチするため、デルタネ
ツトワーク・スイツチを更に設けることによつ
て、クロスポイント・スイツチ及びデルタスイツ
チ・ネツトワークの最良の特徴を組み合せてい
る。クロスポイント・スイツチの複数のポートの
各々に、クロスポイント・スイツチの並列制御装
置が設けられている。第１図は、４個の入力ポー
トI₀〜I₃と、４個の出力ポートO₀〜O₃とがある場
合、換言すれば数値Ｎが４である場合の本発明の
１実施例を示す。各入力ポートは夫々の入力アダ
プタ３０へ接続され、各出力ポートは出力アダプ
タ３２へ接続されている。クロスポイント・スイ
ツチ３４は、入力アダプタ３０に接続されている
４本の水平ライン３６と、出力アダプタ３２に接
続されている４本の垂直ライン３８とに接続され
ている。水平ライン３６及び垂直ライン３８の各
交差点に、夫々の水平ライン３６及び垂直ライン
３８の間の接続を行うため、独立して選択可能な
クロスポイントがある。クロスポイント制御装置
４０は各水平ライン３６に関連づけられて、水平
ライン３６のクロスポイントを制御する。従つ
て、この実施例は、制御装置が出力ポートでな
く、入力ポートに結合しているから、水平に仕切
られている。各クロスポイント制御装置４０は関
連した入力アダプタ３０により制御される。

クロスポイント・スイツチ３４はデータの選択
的伝送に主として使われ、他方、別個のデルタネ
ツトワーク４２が入力アダプタ３０及び出力アダ
プタ３２の間の制御情報の選択的伝送に主として
使われる。Ｎが４である場合、夫々のステージが
２個の２×２スイツチ４４を有する２つのステー
ジを必要とする。各スイツチ４４はそれ自身のバ
ツフアを有し、且つ入力アダプタ３０及び出力ア
ダプタ３２もまたバツフアを有すから、第１図の
デルタネツトワークは第２図のデルタネツトワー
クとは異なる。第１図の実施例は説明の目的で示
されたものであつて、本発明は、例えばＮが512
或は1024の如く非常に大きい数値に対して主に使
われる。図示するのは難しいが、実用的な実施例
としては、２×２スイツチ４３の付加的ステージ
を設けたり、更に２×２スイツチは４×４スイツ
チ又は８×８スイツチに置換することがある。メ
モリシステムの基本構成は同じである。

或る場合には、各ステージに４個のスイツチ４
４を持つ３つのステージから成るデルタネツトワ
ーク４２を持つのが望ましい。最も右寄りのステ
ージ及び最も左寄りのステージは１×２スイツチ
で構成する。このデザインにおいては、アダプタ
３０及び３２のための緩衝機能は１×２スイツチ
により遂行することが出来る。

クロスポイント・スイツチを制御する基本的な
問題は、所望の資源が利用可能か否か、この例の
場合、クロスポイント・スイツチ３４の必要とす
る水平ライン３６及び垂直ライン３８が利用可能
か否かを確かめることがある。制御装置４０の関
連する水平ライン３６が利用可能か否かを決める
ことは、水平に仕切られたクロスポイント・スイ
ツチの制御装置４０にとつて容易なことである。
制御装置４０にとつて、より困難な問題は、所望
の垂直ライン３８が利用可能であるか否かを知る
こと、或は他の制御装置４０が所望の垂直ライン
３８に他の異なつたクロスポイントを接続してし
まつたか否かを知ることである。デルタネツトワ
ーク４２はこの情報を得るための迅速且つ効果的
な手段を与える。

入力アダプタ３０が、指定された出力ポート
O₀〜O₃への接続要求を入力ポートI₀〜I₃から受け
取ると、入力アダプタ３０はデルタネツトワーク
４２を介して、指定された出力アダプタ３２へこ
の要求を差し向ける。出力アダプタ３２は関連し
た垂直ライン３８の使用の記録を記憶している。

入力アダプタ３０が出力アダプタへ転送する要
求は制御メツセージS^C _ijの形である。ここでｉは
入力アダプタ３０の番号、ｊは要求された出力ア
ダプタ３２の番号である。制御メツセージの形式
はS^C _ij＝（A_i，A_j，Ｔ，Ｃ）である。最初の２つ
の変数は入力アダプタ３０及び出力アダプタ３２
夫々のアドレス、即ちアダプタ番号の指定であ
る。オリジナル要求中の第２の変数Ｔは、第ｉ番
入力アダプタ３０が第ｊ番出力アダプタ３２へ接
続を要求している時間の長さである。第３のフイ
ールドＣは制御フイールドであつて、メモリへの
要求アドレスとか、或は要求された接続は読み取
り用なのか、書き込み用なのかのような情報を含
んでいる。宛先アドレスA_jはデルタネツトワー
ク４２を介して、指定された出力アダプタ３２へ
制御メツセージS^C _ijを送る経路を決めるのに使わ
れる。原始アドレスA_iは、同じデルタネツトワー
ク４２を介して入力アダプタ３０へその要求の回
答を送り戻す経路を決めるために使われる。

ゴツトリーブ等による上述の技術文献に記載さ
れているように、単一のフイールドＡの中に原始
アドレスのフイールドと宛先アドレスのフイール
ドとを結合することが可能である。制御メツセー
ジが入力アダプタ３０を離れる時、アドレスフイ
ールドＡは宛先アドレスA_jを含んでいる。制御
メツセージはデルタネツトワーク４２を介して切
換えられるので、スイツチ４３及び４４は、関連
するスイツチに対して、どの入力ポートに制御メ
ツセージが到着するかを知つている。入力ポート
の番号は要求した入力アダプタ３０の１ビツトア
ドレスである。その結果、スイツチ４３又は４４
は宛先アドレスA_jのビツトのうちの１つをその
スイツチで使われた入力ポートの番号と置き換え
ることが出来る。従つて、制御メツセージが出力
アダプタ３２に向つて、デルタネツトワーク４２
を通過した後は、アドレスフイールドＡは原始ア
ドレスA_iを含んでいる。後述されるように、結合
アドレスフイールドＡ中に特殊ビツトを含ませる
ことが必要である。勿論、結合フイールドＡは短
い制御メツセージだから、ノードがデルタネツト
ワーク４２中でブロツクされる可能性を減少す
る。

第４図は、デルタネツトワーク４２を介して入
力アダプタ３０から出力アダプタ３２へ転送され
る制御メツセージが必要とする時間を左に示した
時間的な経過である。この伝播時間は、ノードが
ブロツクされるため、１個又はそれ以上のスイツ
チ４４における遅延を含む。各出力アダプタ３２
は、出力アダプタ３２が接続要求の予約の待ち行
列中のすべての接続要求の処理を完了す時間t_pc
を示す時間レジスタ、即ち予約クロツクを持つて
いる。従つてこの時間t_pc以後は新規な要求を受
け付けることの出来る時間である。出力アダプタ
３２が制御メツセージS^C _ij（Ａ，Ｔ，Ｃ）を受け
取ると、出力アダプタ３２は制御メツセージ中の
時間フイールドＴをt_pcに等しい予約時間Ｖで置
き換え、そして予約クロツクをＴによつて増加す
る。出力アダプタ３２による一連の動作はゴツト
リーブにより記載された取り出し−加算演算によ
つて達成しうるのは明らかであろう。然しなが
ら、デルタネツトワーク４２の中で最小限のブロ
ツキング遅延があると仮定して、出力アダプタ３
２から入力アダプタ３０へ戻る伝播時間をt_nioと
した場合、予約時間Ｖはt_nioより小さい値を取る
ことはあり得ない。この場合、t_pcはt_nio＋Ｔで増
加される。

入力アダプタ３０へ送り戻される制御メツセー
ジはS^R _ij（Ａ，Ｖ）である。戻された制御メツセ
ージS^Rが、要求した入力アダプタ３０によつて受
け取られると、その入力アダプタは関連する出力
アダプタへメツセージの転送を開始することの出
来る時間Ｖを知る。その時間Ｖが来ると、入力ア
ダプタ３０はクロスポイント・スイツチ３４中の
クロスポイント接点（ij）と入力アダプタ３０と
を接続するように、関連した制御装置４０を命令
し、次いでそのメツセージの転送を行う。それと
同時に、出力アダプタ３２は予約の待ち行列中の
先頭のメンバにより指定されたメツセージを受け
取るための準備をする。

戻り制御メツセージがデルタネツトワーク４２
中で過度に遅延された場合、予約時間Ｖは消滅す
る。システムクロツクと比較して入力アダプタ３
０で受け取られた予約時間Ｖが経過してしまう
と、予約時間の一部に既に出力アダプタ３２にお
いて消滅している。従つて、所望のメツセージ全
体を伝送することは不可能であり、入力アダプタ
３２は同じデータメツセージのために別の要求を
出さなければならない。

クロスポイント制御装置４０は入力ポートに結
合し、そして水平ライン３６の重複使用に対して
保証することが理解出来た。出力アダプタ３２は
予約手段によつて垂直ライン３８の重複使用に対
する保証を行う。

上記の実施例の説明は本発明の基本概念を理解
するために充分なものである。然しながら、上述
の実施例は効率的なデルタネツトワークのために
必要なハードウエアに関する細部の開示は不充分
である。更に、２個又はそれ以上の入力ポートが
同じ出力ポートへ制御メツセージを転送している
時、若し、制御メツセージがデルタネツトワーク
内で結合出来るならば、伝送路が混雑している場
合にデルタネツトワークの効率を非常に大きく増
加することが出来る。出力ポートのうちの１個の
出力ポートが、一度に大量の制御メツセージを、
出力ポートが処理出来る速度よりも速い速度で受
け取るようなことが高い可能性で存在する。その
ような場合、その出力ポートに直接関連するノー
ドはそのノードに接続された他のすべてのノード
からの制御メツセージの転送を禁止しなければな
らない。若し、中間のノードのバツフア能力が追
越されると、禁止機能がデルタネツトワークの主
要部分を通じて拡張され、従つて他の出力ポート
への制御メツセージの転送をブロツクする。従つ
て、有効なバツフア能力がデルタネツトワークの
各ノードに与えられねばならない。更に、過度に
使われる出力ポードによるブロツキングを更に制
御するために、出力ポートは簡単な結合メツセー
ジにのみ動作させ、且つ戻り制御メツセージの再
結合をデルタネツトワークの中間のノードで遂行
させるような方法で、デルタネツトワーク内でメ
ツセージを結合することは利益がある。何故なら
ば、デルタネツトワークの中間のノードは並列的
に動作し、且つブロツキング状態において上述の
如き拡大した禁止効果を持つことがないからであ
る。

第５図は左側の16個の入力アダプタ及び右側の
16個の出力アダプタを接続する16×16デルタネツ
トワーク５０を示す。デルタネツトワーク５０は
４ステージのノード、即ちスイツチ５２を含み、
各ステージは入力アダプタからの深さによつて区
別される。ノードはすべて２×２スイツチであ
る。深さ３のノードの出力は後述される予約プロ
セツサ５４を介して関連する出力アダプタへ接続
される。ノード５２は入力ラインの高順位のビツ
トに従つて000から111の列に配列され番号付けら
れ、そして特定のノードは列及び深さによつて区
別することが出来る。例えば、ノード011(2)は深
さ２における列011の中にある。

入力アダプタｉ番が出力アダプタｊ番に関連し
た予約プロセツサ５４へ制御メツセージS^C _ijを送
る。ここで、S^C _ij＝（Ａ，Ｃ，Ｔ，Ｄ，α，Ｋ）で
ある。３個の変数Ｄ，α及びＫは結合機能のため
に必要である。第１の変数Ａは特殊ビツトを除く
前述した結合アドレスフイールドである。例え
ば、出力アダプタ0001に向けられた入力アダプタ
0001からのメツセージはx0001のアドレスを持つ
入力アダプタ0001からノード001(1)に入る。特殊
左側ビツトは入力した入力ポートを表示するた
め、ノード001(1)によつて１にセツトされる。即
ち10001にセツトされる。ノード000(1)を離れた後
は、たつた３個の右側のビツトがデルタネツトワ
ーク５０を通るその後の前進方向の通路を決定す
ることは注意を払う必要がある。メツセージが地
点Ａ＝1000yである出力アダプタ0001のためのノ
ード000(3)を離れるまで、この処理が繰返される。
アドレス1000は反対順序で書き込まれた入力アダ
プタのアドレスであり、そして特殊ビツトｙは右
側にある。

第２の変数Ｃは既に述べたような制御情報を含
む。例えば、制御情報は出力アダプタに接続され
たメモリの読み取られるべき読み取りラインを表
わす標識を含む。若しメモリが32ビツトアドレス
（代表的なメインフレーム・コンピユータの場合）
と、128バイトのラインとを持つているならば、
そのメモリはラインを区別するために、22ビツト
のアドレス情報を制御情報Ｃの中に必要とする。
ラインアドレスに加えて、制御情報Ｃは例えば読
み取り又は書き込みなどに遂行されるべき動作の
タイプをむ。制御メツセージ中にこの動作情報を
含むことはクロスポイント・スイツチと、デルタ
ネツトワーク５０とにより導入された遅延と重複
するように、メモリへのアクセス遅延を許容す
る。キヤツシユメモリと組み合された宛先側の大
容量記憶装置からデータをアクセスする場合、ア
ドレスを含むこの制御情報は特に有用である。制
御メツセージ中のアドレス情報は、クロスポイン
ト・スイツチを介する実際のデータアクセスの前
に、データを転送させ、又は大容量記憶装置から
キヤシユメモリへ事前取り出しを行わせる。例え
ばデータのアドレスは128バイトのラインアドレ
スである。

更に、制御情報Ｃは、オリジナル制御情報がメ
ツセージ結合動作の後に残されているか否かに関
する標識を含む。或はその代りに、制御情報Ｃ
は、最高優先順位を待ち従つて関連したアドレス
情報を保有する。結合されたメツセージに結合さ
れたメツセージの判別標識を含む。変数Ｔは、ア
クセス遅延とスイツチング遅延とを重ね合わせる
規則がない場合に、伝送動作に要する時間であ
る、最も単純な場合、初めに要求される接続時間
Ｔは、例えばメモリの１本のラインを読み取るの
に必要な時間単位のようなただ１つの単位であ
る。然しながら、メツセージが中間のノードで結
合される場合、変数Ｔは増やされる。

前進方向制御メツセージS^C _ij中の残りの変数Ｄ，
α及びＫはノードで、結合動作を行うために必要
とする。変数Ｄは、結合動作が最も最近に生じた
デルタネツトワークの深さに１に加えたものであ
る。例えば、若し制御メツセージがノード110(2)
で結合されたたならば、Ｄ＝３である。初めはＤ
＝０、即ち結合動作は未だ遂行されていない。こ
の情報が含まれているので、デルタネツトワーク
５０を通る逆方向の回答に結合動作を行う必要が
あるか否かについて、即時に判断が出来る。変数
αは結合ノードによつて挿入される判別標識であ
つて、結合されたメツセージを発生する結合動作
を判別するのに使われる。結合ノードはノード自
身のバツフア中に保有されている制御メツセージ
に判別標識αを関連させる。変数Ｋは与えられた
メツセージに対して結合を行つたノードの数であ
る。制御メツセージが結合された時、反対方向の
回答メツセージは再結合されねばならないから、
戻り方向の通路の中で遅延を生ずる。変数Ｋは戻
り通路中で優先順位の最も高いメツセージの遅延
の測度であつて、利用される最も早い予約時間を
決定するのに使われる。開始時にＫはゼロにセツ
トされる。

デルタネツトワーク５０の各ノードは第６図に
示された対称的な構成を持つている。入力アダプ
タから出力アダプタへ向かう前進方向の制御デー
タは前段のステージのノードからの２つの前進方
向データ入力路６０及び６２で受け取られる。前
進方向制御データは受け取られ、制御されそして
緩衝され、次に２つの前進出力データ路６４及び
６６の１つへ切換えられる。これらの機能は後述
される前進方向への制御及びバツフア機能を奏す
る前進方向制御及び緩衝回路６８によつて制御さ
れる。前進データ出力路はデルタネツトワーク５
０中の次のステージへ接続される。この構成は戻
り方向制御及び緩衝回路７８により接続された戻
りデータ入力路７０及び７２と、戻りデータ出力
路７４及び７６とによつて戻り方向に転送される
制御メツセージに対して通常は重複される。

データ路６０〜６６及び７０〜７６の各々は隣
りのステージの同じノードへ行くか又は隣りのス
テージの同じノードとは反対方向へ行く禁止ライ
ンを持つている。制御及び緩衝回路６８又は７８
の出力バツフアが一杯なので、それ以上のメツセ
ージは現在処理出来ない時はかならず、制御及び
緩衝回路６８又は７８は出力禁止ライン８０及び
８２、又は８８及び９０の何れかに付勢番号を発
生する。この禁止は、その回路６８又は７８へ転
送する、１つの側の両方の隣接ノードに対して、
それ以上のメツセージが転送されるべきでないこ
とを表示する。従つて、前進方向制御及び緩衝回
路６８が禁止ライン８４上の付勢信号を検出した
時、その回路は関連したデータ路６４上に制御メ
ツセージを転送しない。同様に、戻り方向及び制
御緩衝回路７８がライン９２上に付勢禁止信号を
検出した時、その回路７８は関連したデータ路７
４上に戻り制御メツセージを転送しない。

結合要求バツフア９６はストレージのための前
進方向制御及び緩衝回路６８及び戻り方向制御及
び緩衝回路７８と、次に取出される結合メツセー
ジとによつてアクセス可能である。充満
（fullness）レジスタ９８は結合要求バツフア９
６に現在記憶されているメツセージの数を追従す
る。結合要求バツフア９６がメツセージを記憶し
た時、充満レジスタ９８は前進方向制御及び緩衝
回路６８により増加され、そして、結合要求バツ
フア９６からメツセージを取出した時、戻り方向
制御及び緩衝回路７８は充満レジスタ９８を減少
する。結合要求バツフア９６に記憶されているメ
ツセージは前進方向制御及び緩衝回路６８により
与えられる判別標識で取出される。使用しうる識
別標識は一定数であり、リストレジスタ１００は
どの判別標識が使用中であるかを追従する。若
し、使用しうる判別標識が８個だけしかなけれ
ば、リストレジスタ１００は８ビツトレジスタで
ある。前進方向制御及び緩衝回路６８は識別標識
に対応するビツトをセツトして、その識別標識は
結合要求バツフア９６中に記憶されているメツセ
ージのために使われていることを表示する。戻り
方向制御及び緩衝回路７８が結合要求バツフア９
６から最後に判別されたメツセージを取出した
時、戻り方向制御及び緩衝回路７８はリストレジ
スタ１００の中の対応ビツトをリセツトして、判
別標識が現在使用可能であることを表示する。

前進方向制御及び緩衝回路６８の詳細は第７図
に示されている。入力バツフア１１０及び１１２
は前進入力データ路６０及び６２へ接続され、且
つ１つの制御メツセージS^C _ijを含むに充分な容量
を持つている。入力バツフア１１０及び１１２は
結合アドレスフイールドＡ中にアドレスを修正す
る機能を持つている。このアドレス修正機能は、
入力バツフア１１０又は１１２へのビツト入力と
は無関係に、修正されるべきアドレスビツトの出
力を、入力バツフア１１０に対しては２進数値０
にし、そして入力バツフア１１２に対しては２進
数値１にすることによつて容易に達成することが
出来る。例えば、前に説明した000(1)ノードの例
において、最左端のアドレスビツトは入力バツフ
ア１１２から常に１の出力が与えられる。

通路制御回路１１４は、入力バツフア１１０及
び１１２と、前進出力データ路６４及び６６との
間のメツセージの経路指定を制御し、且つ緩衝及
び結合制御装置１１８によつて制御される出力バ
ツフア１１６からの、そして出力バツフア１１６
への経路指定を制御する。前進出力データ路６４
及び６６に出力する出力バツフア１１６と関連し
て、出力バツフア１１６に記憶されているメツセ
ージの数を表示する充満レジスタ１２０がある。
メツセージが入力バツフア１１０又は１１２で受
け取られた時、通路制御回路１１４は切換えの方
向を表示する、アドレスフイールドの１個のビツ
トを読み取る。深さｄにおいて、若し、ビツトｄ
＋１＝０ならば、メツセージは前進データ出力路
６４に向けられ、若し、ビツトｄ＋１＝１なら
ば、メツセージは前進データ出力路６６に向けら
れる。充満レジスタ１２０によつて表示されたよ
うに若し出力バツフア１１６が空であり、且つ通
路６４及び６６が利用可能であるならば、通路制
御回路１１４は入力バツフア１１０又は１１２か
らのメツセージを表示された出力路６４又は６６
へ直ちに転送する。

以下の２つの条件が満たされると、通路６４及
び６６は利用可能である。即ち、第１は、出力デ
ータ路６４又は６６に関連した禁止ライン８４又
は８６はオフでなければならない。第２に、入力
バツフア１１０及び１１２中のメツセージは、表
示された通路に対する唯一のメツセージでなけれ
ばならない。これを換言すれば、他の入力バツフ
アは空であるか、若しくは空でない場合、記憶さ
れているメツセージは他の出力路へ差し向けられ
るものでなければならない。然しながら、若し、
入力バツフア１１０及び１１２の両方が同じ出力
路６４又は６６へ差し向けるメツセージを含むな
らば、その出力路について衝突、即ち回線争奪が
生ずる。回線争奪を解決する１つの方法は後述す
る組み合せ動作を行うことである。然しながら、
回線の伝送状態が疎であり、出力バツフアが空で
ある時、転送遅延を最小にするため、回線争奪は
通路制御回路１１４によつて直ちに解決すること
が好ましい。その良好な解決方法において、通路
制御回路１１４は、入力バツフア１１０及び１１
２の何れの入力バツフアが出力路６４又は６６へ
最後にメツセージを差し向けたかを追跡する。最
後のメツセージを転送していない入力バツフア１
１０又は１１２が回線争奪の優先権を与えられ、
そのメツセージは他のメツセージの前に転送され
る。換言すれば、通路制御回路１１４は入力バツ
フア１１０及び１１２の間の優先順位を変更させ
る。

出力バツフア１１６は出力データ路６４及び６
６へ転送されるのを待機しているメツセージを記
憶する。出力バツフア１１６の内容は、結合処理
で使われる結合アドレスフイールドＡの残留して
いる宛先アドレスの部分と、２つの出力データ路
６４及び６６の２つのアドレスとによつてアドレ
スされねばならない。更に、出力バツフア１１６
は、２つの出力データ路６４及び６６に差し向け
られたすべての内容に対して先入れ先出しバツフ
アとして動作しなければならない。これ等の機能
は第８図に示したように、出力バツフア１１６を
２つの出力バツフア１１６ａ及び１１６ｂに分割
することによつて容易に遂行することが出来る。
各出力バツフア１１６ａ及び１１６ｂは関連する
出力データライン６４及び６６に割り当てられ
る。充満レジスタ１２０ａ及び１２０ｂは夫々分
割されたバツフア１１６ａ及び１１６ｂと関連す
る。各出力バツフア１１６ａ又は１１６ｂと関連
して、Ｈレジスタ１２２ａ又は１２２ｂとＴレジ
スタ１２４ａ又は１２４ｂがある。Ｈ及びＴレジ
スタは先入れ先出し緩衝機能を制御するポインタ
に使われる。出力バツフア１１６ａ又は１１６ｂ
のメモリ構成が第９図に示されている。バツフア
１１６ａ又は１１６ｂはｎ＋１個のアドレス可能
の記憶位置を含み、各位置は１個の制御メツセー
ジS^C _ijを記憶する。Ｔレジスタ１２４ａ又は１２
４ｂは、メツセージが記憶される出力バツフア１
１６ａ又は１１６ｂ中の次の記憶装置を呼び出
す。Ｈレジスタ１２２ａ又は１２２ｂは取り出さ
れる次のメツセージである最も古くから記憶され
ているメツセージを呼び出す。第９図はバツフア
に現在記憶されている３つのメツセージの３つの
記憶位置を示している。他のメツセージが出力バ
ツフア１１６ａ又は１１６ｂに記憶された時、Ｔ
レジスタは１だけ減らされる。同様に、メツセー
ジが取り出された時、Ｈレジスタ１２２ａ及び１
２２ｂは１だけ減らされる。Ｈか又はＴの何れか
が０になつた時、更にそれを減少すると０になつ
たポインタＨ又はＴは数値ｎを生ずる。換言すれ
ば、ポインタは循環する。メツセージが記憶され
た後、Ｈ＝Ｔになつた時は、関連した出力バツフ
ア１１６ａ又は１１６ｂは充満していることは注
意を要する。然しながら、メツセージが取り出さ
れた後、Ｈ＝Ｔの時は、関連したバツフアは空で
ある。

通路制御回路１１４に関連した回路を示すより
詳細なブロツク図が第１０図に示される。２つの
入力バツフア１１０及び１１２の各々に関連して
制御情報の２個のビツト（b₁，b₂）を含むバツフ
ア状況レジスタ１３０又は１３２がある。若し、
関連した入力バツフア１１０又は１１２中に待機
中のメツセージがあるならば、第１のビツトb₁の
値は１である。第２のビツトb₂は、デルタネツト
ワークのこのステージに使われているアドレスフ
イールドＡのビツトから取り出される。即ち、若
し、制御メツセージが出力データ路６４へ切換え
られるのならば、第２ビツトb₂は０であり、そし
て若し、制御メツセージが出力データ路６６に切
換えられるのならば、第２ビツトb₂は１である。
２個の付加的レジスタ１３４及び１３６が各出力
データライン６４及び６６に関連し、そしてそれ
等のレジスタは上記のラインで転送された最終の
メツセージを供給したレジスタ源を表示する。換
言すると、データ出力ライン６４に関連した最終
メツセージレジスタ１３４の内容は、若しライン
６４により転送された最終メツセージがデータ入
力ライン６０から受け取られたならば、０にセツ
トされ、そして若し、メツセージがデータ入力ラ
イン６２で受け取られたならば、１にセツトされ
る。通路制御回路１１４は、出力データライン６
４に転送される予定のメツセージが出力バツフア
１１６ａ中に緩衝記憶された時、充満レジスタ１
２０ａを増加する。緩衝記憶されたメツセージが
出力バツフア１１６ａから取出され、データ出力
ライン６４に転送された時、通路制御回路１１４
は充満レジスタ１２０ａを減少する。データ出力
ライン６６に転送するため出力バツフア１１６ｂ
にメツセージが緩衝記憶されると、充満レジスタ
１２０ｂに対して、同じような増加又は減少が行
われる。

メツセージを上段のデータ出力ライン６４に転
送することについて以下に説明する。同じ説明が
下段のデータ出力ライン６６にも当て嵌まるのは
勿論である。最大限１つは制御メツセージが１制
御サイクル毎に上段のデータ出力ライン６４に転
送される。このラインで転送されるメツセージが
選択された時、メツセージ選択フラグがセツトさ
れる。若し、メツセージが選択されなければ、メ
ツセージ選択フラグはリセツトされる。データ出
力ライン６４に関連した禁止ライン８４が付勢さ
れると、メツセージは転送されない。若し、バツ
フア状況レジスタ１３０又は１３２の内容が
（b₁，b₂）＝（１，０）であると検出されると、通
路制御回路１１４は、禁止されたデータ出力ライ
ンで転送するメツセージが受け取られたことを認
識する。その代りに、通路制御回路１１４は記憶
するか又は結合するためのメツセージを関連する
入力バツフア１１０又は１１２から緩衝及び結合
制御装置１１８へ前進させる。

然しながら、若し、禁止ライン８４が付勢され
ていなければ、充満レジスタ１２０ａが０でない
値を含むか否かを決定するため、充満レジスタは
緩衝及び結合制御装置１１８によつて問合せられ
る。換言すれば、出力バツフア１１６ａ中に待機
するメツセージがあるか否かが充満レジスタに問
合せられる。若し、充満レジスタ１２０ａが０よ
り大きければ出力バツフア１１６中の次のメツセ
ージが取り出され、そして充満レジスタ１２０は
減少される。次に、最終メツセージレジスタ１３
４はこの最終のメツセージの発生に従つて更新さ
れて、メツセージ選択フラグがセツトされる。

出力バツフア１１６ａが、空の充満レジスタ１
２０ａにより表示される状態、即ち待機メツセー
ジを持たない状態であれば、入力バツフア１１０
及び１１２中のメツセージは直ちに前進させるこ
とが出来る。入力バツフア１１０中のメツセージ
は、若し、(1)最終メツセージレジスタ１３４の内
容が０であり且つバツフア状況レジスタ１３０の
内容が（１，０）であるか、又は(2)最終メツセー
ジレジスタ１３４の内容が１であり、そして上段
バツフア状況レジスタ１３０が（１，０）を含
み、且つ下段バツフア状況レジスタ１３２の第１
のビツトb₁が０であるかの何れかであれば、デー
タ出力ライン６４へ直ちに前進される。同様に、
若し、(1)最終メツセージレジスタ１３４が１であ
り、そして下段のバツフア状況レジスタ１３２の
内容が（１，０）であるか、又は(2)最終メツセー
ジレジスタ１３４が０であり、そして下段のバツ
フア状況レジスタ１３２が（１，０）であり、且
つ上段バツフア状況レジスタ１３０が０であるか
の何れかであるならば、メツセージは下段入力バ
ツフア１１２から転送される。若し、転送される
メツセージがこれ等の条件の１つに該当すると、
メツセージ選択フラグがセツトされる。然しなが
ら、上段又は下段入力バツフア１１０又は１１２
の何れかが、直ちに転送出来ない入力メツセージ
を持つてい場合は、上述のどの条件も満たさない
から、そのメツセージは緩衝及び結合制御装置１
１８へ前進される。

メツセージを緩衝記憶し且つ結合するのに使わ
れる緩衝及び結合制御装置１１８を以下に説明す
る。緩衝及び結合制御装置１１８は通路制御回路
１１４から制御メツセージS^C（Ａ，Ｃ，Ｔ，Ｄ，
α，Ｋ）を受け取る。ここに、緩衝及び結合制御
装置１１８は深さｄにあるスイツチノード５２の
ものと仮定する（第５図参照）。制御装置１１８
は宛先アドレスｄ＋１，ｄ＋２……を指定する結
合アドレスフイールドＡの残りのビツトを取り出
して、そして出力バツフア１１６中に既に記憶さ
れているメツセージの対応ビツトと比較する。換
言すると、出力バツフア１１６はその内容がフイ
ールドｄ＋１，ｄ＋２……に従つてアドレス可能
であるということである。良好な実施例におい
て、出力バツフア１１６は２つの出力データ路６
４及び６６に関連した２つの出力バツフア１１６
ａ及び１１６ｂを含むから、第１のビツトｄ＋１
はこれ等２つの出力バツフア１１６ａ及び１１６
ｂの何れか一方を呼び出す。これ等２つの出力バ
ツフア１１６ａ及び１１６ｂは残りのアドレスビ
ツト、即ちビツトｄ＋２，ｄ＋３……によつて、
その内容が個々にアドレス可能である。然しなが
ら、２つの出力バツフア１１６ａ及び１１６ｂ
は、現在そこに記憶されている有効なメツセージ
の内容がバツフアの関連するＴ及びＨポインタの
間でのみアドレス可能である。若し訂正されたア
ドレスビツトによつてメツセージが見出されなけ
れば、現在受け取つている制御メツセージがメツ
セージM_i（Ａ，Ｃ，Ｔ，Ｄ，α，Ｋ）としてＴレ
ジスタ１２４ａ又は１２４ｂにより呼出された位
置に記憶される。Ｔレジスタ１２４ａ又は１２４
ｂは減少され、そして関連する充満レジスタ１２
０ａ又は１２０ｂは増加される。これは緩衝記憶
動作を完成し、そしてメツセージ結合は行われな
い。

然しながら、若し、訂正されたアドレスビツト
でメツセージが見出されていたならば、そのメツ
セージはM_i＝（A_i，C_i，T_i，D_i，α_i，K_i）の形式
を持つ。これはアドレスＡの対応ビツトとマツチ
したアドレスA_iの適当なビツトである。記憶され
たメツセージの深さ変数がノード５２の深さD_i＝
ｄである場合、メツセージM_iはこのレベルで既
に結合されている。この場合の結合プロセスは、
既に記憶されているメツセージM_iの時間変数が
新しく到着したメツセージS^Cの時間変数によつて
増加することを含んでいる。即ち、新しく結合さ
れ記憶されたメツセージはM_i＝（A_i，C_i，T_i＋
Ｔ，D_i，α_i，K_i）に増加される。増加された時間
変数はすべての結合制御メツセージのすべての仕
事を処理するのに要する合計時間である。制御メ
ツセージS^Cが既に結合されたメツセージM_iと結
合された時、制御メツセージS^Cの打ち切り型
（truncated version）のメツセージがカタログ
（catalogued）メツセージM^*＝（Ａ，Ｔ，Ｄ，
α；α_i）として結合要求バツフア９６中に記憶さ
れる。本実施例では、制御メツセージの変数Ｃ及
びＫは、メツセージが再結合される時に、要求さ
れないので、制御メツセージの変数Ｃ及びＫはカ
タログメツセージM^*には記憶されない。最後の
変数α_iは既に結合されたメツセージM_iから取り出
されており、そして変数α_iはどのカタログメツセ
ージM^*が１つの結合メツセージM_iと関連されて
いるかを判別するためと、予約プロセツサ５４か
ら最終的には戻されるメツセージを判別するため
とに使われる判別標識の１つである。

勿論、カタログメツセージM^*が結合要求バツ
フア９６に記憶されると、緩衝及び結合制御装置
１１８は関連する充満レジスタ９８を必ず増加す
る。制御メツセージS^Cが緩衝記憶されたメツセー
ジM_i中に結合され、且つそれに関連したカタロ
グメツセージM^*が記憶されると、緩衝及び結合
制御装置１１８は次のサイクルの用意が整う。

若し、出力バツフア１１６にあるメツセージ
M_iがｄより小さい深さ変数（D_i）を持つている
とすれば、既に緩衝記憶されているメツセージ
M_iはこの深さｄの以前では結合されていない。
この場合、制御装置１１８は形式M_i＝（A_i，C_i，
Ti＋Ｔ，Ｄ，α′，K_i＋１）のS^C及びM_iから新し
く結合されたメツセージを作る。判別標識α′は新
しい標識であつて、それはリフトレジスタ１００
中に現在使われていないものとして表示されてい
る。従つて、リフトレジスタ１００は、判別標識
α′が現在使用中であることを表示するよう変更さ
れる。若し、利用可能の判別標識がそれ以上なけ
れば、禁止ライン８０及び８２が付勢されて、そ
れ以上のメツセージの受け取りを阻止する。新し
く結合されたメツセージに対して、結合要求バツ
フア９６中に、２つのカタログメツセージ、M₁ ^*
＝（A_i，，T_i，D_i，α_i；α′）とM^2*＝（Ａ，Ｔ，Ｄ，
α；α′）が記憶される。換言すれば、制御メツセ
ージS^C及び既に記憶されているメツセージM_iは
カタログメツセージに関連し、両方とも同じ判別
標識α′によつてカタログ化されて記憶される。こ
の２重の記憶は充満レジスタ９８に数値２の加算
を要求する。結合要求バツフア９６中に空のスロ
ツトが１個であることを充満レジスタ９８が表示
した時は、緩衝及び結合制御装置１１８は禁止ラ
イン８０及び８２を必ず付勢させて、結合要求バ
ツフア９６を溢れさせるそれ以上のメツセージの
受領を阻止する。

ここで、新しく結合されたメツセージM_i中に
含ませるための変数A_i，C_i及びK_iの選択は、既に
記憶されているが、然し結合されていないメツセ
ージM_iから独断的に選択されるということは注
意が必要である。これ等の変数は制御メツセージ
S^Cからも同じように取り出すことが出来る。結合
を生じたメツセージは常に最高の優先順位の変数
を保有するように、制御パラメータＣの優先順位
体系を設定することが可能である。これは、制御
変数Ｃが宛先ポートにおいてアドレス情報として
使われる時に、特に有用である。勿論、結合メツ
セージの制御フイールド中でそのような制御情報
を１セツトだけ転送することが出来る。

結合プロセスにおいて、若し、出力バツフア１
１６ａ又は１１６ｂ中のメツセージが既に待ち行
列の先頭にあるならば、そのメツセージは結合動
作に含ませないことが望ましい。待ち行列の先頭
メンバを結合させようとすると、バツフアからの
メツセージの転送に遅延をもたらす。従つて、第
９図の位置Ｔ＋１及びＨ−１にあるメツセージの
内容又はＴ＋１及びＨ−１の間にあるメツセージ
の内容だけがアドレスビツトｄ＋１，ｄ＋２……
によつてアドレス可能である。

結合要求バツフアのメモリ構成は利用しうる緩
衝容量を完全に利用するように、リストレジスタ
１００の構成と調整されるのが望ましい。第１１
図に示したリストレジスタ１００′は判別標識の
各々に対して１つの位置を含む。使用ビツトは、
関連するビツトが現在使用中か否かを表示する。
リストレジスタの判別標識自身は記憶される必要
はなく、それは単なる位置のアドレスであるに過
ぎない。長さ変数は判別標識αによつてカタログ
化された結合要求バツフア９６′中のカタログメ
ツセージの数を表示する。最後に、すべての判別
標識αにポインタがあつて、それは結合要求バツ
フア９６′中のカタログメツセージの１つの位置
を呼び出す。第１１図に示した結合要求バツフア
９６′は複数位置を有する別のメモリである。占
有ビツトは、或るメモリ位置がカタログメツセー
ジM^*を記憶するのに現在使われているか否かを
表示する。メモリ位置は判別標識αと関連する他
のメツセージのための、結合要求バツフア９６′
中の他の位置を呼び出すポインタを更に含んでい
る。結合要求バツフア９６′は任意のメモリ位置
の任意の組み合せで、且つ判別標識の任意の組み
合せのカタログメツセージM^*を記憶することが
出来る。従つて、結合要求バツフア９６′は一連
のカタログメツセージの１つを呼び出す判別標識
αによつてアドレス可能である。他のカタログメ
ツセージが結合要求バツフア９６′中に記憶され
た時は何時でも、ポインタのストリングは本例の
最後のカタログメツセージM₃ ^*を追従する。次
に、別のメモリ位置が利用可能か否かを知るた
め、メモリ位置の占有ビツトがテストされる。利
用可能位置が見出されると、そのアドレスは最後
のカタログメツセージの位置のポインタフイール
ドの中に挿入され、新しいカタログメツセージは
呼び出された位置中に記憶され、占有ビツトは１
に変更され、そしてリストレジスタ１００の中の
長さ変数は１だけ増加される。この体系におい
て、カタログメツセージ中の第２判別標識α′は、
ポインタのストリングからこの情報が入手出来る
ので無用なものであることは注意する必要があ
る。

禁止ライン８０及び８２をセツトしたりリセツ
トしたりする他のアプローチは後述する。

上述したノード５２の構成によつて、制御メツ
セージS^Cは、異なつた深さにおいて１つのノード
から他のノードへ直ちに転送されるか、又は１１
６ａ又は１１６ｂ中に臨時に記憶された後に結合
されない形式で転送されるか、又は結合されたメ
ツセージで出力バツフア１１６ａ或は１１６ｂか
ら転送される。更にまた、制御メツセージは、結
合要求バツフア９６で取り残された対応するカタ
ログメツセージM^*と種々の深さにおいて結合す
ることが出来る。

制御メツセージS^Cは第１２図に示された予約プ
ロセツサ５４で最終的に受け取られる。制御メツ
セージS^Cが結合メツセージであろうと、非結合メ
ツセージであろうと、それは予約プロセツサにと
つて重要ではない。それ等は同じに取り扱われ
る。受け取られた制御メツセージS^Cは入力バツフ
ア１３０の中に記憶される。アドレスフイールド
Ａ、深さ変数Ｄ及び制御メツセージS^Cの判別標識
αは戻りメツセージS^Rの中に含ませるために、出
力バツフア１３２へ直ちに前進される。制御情報
Ｃは出力アダプタ３２へ転送される。若し、出力
アダプタ３２がキヤツシユメモリを持ち、且つ制
御情報Ｃが出力アダプタ３２に関連した大容量記
憶装置から要求されたメモリのページのためのア
ドレスを含んでいるとすれば、ページは、クロス
ポイント・スイツチ３４を介する接続が最終的に
完成した時に、そのメモリアドレスと共にキヤツ
シユメモリ中に事前取り出しをすることが出来
る。

予約プロセツサユニツト１３４は入力バツフア
１３０から時間変数Ｔ及び結合レベルの数Ｋを受
け取る。

時間Ｔは結合メツセージの数に対して要求され
る合計時間である。他方、結合レベルの数Ｋは制
御メツセージS^C中の唯１個の非結合メツセージと
関連される。システムクロツクは予約プロセツサ
ユニツト１３４に実時間信号ｔを与える。レジス
タ１３６は第１の予約を開始するための絶対時間
t_pcを含んでいる。この絶対時間t_pcは常に、シス
テムクロツク時間ｔと同じか、又はそれよりも大
きい時間に、予約プロセツサユニツト１３４によ
つてセツトされる。この機能は比較回路によつて
容易に実行することが出来る。

予約プロセツサユニツト１３４の目的は、デル
タネツトワークを介して送り返すための絶対的な
予約時間Ｖを計算すること、そして利用可能な予
約時間t_pcの新しい値を計算することである。こ
れら２つの変数は更に他の変数Δ＝（ｔ＋t_nio＋
ZK）−t_pcに依存する。変数ｔはシステムクロツク
の値であり、そしてt_pcはレジスタ１３６中の現
在の値である。変数t_nioはシステムの変数であり、
戻りメツセージが入力アダプタ３０へ戻るための
デルタネツトワーク４２を通過するために必要と
する時間を表わす。この変数は、戻りメツセージ
に結合がなく、従つて再結合が要求されない場合
であつて、且つ戻りメツセージに対してノード５
２でブロツクがないと仮定した場合の変数であ
る。変数Ｚは１つのノード５２において再結合す
るための予想された付加的再結合遅延である。従
つて、ZKの積は、結合レベルの数Ｋと制御情報
Ｃとで与える。１つのオリジナルメツセージに対
して予想される合計の再結合遅延である。故に、
ｔ＋t_nio＋ZKの和は、Ｋ及びＣが関連されている
１つの制御装置を発信した１個の入力アダプタ３
０における、戻りメツセージS^Rの予想到着時間で
ある。予想到着時間が利用可能な予約時間t_pcよ
りも遅い場合には、換言すれば、Δが０より大き
い場合には、利用可能な予約時間t_pcは使うため
には早期すぎる。Δは接続が行われるまで浪費さ
れる時間を表わす。この場合、入力アダプタにお
ける上述した戻りメツセージの到着時間ＶはＶ＝
t_pc＋Δにセツトされる。この場合はまた、利用
可能予約時間レジスタ１３６は浪費時間値Δと要
求された予約時間Ｔにより増加される。従つて、
利用可能予約時間t_pcの新しい値は制御メツセー
ジS^Cに関連したすべての仕事の処理を行う時間で
ある。

然しながら、若し、Δの値が０より小さいか、
又は０であるならば、浪費時間Δは存在しない。
戻りメツセージS^Rにより戻される時間変数Ｖは利
用可能予約時間レジスタ１３６の現在の値t_pcに
セツトされ、次に、このレジスタは予約時間要求
Ｔによつて更新される。ひとたび、出力バツフア
１３２がＡ，Ｄ，α及びＶの値を受け取ると、戻
りメツセージS^R（Ａ，Ｖ，Ｄ，α）は逆方向へ転
送するためのデルタネツトワーク５０へ返却され
る。

デルタネツトワーク５０を介する戻り制御メツ
セージS^Rの伝播は、同じこのネツトワークを介す
る前進制御メツセージS^Cの伝播と非常に良く似て
いる。第１３図に示した戻り方向制御及び緩衝回
路７８は第７図の前進方向制御及び緩衝回路６８
に酷似している。戻り入力データライン７０及び
７２と、戻り出力データライン７４及び７６との
間の切換は戻りメツセージS^R中の結合アドレスフ
イールドＡの１ビツトに従つて行われる。既に説
明したように、戻り方向における切換において
は、結合アドレスフイールドは右側から左側に読
み取られる。戻りメツセージは入力バツフア１４
０及び１４２において緩衝記憶される。戻り通路
制御回路１４４はスイツチを通る戻りメツセージ
S^Rの切換を制御する。出力バツフア１４６は内容
をアドレスするものではなく、先入れ先出しバツ
フアとして厳格に動作することを除けば、出力バ
ツフア１１６と同じである。充満レジスタ１４７
は出力バツフア１４６中の利用可能スロツトの数
を保持している。出力バツフア１４６及び充満レ
ジスタ１４７は第８図に示したような２つの出力
バツフア及び２つの充満レジスタが設けられる。

若し、出力バツフア１４６が転送されるべき待
機メツセージを持つていれば通路制御回路１４４
は出力バツフア１４６と緩衝及び再結合制御装置
１４８とを介してこれ等のメツセージを受け取
り、アドレスフイールドＡ中の適切なビツトに従
つて、戻りデータ出力ライン７４及び７６に転送
する。出力バツフア１４６からメツセージを受け
取るたびに、関連する充満レジスタ１４７は減少
される。禁止ライン８８及び９０が付勢されてい
る時に、若し充満レジスタ１４７が減少される
と、禁止は除去される。前進方向のスイツチング
の場合においては、戻りメツセージは、要求デー
タ出力ライン７４又は７６が利用可能である時の
みに転送される。関連する充満レジスタ１４７が
表示しているように若し出力バツフア１４６が空
であり、データ出力ライン７４又は７６が利用可
能であり、また若し、戻りメツセージS^R（Ａ，Ｖ，
Ｄ，α）中の深さ変数Ｄがこの深さで再結合を要
することを表示しない、即ちＤ≠ｄであることを
表示しないならば、入力バツフア１４０又１４２
中のメツセージは適当なデータ出力ライン７４又
は７６へ転送される。若し、戻りメツセージS^Rが
直ちに転送されなければ、戻りメツセージは緩衝
及び再結合制御装置１４８へ送られる。

Ｄがｄに等しくない場合であつて、緩衝及び再
結合制御装置１４８が通路制御回路１１４から戻
りメツセージを受け取ると、緩衝及び再結合制御
装置１４８はそのメツセージを出力バツフア１４
６中に記憶される。また、その制御装置１４８は
充満レジスタ１４７を増加する。出力バツフア１
４６が充満していることを充満レジスタ１４７が
表示した時、禁止ライン８８及び９０は付勢さ
れ、次の戻りメツセージの転送を禁止する。

若し、深さＤが制御装置１４８により受け取ら
れた制御メツセージ中のｄと等しければ、この戻
りメツセージはこのレベルで再結合されなければ
ならない。戻りメツセージの形式はS^R＝（Ａ，Ｖ，
ｄ，α）である。結合要求バツフア９６は少くと
も２つのカタログメツセージM_i ^*＝（A_i，T_i，D_i，
α_i；α）を持つ。判別標識αに従つて内容がアド
レスされる。これ等のカタログメツセージは先入
れ−先出し順序で出力バツフア１４６から取り出
され、そして１番から始まつてｉ番で終る要求順
序で、S^R＝（A_i，V_i，D_i，α_i）という形式の複数
個の戻りメツセージとして出力バツフア１４６中
に挿入される。調節された予約時間V₁はカタロ
グメツセージの番号に対して順番に計算され、
V₁＝Ｖ及びV_i+1＝V_i＋T_iを得る。この結果は、
結合された戻りメツセージS^R中の予約時間Ｔを複
数の再結合メツセージに割り当てる。メツセージ
が再結合されて、出力バツフア１１６に記憶され
ると、勿論、充満レジスタ１２０は適当に増加さ
れねばならず、且つ出力バツフア１１６が充満し
た時、転送は停止されねばならない。この場合、
禁止ライン８８及び９０が付勢される。

このようにして、戻りメツセージを発生した制
御メツセージS^Cが結合されたノードと同じレベル
で、すべての結合戻りメツセージS^Rが再結合され
る。更に若し、カタログメツセージM^*中の深さ
変数Ｄが更に再結合の必要を表示したならば、た
だ１個の戻りメツセージが１以上の深さで再結合
される。このようにして、戻りメツセージは単一
の非結合戻りメツセージとして入力アダプタ３０
に復帰する。次に、入力アダプタ３０は、戻りメ
ツセージS^R中に含まれる予約時間Ｖを使つて、そ
の入力アダプタに関連する制御装置４０がクロス
ポイント・スイツチ３４の中で、所定のクロスポ
イント接続を行わせる時間とする。戻り通路のブ
ロツキング又は他の理由のために、若し、入力ア
ダプタ３０に返却された予約時間Ｖがその入力ア
ダプタ３０で受け取られた時間よりも早い時間で
あれば、接続要求は再提出されねばならない。初
めに要求された接続時間Ｔの終りで、制御装置４
０はクロスポイント接続を遮断しなければならな
いことがある。何故ならば、他のクロスポイント
制御装置が別個に与えられた他の予約に基づくク
ロスポイント接続と競合することがありうるから
である。

禁止ライン８０，８２，８８及び９０をセツト
する他の方法を以下に説明する。バツフアに利用
可能な充分なスペースがあるか否かを決定するた
め、幾つかのバツフアがノード間の各転送サイク
ルの終りでチエツクされるから、この方法はその
転送サイクルの終りでのみ、これ等の禁止ライン
を変化する。緩衝及び結合制御装置１１８（第７
図）は、出力バツフア１１６ａ及び１１６ｂが少
くとも２つの利用可能スロツトを持つか否かを決
定するため、２つの出力バツフア１１６ａ及び１
１６ｂに関連した充満レジスタ１２０ａ及び１２
０ｂ（第８図）をチエツクする。制御装置１１８
はまた少くとも４つの利用可能スロツトがあるか
否かを決定するため、結合バツフア９６に関連し
た充満レジスタ９８をチエツクする。次に、緩衝
及び結合制御器１１８は、若し、上記の条件の何
れかが満足されなければ、禁止ライン８０及び８
２をセツトし、そして若し、両方の条件が満足さ
れれば禁止ライン８０及び８２をリセツトする。
セツト又はリセツトの状態はテストが繰返される
次のサイクルまで続く。

緩衝及び再結合制御装置１４８は、第８図と同
様の２重サブバツフアで構成されている出力バツ
フア１４６の各サブバツフアに関連した各充満レ
ジスタをチエツクする。各サブバツフアは、２よ
りも大きい値の利用可能スロツトの数か、又は結
合要求バツフア９６に関連したリストレジスタ１
００′（第１１図及び第１３図）中の長さ変数の
最大値と同じ利用可能スロツトの数を、少くとも
持つていなければならない。若し、これ等の条件
が満足されれば、緩衝及び再結合制御装置１４８
は禁止ライン８８及び９０をリセツトする。若
し、条件が満たされなければ、禁止ライン８８及
び９０は次の周期の間付勢される。

今までの説明は、計算されそして入力アダプタ
へ返却された絶対的予約時間Ｖに依存している。
他の代替アプローチは、出力アダプタ３２が利用
可能になる前の予約遅延を予約プロセツサで代替
して計算することである。予約遅延は予想されて
いる戻り遅延ZKと、代表的なブロツキング時間、
即ち阻止時間を考慮した付加的な遅延とを加えた
遅延より大きくなければならない。この代表的な
阻止時間遅延は特定のシステムに対して同調させ
ることが出来る。新しい予約遅延は予約プロセツ
サに設けられた遅延クロツクを更新するのに使わ
れる。この遅延クロツクは実時間の遅延インジケ
ータとなるように、Ｏに更新する。予約遅延が戻
りメツセージS_Rで送り戻されると、各ノードは、
阻止遅延か、緩衝遅延か、又は通常の転送遅延の
何れかによる、戻りメツセージの実際の遅延時間
に従つて、この予約遅延を減少する。従つて、こ
の予約遅延時間が入力アダプタ３０に返却し戻さ
れた時、予約時間は制御装置４０が、要求された
クロスポイント接続を行う前の真の遅延時間を表
示する。若し、予約遅延時間が負の値に減少され
たとすれば勿論、接続を行うには遅すぎるので、
入力アダプタは他の要求を提出しなければならな
い。結合された戻りメツセージ中の予約遅延は予
約時間V_iと同じ方法で再結合される。

第３図のスイツチングシステムの前述の説明
は、入力ラインI₀〜I₃に設けられた１つの種類の
装置がクロスポイント・スイツチを介して、出力
ラインO₀〜O₄に接続された他の種類の装置へ接
続要求を開始したことが暗に含まれていた。その
ような対称的なシステムの２種類の装置は入力ラ
イン上のプロセツサ及び出力ライン上のメモリで
ある。然しながら、対称的なシステムを形成する
多くのコンピユータシステムにおいては、任意の
１つの装置は他の任意の装置に接続を要求するこ
とが出来る。入力ラインI_i及び出力ラインO_iの両
方へ任意の装置を接続することによつて、第３図
のスイツチングシステムへそのようなシステムを
容易に適合することが出来る。このために、接続
された装置には対応する入力ポート及び出力ポー
トが勿論必要である。そのようにして接続された
装置D_i及びD_jの間でクロスポイント・スイツチ３
４を通る２つの通路が存在することは注意を払う
必要がある。１つの通路はI_iからO_jを接続し、他
の通路はI_jからO_iを接続する。本発明に従つて、
これ等の２つのクロスポイント接続は２つの入力
ラインI_i及びI_jに現われる接続要求によつて別個
にセツトされる。

２つの装置D_i及びD_j間の完全２重通信を行うた
め、各装置D_iは第１４図に示されたクロスポイン
ト・スイツチ１５０に対して２つの入力ポートI_i
及びI′_iを持ち、同様にそのスイツチ１５０から２
つの出力ラインO′_i及びO_iを持つている。装置D₁
が接続要求をすると、２つのラインI_i及びO′_iによ
り完全２重通路が装置D₁に与えられる。然しな
がら、接続要求が他の装置D_jにより行われると、
装置D_iへの２重通路はラインI′_i及びO_iにより与え
られる。入力ラインI_iに関連した単一のクロスポ
イント制御装置４０が入力ラインI_i及び出力ライ
ンO′_iの両方のためのクロスポイント接続を制御
する。明らかに、クロスポイント接続はI_i及びO_j
の間に、そしてO′_i及びI′_jの間に行われる。クロ
スポイント・スイツチ１５０の水平仕切りは維持
されているが理解される。

第１４図はシステムに必要なクロスポイント・
スイツチ１５０は、データ伝送のための或るライ
ンが１つの方向にあり、且つデータ伝送のための
他のラインが他の方向にあるという点でやや特殊
である。第１５図に示されるように、クロスポイ
ント・スイツチ１５０を２つのクロスポイント・
スイツチ１５２及び１５４に分割するのが好まし
い。アダプタ３０に接続されている１組の制御装
置４０がスイツチ１５２及び１５４のクロスポイ
ント接続を制御する。各アダプタ３０はデルタネ
ツトワーク４２に接続されている原始側のライン
と宛先側のラインとを持つ。然しながら、水平に
仕切られたクロスポイント・アレーが入力ライン
に対して並列に制御ラインを有するという、少く
とも第３図の持つ条件の範囲内の意味で、クロス
ポイント・スイツチ１５４は水平仕切りでなく垂
直仕切りである。第１５図の完全２重システムの
利点は、２つのクロスポイント・スイツチ１５２
及び１５４を通るデータの流れが単方向であるか
ら、従つて、スイツチ１５２及び１５４のデザイ
ンが単純化出来るということにある。

第１５図の回路は第１図のデルタネツトワーク
４２が２回路であると仮定している。換言する
と、この例では、戻りメツセージS^Rが、要求装
置、例えばD_iに送り戻される。この例において、
若し、デルタネツトワーク４２が単一通路であ
り、従つて返還メツセージが発生されず、且つク
ロスポイントは宛先側でセツトされるとすれば、
制御装置４０からの制御ラインに夫々対応する変
更を施した上、前進方向クロスポイント・アレー
１５２は垂直に仕切られ、そして戻り方向アレー
１５４は水平に仕切られる。

以上に述べたスイツチングシステムはクロスポ
イント・スイツチ及び別個のデータネツトワーク
の両方を必要とする。然しながら、両方のスイツ
チング機能に１つのクロスポイント・スイツチを
使うことが可能である。クロスポイント・スイツ
チは時間的に多重化出来るので、クロスポイン
ト・スイツチは一定の周期でクロスポイント・ス
イツチとして動作し、他の一定周期で、デルタネ
ツトワークをシミユレートする。この組み合せ機
能は、第１６図に示された例のように、シヤツフ
ル（shuffle）デルタネツトワークとして知られ
ている或るタイプのデルタネツトワークを得るこ
とが出来る。図示された完全シヤツフルネツトワ
ークにおいては、深さ０及び２のステージは１×
２スイツチノード１６０で構成されているのに反
し、深さ１の中間ステージは２×２スイツチノー
ドで構成されている。完全シヤツフルネツトワー
クの重要な点は、ステージ間の接続がネツトワー
クの深さとは無関係に同じであるということであ
る。例えば、ｄ＝０のノード１６０ａから接続１
６４ａ及び１６６ａはｄ＝１の対応ノードからの
接続１６４ｂ及び１６６ｂと同じである。完全シ
ヤツフルネツトワークは前に述べたダイアス等の
文献に記載されている。完全シヤツフルネツトワ
ーク及びその使用法は1971年２月のコンピユータ
に関するIEEE会報のVol.C−20、No.２の153頁〜
161頁にストーン（Stone）による「完全シヤツ
フルを有する並列処理」（Parallel Processing
with the Perfect Shuffle）と題する文献に記載
されている。クロスポイント・スイツチは、クロ
スポイント・スイツチからの入力ライン及び出力
ラインの両方へ接続されたアダプタが完全シヤツ
フルネツトワークのノードの１つとして動作する
ことが出来るから、完全シヤツフルネツトワーク
をシミユレートすることが出来る。然しながら、
アダプタは完全シヤツフルネツトワークのすべて
の深さに対応するノードとして動作する。然し、
異なつた深さのステージ間の一定の相互接続のパ
ターンのため、シミユレートされた深さとは無関
係にスイツチングが行われる。

制御メツセージS^Cを前進方向に伝播するため
に、完全シヤツフルネツトワークをシミユレート
するためのクロスポイント・スイツチの使用法を
以下に説明する。クロスポイント・スイツチは周
期Ｔで多重化される。多重化周期の開始セグメン
トにおいて、データが周期Ｔ−2T_Cの間でクロス
ポイント・スイツチを通して転送される。このセ
グメントにおいて、クロスポイント・スイツチは
任意の入力ライン及び出力ラインの間の選択され
た接続をするための通常の態様で使われる。接続
の決定は制御メツセージS^Cの転送によつて行われ
る。多重化周期は、夫々の長さがT_Cである２つ
のセグメントに更に分割する。これらのT_Cセグ
メントの夫々において、前進制御メツセージS^Cは
完全シヤツフルネツトワークをシミユレートし
て、１つのアダプタから他のアダプタへ転送され
る。２つのT_C周期の各時間で、その特定のアダ
プタのクロスポイント接続、即ちスイツチング方
向は夫々、完全シヤツフルネツトワークによつて
指定される夫々２つの接続である。これ等の接続
は深さに従属して変化しないが、然し、第１６図
の垂直方向に配列されている４つのノードのう
ち、その特定のアダプタによつてシミユレートさ
れているノードに従つて変化する。

本発明の多重化された装置の実施例を第１８図
に示す。クロスポイント・スイツチ３４は第１図
のクロスポイント・スイツチと同じ形式のもので
あつてよい。一対の入力ラインI_i及び出力ライン
O_iの夫々に関連して、既に説明したクロスポイン
ト制御装置４０及び入出力アダプタ１７２を含む
ノード回路１７０がある。Ｔ−2T_C′の多重化デー
タ周期の間、入出力アダプタ１７２は第１図の入
出力アダプタ３０及び３２として動作する。この
周期の間、入出力アダプタ１７２は、接続された
装置からの入力及び出力ラインI″_i及びO″_iをクロ
スポイント・スイツチ３４の対応する入力及び出
力ラインI_i及びO_iへ単純に接続する。このデータ
周期で、制御装置４０はデータ伝送に必要なクロ
スポイント接続を行う。２つの制御メツセージの
セグメントT_C′において、入出力アダプタ１７２
は出力ラインO_iに制御メツセージS^C′を受け取り、
そして直ちに入力バツフア１７４へ制御メツセー
ジを転送する。各TCセグメントで、ただ１個の
制御メツセージが転送されるだけならば、バツフ
ア１７４は２つのメツセージの容量を持つ。

次のＴ−2T_C′のデータ転送周期の間で、入力バ
ツフア１７４中の制御メツセージは予約及びノー
ドプロセツサ１７６によつて順番に処理される。
制御メツセージは２つの付加的の変数を含まねば
ならない。その１つは、制御メツセージが受け取
られるノードの深さを表わす変数である。他の１
つの変数として、制御メツセージは前進制御メツ
セージS^Cは又は戻り制御メツセージS^Rかに関する
標識を含まなければならない。受け取つた制御メ
ツセージが深さ２であること、即ち第１６図の完
全シヤツフルネツトワークの右側の深さであるこ
とを深さ変数が表示した場合、予約及びノードプ
ロセツサ１７６は第１２図の予約プロセツサ５４
と同じ機能を遂行する。加えて、この場合は、予
約及びノードプロセツサ１７６は制御メツセージ
周期で深さ及び方向変数を変化しなければならな
い。

然しながら、深さ変数が更に切換を必要とする
ことを表示した場合、例えば、前進制御メツセー
ジS^Cに対して、第１６図のスイツチの深さ０又は
１を表示した場合、予約及びノードプロセツサ１
７６はそのメツセージについて予約機能を遂行し
ない。その代りに、プロセツサ１７６は制御メツ
セージ中の深さ変数及びアドレスフイールドに従
つてスイツチ方向をその制御メツセージに関連づ
ける。このスイツチ標識は、シミユレートされた
ノードから２つの通路にも対応する２つの制御セ
グメントT_Cの１つに対応する。第１６図におい
て、通路１６４ａ及び１６４ｂは１つの選択を表
わし、通路１６６ａ及び１６６ｂは他の選択を表
わす。予約処理について既に説明したように、制
御メツセージS^Cが戻りメツセージS^Rに変換された
時に、このスイツチ標識が挿入される。すべての
処理されたメツセージがノードバツフア１７８に
記憶される。ノードバツフア１７８はスイツチ標
識に従つてその内容がアドレス可能であり、そし
てこれ等のメツセージに対して先入れ先出しバツ
フアとして動作する。第１の制御セグメントT_C
において、１つのスイツチ方向に差し向けられる
ノードバツフア１７８中の上位メツセージはノー
ドバツフア１７８から取り出されて、入力ライン
I_iに転送される。同様に、第２制御セグメントの
間で、他のスイツチ方向へ差し向けられるノード
バツフア１７８中の上位メツセージはバツフア１
７８から取り出されて、入力ラインI_iに転送され
る。２つの制御セグメントの間で、クロスポイン
ト制御装置３０は、例えば第１６図のノードに示
された接続１６４ａ又は１６４ｂと、１６６ａ又
は１６６ｂとの如き２つの相互接続に対応するク
ロスポイント・スイツチ３４中に接続を行う。従
つて、制御メツセージはノード回路１７０により
制御セグメントT_C毎に同時に受け取られ、そし
て転送される。ノード回路１７０はまた入力ノー
ドとしても動作するから、付加的メツセージが入
力ラインI″_i及び出力ラインO″_iに接続された装置
と、予約及びノードプロセツサO″_iに接続された
装置と、予約及びノードプロセツサ１７６との間
で転送される。入力ラインI″_iにより受け取られた
新しい要求は予約及びノードプロセツサ１７６に
よつて直ちに処理されて、次のシミユレートされ
たノードへ転送するための適当な形式にされる。
同様に、戻りメツセージS^Rが最終の宛先装置によ
り受け取られたことを予約及びノードプロセツサ
１７６が検出した時、その情報は後続のデータ伝
送セグメント中で使うために、入出力アダプタ１
７２へ直ちに与えられる。実際に、制御メツセー
ジS^C又は戻りメツセージS^Rが最終宛先であるノー
ド回路１７０で受け取られたとすれば、完全シヤ
ツフルネツトワークを通過する通路全体をシミユ
レートする必要がないことは注意する必要があ
る。

完全シヤツフルネツトワークの通路を短縮する
には、アドレスフイールドＡの中に完全なアドレ
スが維持されていることが必要である。

クロスポイント・スイツチ３４はネツトワーク
全体を介して制御メツセージを即時に転送するの
に使用出来るこれども、２つのメツセージが同じ
宛先へ同時に転送されることを保証していない。
然しながら、このような状態は２つの制御セグメ
ントT_Cを時間的に多重化した上述の方法では起
らない。

上述の説明は完全シヤツフルネツトワークを一
方向に通過するメツセージの転送に適用された。
両方向の完全シヤツフルネツトワークをシミユレ
ートするようにノード回路１７０を使用するため
には、２つの付加的制御セグメントT_Cを多重化
周期に含ませねばならない。４つのT_Cセグメン
トのうちの２つのセグメントで、制御メツセージ
S^Cが１つの方向に転送され、そして他の２つの
T_Cセグメントで、戻りメツセージS^Rが反対方向
に転送される。従つて、クロスポイント制御器４
０及びノードバツフア１７８は４つのスイツチ方
向を許容しなければならず、そして入力バツフア
１７４は４つのメツセージを受け取らねばならな
い。

デルタ制御ネツトワークの構成は階層制御路を
生ずる他の時間多重化を組み合せることが出来
る。階層方向に使用しうる回路の一例が第１５図
のスイツチングシステムである。単純な時間の順
序が第９図に示されている。この例は本願の第２
の発明の要旨を説明するものである。時間Ｔ〜
T^Hの間で、クロスポイント・スイツチがデータ
転送のために使われる。一定の時間の周期T_Hの
間で、データ転送が停止される。その時間T_Hで、
任意のアダプタは接続のための付加的な予約を要
求し、そしてデルタネツトワーク及びクロスポイ
ント・スイツチの両方を介して同様な接続要求S^C
を転送する。換言すると、要求アダプタは、他の
入出力アダプタからの回線争奪を無視し、そし
て、そのアダプタの制御装置に制御メツセージの
ためのクロスポイント・アレーを介して要求アダ
プタへ戻りメツセージS^Rを返却させる。

若し、回線争奪状態が存在すると、２以上のア
ダプタがクロスポイント・アレーを介して要求メ
ツセージS^Cを同時に転送しようとする。両方の接
続が行われ、そして２つのメツセージが両方とも
誤伝送される。宛先アダプタは誤伝送メツセージ
には動作しないので、クロスポイント・アレーを
経たメツセージは無視される。然しながら、同じ
メツセージはデルタネツトワークを経て転送され
る。既に説明したように、デルタネツトワークは
回線争奪を解決することが出来るので、衝突した
両方の制御メツセージはデルタネツトワークを介
して最終的に受け取られる。一方がクロスポイン
ト・アレーからの要求メツセージで、他方がデル
タネツトワークからの要求メツセージである２つ
の要求メツセージが同じ要求動作を起すのを回避
するために、各々が同じ独特の判別標識を含む２
つの制御メツセージが異なつた経路で送られる。
デルタネツトワークを経る制御メツセージを受け
取る宛先アダプタの判別標識が、デルタネツトワ
ーク中で最大の遅延を表示する時間を超過して受
け取られた判別標識と比較される。ひとたび原始
アダプタがクロスポイント・アレーを介して要求
を転送すると、その要求を時間間隔T_Hの間、或
る信号を転送し続ける。この時間T_H以内で２つ
の制御メツセージが成功裡に受け取ることが、上
述の連続信号によつて阻止される。

この階層プロセスは混雑していない伝送状態で
は非常に速い接続をクロスポイント・アレーを介
して行い、しかも、伝送状態とは無関係に制御メ
ツセージがデルタネツトワークを介して最終的に
は受け取られることを保証する。

Ｆ 発明の効果 以上説明したように、本発明はポートの数が非
常に多いデータ伝送のスイツチング装置を通る情
報の遅延を最小限にして、データ伝送のスループ
ツトを大幅に改良することが出来る。

【図面の簡単な説明】

第１図は本発明のスイツチング装置の１実施例
の図、第２図はデルタネツトワークを説明するた
めの模式図、第３図は複数ポートのスイツチング
システムの全体を説明する図、第４図はデルタネ
ツトワークを通る制御メツセージの伝播を説明す
る時間図表、第５図は16×16デルタネツトワーク
の模式図、第６図は本発明のデルタネツトワーク
のスイツチノードの模式図、第７図は第６図のス
イツチノードの前進方向制御回路の詳細な模式
図、第８図はノードの前進出力バツフアの細部を
説明する図、第９図は第８図のメモリ構成を説明
する図、第１０図は第７図の前進方向通路制御及
びその関連要素の模式図、第１１図は第７図の結
合要求バツフア及びリストレジスタの１つの例を
説明する図、第１２図は予約プロセツサを説明す
るための模式図、第１３図は第６図のスイツチノ
ードの戻り方向制御を説明する模式図、第１４図
は本発明に使われる完全２重クロスポイントスイ
ツチ装置の接続回路図、第１５図は第１４図の回
路の他の例を説明する図、第１６図は完全シヤツ
フルネツトワークを説明する図、第１７図は本発
明の他の実施例の多重動作を説明するためのタイ
ミング図、第１８図は本発明の多重化した他の実
施例を説明する図、第１９図は制御メツセージを
送る階層方法のためのタイミング図である。 I₀〜I₃……入力ポート、O₀〜O₃……出力ポー
ト、３０……入力アダプタ、３２……出力アダプ
タ、３４，１５０……クロスポイント・スイツ
チ、４０……制御装置、４２，５０……デルタネ
ツトワーク、５２……ノード、５４……予約プロ
セツサ、６８……前進方向制御及び緩衝回路、７
８……戻り方向制御及び緩衝回路、９６……結合
要求バツフア、１１４……通路制御回路、１１６
……出力バツフア、１１８……緩衝及び結合制御
装置。

Claims (1)

1. 【特許請求の範囲】 １ クロスポイントアレイを介して複数のソース
   アダプタと複数の宛アダプタとの間のデータ伝送
   を行う装置において、 少なくとも１つのソースアダプタから対応する
   選定された宛先アダプタへデータを伝送するクロ
   スポイントアレイと、 複数の接続要求が同じ宛先アダプタへ同時に伝
   送されることを保証する経路を有し、接続要求を
   有するソースアダプタのそれぞれからの接続要求
   を伝送するデルタネツトワークと、 それぞれの接続要求が意図する宛先アダプタへ
   到着するようにデルタネツトワークにおける接続
   要求間の衝突を解決する衝突解決手段と、を含
   み、 前記衝突解決手段は、同じ宛先アダプタへの２
   つの異なるソースアダプタからの接続要求を１つ
   のメツセージにまとめて衝突を解決する手段を有
   することを特徴とするるデータ伝送のスイツチン
   グ装置。