JPS60254354A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
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- JPS60254354A JPS60254354A JP11139984A JP11139984A JPS60254354A JP S60254354 A JPS60254354 A JP S60254354A JP 11139984 A JP11139984 A JP 11139984A JP 11139984 A JP11139984 A JP 11139984A JP S60254354 A JPS60254354 A JP S60254354A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、入出力チャネルのデータ転送制御方式、特に
中央処理装置の主記憶部と複数の入出力チャネル間のデ
ータ転送制御方式に関する。
中央処理装置の主記憶部と複数の入出力チャネル間のデ
ータ転送制御方式に関する。
複数の入出力チャネル（ＣＨｏ ” ＣＨｎ）が、第３
図に示すように、中央処理装置ＣＰＵ０主記憶部ＭＳに
アクセスする場合、アクセスの競合を解決するため、各
入出力チャネルに優先順位を付与する方法が従来から用
いられている。第３図の場合、ＣＨｏ ＞ ＣＨ１＞
−＞ ＣＨｎの優先順位であるとする。各入出力チャネ
ルは、それぞれのプロセッサ（ＭＰＵ）の制御によりシ
ステムパス（ＳＹＳ −ＢＵＳ）を使用するための要求
を出すと、中央処理袋Ｗ ＣＰ Ｕは、最も高い優先順
位をもった入出力チャネルにシステムバスの使用権が与
えられ、ＭＳ制御装置によって主記憶部ＭＳとこの入出
力チ中ネル間のデータ転送が制御される。
図に示すように、中央処理装置ＣＰＵ０主記憶部ＭＳに
アクセスする場合、アクセスの競合を解決するため、各
入出力チャネルに優先順位を付与する方法が従来から用
いられている。第３図の場合、ＣＨｏ ＞ ＣＨ１＞
−＞ ＣＨｎの優先順位であるとする。各入出力チャネ
ルは、それぞれのプロセッサ（ＭＰＵ）の制御によりシ
ステムパス（ＳＹＳ −ＢＵＳ）を使用するための要求
を出すと、中央処理袋Ｗ ＣＰ Ｕは、最も高い優先順
位をもった入出力チャネルにシステムバスの使用権が与
えられ、ＭＳ制御装置によって主記憶部ＭＳとこの入出
力チ中ネル間のデータ転送が制御される。
各入出力チャネルでは、ライト時は、データバッファ記
憶部（ＤＢＳ）が一杯になるまで、またはバイトカウン
タ（図示せず）が零になるまでデ−タパソファ記憶部（
ＤＢＳ）制御部からアクセス要求が出され、またリード
時は、データバッファ記憶部ＤＢＳに一回の主記憶部Ｍ
Ｓアクセス単位が蓄積された時点でＤＢＳ制御部からア
クセス要求が出される。マイクロプロセッサＭＰＵは、
これらのアクセス要求に従って中央処理装置ＣＰＵにシ
ステムハスの使用要求を送出する。
憶部（ＤＢＳ）が一杯になるまで、またはバイトカウン
タ（図示せず）が零になるまでデ−タパソファ記憶部（
ＤＢＳ）制御部からアクセス要求が出され、またリード
時は、データバッファ記憶部ＤＢＳに一回の主記憶部Ｍ
Ｓアクセス単位が蓄積された時点でＤＢＳ制御部からア
クセス要求が出される。マイクロプロセッサＭＰＵは、
これらのアクセス要求に従って中央処理装置ＣＰＵにシ
ステムハスの使用要求を送出する。
したがって、リード時では、入出力装置側のデータ転送
レートに合わせてＤＢＳ制御部からの要求は不連続に生
じるが、ライト時では、データバッファ記憶部ＤＢＳが
一杯になるまでアクセス要求が連続して発生ずることに
なる。
レートに合わせてＤＢＳ制御部からの要求は不連続に生
じるが、ライト時では、データバッファ記憶部ＤＢＳが
一杯になるまでアクセス要求が連続して発生ずることに
なる。
このため、従来のデータ転送制御方式では、優先順位の
高い入出力チャネルに連続してシステムパスの使用権が
与えられ、優先順位の低い入出力チャネルの主記憶部Ｍ
Ｓへのアクセス要求が待たされてオーバーラン等の現象
を引き起す不都合があった。
高い入出力チャネルに連続してシステムパスの使用権が
与えられ、優先順位の低い入出力チャネルの主記憶部Ｍ
Ｓへのアクセス要求が待たされてオーバーラン等の現象
を引き起す不都合があった。
本発明の目的は、従来のデータ転送制御方式の欠点を解
消し、優先順位の特徴を住かしつつ優先順位の高い入出
力チャネルが集中的に中央処理装置の主記憶部をアクセ
スするのを防止し、優先順位の低い入出力チャネルにも
確実に主記憶部にアクセスする機会が与えられるように
改善された入出力チャネルのデータ転送制御方式を提供
するにある。
消し、優先順位の特徴を住かしつつ優先順位の高い入出
力チャネルが集中的に中央処理装置の主記憶部をアクセ
スするのを防止し、優先順位の低い入出力チャネルにも
確実に主記憶部にアクセスする機会が与えられるように
改善された入出力チャネルのデータ転送制御方式を提供
するにある。
本発明は、前記目的を達成するために、中央処理装置の
主記憶部と複数の入出力チャネル間のデータ転送制御方
式において、各入出力チャネルはそれぞれのデータバッ
ファ記憶部のデータ格納状態を検出するデータ格納状態
検出手段を備え、中央処理装置は各入出力チャネルに接
続するそれぞれの入出力装置のデータ転送レート及び各
入出力チャネルより送られたそのデータバッファ記憶部
のデータ格納状態に対応して各入出力チャネルの主記憶
部へのアクセス要求の間隔を決定するアクセス要求間隔
決定手段を備え、各入出力チャネルはこのアクセス要求
間隔決定手段の決定したアクセス要求間隔に従って主記
憶部にアクセスすることにより、優先度の高い入出力チ
ャネルから連続してアクセス要求が出された場合にも、
優先度の低い入出力チャネルに主記憶部へアクセスする
機会が与えられるようにしたことを特徴とする。
主記憶部と複数の入出力チャネル間のデータ転送制御方
式において、各入出力チャネルはそれぞれのデータバッ
ファ記憶部のデータ格納状態を検出するデータ格納状態
検出手段を備え、中央処理装置は各入出力チャネルに接
続するそれぞれの入出力装置のデータ転送レート及び各
入出力チャネルより送られたそのデータバッファ記憶部
のデータ格納状態に対応して各入出力チャネルの主記憶
部へのアクセス要求の間隔を決定するアクセス要求間隔
決定手段を備え、各入出力チャネルはこのアクセス要求
間隔決定手段の決定したアクセス要求間隔に従って主記
憶部にアクセスすることにより、優先度の高い入出力チ
ャネルから連続してアクセス要求が出された場合にも、
優先度の低い入出力チャネルに主記憶部へアクセスする
機会が与えられるようにしたことを特徴とする。
本発明の実施例を図面に基づいて説明する。第１図は本
発明の一実施例のブロック図、第２図は第１図の動作を
示すフローチャートである。
発明の一実施例のブロック図、第２図は第１図の動作を
示すフローチャートである。
第１図において、１１は中央処理装置ｃｐｕの主記憶部
（ＭＳ）、１２は主記憶部ＭＳと各入出力チャネル間の
データの転送を制御する主記憶部ＭＳ）制御装置、１３
はシステムバス（ＳＹＳ・Ｂｕｓ） 、１４．ｏ 〜１
４ｎは入出力チャネル（ＣＨｏ〜ＣＨｎ）、１５は人出
カチャネルの動作を制御するプロセッサ（ＭＰｔＪ）
、１６は人出カチャネルのデータバッファ記憶部（ＤＢ
Ｓ） 、１７はＤＢＳ１６に対するデータのリード、ラ
イトの制御、中央処理装置ｃＰＵＯ主記憶部１１へのア
クセス要求を出すデータバッファ記憶部（ＤＢＳ）制御
部、１８はＤＢＳ制御部１７の内部（又は別（１？ｉｌ
）に設けられたデータバッファ記憶部１６のデータ格納
状態、すなわちどこまで詰っているかを検出するデータ
格納状態検出部（ＤＳＳＤ） 、１９ は各入出力チャ
ネル１４ｏ〜１４ｎのデータ転送レートが初期化動作時
に格納されるデータ転送レート格納部（ＤＴＲ３） 、
２’ＯばＤＴＲ３Ｉ９からの入出力チャネルに接続する
入出力装置のデータ転送レートとＭＳ制御部１２がら転
送される入出力チャネルのデータ格納状態データに基づ
いてその入出力チャネルのアクセス要求間隔を決定する
アクセス要求間隔決定部（ＡＲＴＤ）である。
（ＭＳ）、１２は主記憶部ＭＳと各入出力チャネル間の
データの転送を制御する主記憶部ＭＳ）制御装置、１３
はシステムバス（ＳＹＳ・Ｂｕｓ） 、１４．ｏ 〜１
４ｎは入出力チャネル（ＣＨｏ〜ＣＨｎ）、１５は人出
カチャネルの動作を制御するプロセッサ（ＭＰｔＪ）
、１６は人出カチャネルのデータバッファ記憶部（ＤＢ
Ｓ） 、１７はＤＢＳ１６に対するデータのリード、ラ
イトの制御、中央処理装置ｃＰＵＯ主記憶部１１へのア
クセス要求を出すデータバッファ記憶部（ＤＢＳ）制御
部、１８はＤＢＳ制御部１７の内部（又は別（１？ｉｌ
）に設けられたデータバッファ記憶部１６のデータ格納
状態、すなわちどこまで詰っているかを検出するデータ
格納状態検出部（ＤＳＳＤ） 、１９ は各入出力チャ
ネル１４ｏ〜１４ｎのデータ転送レートが初期化動作時
に格納されるデータ転送レート格納部（ＤＴＲ３） 、
２’ＯばＤＴＲ３Ｉ９からの入出力チャネルに接続する
入出力装置のデータ転送レートとＭＳ制御部１２がら転
送される入出力チャネルのデータ格納状態データに基づ
いてその入出力チャネルのアクセス要求間隔を決定する
アクセス要求間隔決定部（ＡＲＴＤ）である。
次に、第１図の動作を第２図の動作フローチャートとと
もに説明する。
もに説明する。
最初、システムを立ち上げるとき、すなわち動作を開始
する初期化動作時に、各入出力チャネル１４ｏ〜１４ｎ
に接続するそれぞれの入出力装置のデータ転送レートを
ＤＴＲ３１９に格納する。
する初期化動作時に、各入出力チャネル１４ｏ〜１４ｎ
に接続するそれぞれの入出力装置のデータ転送レートを
ＤＴＲ３１９に格納する。
データ転送レートの格納に際しては、表１に示すように
、高速［１）、中速（Ｍ）及び低速（Ｌ）の３段階に区
分して格納される。
、高速［１）、中速（Ｍ）及び低速（Ｌ）の３段階に区
分して格納される。
表 １
各入出力チャネル１４．Ｊ〜１４１、に設けられたＤＳ
ＳＤＩ８は、例えばバイトカウンタを利用して、ＤＢＳ
１６のデータ格納状態、すなわち、そのＤＢＳ１６に何
バイトのデータが詰っているかを検出し、ＤＢＳ制御部
１７、ＭＰＬ１１５を経由して中央処理装置ＣＰＵ側に
転送する。
ＳＤＩ８は、例えばバイトカウンタを利用して、ＤＢＳ
１６のデータ格納状態、すなわち、そのＤＢＳ１６に何
バイトのデータが詰っているかを検出し、ＤＢＳ制御部
１７、ＭＰＬ１１５を経由して中央処理装置ＣＰＵ側に
転送する。
中央処理装置ＣＰＵ側に設けられたＡＲＴＤ２０は、Ｄ
’ｒＲ３１９からの各入出力チ千′ネルに接続する入出
力装置のデータ転送レートとＭＳ制御部１２を経由して
転送された各入出力チャネルのデータ格納状態データに
基づき、表２に示すランク付けに従って、各入出力チャ
ネルのアクセス要求間隔を決定し、各入出力チャネルの
ＭＰＵ１５に通報する。
’ｒＲ３１９からの各入出力チ千′ネルに接続する入出
力装置のデータ転送レートとＭＳ制御部１２を経由して
転送された各入出力チャネルのデータ格納状態データに
基づき、表２に示すランク付けに従って、各入出力チャ
ネルのアクセス要求間隔を決定し、各入出力チャネルの
ＭＰＵ１５に通報する。
なお、表２はＤＢＳ １６の容量が５１２バイｌ−の場
合の例である。
合の例である。
表 ２
表２において、Ａは直ちに次のアクセス要求ができ、Ｂ
は１０サイクルのダミー間隔で、Ｃは２０ザイクルのダ
ミー間隔で次のアクセス要求を行うものである。
は１０サイクルのダミー間隔で、Ｃは２０ザイクルのダ
ミー間隔で次のアクセス要求を行うものである。
以上のシステム立上り時の処理が終了すると、第２図の
動作フローチャートに従って、各人出力チャネルと主記
憶部１１間のデータ転送が行われる。
動作フローチャートに従って、各人出力チャネルと主記
憶部１１間のデータ転送が行われる。
（１）ステップＳｌ 、Ｓｐ。
各入出力チャネルから主記憶部１１へのアクセス要求が
あると、Ｍ、Ｓ制御部１２は優先度の最も高い入出力チ
ャネルにシステムハス１３の１１を与え、その入出力チ
ャネルのデータ転送が実行される。
あると、Ｍ、Ｓ制御部１２は優先度の最も高い入出力チ
ャネルにシステムハス１３の１１を与え、その入出力チ
ャネルのデータ転送が実行される。
（２）ステップＳ３
このアクセス要求により一連のデータの転送が終了する
と、その終了時点でのＤＢＳ１６のデータ格納状態がＤ
ＳＳＤＩ ８により検出されてＡＲＴＤ２０に転送され
る。ＡＲＴＤ２０は、表２に従ってその入出力チャネル
の次のアクセス要求間隔を決定して入出力チャネルのＭ
ＰＵ１５に通報する。入出力チャネルは新たに決定され
たアクセス要求間隔に従って、次のアクセス要求を行う
。
と、その終了時点でのＤＢＳ１６のデータ格納状態がＤ
ＳＳＤＩ ８により検出されてＡＲＴＤ２０に転送され
る。ＡＲＴＤ２０は、表２に従ってその入出力チャネル
の次のアクセス要求間隔を決定して入出力チャネルのＭ
ＰＵ１５に通報する。入出力チャネルは新たに決定され
たアクセス要求間隔に従って、次のアクセス要求を行う
。
例えば、当該入出力チャネルが、優先順位は最も高いが
データ転送レートがＭ（１，５ＭＢ／Ｓ〜４ＭＢ／Ｓ）
であるとすると、ＤＢＳ１６に１２７バイトまでデータ
が格納されるまでは、ランクＡであるので、連続して主
記憶部１１にアクセスできるが、１２８ハイドを越える
とランクがＢになって１０サイクルのダミー間隔を置い
て次のアクセス要求をしなければならなくなる。したが
って、この間に他の優先順位の低い入出力チャネルから
のアクセス要求があれば、その優先順位の低い入出力チ
ャネルに対するデータ転送が実行される。しかしながら
、１０サイクルのダミー間隔を置いて再び優先順位の最
も高い入出力チャネルからのアクセス要求が出されると
、この入出力チャネルに次のシステムハス１３の使用権
が再び優先して与えられるので、優先順位の高いものに
システムハス使用権が優先して付与されるという特徴は
損われないことになる。
データ転送レートがＭ（１，５ＭＢ／Ｓ〜４ＭＢ／Ｓ）
であるとすると、ＤＢＳ１６に１２７バイトまでデータ
が格納されるまでは、ランクＡであるので、連続して主
記憶部１１にアクセスできるが、１２８ハイドを越える
とランクがＢになって１０サイクルのダミー間隔を置い
て次のアクセス要求をしなければならなくなる。したが
って、この間に他の優先順位の低い入出力チャネルから
のアクセス要求があれば、その優先順位の低い入出力チ
ャネルに対するデータ転送が実行される。しかしながら
、１０サイクルのダミー間隔を置いて再び優先順位の最
も高い入出力チャネルからのアクセス要求が出されると
、この入出力チャネルに次のシステムハス１３の使用権
が再び優先して与えられるので、優先順位の高いものに
システムハス使用権が優先して付与されるという特徴は
損われないことになる。
このようにして、優先順位の高いものに優先してシステ
ムバスの使用権を与えるという特徴を損うことなく、優
先順位の高い入出力チャネルにアクセス要求が集中する
のを防止することができる。・以上の説明において、各
入出力装置のデータ転送レートの区分は表１の例に限定
されるものでなく、またアクセス要求間隔も表２の例に
限定されるものでなく、他の区分や間隔の態様のものを
採用することができることはいうまでもない。また、デ
ータ転送レート格納部（ＤＴＲ３）１９は主記憶部（Ｍ
Ｓ）１１の一部を利用しても”よい。
ムバスの使用権を与えるという特徴を損うことなく、優
先順位の高い入出力チャネルにアクセス要求が集中する
のを防止することができる。・以上の説明において、各
入出力装置のデータ転送レートの区分は表１の例に限定
されるものでなく、またアクセス要求間隔も表２の例に
限定されるものでなく、他の区分や間隔の態様のものを
採用することができることはいうまでもない。また、デ
ータ転送レート格納部（ＤＴＲ３）１９は主記憶部（Ｍ
Ｓ）１１の一部を利用しても”よい。
以上説明したように、本発明のデータ転送制御方式によ
れば、優先順位の高い入出力チャネルにシステムバス使
用権が優先して付与されるという特徴を損うことなく、
優先順位の高い入出力チャネルに主記憶部に対するアク
セス要求が集中するのを防止し、優先順位の低い入出力
チャネルにも主記憶部をアクセスできる機会を確実に与
えることができる。
れば、優先順位の高い入出力チャネルにシステムバス使
用権が優先して付与されるという特徴を損うことなく、
優先順位の高い入出力チャネルに主記憶部に対するアク
セス要求が集中するのを防止し、優先順位の低い入出力
チャネルにも主記憶部をアクセスできる機会を確実に与
えることができる。
第１図は本発明のデータ転送制御方式の一実施例の説明
図、第２図は第１図の動作フローチャート、第３図は従
来のデータ転送制御方式の説明図である。 １１・・・主記憶部（ＭＳ）、１２・・・主記憶部（Ｍ
Ｓ ） 制御装置ｔ、１３・・・システムパス（ＳＹＳ
−ＢＵＳ） 、１４ｏ 〜１４ｎ−人出力チャネル（Ｃ
Ｈｏ ”ＣＨｎ） 、１５−プロセッサ（ＭＰＵ） 、
１６・・・データバッファ記憶部（ＤＢＳ） 、１７・
・・データバッファ記憶部（ＤＢＳ）制御部、１８・・
・データ格納状態検出部（ＤＳＳＤ） 、１９・・・デ
ータ転堺レート格納部（ＤＴＲ３） 、２０用アクセス
要求間隔決定部（ＡＲＴＤ）。 特許出願人 富 士 通 株式会社
図、第２図は第１図の動作フローチャート、第３図は従
来のデータ転送制御方式の説明図である。 １１・・・主記憶部（ＭＳ）、１２・・・主記憶部（Ｍ
Ｓ ） 制御装置ｔ、１３・・・システムパス（ＳＹＳ
−ＢＵＳ） 、１４ｏ 〜１４ｎ−人出力チャネル（Ｃ
Ｈｏ ”ＣＨｎ） 、１５−プロセッサ（ＭＰＵ） 、
１６・・・データバッファ記憶部（ＤＢＳ） 、１７・
・・データバッファ記憶部（ＤＢＳ）制御部、１８・・
・データ格納状態検出部（ＤＳＳＤ） 、１９・・・デ
ータ転堺レート格納部（ＤＴＲ３） 、２０用アクセス
要求間隔決定部（ＡＲＴＤ）。 特許出願人 富 士 通 株式会社
Claims (1)
- 中央処理装置の主記憶部と複数の入出力チャネル間のデ
ータ転送制御方式において、各入出力チャネルはそれぞ
れのデータバッファ記憶部のデータ格納状態を検出する
データ格納状態検出手段を備え、中央処理装置は各入出
力チャネルに接続するそれぞれの入出力装置のデータ転
送レート及び各入出力チャネルより送られたそのデータ
バッファ記憶部のデータ格納状態に対応して各入出力チ
ャネルの主記憶部へのアクセス要求の間隔を決定するア
クセス要求間隔決定手段を備え、各入出力チャネルはこ
のアクセス要求間隔決定手段の決定したアクセス要求間
隔に従って主記憶部にアクセスするようにしたことを特
徴とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11139984A JPS60254354A (ja) | 1984-05-31 | 1984-05-31 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11139984A JPS60254354A (ja) | 1984-05-31 | 1984-05-31 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254354A true JPS60254354A (ja) | 1985-12-16 |
Family
ID=14560162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11139984A Pending JPS60254354A (ja) | 1984-05-31 | 1984-05-31 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254354A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03191453A (ja) * | 1989-12-15 | 1991-08-21 | Internatl Business Mach Corp <Ibm> | データ処理システム |
| JPH05257856A (ja) * | 1992-03-12 | 1993-10-08 | Nec Corp | チャネル装置 |
-
1984
- 1984-05-31 JP JP11139984A patent/JPS60254354A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03191453A (ja) * | 1989-12-15 | 1991-08-21 | Internatl Business Mach Corp <Ibm> | データ処理システム |
| JPH05257856A (ja) * | 1992-03-12 | 1993-10-08 | Nec Corp | チャネル装置 |
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