JPS60103474A - デイスク制御方式 - Google Patents
デイスク制御方式Info
- Publication number
- JPS60103474A JPS60103474A JP58209964A JP20996483A JPS60103474A JP S60103474 A JPS60103474 A JP S60103474A JP 58209964 A JP58209964 A JP 58209964A JP 20996483 A JP20996483 A JP 20996483A JP S60103474 A JPS60103474 A JP S60103474A
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- JP
- Japan
- Prior art keywords
- bus
- disk
- data
- transfer
- shared memory
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- Granted
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- Bus Control (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はディスク装置と中央処理装置、あるいは通信制
御装置間で効率よくデータ転送を行うディスク制御方式
に関する。
御装置間で効率よくデータ転送を行うディスク制御方式
に関する。
（従来技術）
従来のディスク制御装置のデータ転送方式は第１図に示
す如くセクタバッファだけをもつディスク制御装置を中
心とした通信制御システムである。
す如くセクタバッファだけをもつディスク制御装置を中
心とした通信制御システムである。
通信制御装置（ＣＣＵ−Ａ ） ５で受信したデータは
ダイレクトメモリアクセス装置（ＤＭＡ ） １の制御
によシフロセッサバス１０を介して前記データをメイン
メモリ（ＭＭ）、？に転送する。該メインメモリ３に格
納したデータのうち、例えばヘッダ部の解析変換処理を
中央処理装置（ＣＰＵ ） ２が実行した後、前記ヘッ
ダ部とデータは前記ダイレクトメモリアクセス装置１の
制御でゾロセッサ・ぐス１０を介してディスク制御装置
４に転送する。セクタ／＜ツファ（ＳＢＵＦ）＆にデー
タが全て格納されると制御部（ＣＴＬ ） ９はディス
ク装置（ＤＫＣ） ７に書込動作を命、令し書込を開始
する。この間中央処理装置２はプロセッサバス１０を介
してメインメモリ３に通常のアクセスを実行する。一方
他の通信制御装置（ＣＣＵ−Ｂ）６でデータの受信動作
が開始されるとダイレクトメモリアクセス装置ｌの制御
でプロセッサバス１０を介して前記データをメインメモ
リ３に対し転送動作に入る。前述のようにプロセッサバ
ス１０の使用率が高くなるとセクタノぐソファ８に格納
するデータの転送能力が低下し、メインメモリ３からプ
ロセッサバス１０を介して前記セクタバッファ８に入る
１セクタ分のデータを転送する時間も長くなる。従って
次のセクタのデータを転送する周期も長くなシディスク
装置７の転送能力を十分に満たすことができずシステム
の処理能力の低下をもたらす等の欠点があった。
ダイレクトメモリアクセス装置（ＤＭＡ ） １の制御
によシフロセッサバス１０を介して前記データをメイン
メモリ（ＭＭ）、？に転送する。該メインメモリ３に格
納したデータのうち、例えばヘッダ部の解析変換処理を
中央処理装置（ＣＰＵ ） ２が実行した後、前記ヘッ
ダ部とデータは前記ダイレクトメモリアクセス装置１の
制御でゾロセッサ・ぐス１０を介してディスク制御装置
４に転送する。セクタ／＜ツファ（ＳＢＵＦ）＆にデー
タが全て格納されると制御部（ＣＴＬ ） ９はディス
ク装置（ＤＫＣ） ７に書込動作を命、令し書込を開始
する。この間中央処理装置２はプロセッサバス１０を介
してメインメモリ３に通常のアクセスを実行する。一方
他の通信制御装置（ＣＣＵ−Ｂ）６でデータの受信動作
が開始されるとダイレクトメモリアクセス装置ｌの制御
でプロセッサバス１０を介して前記データをメインメモ
リ３に対し転送動作に入る。前述のようにプロセッサバ
ス１０の使用率が高くなるとセクタノぐソファ８に格納
するデータの転送能力が低下し、メインメモリ３からプ
ロセッサバス１０を介して前記セクタバッファ８に入る
１セクタ分のデータを転送する時間も長くなる。従って
次のセクタのデータを転送する周期も長くなシディスク
装置７の転送能力を十分に満たすことができずシステム
の処理能力の低下をもたらす等の欠点があった。
（発明の目的）
本発明は前記従来技術の欠点に鑑み、なされたもので、
複数のバスを用いてバスの転送能力を向上させることに
よってディスク制御装置とディスク装置間の転送能力を
十分に引出す方式を提供するものである。本発明はディ
スク制御装置内にプロセッサパス、通信制御装置と接続
した通信データバス、ディスクデータを転送する内部バ
スを収容する３ポートの共有メモリを有し、その目的は
、共有メモリに対し３つのポートは独立してサイクルス
チール動作をすることによって、ディスク装置へのデー
タ転送能力を向上させることである。
複数のバスを用いてバスの転送能力を向上させることに
よってディスク制御装置とディスク装置間の転送能力を
十分に引出す方式を提供するものである。本発明はディ
スク制御装置内にプロセッサパス、通信制御装置と接続
した通信データバス、ディスクデータを転送する内部バ
スを収容する３ポートの共有メモリを有し、その目的は
、共有メモリに対し３つのポートは独立してサイクルス
チール動作をすることによって、ディスク装置へのデー
タ転送能力を向上させることである。
以下図面を用いて本発明の詳細な説明する。
（発明の構成）
ダイレクトメモリアクセス装置、中央処理装置によって
通信制御装置とディスク装置間のデータ転送を行うディ
スク制御において、 装置毎の受信データを格納する共有メモリと、複数のバ
スを収容し各バスの接続優先制御を行うバスアービタと
を有し、前記複数のバスと共有メモリ間のアクセスはバ
スアービタによりて優先制御を行うディスク制御方式で
ある。
通信制御装置とディスク装置間のデータ転送を行うディ
スク制御において、 装置毎の受信データを格納する共有メモリと、複数のバ
スを収容し各バスの接続優先制御を行うバスアービタと
を有し、前記複数のバスと共有メモリ間のアクセスはバ
スアービタによりて優先制御を行うディスク制御方式で
ある。
（実施例）
第２図は本発明に係る一実施例である。中央処理装置（
ＣＰＵ ） ２とダイレクトメモリアクセス装置（ＤＭ
Ａ ） １とメインメモリ（ＭＭ）Ｊはプロセッサパス
ｉｏに接続し、通信制御装置（ＣＣＵ−Ａ） ２３、通
信制御装置（ＣＣＵ−Ｂ） ２４、通信制御装置（ＣＣ
Ｕ−Ｃ）２５及びダイレクトメモリアクセス装置２２は
通信データバス２１に接続する。一方ディスク制御装置
（ＤＫＣ） Ｊ １はバスアービタ（ＡＲＢＴ ）ノ２
と、共有メモリ（ＣＭ）１３と、セクタバッファ（ＳＢ
ＵＦ）１４と、制御部（ＣＴＬ ） ７５から構成され
、ディスク族［（ＤＫＵ ） ７とプロセッサパス１０
．通信データバス２ノに接続する。又パスアービタ１２
はプロセッサパス１０と、通信データバス２１と、ディ
スク転送用の内部バス１６を収容する。
ＣＰＵ ） ２とダイレクトメモリアクセス装置（ＤＭ
Ａ ） １とメインメモリ（ＭＭ）Ｊはプロセッサパス
ｉｏに接続し、通信制御装置（ＣＣＵ−Ａ） ２３、通
信制御装置（ＣＣＵ−Ｂ） ２４、通信制御装置（ＣＣ
Ｕ−Ｃ）２５及びダイレクトメモリアクセス装置２２は
通信データバス２１に接続する。一方ディスク制御装置
（ＤＫＣ） Ｊ １はバスアービタ（ＡＲＢＴ ）ノ２
と、共有メモリ（ＣＭ）１３と、セクタバッファ（ＳＢ
ＵＦ）１４と、制御部（ＣＴＬ ） ７５から構成され
、ディスク族［（ＤＫＵ ） ７とプロセッサパス１０
．通信データバス２ノに接続する。又パスアービタ１２
はプロセッサパス１０と、通信データバス２１と、ディ
スク転送用の内部バス１６を収容する。
次に動作について説明する。通信制御装置２３が受信動
作を開始するとダイレクトメモリアクセス装置２２の制
御で通信データバス２１を介して前記通信制御装置２３
の受信データを共通メモリ１３のＡのエリア１３１に格
納する。該格納データのうちヘッダ部の解析変換処理の
ためヘッダ部のみダイレクトメモリアクセス装置１の制
御でプロセッサパスｌＯを介して共有メモリ１３からメ
インメモリ３に転送する。中央処理装置２はプロセッサ
パス１０を介して前記メインメモリ３に記憶したヘッダ
部の解析処理を行い、該処理後回びダイレクトメモリア
クセス装置１の制御にてプロセッサパス１０を介してメ
インメモリ３からディスク制御装置１ノ内の共有メモリ
１３に転送する。
作を開始するとダイレクトメモリアクセス装置２２の制
御で通信データバス２１を介して前記通信制御装置２３
の受信データを共通メモリ１３のＡのエリア１３１に格
納する。該格納データのうちヘッダ部の解析変換処理の
ためヘッダ部のみダイレクトメモリアクセス装置１の制
御でプロセッサパスｌＯを介して共有メモリ１３からメ
インメモリ３に転送する。中央処理装置２はプロセッサ
パス１０を介して前記メインメモリ３に記憶したヘッダ
部の解析処理を行い、該処理後回びダイレクトメモリア
クセス装置１の制御にてプロセッサパス１０を介してメ
インメモリ３からディスク制御装置１ノ内の共有メモリ
１３に転送する。
番地等の解析処理された蓄積データは共有メモリ１３か
ら内部パス１６を通シセクタバッフ７１４に転送される
。制御部１５はセクタバッファ１４に転送した前記蓄積
データをディスク装置７に書込みを実行すべく書込動作
の指示を行う。この間他の通信制御装置２４及び２５も
前述の処理を並行して行うがパスアービタ１２はメモリ
アクセスサイクル毎に競合動作を行いかつ内部バス１６
、プロセッサパス１０．通信データバス２１の順に競合
優先順位を付けることによってディスク制御装置１１の
データ転送能力を確保する。本実施例では共有メモリ１
３のＡエリア１３１は通信制御装置２３のデータを格納
し、共有メモリ１３とセクタバッファ１４間のデータ転
送ルート１７を実行し、共有メモリ１３のＢエリア１３
２は通信制御装置２４のデータを格納し、共通メモリ１
３とメインメモリ３間でのデータ転送ルート１８を実行
し、Ｃのエリア１３３は通信制御装置２５のデータが格
納される共有メモリ１３と通信制御装置２５間のデータ
転送ルート１９を実行する。前述動作を実行するバスア
ービタ１２のタイミングチャートを第３図に示す。第３
図（イ）は共通メモリ１３のメモリマシンサイクルの割
シ当てを示し、Ａ、Ｂ、Ｃは割シ当てたデータエリアの
名称である。（ロ）は共有メモリ１３−セクタバッフア
ノ４間（ルート１７）の、（ハ）は共有メモリ１３−メ
インメモリ３間（ルー トＪ ｇ ）の、に）は共有メ
モリ１３−通信制御装置２５間（ルート１９）の動作状
態を示す。図中、信号の立上シはメモリ要求を示し、斜
線部はメモリアクセス実行を示す。前記各ルートは図（
ロ）、 ｅｉ。
ら内部パス１６を通シセクタバッフ７１４に転送される
。制御部１５はセクタバッファ１４に転送した前記蓄積
データをディスク装置７に書込みを実行すべく書込動作
の指示を行う。この間他の通信制御装置２４及び２５も
前述の処理を並行して行うがパスアービタ１２はメモリ
アクセスサイクル毎に競合動作を行いかつ内部バス１６
、プロセッサパス１０．通信データバス２１の順に競合
優先順位を付けることによってディスク制御装置１１の
データ転送能力を確保する。本実施例では共有メモリ１
３のＡエリア１３１は通信制御装置２３のデータを格納
し、共有メモリ１３とセクタバッファ１４間のデータ転
送ルート１７を実行し、共有メモリ１３のＢエリア１３
２は通信制御装置２４のデータを格納し、共通メモリ１
３とメインメモリ３間でのデータ転送ルート１８を実行
し、Ｃのエリア１３３は通信制御装置２５のデータが格
納される共有メモリ１３と通信制御装置２５間のデータ
転送ルート１９を実行する。前述動作を実行するバスア
ービタ１２のタイミングチャートを第３図に示す。第３
図（イ）は共通メモリ１３のメモリマシンサイクルの割
シ当てを示し、Ａ、Ｂ、Ｃは割シ当てたデータエリアの
名称である。（ロ）は共有メモリ１３−セクタバッフア
ノ４間（ルート１７）の、（ハ）は共有メモリ１３−メ
インメモリ３間（ルー トＪ ｇ ）の、に）は共有メ
モリ１３−通信制御装置２５間（ルート１９）の動作状
態を示す。図中、信号の立上シはメモリ要求を示し、斜
線部はメモリアクセス実行を示す。前記各ルートは図（
ロ）、 ｅｉ。
に）の順に優先順位が付けてあシ、（ロ）は１つおきの
メモリサイクルを実施することによってセクタバッファ
１４へのデータ転送速度を確保する。いまデータ転送ル
ート１７．１８．１９において同時に転送要求があると
、優先順位にしたがって図（ロ）。
メモリサイクルを実施することによってセクタバッファ
１４へのデータ転送速度を確保する。いまデータ転送ル
ート１７．１８．１９において同時に転送要求があると
、優先順位にしたがって図（ロ）。
（ハ）、に）の順にメモリアクセスを実行する。即ちル
ートノアでデータ転送の実行中はルート１８．１９は待
ち状態で、ルートＪ７の転送終了後、ルート１８が転送
開始し、ルートＪ８が転送終了後ルート１９の転送が始
まる。この間にルート１７の運送要求があってもルート
１９の転送終了まで紘待ち状態を保ち、前記ルート１９
の転送終了後ルート１７の連送開始となる。このように
サイクルスチニル動作をすることによ−て中央処理装置
２及び通信制御装置２５のデーータ処理能方向上も図れ
る。
ートノアでデータ転送の実行中はルート１８．１９は待
ち状態で、ルートＪ７の転送終了後、ルート１８が転送
開始し、ルートＪ８が転送終了後ルート１９の転送が始
まる。この間にルート１７の運送要求があってもルート
１９の転送終了まで紘待ち状態を保ち、前記ルート１９
の転送終了後ルート１７の連送開始となる。このように
サイクルスチニル動作をすることによ−て中央処理装置
２及び通信制御装置２５のデーータ処理能方向上も図れ
る。
（発明の効果）
以上説明した如く本発明は、ディスク制御装置内に共有
メモリ及び！ロセツサ・ぐス、通信データバス、内部パ
スの優先制御付・々スアービタを有することによってデ
ィスク装置への高速転送及び中央処理装置、通信制御装
置の処理能方向上が可能となシ、通信回線を使った蓄積
処理システムに用いて有用である。
メモリ及び！ロセツサ・ぐス、通信データバス、内部パ
スの優先制御付・々スアービタを有することによってデ
ィスク装置への高速転送及び中央処理装置、通信制御装
置の処理能方向上が可能となシ、通信回線を使った蓄積
処理システムに用いて有用である。
第１図は従来の蓄積処理システムのブロック図、第２図
は本発明に係るディスク制御装置を使った蓄積処理シス
テムのブロック図、第３図は競合制御を示すタイミング
図である。 １．２５・・・ダイレクトメモリアクセス装置、２・・
・中央制御装置、３・・・メインメモリ、４．１１・・
・ディスク制御装置、５，６，２３．２４．２５・・・
通信制御装置、７・・・ディスク装置、８．１４・・・
セクタノぐラフ７．９ｒ１５・・・制御部、１０・・・
グロセツサノ々ス、１２・・・パスアービタ、１３・・
・共有メモリ。 特許出願人 沖電気工業株式会社
は本発明に係るディスク制御装置を使った蓄積処理シス
テムのブロック図、第３図は競合制御を示すタイミング
図である。 １．２５・・・ダイレクトメモリアクセス装置、２・・
・中央制御装置、３・・・メインメモリ、４．１１・・
・ディスク制御装置、５，６，２３．２４．２５・・・
通信制御装置、７・・・ディスク装置、８．１４・・・
セクタノぐラフ７．９ｒ１５・・・制御部、１０・・・
グロセツサノ々ス、１２・・・パスアービタ、１３・・
・共有メモリ。 特許出願人 沖電気工業株式会社
Claims (1)
- 【特許請求の範囲】 ダイレクトメモリアクセス装置、中央処理装置によって
通信制御装置とディスク装置間のデｉり転送を行うディ
スク制御において、 装置毎の受信データを格納する共有メモリと、複数の・
９スを収容し各バスの接続優先制御を行うバスアービタ
とを有し、前記複数のバスと共有メモリ間のアクセスは
バスアービタによって優先制御を行うことを特徴とした
ディスク制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209964A JPS60103474A (ja) | 1983-11-10 | 1983-11-10 | デイスク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209964A JPS60103474A (ja) | 1983-11-10 | 1983-11-10 | デイスク制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103474A true JPS60103474A (ja) | 1985-06-07 |
| JPH0128970B2 JPH0128970B2 (ja) | 1989-06-07 |
Family
ID=16581589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209964A Granted JPS60103474A (ja) | 1983-11-10 | 1983-11-10 | デイスク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103474A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62292039A (ja) * | 1986-06-11 | 1987-12-18 | Matsushita Electric Ind Co Ltd | ル−プネツトワ−クシステム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102227111B1 (ko) * | 2018-11-30 | 2021-03-12 | 주식회사 포스코 | 열간성형 부재 및 그 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106253A (ja) * | 1973-02-08 | 1974-10-08 | ||
| JPS54124938A (en) * | 1978-03-23 | 1979-09-28 | Fujitsu Ltd | Memory access control system |
| JPS56114063A (en) * | 1980-02-14 | 1981-09-08 | Mitsubishi Electric Corp | Multiprocessor |
| JPS59133660A (ja) * | 1983-01-20 | 1984-08-01 | Toshiba Corp | デイスクキヤツシユシステム |
-
1983
- 1983-11-10 JP JP58209964A patent/JPS60103474A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106253A (ja) * | 1973-02-08 | 1974-10-08 | ||
| JPS54124938A (en) * | 1978-03-23 | 1979-09-28 | Fujitsu Ltd | Memory access control system |
| JPS56114063A (en) * | 1980-02-14 | 1981-09-08 | Mitsubishi Electric Corp | Multiprocessor |
| JPS59133660A (ja) * | 1983-01-20 | 1984-08-01 | Toshiba Corp | デイスクキヤツシユシステム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62292039A (ja) * | 1986-06-11 | 1987-12-18 | Matsushita Electric Ind Co Ltd | ル−プネツトワ−クシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0128970B2 (ja) | 1989-06-07 |
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