JP2002312234A - デュアルポートメモリシステム - Google Patents
デュアルポートメモリシステムInfo
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Abstract
(57)【要約】
【課題】 通信部とＣＰＵとの双方からの同時アクセス
を許容するデュアルポートメモリ装置に生じるアクセス
競合を調停する。 【解決手段】 デュアルポートメモリ装置１は、ＣＰＵ
１０と、通信部のインタフェース回路（アクセス調停回
路４）との双方からアクセスされる。アクセス調停回路
４では、通信部からのアクセスを要求する受信シーケン
スキック信号または送信シーケンスキック信号が上記ア
クセス調停回路４に出されて、該回路により、既にデュ
アルポートメモリ装置へのアクセス信号及びリード／ラ
イト信号を順次に送出するアクセス処理をしている途中
で、ＣＰＵ１０からのアクセス信号／ＣＳ０が出された
場合には、上記順序回路における上記通信部からの起動
信号を起点とするアクセス処理を一時中断し、上記ＣＰ
Ｕ１０からのアクセスが完了すると同時に上記通信部か
らのアクセス処理を再開する。
を許容するデュアルポートメモリ装置に生じるアクセス
競合を調停する。 【解決手段】 デュアルポートメモリ装置１は、ＣＰＵ
１０と、通信部のインタフェース回路（アクセス調停回
路４）との双方からアクセスされる。アクセス調停回路
４では、通信部からのアクセスを要求する受信シーケン
スキック信号または送信シーケンスキック信号が上記ア
クセス調停回路４に出されて、該回路により、既にデュ
アルポートメモリ装置へのアクセス信号及びリード／ラ
イト信号を順次に送出するアクセス処理をしている途中
で、ＣＰＵ１０からのアクセス信号／ＣＳ０が出された
場合には、上記順序回路における上記通信部からの起動
信号を起点とするアクセス処理を一時中断し、上記ＣＰ
Ｕ１０からのアクセスが完了すると同時に上記通信部か
らのアクセス処理を再開する。
Description
【０００１】
【発明の属する技術分野】本発明は、デュアルポートメ
モリシステムに関し、特に、通信部とＣＰＵとの双方か
らの同時アクセスを許容するデュアルポートメモリ装置
に生じるアクセス競合を調停するアクセス調停回路を具
備したデュアルポートメモリシステムに関する。
モリシステムに関し、特に、通信部とＣＰＵとの双方か
らの同時アクセスを許容するデュアルポートメモリ装置
に生じるアクセス競合を調停するアクセス調停回路を具
備したデュアルポートメモリシステムに関する。
【０００２】
【従来の技術】従来、通信部とＣＰＵの双方からのデュ
アルポートメモリ装置への同時アクセスを調停する方法
としては、先着優先のルールの下に、相互にＲＥＡＤＹ
信号で制御する方法と、ＲＥＡＤＹ入力が無いＣＰＵの
場合は、同時アクセスの際の待機（ＷＡＩＴ）時間分を
予め見込んだアクセスタイムを規定しておく方法とが採
用されていた。この分野の先行出願特許として、例え
ば、特開平５−３２４５３３号公報「デュアルポートメ
モリ装置」には、ＣＰＵ間通信時などでメモリ素子アレ
イに対するアクセス効率を向上させるために、メモリ素
子アレイに対して２つのＣＰＵからの相次ぐ同時アクセ
スがなされた時に、これらアクセスの対象となるアクセ
スアドレス空間が実際に重なっているか否かまで検証す
る技術が開示されている。
アルポートメモリ装置への同時アクセスを調停する方法
としては、先着優先のルールの下に、相互にＲＥＡＤＹ
信号で制御する方法と、ＲＥＡＤＹ入力が無いＣＰＵの
場合は、同時アクセスの際の待機（ＷＡＩＴ）時間分を
予め見込んだアクセスタイムを規定しておく方法とが採
用されていた。この分野の先行出願特許として、例え
ば、特開平５−３２４５３３号公報「デュアルポートメ
モリ装置」には、ＣＰＵ間通信時などでメモリ素子アレ
イに対するアクセス効率を向上させるために、メモリ素
子アレイに対して２つのＣＰＵからの相次ぐ同時アクセ
スがなされた時に、これらアクセスの対象となるアクセ
スアドレス空間が実際に重なっているか否かまで検証す
る技術が開示されている。
【０００３】
【発明が解決しようとする課題】ところで、上記従来技
術のように、ＲＥＡＤＹ入力が無いＣＰＵの場合で、同
時アクセスの際の待機（ＷＡＩＴ）時間分を予め見込ん
だアクセスタイムを規定しておく方法では、デュアルポ
ートメモリ装置のアクセスに多大の時間を要するといっ
た問題点が有った。また、特開平５−３２４５３３号公
報に開示されている「デュアルポートメモリ装置」の方
法では、ＣＰＵ間通信で使用される共通メモリ（デュア
ルポートメモリ装置）は、単に共通使用可能なバッファ
メモリとしてＣＰＵ間で独立に使用されることもある
が、本来は、ＣＰＵ間で互いにデータの受け渡しを行う
ために設置されるメモリ装置であるので、同時アクセス
の際のアドレス空間が重なる使用形態が普通の使用形態
であり、従って、根本的解決手段には至らない。本発明
は、以上のような従来のデュアルポートメモリシステム
における問題点に鑑みてなされたものであり、通信部と
ＣＰＵとの双方からのアクセスを許容するデュアルポー
トメモリ装置に生じるアクセス競合を調停することがで
きるデュアルポートメモリシステムを提供することを目
的とする。
術のように、ＲＥＡＤＹ入力が無いＣＰＵの場合で、同
時アクセスの際の待機（ＷＡＩＴ）時間分を予め見込ん
だアクセスタイムを規定しておく方法では、デュアルポ
ートメモリ装置のアクセスに多大の時間を要するといっ
た問題点が有った。また、特開平５−３２４５３３号公
報に開示されている「デュアルポートメモリ装置」の方
法では、ＣＰＵ間通信で使用される共通メモリ（デュア
ルポートメモリ装置）は、単に共通使用可能なバッファ
メモリとしてＣＰＵ間で独立に使用されることもある
が、本来は、ＣＰＵ間で互いにデータの受け渡しを行う
ために設置されるメモリ装置であるので、同時アクセス
の際のアドレス空間が重なる使用形態が普通の使用形態
であり、従って、根本的解決手段には至らない。本発明
は、以上のような従来のデュアルポートメモリシステム
における問題点に鑑みてなされたものであり、通信部と
ＣＰＵとの双方からのアクセスを許容するデュアルポー
トメモリ装置に生じるアクセス競合を調停することがで
きるデュアルポートメモリシステムを提供することを目
的とする。
【０００４】
【課題を解決するための手段】本発明では上記の課題を
解決するために、通信部とＣＰＵの双方からアクセスさ
れるデュアルポートメモリ装置を具備したデュアルポー
トメモリシステムにおいて、前記通信部に、前記通信部
から前記デュアルポートメモリ装置への所定の時点のア
クセス要求を前記デュアルポートメモリ装置への一連の
アクセス信号に変換すると共に前記デュアルポートメモ
リ装置へのアクセス要求が前記ＣＰＵからのアクセス要
求と競合する局面が生じた場合には前記ＣＰＵ側にアク
セスの優先権を付与するアクセス調停手段を具備したこ
とを特徴とするデュアルポートメモリシステムが提供さ
れる。なお、前記通信部は、受信バッファ内に送受信デ
ータが格納された時点で、前記デュアルポートメモリ装
置へのアクセス要求を前記アクセス調停手段に送出する
ことができる。また、前記アクセス調停手段は、前記デ
ュアルポートメモリ装置へのアクセス要求を受け取った
時点を起点として前記デュアルポートメモリ装置への一
連のアクセス信号を順次に送出するシーケンス処理手段
と、前記シーケンス処理手段の実行途上で、前記ＣＰＵ
からの前記デュアルポートメモリ装置へのアクセス信号
が送出された場合に、前記シーケンス処理手段の実行を
一時中断するシーケンス処理中断手段と、前記ＣＰＵか
らのアクセス要求による前記デュアルポートメモリ装置
へのアクセスが完了すると同時に前記シーケンス処理手
段の実行を再開するシーケンス処理再開手段とを具備す
ることが可能である。さらに、本発明に係るデュアルポ
ートメモリシステムは、内部に前記通信部の送信バッフ
ァ及び受信バッファを具備することが可能である。即
ち、本発明では、通信部とＣＰＵの双方からアクセスさ
れるデュアルポートメモリ装置を具備したデュアルポー
トメモリシステムにおいて、通信部には送受信データを
一時的にプールする送受信バッファが設置され、かつ該
送受信バッファ内のデータがシフトされてシリアル−パ
ラレル変換されるまでに時間的な余裕が有ることに着目
し、通信部とＣＰＵの双方からのデュアルポートメモリ
装置へのアクセスに競合が生じた場合にＣＰＵの方にア
クセスの優先権を付与するルールを実行するアクセス調
停回路（順序回路）を設置し、送受信バッファ内に送受
信データが入った時点（上記シリアル−パラレル変換が
なされる前の時点）で、通信部からデュアルポートメモ
リ装置へのアクセスを要求する起動信号を上記アクセス
調停回路に送出する手段と、上記起動信号を受けた上記
アクセス調停回路が、既にデュアルポートメモリ装置へ
のアクセス信号及びリード／ライト信号を順次に送出す
るシーケンス処理をしている途中で、ＣＰＵからの上記
デュアルポートメモリ装置へのアクセス信号が出された
場合に、上記通信部からの起動信号を起点とする上記ア
クセス調停回路におけるシーケンス処理を一時中断する
手段と、上記ＣＰＵからのアクセス要求によるデュアル
ポートメモリ装置へのアクセスが完了すると同時に上記
通信部からのシーケンス処理を再開する手段とを設ける
ことで、通信部とＣＰＵとの双方からのアクセスを許容
するデュアルポートメモリ装置に生じるアクセス競合を
調停している。
解決するために、通信部とＣＰＵの双方からアクセスさ
れるデュアルポートメモリ装置を具備したデュアルポー
トメモリシステムにおいて、前記通信部に、前記通信部
から前記デュアルポートメモリ装置への所定の時点のア
クセス要求を前記デュアルポートメモリ装置への一連の
アクセス信号に変換すると共に前記デュアルポートメモ
リ装置へのアクセス要求が前記ＣＰＵからのアクセス要
求と競合する局面が生じた場合には前記ＣＰＵ側にアク
セスの優先権を付与するアクセス調停手段を具備したこ
とを特徴とするデュアルポートメモリシステムが提供さ
れる。なお、前記通信部は、受信バッファ内に送受信デ
ータが格納された時点で、前記デュアルポートメモリ装
置へのアクセス要求を前記アクセス調停手段に送出する
ことができる。また、前記アクセス調停手段は、前記デ
ュアルポートメモリ装置へのアクセス要求を受け取った
時点を起点として前記デュアルポートメモリ装置への一
連のアクセス信号を順次に送出するシーケンス処理手段
と、前記シーケンス処理手段の実行途上で、前記ＣＰＵ
からの前記デュアルポートメモリ装置へのアクセス信号
が送出された場合に、前記シーケンス処理手段の実行を
一時中断するシーケンス処理中断手段と、前記ＣＰＵか
らのアクセス要求による前記デュアルポートメモリ装置
へのアクセスが完了すると同時に前記シーケンス処理手
段の実行を再開するシーケンス処理再開手段とを具備す
ることが可能である。さらに、本発明に係るデュアルポ
ートメモリシステムは、内部に前記通信部の送信バッフ
ァ及び受信バッファを具備することが可能である。即
ち、本発明では、通信部とＣＰＵの双方からアクセスさ
れるデュアルポートメモリ装置を具備したデュアルポー
トメモリシステムにおいて、通信部には送受信データを
一時的にプールする送受信バッファが設置され、かつ該
送受信バッファ内のデータがシフトされてシリアル−パ
ラレル変換されるまでに時間的な余裕が有ることに着目
し、通信部とＣＰＵの双方からのデュアルポートメモリ
装置へのアクセスに競合が生じた場合にＣＰＵの方にア
クセスの優先権を付与するルールを実行するアクセス調
停回路（順序回路）を設置し、送受信バッファ内に送受
信データが入った時点（上記シリアル−パラレル変換が
なされる前の時点）で、通信部からデュアルポートメモ
リ装置へのアクセスを要求する起動信号を上記アクセス
調停回路に送出する手段と、上記起動信号を受けた上記
アクセス調停回路が、既にデュアルポートメモリ装置へ
のアクセス信号及びリード／ライト信号を順次に送出す
るシーケンス処理をしている途中で、ＣＰＵからの上記
デュアルポートメモリ装置へのアクセス信号が出された
場合に、上記通信部からの起動信号を起点とする上記ア
クセス調停回路におけるシーケンス処理を一時中断する
手段と、上記ＣＰＵからのアクセス要求によるデュアル
ポートメモリ装置へのアクセスが完了すると同時に上記
通信部からのシーケンス処理を再開する手段とを設ける
ことで、通信部とＣＰＵとの双方からのアクセスを許容
するデュアルポートメモリ装置に生じるアクセス競合を
調停している。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の実施の形態に係
るデュアルポートメモリシステムの１構成例を示すブロ
ック図である。図１に示すデュアルポートメモリシステ
ムは、デュアルポートを有するデュアルポートメモリ装
置１と、受信データを受け取る受信バッファ２と、送信
データを一時的に溜めておく送信バッファ３と、アクセ
ス競合を調停するアクセス調停回路４（アクセス調停手
段）とを含む。デュアルポートメモリ装置１は、読み書
き可能な記憶装置（ＲＡＭ）である。また、受信バッフ
ァ２、送信バッファ３は、シフトレジスタである。さら
に、アクセス調停回路４は、通信処理の場合のインタフ
ェースとして機能する順序回路（詳細は後述する）であ
る。なお、ＣＰＵ１０は、本システムの外部に設置され
た計算機である。また、受信バッファ２と、送信バッフ
ァ３も、本システムの外部に配置することが可能であ
る。
に基づいて説明する。図１は、本発明の実施の形態に係
るデュアルポートメモリシステムの１構成例を示すブロ
ック図である。図１に示すデュアルポートメモリシステ
ムは、デュアルポートを有するデュアルポートメモリ装
置１と、受信データを受け取る受信バッファ２と、送信
データを一時的に溜めておく送信バッファ３と、アクセ
ス競合を調停するアクセス調停回路４（アクセス調停手
段）とを含む。デュアルポートメモリ装置１は、読み書
き可能な記憶装置（ＲＡＭ）である。また、受信バッフ
ァ２、送信バッファ３は、シフトレジスタである。さら
に、アクセス調停回路４は、通信処理の場合のインタフ
ェースとして機能する順序回路（詳細は後述する）であ
る。なお、ＣＰＵ１０は、本システムの外部に設置され
た計算機である。また、受信バッファ２と、送信バッフ
ァ３も、本システムの外部に配置することが可能であ
る。
【０００６】図２は、本発明の実施の形態に係るデュア
ルポートメモリシステムのアクセス調停回路の１構成例
を示すブロック図である。図２に示すアクセス調停回路
は、タイミングをカウントするカウンタ２０と、ネガテ
ィブエッヂ駆動のフリップフロップ２１と、ＣＰＵ１０
から出された／ＣＳ０信号を１論理入力とするＡＮＤゲ
ート２２と、受信シーケンスキック信号の否定と送信シ
ーケンスキック信号の否定とをそれぞれ１論理入力とす
るＮＯＲゲート２３と、送信シーケンスキック信号の否
定をフリップフロップ２１への１論理入力として出力す
るインバータ２４と、／ＣＳ０信号の否定を１論理入力
とするＮＡＮＤゲート２５と、カウンタ２０の出力を受
けるＥＯＲゲート２６と、カウンタ２０の出力の否定を
入力するＮＡＮＤゲート２７と、ＮＡＮＤゲート２７の
否定とフリップフロップ２１の出力とを論理入力とする
ＮＡＮＤゲート２８と、ＮＡＮＤゲート２７の否定とフ
リップフロップ２１の出力の否定とを論理入力とするＮ
ＡＮＤゲート２９とを含む。
ルポートメモリシステムのアクセス調停回路の１構成例
を示すブロック図である。図２に示すアクセス調停回路
は、タイミングをカウントするカウンタ２０と、ネガテ
ィブエッヂ駆動のフリップフロップ２１と、ＣＰＵ１０
から出された／ＣＳ０信号を１論理入力とするＡＮＤゲ
ート２２と、受信シーケンスキック信号の否定と送信シ
ーケンスキック信号の否定とをそれぞれ１論理入力とす
るＮＯＲゲート２３と、送信シーケンスキック信号の否
定をフリップフロップ２１への１論理入力として出力す
るインバータ２４と、／ＣＳ０信号の否定を１論理入力
とするＮＡＮＤゲート２５と、カウンタ２０の出力を受
けるＥＯＲゲート２６と、カウンタ２０の出力の否定を
入力するＮＡＮＤゲート２７と、ＮＡＮＤゲート２７の
否定とフリップフロップ２１の出力とを論理入力とする
ＮＡＮＤゲート２８と、ＮＡＮＤゲート２７の否定とフ
リップフロップ２１の出力の否定とを論理入力とするＮ
ＡＮＤゲート２９とを含む。
【０００７】なお、図２で、符号ＣＰは、クロック信号
（クロックパルス）を示す。以下、本実施の形態に係る
デュアルポートメモリシステムの動作を説明する。デュ
アルポートメモリ装置１は、外部のＣＰＵ１０と、通信
部のインタフェースとして機能するアクセス調停回路４
との双方から独立のポートを介してアクセスされる。受
信された受信データＲＸＤは、シフトレジスタである受
信バッファ２内で、受信すべき送信データＴＸＤは、シ
フトレジスタである送信バッファ３内で、それぞれシリ
アル−パラレル変換され、その後、１段のバッファとし
て機能する受信バッファ２と送信バッファ３に、それぞ
れ保持される。まず、受信時には、受信データＲＸＤが
順次に受信バッファ２に入り、受信バッファ２内でシリ
アル−パラレル変換が完了すると、シーケンス回路（図
示は省略）により、この受信データを格納すべきデュア
ルポートメモリ装置１のアドレスと共に受信シーケンス
キック信号がアクセス調停回路４に送出され、これによ
り、図２に示すアクセス調停回路４によるメモリーアク
セス機能が作動する。これにより、アクセス調停回路４
では、／ＣＳ０信号の信号レベルがＨ（ハイレベル）の
時に、カウンタ２０（この直前はカウントＦ、即ちカウ
ントＦを示すカウンタ２０のフリップフロップ（図示は
省略）が信号ハイレベルで停止していた）に、カウンタ
２０の初期値であるカウントＤがロードされる（即ち、
カウントＤを示すカウンタ２０のフリップフロップが信
号ハイレベルに転ずる）。なお、／ＣＳ０信号の信号レ
ベルがＨ（ハイレベル）の時に、送信シーケンスキック
信号がキック（送出）された時には、上記の動作に加え
て、さらにフリップフロップ２１もＨ（ハイレベル）に
セットされる。また、／ＣＳ０信号の信号レベルがＬ
（ローレベル）の時には、送信または受信シーケンスキ
ック信号が到来した時には、カウンタ２０には、カウン
ト値Ｃがロードされ（即ち、カウントＣを示すカウンタ
２０のフリップフロップが信号ハイレベルに転ずる）、
送信または受信時の動作は待機状態になる（この時、デ
ュアルポートメモリ装置１は、外部のＣＰＵ１０からの
アクセスを許容している）。カウンタ２０は、／ＣＳ０
信号の信号レベルがＨ（ハイレベル）であると、そのカ
ウント値をＤ→Ｅ→Ｆへと進行させ、カウント値Ｆで停
止する。この間、カウンタ２０の出力（カウント値）が
ＤとＥの時に、出力信号／ＣＳ（ローレベル）を出力
し、デュアルポートメモリ装置１のアクセスを開始す
る。また、カウンタ２０のカウント値がＥの時には、出
力信号／ＣＳ（ローレベル）を出力すると共に、出力信
号／ＭＲＤ１または出力信号／ＭＲＤ２が出力（ローレ
ベル出力）される。この出力信号／ＭＲＤ１または出力
信号／ＭＲＤ２のどちらが出力されるかは、受信シーケ
ンスキック信号（デュアルポートメモリ装置１への書き
込み信号）であったか、または送信シーケンスキック信
号（デュアルポートメモリ装置１からの読み出し信号）
が到来していたかを記憶しているフリップフロップ２１
の出力によって決定される。但し、このカウンタ２０の
カウント値がＥに転じた時には、次のクロックタイミン
グでフリップフロップ２１がリセットされる。なお、／
ＣＳ０信号の信号レベルがＨ（ハイレベル）の時の通信
処理におけるアクセス調停回路４の上記動作は、その途
中に、外部のＣＰＵ１０からのデュアルポートメモリ装
置１へのアクセスが有って／ＣＳ０信号の信号レベルが
Ｌ（ローレベル）に転じた場合には、以後の動作は、下
記の動作に変更される。まず、カウンタ２０のカウント
値がＣまたはＤの時には、カウンタ２０のＱＢ出力（即
ち、信号Ａ）のレベル値がＬ（ローレベル）になってい
るので、アボート信号ＡＢのレベル値がＬ（ローレベ
ル）になり、これにより、カウンタ２０にはカウント値
Ｃがロードされ（即ち、カウントＣを示すカウンタ２０
のフリップフロップが信号ハイレベルに転ずる）、／Ｃ
Ｓ０信号の信号レベルが最初からＬ（ローレベル）であ
った前述の場合と同様に、送信または受信時の動作は待
機状態になる。次に、カウンタ２０のカウント値がＥの
時には、既にデュアルポートメモリ装置１への通信処理
のためのアクセス信号（信号／ＣＳ（ローレベル））が
出力されているので、そのまま、カウンタ２０のカウン
ト値がＦとなるのを待ってシーケンス動作を完了する。
（クロックパルス）を示す。以下、本実施の形態に係る
デュアルポートメモリシステムの動作を説明する。デュ
アルポートメモリ装置１は、外部のＣＰＵ１０と、通信
部のインタフェースとして機能するアクセス調停回路４
との双方から独立のポートを介してアクセスされる。受
信された受信データＲＸＤは、シフトレジスタである受
信バッファ２内で、受信すべき送信データＴＸＤは、シ
フトレジスタである送信バッファ３内で、それぞれシリ
アル−パラレル変換され、その後、１段のバッファとし
て機能する受信バッファ２と送信バッファ３に、それぞ
れ保持される。まず、受信時には、受信データＲＸＤが
順次に受信バッファ２に入り、受信バッファ２内でシリ
アル−パラレル変換が完了すると、シーケンス回路（図
示は省略）により、この受信データを格納すべきデュア
ルポートメモリ装置１のアドレスと共に受信シーケンス
キック信号がアクセス調停回路４に送出され、これによ
り、図２に示すアクセス調停回路４によるメモリーアク
セス機能が作動する。これにより、アクセス調停回路４
では、／ＣＳ０信号の信号レベルがＨ（ハイレベル）の
時に、カウンタ２０（この直前はカウントＦ、即ちカウ
ントＦを示すカウンタ２０のフリップフロップ（図示は
省略）が信号ハイレベルで停止していた）に、カウンタ
２０の初期値であるカウントＤがロードされる（即ち、
カウントＤを示すカウンタ２０のフリップフロップが信
号ハイレベルに転ずる）。なお、／ＣＳ０信号の信号レ
ベルがＨ（ハイレベル）の時に、送信シーケンスキック
信号がキック（送出）された時には、上記の動作に加え
て、さらにフリップフロップ２１もＨ（ハイレベル）に
セットされる。また、／ＣＳ０信号の信号レベルがＬ
（ローレベル）の時には、送信または受信シーケンスキ
ック信号が到来した時には、カウンタ２０には、カウン
ト値Ｃがロードされ（即ち、カウントＣを示すカウンタ
２０のフリップフロップが信号ハイレベルに転ずる）、
送信または受信時の動作は待機状態になる（この時、デ
ュアルポートメモリ装置１は、外部のＣＰＵ１０からの
アクセスを許容している）。カウンタ２０は、／ＣＳ０
信号の信号レベルがＨ（ハイレベル）であると、そのカ
ウント値をＤ→Ｅ→Ｆへと進行させ、カウント値Ｆで停
止する。この間、カウンタ２０の出力（カウント値）が
ＤとＥの時に、出力信号／ＣＳ（ローレベル）を出力
し、デュアルポートメモリ装置１のアクセスを開始す
る。また、カウンタ２０のカウント値がＥの時には、出
力信号／ＣＳ（ローレベル）を出力すると共に、出力信
号／ＭＲＤ１または出力信号／ＭＲＤ２が出力（ローレ
ベル出力）される。この出力信号／ＭＲＤ１または出力
信号／ＭＲＤ２のどちらが出力されるかは、受信シーケ
ンスキック信号（デュアルポートメモリ装置１への書き
込み信号）であったか、または送信シーケンスキック信
号（デュアルポートメモリ装置１からの読み出し信号）
が到来していたかを記憶しているフリップフロップ２１
の出力によって決定される。但し、このカウンタ２０の
カウント値がＥに転じた時には、次のクロックタイミン
グでフリップフロップ２１がリセットされる。なお、／
ＣＳ０信号の信号レベルがＨ（ハイレベル）の時の通信
処理におけるアクセス調停回路４の上記動作は、その途
中に、外部のＣＰＵ１０からのデュアルポートメモリ装
置１へのアクセスが有って／ＣＳ０信号の信号レベルが
Ｌ（ローレベル）に転じた場合には、以後の動作は、下
記の動作に変更される。まず、カウンタ２０のカウント
値がＣまたはＤの時には、カウンタ２０のＱＢ出力（即
ち、信号Ａ）のレベル値がＬ（ローレベル）になってい
るので、アボート信号ＡＢのレベル値がＬ（ローレベ
ル）になり、これにより、カウンタ２０にはカウント値
Ｃがロードされ（即ち、カウントＣを示すカウンタ２０
のフリップフロップが信号ハイレベルに転ずる）、／Ｃ
Ｓ０信号の信号レベルが最初からＬ（ローレベル）であ
った前述の場合と同様に、送信または受信時の動作は待
機状態になる。次に、カウンタ２０のカウント値がＥの
時には、既にデュアルポートメモリ装置１への通信処理
のためのアクセス信号（信号／ＣＳ（ローレベル））が
出力されているので、そのまま、カウンタ２０のカウン
ト値がＦとなるのを待ってシーケンス動作を完了する。
【０００８】図３は、本発明の実施の形態に係るデュア
ルポートメモリシステムのアクセス調停回路の動作タイ
ミングを示すタイミングチャートである。図３からは、
／ＣＳ信号（ローレベル）が、／ＭＲＤ信号１（または
／ＭＲＤ信号２）の出力（ローレベル出力）に先行して
出力されている様子が分かる。前述の図２に示すアクセ
ス調停回路の動作では、カウンタ２０のカウント値がＥ
になったと同時に、／ＣＳ０信号の信号レベルがＬ（ロ
ーレベル）に転じた（外部のＣＰＵ１０からの割り込み
アクセスが到来した）としても、その後のＣＰＵ１０の
デュアルポートメモリ装置１への実際のアクセスには影
響しない。その理由は、図３に示すアクセス調停回路の
通信処理の場合の出力信号である／ＣＳ信号と、／ＭＲ
Ｄ信号１（または／ＭＲＤ信号２）とのタイミング関係
と同様に、ＣＰＵ１０においても、／ＣＳ信号に相当す
る信号が／ＭＲＤ信号１（または／ＭＲＤ信号２）に相
当する信号よりも早めに出力されているからである。
ルポートメモリシステムのアクセス調停回路の動作タイ
ミングを示すタイミングチャートである。図３からは、
／ＣＳ信号（ローレベル）が、／ＭＲＤ信号１（または
／ＭＲＤ信号２）の出力（ローレベル出力）に先行して
出力されている様子が分かる。前述の図２に示すアクセ
ス調停回路の動作では、カウンタ２０のカウント値がＥ
になったと同時に、／ＣＳ０信号の信号レベルがＬ（ロ
ーレベル）に転じた（外部のＣＰＵ１０からの割り込み
アクセスが到来した）としても、その後のＣＰＵ１０の
デュアルポートメモリ装置１への実際のアクセスには影
響しない。その理由は、図３に示すアクセス調停回路の
通信処理の場合の出力信号である／ＣＳ信号と、／ＭＲ
Ｄ信号１（または／ＭＲＤ信号２）とのタイミング関係
と同様に、ＣＰＵ１０においても、／ＣＳ信号に相当す
る信号が／ＭＲＤ信号１（または／ＭＲＤ信号２）に相
当する信号よりも早めに出力されているからである。
【０００９】
【発明の効果】以上に説明したとおり、本発明では、通
信部とＣＰＵの双方からアクセスされるデュアルポート
メモリ装置を具備したデュアルポートメモリシステムに
おいて、通信部とＣＰＵの双方からのデュアルポートメ
モリ装置へのアクセスに競合が生じた場合にＣＰＵの方
にアクセスの優先権を付与するルールを実行するアクセ
ス調停回路を設ける構成としたので、上記デュアルポー
トメモリ装置に生じるアクセス競合を調停することがで
きる。
信部とＣＰＵの双方からアクセスされるデュアルポート
メモリ装置を具備したデュアルポートメモリシステムに
おいて、通信部とＣＰＵの双方からのデュアルポートメ
モリ装置へのアクセスに競合が生じた場合にＣＰＵの方
にアクセスの優先権を付与するルールを実行するアクセ
ス調停回路を設ける構成としたので、上記デュアルポー
トメモリ装置に生じるアクセス競合を調停することがで
きる。
【図１】本発明の実施の形態に係るデュアルポートメモ
リシステムの１構成例を示すブロック図である。
リシステムの１構成例を示すブロック図である。
【図２】本発明の実施の形態に係るデュアルポートメモ
リシステムのアクセス調停回路の１構成例を示すブロッ
ク図である。
リシステムのアクセス調停回路の１構成例を示すブロッ
ク図である。
【図３】本発明の実施の形態に係るデュアルポートメモ
リシステムのアクセス調停回路の動作タイミングを示す
タイミングチャートである。
リシステムのアクセス調停回路の動作タイミングを示す
タイミングチャートである。
１……デュアルポートメモリ装置、 ２……受信バッファ、 ３……送信バッファ、 ４……アクセス調停回路（アクセス調停手段）、 １０……ＣＰＵ、 ２０……カウンタ、 ２１……フリップフロップ
Claims (4)
- 【請求項１】 通信部とＣＰＵの双方からアクセスされ
るデュアルポートメモリ装置を具備したデュアルポート
メモリシステムにおいて、 前記通信部に、前記通信部から前記デュアルポートメモ
リ装置への所定の時点のアクセス要求を前記デュアルポ
ートメモリ装置への一連のアクセス信号に変換すると共
に前記デュアルポートメモリ装置へのアクセス要求が前
記ＣＰＵからのアクセス要求と競合する局面が生じた場
合には前記ＣＰＵ側にアクセスの優先権を付与するアク
セス調停手段を具備したことを特徴とするデュアルポー
トメモリシステム。 - 【請求項２】 前記通信部は、受信バッファ内に送受信
データが格納された時点で、前記デュアルポートメモリ
装置へのアクセス要求を前記アクセス調停手段に送出す
ることを特徴とする請求項１記載のデュアルポートメモ
リシステム。 - 【請求項３】 前記アクセス調停手段は、前記デュアル
ポートメモリ装置へのアクセス要求を受け取った時点を
起点として前記デュアルポートメモリ装置への一連のア
クセス信号を順次に送出するシーケンス処理手段と、前
記シーケンス処理手段の実行途上で、前記ＣＰＵからの
前記デュアルポートメモリ装置へのアクセス信号が送出
された場合に、前記シーケンス処理手段の実行を一時中
断するシーケンス処理中断手段と、前記ＣＰＵからのア
クセス要求による前記デュアルポートメモリ装置へのア
クセスが完了すると同時に前記シーケンス処理手段の実
行を再開するシーケンス処理再開手段とを具備したこと
を特徴とする請求項１または請求項２記載のデュアルポ
ートメモリシステム。 - 【請求項４】 前記通信部の送信バッファ及び受信バッ
ファを内部に具備したことを特徴とする請求項１〜３の
いずれか１項に記載のデュアルポートメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001118333A JP4182321B2 (ja) | 2001-04-17 | 2001-04-17 | デュアルポートメモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001118333A JP4182321B2 (ja) | 2001-04-17 | 2001-04-17 | デュアルポートメモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002312234A true JP2002312234A (ja) | 2002-10-25 |
| JP4182321B2 JP4182321B2 (ja) | 2008-11-19 |
Family
ID=18968744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001118333A Expired - Fee Related JP4182321B2 (ja) | 2001-04-17 | 2001-04-17 | デュアルポートメモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4182321B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100827720B1 (ko) | 2006-10-16 | 2008-05-07 | 엠텍비젼 주식회사 | 접근 제어 장치를 가지는 듀얼 포트 메모리, 듀얼 포트메모리를 가지는 메모리 시스템 및 듀얼 포트 메모리의접근 제어 방법 |
-
2001
- 2001-04-17 JP JP2001118333A patent/JP4182321B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100827720B1 (ko) | 2006-10-16 | 2008-05-07 | 엠텍비젼 주식회사 | 접근 제어 장치를 가지는 듀얼 포트 메모리, 듀얼 포트메모리를 가지는 메모리 시스템 및 듀얼 포트 메모리의접근 제어 방법 |
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| Publication number | Publication date |
|---|---|
| JP4182321B2 (ja) | 2008-11-19 |
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