JP2000148697A - コンピュ―タ・システム - Google Patents

Abstract

(57)【要約】 【課題】 従来のアーキテクチャの主メモリデータ通路
による性能の制約に煩わされない。 【解決手段】 多数のタスク向けプロセッサ（２０２ａ
−２０２ｃ）を持つコンピュータ・システム（２００）
を開示した。タスク向けプロセッサ（２０２ａ−２０２
ｃ）は何れも、オン・チップ・バス（２０８ａ−２０８
ｃ）によって集積メモリ部分（２０６ａ−２０６ｃ）に
結合されたプロセッサ部分（２０４ａ−２０４ｃ）を含
む。パケット形式の情報がシステム・バス（２１２）を
介してタスク向けプロセッサ（２０２ａ−２０２ｃ）の
間で伝送される。タスク向けプロセッサ（２０２ａ−２
０２ｃ）の間のバスの調停が、バス制御装置（２１４）
によって定められる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は全般的にコンピュ
ータ・システム、更に具体的に言えば、コンピュータ・
システム・アーキテクチュアに関する。

【０００２】

【従来の技術及び課題】典型的なパーソナル・コンピュ
ータ・システム・アーキテクチュアは、典型的にはマイ
クロプロセッサである中央処理装置（ＣＰＵ）と、典型
的には多数のダイナミック・ランダムアクセス・メモリ
（ＤＲＡＭ）で形成された関連する主メモリとを中心と
している。ＣＰＵとその主メモリとの間のデータ転送は
データ・バスを介して行われる。時が経つにつれ、マイ
クロプロセッサの計算能力及び動作速度の進歩により、
システム・アーキテクチュアは、コンピュータ・システ
ムのデータ帯域幅（マイクロプロセッサとその主メモリ
の間でデータを転送することが出来る速度）を高めるこ
とに集中するようになった。システム・データ帯域幅を
増加するある普通の方式は、その幅を２倍にすることに
よってデータ・バスの寸法を増加し、所定のクロック・
サイクル内に一層大量のデータ・ビットを転送すること
が出来るようにしている。更に、ＣＰＵは１又は２レベ
ルの高速「キャッシュ」メモリ（典型的にはスタティッ
クＲＡＭで形成される）を備えている。キャッシュ・メ
モリはアクセスを更に速くすることが出来、主メモリか
らロードされたアクセスが頻繁なデータを記憶すること
が出来る。キャッシュ・メモリは単独のメモリ・デバイ
スの形で「外部」形にしてもよいし、或いはマイクロプ
ロセッサ・パッケージ内にあるメモリ・デバイスの形で
「内部」形にしてもよい。更に、キャッシュ・メモリ
は、マイクロプロセッサと同じ半導体ダイの上に形成し
て、「集積」することが出来る。

【０００３】主メモリについて言うと、帯域幅を改善す
る為に速度及びパイプライン方式の両方が使われてい
る。主メモリに使われる（ＤＲＡＭのような）種々のメ
モリ・デバイスの動作速度が高くなり、データ読取及び
データ書込み時間が一層速くなった。主メモリは、シス
テム・クロックに対して同期的に動作するようにも構成
されており、データの「バースト」の迅速な同期転送が
出来るようにしている。最後に、システムの主メモリは
次第に「パケット・ベースの」システムに移りつつあ
る。パケット・ベースのメモリ・システムでは、情報パ
ケットを送信することにより、パケット・ベースのメモ
リ・デバイス内のデータ位置をアクセスする複雑な制御
装置が使われる。情報パケットはメモリ・アドレスを含
むだけでなく、パケット・ベースのメモリ・デバイスに
対する更に複雑なメモリ動作をも含む。従来のパーソナ
ル・コンピュータ・システムの一例が図１に簡略ブロッ
ク図で示されている。コンピュータ・システムが全体の
参照符号１００によって示されており、ＣＰＵバス１０
４に結合されたＣＰＵ １０２を持つことが示されてい
る。ＣＰＵバス１０４が、ＣＰＵ １０２とコンピュー
タ・システム１００の他のデバイスの間で制御、アドレ
ス及びデータ情報を伝える。ＣＰＵバス１０４がバス制
御装置１０６に結合され、これはＣＰＵバス１０４とシ
ステムの残りの部品との間のインターフェースとして作
用する。バス制御装置１０６がメモリ制御装置及び入出
力（Ｉ／Ｏ）制御装置を含む。メモリ制御装置が、メモ
リ・バス１１０を介して主メモリ１０８をアクセスす
る。Ｉ／Ｏ制御装置が、局部バス１１２を介してシステ
ムの種々のデバイスをアクセスする。メモリ・バス１１
０がデータ・バス及びアドレス・バスを含む。図１の特
定のシステムのバス制御装置１０６は、高性能グラフィ
ック・デバイス・インターフェースをも含んでおり、こ
れが高性能グラフィック・バス１１６を介してグラフィ
ック制御装置デバイス１１４をアクセスする。

【０００４】グラフィック制御装置デバイス１１４が、
「バック・エンド」グラフィック・プロセッサ１１８及
びフレーム・バッファ１２０を含むことが示されてい
る。「バック・エンド」グラフィック・プロセッサ１１
８は、３次元（３Ｄ）レンダリング及びその他の表示関
連機能のようなグラフィック動作を扱うように設計され
たプロセッサである。フレーム・バッファ１２０は、
「バック・エンド」グラフィック・プロセッサ１１８が
描出する画像を記憶並びに更新するのに役立つ多数のメ
モリ・デバイス（典型的にはＤＲＡＭのある変形）であ
る。「バック・エンド」グラフィック・プロセッサ１１
８は多くの特殊化表示関連動作を遂行するが、多くのレ
ンダリング機能には、ＣＰＵ １０２の処理能力が必要
である。一例を挙げれば、「バック・エンド」グラフィ
ック・プロセッサ１１８の３Ｄ処理部分は、三角形の頂
点の形でデータを受取り、このデータから画像を描出す
ることが出来る。３Ｄ空間に於ける頂点の操作は依然と
してＣＰＵ １０２によって遂行されなければならな
い。図１の局部バス１１２に接続された種々のデバイス
は、ネットワーク・インターフェース・デバイス１２
２、大量記憶装置制御装置デバイス１２４及びバス・イ
ンターフェース・デバイス１２６を含む。バス・インタ
ーフェース・デバイス１２６が局部バス１１２と２次バ
ス１２８の間を接続する。２つのＩ／Ｏデバイス１３０
ａ及び１３０ｂが２次バス１２８に結合され、コンピュ
ータ・システム１００にデータを入力したり、それから
データを受取る手段になる。

【０００５】図１の主メモリ１０８は、パケット・ベー
スのＤＲＡＭデバイスを利用する「パケット・ベース
の」メモリ・システムである。主メモリ１０８が、パケ
ット・ベースの制御装置１３２及び多数のパケット・ベ
ースのＤＲＡＭメモリ・デバイス１３４ａ乃至１３４ｘ
を含むことが示されている。制御装置１３２は、広範囲
の指令及びアドレスでＤＲＡＭデバイス１３４ａ乃至１
３４ｘをアクセスすることが出来なければならない比較
的複雑なデバイスである。指令アドレス情報パケットを
解釈する為に、各々のメモリ・デバイス１３４ａ乃至１
３４ｘも比較的複雑なデバイスでなければならない。図
１の例では、各々のメモリ・デバイス１３４ａ乃至１３
４ｘは、メモリ・セルのアレイ１３６だけでなく、制御
装置１３２から出された指令／アドレス・パケットを解
読することが出来るインターフェース回路１３８をも含
む。図１のコンピュータ・システム１００では、「バッ
ク・エンド」グラフィック・プロセッサ１１８によって
遂行される「バック・エンド」レンダリングを別とし
て、コンピュータ・システム１００の動作に必要な処理
が専らＣＰＵ １０２によって遂行される。例えば、種
々のアプリケーションは、「フロント・エンド」グラフ
ィック処理、種々のこの他の浮動小数点動作並びに符号
化されたビデオ並びに／又はオーディオ・データの復号
のような「ストリーミング」動作を遂行するのにＣＰＵ
１０２を必要とすることがある。この様な構成は、メ
モリ・バス１１０、特にデータを転送しなければならな
いメモリ・バス１００の部分に重い負担を課す事があ
る。パケット・ベースの主メモリ１０８によって、デー
タ転送の負担は少なくとも部分的に対処することが出来
るが、この様な方式は欠点が無いわけではない。メモリ
・デバイス１３４ａ乃至１３４ｘが半導体ダイの上に形
成され、インターフェース回路１３８を持込むと、より
多くのダイ面積を、メモリ・セルの代りに、論理回路に
専用にしなければならないことになる。その結果、メモ
リ・デバイス１３４ａ乃至１３４ｘが、普通のメモリ・
デバイスより、一層大きくなり、更に複雑になり、より
高価になる。制御装置３２も、製造するのに複雑でコス
トのかかるデバイスである。更に、主メモリ１０８はあ
るアクセスの動作では、全体的な帯域幅を改善すること
が出来るが、他の動作は可成の時間がかかる事があり、
並びに／又はその結果、待ち時間（指令及びアドレスが
出てから、その結果読取又は書込みデータが利用出来る
様になるまでの時間）が長くなる。

【０００６】図１のコンピュータ・システム１００に伴
うこの他の欠点は、ＣＰＵ １０２とメモリ・デバイス
１３４ａ乃至１３４ｘの間のデータ通路を形成するのに
必要な比較的長い導電線から起こる。これは、ＣＰＵバ
ス１０４、メモリ・バス１１０、及び制御装置１３２と
メモリ・デバイス１３４ａ乃至１３４ｘの間の線を形成
するのに必要なあらゆる回路板のトレースを含む。この
様な比較的長い線の固有の抵抗及び静電容量が、データ
を転送する事が出来る速度を制限する。更に、こういう
線を充電並びに放電するのに必要な電流が可成の電力を
消費することがある。最後に、この様な導電線は雑音の
影響を受け易く、それが信号の劣化を招くことがある。
従来、プロセッサの能力を分配する別のコンピュータ・
システム・アーキテクチュアが知られている。例えば、
コンピュータ・システムが、パケット・プロトコルとの
ポイント・ツー・ポイントのリンクに対処出来るスケー
ラブル・バスを用いることが出来る。こういうシステム
は、いずれも専用のキャシュを持つ多重プロセッサを含
む事が出来るが、それでも全プロセッサが利用するパケ
ット・ベースの主メモリを依然として用いる。このた
め、このような多重プロッセッサ・システムは、依然と
してデータ通路の隘路に煩わされることがある。従来の
アーキテクチュアの主メモリデータ通路による性能の制
約に煩わされないような、何らかの種類のパーソナル・
コンピュータ・システム・アーキテクチュアに到達する
ことが望ましい。

【０００７】

【課題を解決する為の手段及び作用】好ましい実施例で
は、パーソナル・コンピュータ・システムが、ポイント
・ツー・ポイントのリンクが可能であって、パケット・
ベースのプロトコルで動作するシステム・バスに結合さ
れた多数のタスク向けプロセッサを含む。好ましい実施
例は主メモリを持っておらず、その代りに、各々のタス
ク向けプロッセッサに関連する集積メモリを持ってい
る。この為、多重処理能力を持たなければならない主メ
モリに結合された中央処理装置を設ける代りに、好まし
い実施例は、何れもそれ自身の専用メモリを持つ多数の
タスク向けプロセッサを含む。好ましい実施例の一面で
は、各々のタスク向けプロセッサに関連する集積メモリ
がダイナミック・ランダムアクセス・メモリ（ＤＲＡ
Ｍ）セルを含む。好ましい実施例の別の一面では、タス
ク向けプロセッサが３次元レンダリング・プロセッサを
含む。好ましい実施例の別の一面では、タスク向けプロ
セッサが超浮動小数点演算論理装置を含む。好ましい実
施例の別の一面では、タスク向けプロセッサがストリー
ミング・ディジタル信号プロセッサを含む。好ましい実
施例の別の一面では、コンピュータ・システムがシステ
ム・バス調停装置を含む。

【０００８】

【実施例】ここに説明する種々の実施例は、タスク向け
プロセッサを利用するパーソナル・コンピュータ・シス
テム・アーキテクチュアを説明するものであり、各々の
プロセッサはそれ自身の専用の集積メモリを持ってい
る。専用の集積メモリを持っているプロセッサを用いる
事により、データ・バスの隘路を避ける事が出来、アク
セス速度を改善する事が出来、雑音の影響及び消費電力
を減らす事が出来る。好ましい実施例は、タスク向けプ
ロセッサが典型的なパーソナル・コンピュータのタスク
用に選ばれているシステムを示す。図２について説明す
ると、好ましい実施例のコンピュータ・システムが簡略
ブロック図で示されていて、全体の参照数字２００で表
わされている。好ましい実施例２００が、多数のタスク
向けプロセッサ２０２ａ−２０２ｃを含む事が示されて
おり、その各々がタスク向けプロセッサ部分２０４ａ−
２０４ｃ及び集積メモリ部分２０６ａ−２０６ｃを含
む。メモリ部分２０６ａ−２０６ｃは、それらがプロセ
ッサ部分２０４ａ−２０４ｃと同じ半導体ダイ（チッ
プ）の上に形成されているという点で、「集積」されて
いる。この構成は、従来のアーキテクチュアでデータ・
バスを形成するのに使われていた比較的長い導電線の必
要を迂回する。その代りに、好ましい実施例２００は、
各々のプロセッサ部分２０４ａ−２０４ｃを関連するメ
モリ部分２０６ａ−２０６ｃに結合する専用の「オン・
チップ」バス２０８ａ−２０８ｃを持っている。こうし
て、コンピュータ・システム１００の動作に必要なメモ
リが、実質的に、組込みメモリ部分２０６ａ−２０６ｃ
に互って分布している。タスク向けプロセッサ２０４ａ
−２０４ｃはバス２０８ａ−２０８ｃを介して記憶位置
へのアクセスが速く、各々のオン・チップ・バス２０８
ａ−２０８ｃが他のどのデバイスとの共有でもないの
で、データ・バスのコンテンションがない。この為、組
込みメモリ部分２０６ａ−２０６ｃを（関連するタスク
向けプロセッサから要求される）ある機能に専用にする
ことにより、好ましい実施例２００は、データ・バスの
隘路を伴わずに、タスクを引受けることが出来るように
する。

【０００９】好ましい実施例２００では、メモリ部分２
０６ａ−２０６ｃはダイナミック・ランダムアクセス・
メモリ（ＤＲＡＭ）であり、同期ＤＲＡＭを含んでいて
よい。ＤＲＡＭがダイナミック記憶装置であることによ
り、消費電力が減少する。更に、ＤＲＡＭのメモリ・セ
ルの寸法が比較的小さいことにより、他の種類のメモリ
に比べて、ダイの寸法が減少する。この為、ＤＲＡＭは
メモリ部分２０６ａ−２０６ｃとして使うとき、特に有
利である。メモリ部分２０６ａ−２０６ｃの記憶容量
は、そのタスク向けプロセッサ２０２ａ−２０２ｃの必
要に応じて変えることが出来る。メモリ部分２０６ａ−
２０６ｃは、最新ＤＲＡＭにおける大きさの記憶装置を
含むが、現在では、これは約３２メガバイトの記憶装置
である。オン・チップ・バス２０８ａ−２０８ｃは、タ
スク向けプロセッサ２０２ａ−２０２ｃを形成するのに
使われる導電層から作られている。これは、図１の従来
のＣＰＵ中心のシステムで使われている回路板の層とは
対照的である。即ち、オン・チップ・バス２０８ａ−２
０８ｃは、各々のプロセッサ部分２０４ａ−２０４ｃと
それに関連するメモリ部分２０６ａ−２０６ｃの間に高
速データ通路を作る。オン・チップ・バス２０８ａ−２
０８ｃは、雑音に対する免疫性が一層大きく、その寸法
が比較的小さい為に、消費電力が一層少ない。最後に、
オン・チップ・バス２０８ａ−２０８ｃは、その寸法が
小さい為に、一層大きなデータ幅を持つことが出来る。
オン・チップ・バス２０８ａ−２０８ｃは、６４ビット
又は３２ビットに制限される代りに、１２８ビット又は
それより更に大きなバスの幅を持つことが出来る。

【００１０】好ましい実施例２００のプロセッサを「タ
スク向け」プロセッサと呼ぶのは、特定の形でデータを
処理するのに最適にされている（同様なタスク又は一連
の同質なタスクを遂行することが出来る資源及び内部機
能を持っている）からである。図２の特定の構成では、
タスク向けプロセッサが３次元（３Ｄ）レンダリング向
けのプロセッサ２０４ａ、超浮動小数点演算論理装置
（ＡＬＵ）２０４ｂ及びストリーミング・データ信号プ
ロセッサ（ＤＳＰ）２０４ｃを含む。この特定の３つの
プロセッサ（３Ｄ、ＡＬＵ及びストリーミングＤＳＰ）
の組合せが、用意された機能がパーソナル・コンピュー
タのアプリケーションで普通に使われるものであるの
で、パーソナル・コンピュータ・アーキテクチュアに特
に適していると言えるような１組のタスク向けプロセッ
サを代表する。しかし、このような特定の組合せのタス
ク向けプロセッサ２０８ａ−２０８ｃは、この発明をそ
れに制限するものと解してはならない。どんな種類の機
能が希望されるかに応じて、異なるタスクに対して最適
化したプロセッサ並びに／又は追加のタスク向けプロセ
ッサをコンピュータ・システム２００に用いることが出
来る。３Ｄプロセッサ２０４ａは、そのレンダリング・
パイプライン全体を局部的に（即ち、３Ｄプロセッサ２
０４ａで）遂行することが出来るので、特に有利であ
る。これは従来の多くの方式と対照的である。その場
合、レンダリング・プロセスを、ＣＰＵによって遂行さ
れる第１の部分（従って従来のデータ・バスの隘路の影
響を受ける）と、「バック・エンド」３Ｄグラフィック
・プロセッサによって遂行される第２の部分とに分けて
いる。同様に、ストリーミング・データ信号プロセッサ
２０４ｃも特に有利である。多くの種類のデータ（特に
ビデオ及びオーディオ）は、効率のいい形で記憶される
ように符号化されている。符号化されたデータを再生す
る為には、符号化されたデータがデータ源からストリー
ムとして出てくるときに、このデータに対して複号信号
処理アルゴリズムを実施しなければならない。従来の多
くの方式は、複号アルゴリズムの全部又は一部分を実施
する為にＣＰＵを利用する。３Ｄレンダリング・パイプ
ラインの場合と同じく、ＣＰＵを利用すると、複号プロ
セスはデータ・バスの隘路の影響を受けることがある。
専用の集積メモリを持つストリーミングＤＳＰタスク向
けプロセッサを用いると、この隘路を避けることが出来
る。タスク向けプロセッサ２０２ａ−２０２ｃが、シス
テム・バス２１２に共通に結合されたパケットをベース
とするプロセッサ・インターフェース２１０ａ−２１０
ｃを更に含むことが示されている。（勿論、これは３つ
のプロセッサを利用した例であって、更に多くを利用す
ることが出来る。）システム・バス２１２は必ずしも普
通のバス（即ち、バス上の悉くのデバイスを共通に接続
する一連の導電線）ではなく、その代りに、パケット情
報のポイント・ツー・ポイントの伝送を行う接続装置で
ある。即ち、システム・バス２１２は普通の構成にして
もよいが、考えられる１つの例を挙げれば、各々のパケ
ット内のノード及びアドレス情報に従ってパケット情報
を差し向ける一連の高速スイッチ構造をも含むことが出
来る。

【００１１】好ましい実施例２００のアーキテクチュア
は、ＣＰＵを含まず、他のすべてのデバイスに優先して
バスを引き受けるバス・「マスター」を含んでいない。
その代りに、好ましい実施例のバス２１２は多重マスタ
ー・バスであって、任意のタスク向けプロセッサ２０２
ａ−２０２ｃがバス・マスターになることが出来るよう
にする。しかし、システム・バス２１２に於けるコンテ
ンションを避ける為、好ましい実施例２００は専用のバ
ス制御装置２１４を持っていて、これが調停バス・マス
ターとして作用し、バス・コンテンションが起こった場
合、どのパケットを出すデバイスが優先するかを決定す
る。更に図２には、ネットワーク・インターフェース・
デバイス２１６、大量記憶装置制御装置デバイス２１８
及びバス・インターフェース・デバイス２２０を含む他
の多数のデバイスが示されている。これらの他のデバイ
ス２１６、２１８及び２２０は、パケット・ベースのイ
ンターフェース回路をも含む。バス・インターフェース
・デバイス２２０は、入出力デバイス等に接続されるこ
とがある他の２次バスに対するアクセスも行うことが出
来る。

【００１２】好ましい実施例２００は、実質的にシステ
ムのＲＡＭを集積メモリ部分２０６ａ−２０６ｃに互っ
て分配するから、好ましい実施例２００は、アプリケー
ション・タスクを認識するように分割され又はセグメン
ト分割されるオペレーティング・システムと共に使われ
るよう意図される。各タスクは、最も適切なタスク向け
プロセッサ２０２ａ−２０２ｃに割り当てられ、そのタ
スク向けプロセッサ２０２ａ−２０２ｃ内で局部的に実
行される。従って、オペレーティング・システムが「ア
プレット化」されていると見なすことが出来、各々のア
プレットが特定のタスク又は１組の同質なタスクに対し
て最適化されている。こうして、限られたデータ・バス
を介して、同じマイクロプロセッサを用いて種々の異な
るタスクを実行する代りに、好ましい実施例は計算タス
クを、何れも排他的なメモリ部分２０６ａ−２０６ｃを
持つ利用し得るタスク向けプロセッサ２０２ａ−２０２
ｃに互って割り当てる。こうして得られる好ましいコン
ピュータ・システム２００及び関連するセグメント分割
されたオペレーティング・システムはＪＡＶＡ（登録商
標）ヴァーチャル・マシンとして作用し得る。好ましい
実施例２００は種々のタスク向けプロセッサ２０２ａ−
２０２ｃに取り入れたメモリを持っているが、コンピュ
ータ・システム２００が追加のメモリを持っていてもよ
いことを承知されたい。例えば、普通のメモリ・モジュ
ールをシステム・バス２１２に取付け、種々のタスク向
けプロセッサ２０２ａ−２０２ｃによってアクセスする
ことが出来る。専用の集積メモリ部分２０６ａ−２０６
ｃが存在する為、このような従来のメモリ・モジュール
と種々のタスク向けプロセッサ２０２ａ−２０２ｃとの
間のデータ・トラヒックは、従来の方式と同じ程の隘路
に患わされることがない。ここに述べた好ましい実施例
がこの発明の１つの実施例に過ぎないことを承知された
い。即ち、好ましい実施例を詳しく説明したが、この発
明は、特許請求の範囲によって定められたこの発明の範
囲を逸脱せずに、種々の変更、置換を加えることが出来
ることを承知されたい。

【００１３】以上の説明に関し、更に以下の項目を開示
する。 （１） 異なる種類のタスクを遂行するのに適した少な
くとも２つのプロセッサ・デバイスを含む複数個のプロ
セッサ・デバイスと、各々のプロセッサ・デバイスのパ
ケット・ベースのインターフェースに結合されるシステ
ム・バスを含み、各々のプロセッサは、タスク向け動作
を遂行するデータ処理部分、オン・チップ・データ・バ
スによって前記データ処理部分に結合された集積メモリ
部分、及びパケット・ベースの情報を受信及び送信する
パケット・ベースのインターフェースを含むコンピュー
タ・システム。 （２） 第（１）項記載のコンピュータ・システムに於
て、前記プロセッサ・デバイスが３次元画像描出タスク
に適したプロセッサ・デバイスを含むコンピュータ・シ
ステム。 （３） 第（１）項記載のコンピュータ・システムに於
て、前記プロセッサ・デバイスが、ストリーミング・デ
ータ信号処理タスクを遂行するのに適したプロセッサ・
デバイスを含むコンピュータ・システム。 （４） 第（１）項記載のコンピュータ・システムに於
て、前記プロセッサ・デバイスが演算論理タスクに適し
たプロセッサ・デバイスを含むコンピュータ・システ
ム。 （５） 第（１）項記載のコンピュータ・システムに於
て、プロセッサ・デバイスの間でのバス制御の調停をす
るバス制御装置を含むコンピュータ・システム。

【００１４】（６） 多重タスク向けプロセッサの間で
コンピュータ・プログラム・アプリケーションを分ける
計算システムに於て、第１の半導体ダイ上に形成されて
いて、プロセッサ部分及びメモリ部分を含む第１のタス
ク向けプロセッサと、第２の半導体ダイ上に形成されて
いて、プロセッサ部分及びメモリ部分を含み、前記第１
のタスク向けプロセッサとは異なるタスクを遂行するの
に適している第２のタスク向けプロセッサと、第３の半
導体ダイ上に形成されていて、プロセッサ部分及びメモ
リ部分を含み、前記第１のタスク向けプロセッサ及び第
２のタスク向けプロセッサとは異なるタスクを遂行する
のに適している第３のタスク向けプロセッサと、前記第
１、第２及び第３のタスク向けプロセッサに共通に結合
されたシステム・バスと、前記第１、第２及び第３のタ
スク向けプロセッサの間でのバス・マスタリングを調停
するバス制御装置を含む計算システム。 （７） 第（６）項記載の計算システムに於て、前記第
１のタスク向けプロセッサのメモリ部分がダイナミック
・ランダムアクセス・メモリ（ＤＲＡＭ）を含む計算シ
ステム。 （８） 第（７）項記載の計算システムに於て、前記第
２のタスク向けプロセッサのメモリ部分がダイナミック
・ランダムアクセス・メモリ（ＤＲＡＭ）を含む計算シ
ステム。 （９） 第（８）項記載の計算システムに於て、前記第
３のタスク向けプロセッサのメモリ部分がダイナミック
・ランダムアクセス・メモリ（ＤＲＡＭ）を含む計算シ
ステム。 （１０） 第（６）項記載の計算システムに於て、第
１、第２及び第３のタスク向けプロセッサがシステム・
バスを介してパケットの形で情報を送信する計算システ
ム。

【００１５】（１１） 多数のタスク向けプロセッサ２
０２ａ−２０２ｃを持つコンピュータ・システム２００
を開示した。タスク向けプロセッサ２０２ａ−２０２ｃ
は何れも、オン・チップ・バス２０８ａ−２０８ｃによ
って集積メモリ部分２０６ａ−２０６ｃに結合されたプ
ロセッサ部分２０４ａ−２０４ｃを含む。パケット形式
の情報がシステム・バス２１２を介してタスク向けプロ
セッサ２０２ａ−２０２ｃの間で伝送される。タスク向
けプロセッサ２０２ａ−２０２ｃの間のバスの調停が、
バス制御装置２１４によって定められる。

【図面の簡単な説明】

【図１】従来のパーソナル・コンピュータ・システムの
簡略ブロック図。

【図２】好ましい実施例のコンピュータ・システムの簡
略ブロック図。

【符号の説明】

２００ コンピュータ・システム ２０２ａ−２０２ｃ タスク向けプロセッサ ２０４ａ−２０４ｃ プロセッサ部分 ２０６ａ−２０６ｃ 集積メモリ部分 ２０８ａ−２０８ｃ オン・チップ・バス ２１２ システム・バス ２１４ バス制御装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 異なる種類のタスクを遂行するのに適し
   た少なくとも２つのプロセッサ・デバイスを含む複数個
   のプロセッサ・デバイスと、 各々のプロセッサ・デバイスのパケット・ベースのイン
   ターフェースに結合されるシステム・バスを含み、各々
   のプロセッサは、 タスク向け動作を遂行するデータ処理部分、 オン・チップ・データ・バスによって前記データ処理部
   分に結合された集積メモリ部分、及びパケット・ベース
   の情報を受信及び送信するパケット・ベースのインター
   フェースを含むコンピュータ・システム。
2. 【請求項２】 多重タスク向けプロセッサの間でコンピ
   ュータ・プログラム・アプリケーションを分ける計算シ
   ステムに於て、 第１の半導体ダイ上に形成されていて、プロセッサ部分
   及びメモリ部分を含む第１のタスク向けプロセッサと、 第２の半導体ダイ上に形成されていて、プロセッサ部分
   及びメモリ部分を含み、前記第１のタスク向けプロセッ
   サとは異なるタスクを遂行するのに適している第２のタ
   スク向けプロセッサと、 第３の半導体ダイ上に形成されていて、プロセッサ部分
   及びメモリ部分を含み、前記第１のタスク向けプロセッ
   サ及び第２のタスク向けプロセッサとは異なるタスクを
   遂行するのに適している第３のタスク向けプロセッサ
   と、 前記第１、第２及び第３のタスク向けプロセッサに共通
   に結合されたシステム・バスと、 前記第１、第２及び第３のタスク向けプロセッサの間で
   のバス・マスタリングを調停するバス制御装置と含む計
   算システム。