JPS59114663A - デ−タ送信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は複合プロセッサシステムにおけるデータ送信装
置に関する。

近年、安価なプロセッサを複数台結合し、信頼性、高速
性に勝れた計算様システムを実現するいわゆる複合プロ
セッサシステムの開発が各所で行なわれ大きな成果を上
けている。

この様な接合プロセッサにおいては１台のプロセッサか
ら他のすべてのプロセッサに対し同時に同一のデータを
送信するいわゆるブロードキャスト通信機能が必要とな
る。つまり複数のプロセッサが互に協調して１つのジョ
ブあるいはタスクを実行する際、各プロセッサ間の同期
をとる事が必要不可決の条件となる。

従来この種の方式としては１台のプロセッサから他のす
べてのプロセッサに対し１回あるいは数回データを送信
したり、又一方１台のプロセッサから他のプロセッサの
各々に対し１台毎にデータ送信のためのリンクをつくシ
データ送信の確認をとシながらデータを送信する方法が
ある。

前者の例は送信先のプロセッサの受信状態を確認しない
のでデータ受信もれあるいはデータの壊失等危険性が高
く、又後者の例では転送効率がきわめて悪い欠点を有す
。

本発明の目的は上記種々の欠点に鑑みなされたもので効
率の良いしかも信頼性の高いブロードキャスト通信手段
を実現するデータ送信装置を提供するものである。

以下図面によシ本発明装置の詳細を説明する。

第１図は本発明装置の一実施例を示すデータ送信装置の
構成図である。

プロセッサ４１〜４Ｎは各々のアダプタ３１〜３Ｎを介
し、データを送受信するためのデータバス１０とコント
ロール信号を転送するためのコントロールバス２０を介
し、各々並列に接続される。

第２図は前記データ送信装置を構成するアダプタの構成
図である。アダプタ３０は送信レジスタ３０１、受信レ
ジスタ３０鵞、レディフラグ３０４、プロセッサネーム
発生器３０ｓ１プ四セツサレジスタ３０６及びデコーダ
３０３によって構成される。送信レジスタ３０１は送信
データを一時スドアするためのレジスタであシ、又受信
レジスタ３０雪は送信されてきたデータをストアするた
めのものである。レディフラグ３０４はプロセッサのデ
ータ受信可能状態を示すフラグであシ、プロセッサが受
信可能状態の時、プロセッサからのレディフラグセット
命令によｐセットされ、又受信不能状態の時、プロセッ
サからのレディフラグリセット命令によシリセットされ
るものである。プロセッサネーム発生器３０．は、プロ
セッサが受信不能状態の時、つまシレディフラグ３０４
がリセットされている時データが送信されてきた際、コ
ントロールバス２０にプロセッサネームを出力するもの
である。プロセッサネームレジスタ３０６はデータを送
信した後、受信されなかった際にコントロールバス２０
を介して送られて来るプロセッサネームをストアするた
めのレジスタである。このプロセッサネームレジスタ３
０６は、データを送信したプロセッサのアダプタ内に含
まれるプロセッサレジスタ３０６のみデータ送信後一定
期間セット可能になる。さらにデコーダ３０ｓはプロセ
ッサからの各種命令をデコードしアダプタ内の各装置を
制御する各種制御信号を発生するものである。

次に本発明装置の動作を説明するためにプロセッサ４１
からプロセッサ４２及びプロセッサ４３に同一のデータ
を送信する例を示す。プロセッサ４１はアダプタ３１の
送信レジスタ３０１に送信データをセットし、さらにデ
ータ送信命令を出力する。データ送信命令はアダプタ３
１のデコーダ３０３によシブコードされ、その制御信号
が送信レジスタ３０１の内容をデータバス１０に出力す
る。プロセッサ４２及びプロセッサ４３がデータ受信可
能力状態であればアダプタ３２及びアダプタ３３のレデ
ィフラグ３０４がセットされておシ、プロセッサ４１か
ら送信されたデータはプロセッサ４２及びプロセッサ４
３の各々のアダプタの受信レジスタ３０２にセットされ
る。従ってプロセッサ４２及びプロセッサ４３はデータ
入力命令によシ各々の受信レジスタ３０２からデータを
取シ込む。一方データを送信したプロセッサ４１はアダ
プタ３１のプロセッサネームレジスタ３０６を一定期間
センスしてデータ送信の完了を確認する。

次に前述した例においてプロセッサ４２が受ｉできない
場合を説明する。この場合プロセッサ４２のアダプタ３
２のレディフラグ３０４はリセットされておシ、プロセ
ッサ４１からデータが送信されるとプロセッサ４２のア
ダプタ３２の受信レジスタ３０２にはデータがセットさ
れずアダプタ３２のプロセッサネーム発生器３０５から
プロセッサが出力される。このプロセッサネームはコン
トロールバス２０を介してプロセッサ４１のアダプタ３
１に返され、アダプタ３１のプロセッサレジスタ３０６
にセットされる。プロセッサ４１はアダプタ３１のプロ
セッサレジスタ３０６を一定期間センスしてデータ送信
の不成功を検出する。従ってプロセッサ４１はアダプタ
３１のプロセッサレジスタ３０６をクリアして再びデー
タを送信する。この様にプロセッサ４２が受信可能状態
になシ、確実にデータを受信するまで何回でも上述のシ
ーフェンスが繰シ返されプロセッサ４１からデータが送
信される。

なお、このデータ送信状態では正常にデータを、受信し
たプロセッサ４３にも再度データが送信される。この場
合、プロセッサ４３はプロセッサ４１からのデータを受
信し、データによって指示される処理が実行される。従
ってプロセッサ４３に再度データが転送されるとプロセ
ッサ４３は同じ処理を繰シ返す事にガる。つまシこの考
えはプロセッサ間の同期をとる事を意味する。

以上の説明では３台のプロセッサ間で１対２のブロード
キャスト通信の例を示したが、Ｎ台のプロセッサ間で１
対（Ｎ−１）のブロードキャスト通信の例も同様でおる
。

なお前述の説明ではデータの送信に限ったがデータのか
わシにコントロール信号等コマンド情報を用いても何ら
さ１７つかえない。

なお本説明ではプロセッサネームレジスタ３０６を１個
として説明したが複数のプロセッサネームレジスタ３０
６を用意し受信できなかったプロセッサネームを複数格
納する事は容謳に考えられる。

又２つ以上のプ弓セッサから上述の様なブロードキャス
ト通信が行なわれる場合にはデータ送信は完了しない。

この場合、一定期間データを送信した後、送信プロセッ
サ自身が受信プロセッサになる様にすればよい。なお本
説明ではデータバス１゜のプツトロック処理機構につい
ては述べなかったが実際の装置では伺加される事は当然
の事である。

以上説明した様に、複合プロセッサシステムにおけるデ
ータ通信において効率の良いしかも信頼性の高いブロー
ドキャスト通信が実現できるデータ送信装置を提供する
もので実用に供してきわめて有効である。

【図面の簡単な説明】

第１図は本発明装置にかかるデータ送信装置の一実施例
を示す構成図、第２図は本発明装置にがかるデータ送信
装置を連成するアダプタの構成図である。 図において、ｌＯ・・・・・・データバス、２ｏ・・・
・・・コントロールバス、３１〜３Ｎ・・・・・・アダ
プタ、４１〜４Ｎ・・・・・・フロセラ？、３０．・・
・・・・送信データレジスタ、３０２・・・・・・受信
レジスタ、３ｏ３・・・・−デコーダ、３ｏ４・・・・
・・レディフラグ、３ｏ５・・・用グロセッザネーム発
生器、３０６・・・−・・プロセッサネームレジスタで
ある。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 情報を転送する第１のバスと制御信号を転送する第２の
   バスに各々並列に複数のプロセッサを接続し、前記複数
   のプロセッサには前記第１のバスを介して前記プロセッ
   サ間で互いにデータを授受する機能と、前記第１のバス
   を介して送信されたデータを受信できガかった処理装置
   は前記第２のバスを介して前記データを発信したプロセ
   ッサに対し前記データを受信できなかったプロセッサの
   固有のネームを送信する機能を有しｆｓ記プロセッサの
   １台から前記他のすべてのプロセッサに同一のデータを
   送信した際前記固有のネームが返されたプロセッサに対
   ［７、前記データを再送信することを％徴とするデータ
   装置。