JPH0528769A - デユアルポートメモリ - Google Patents

Abstract

(57)【要約】 【目的】 ソフトウェアによるデータの読み書きの可否
の判定を省き、高速なデータ通信を実現できるデュアル
ポートメモリを提供する。 【構成】 第１，第２のメモリセル１０２，１０８は同
時に同一アドレスがアクセスされるが、第２のメモリセ
ル１０８は第１のメモリセル１０２よりも高速に読み書
き可能なメモリセルであり、第１のメモリセル１０２の
リード／ライトサイクルの最初に第１のメモリセル１０
２と同一アドレスにあるヴァリッドビットが読み出され
る。このヴァリッドビットは、入出力制御回路１０６，
１０７に入力され、ここで制御信号と論理演算が行われ
て、第１のメモリセル１０２のリード／ライトサイクル
を続行するか否かが決定される。リード／ライトサイク
ルが続行される場合、同時に、ヴァリッドビットを更新
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、全く独立した２つの
アドレスデコーダ、データ入出力バッファをもち、それ
ぞれのポートからメモリセルの任意のアドレスへのデー
タの読み書きが可能なデュアルポートメモリに関するも
のである。

【０００２】

【従来の技術】近年、ＶＬＳＩ技術の発展により画像処
理専用のフレームメモリやＦＩＦＯ(First-In-First-Ou
t)メモリ等、用途別のメモリが開発、商品化されてお
り、デュアルポートメモリもその内の一つである。図３
に従来のデュアルポートメモリのブロック図を示す。メ
モリＩＣはメモリアレイに対し、１組のＩ／Ｏバッフ
ァ、アドレスデコーダしか持たないのが一般的である
が、デュアルポートメモリはＩ／Ｏバッファ３０４，３
０５、アドレスデコーダ３０１，３０３をそれぞれ２組
づつ持ち、どちら側のポートからでも、メモリセル３０
２の任意のアドレスへデータの読み書きが独立して行え
るようになっている。このデュアルポートメモリは、２
つのＣＰＵ間でのデータのやり取りなど、並列処理、高
速通信の要求の高まりと共に２つまたはそれ以上の機器
間の通信バッファメモリとして広く使われ始めている。

【０００３】

【発明が解決しようとする課題】しかしながら上記従来
のデュアルポートメモリでは、例えば２つのＣＰＵ間の
通信用として使用した場合、メモリセル３０２にデータ
を読み書きする前にそのアドレスにデータを書き込んで
よいか、あるいはそのアドレスからデータを読み出して
よいかを判定する必要がある。すなわち、一方のＣＰＵ
が転送したいデータを書き込む前に他方のＣＰＵがデー
タを読み出してしまった場合、正しいデータ通信が行わ
れたことにならない。こういった事を避けるために、両
方のＣＰＵ間で同期をとるとか、デュアルポートメモリ
を疑似的にＦＩＦＯメモリとして管理するなど両方のＣ
ＰＵにおいてソフトウェア的に処理するのが一般的であ
るが、データの転送とは無関係なオーバーヘッドが生じ
ることとなり、データ通信の速度の低下を招く上にソフ
トウェアも頻雑になり、余計なバグの入り込む余地が生
まれることになる。

【０００４】この発明の目的は、上記問題点に鑑みて為
されたもので、ソフトウェアによるデータの読み書きの
可否の判定を省き、高速なデータ通信を実現できるデュ
アルポートメモリを提供することである。

【０００５】

【課題を解決するための手段】請求項１記載のデュアル
ポートメモリは、第１のメモリセルよりも高速に読み書
き可能であり、第１のメモリセルの同一アドレスに記憶
されたデータが有効であるか否かを示すヴァリッドビッ
トを記憶する第２のメモリセルと、この第２のメモリセ
ルに記憶されたヴァリッドビットと外部から入力される
制御信号との論理演算結果にしたがって第１のメモリセ
ルに対するデータの入出力を制御するとともに、第１の
メモリセルに対する入出力結果を第２のメモリセルにフ
ィードバックして記憶させる入出力制御回路とを設けた
ことを特徴とする。

【０００６】請求項２記載のデュアルポートメモリは、
第１のメモリセルよりも高速に読み書き可能であり、第
１のメモリセルに記憶されるデータの優先順位を表すｍ
ビット（ｍは任意の自然数）からなるプライオリティデ
ータを同一アドレスに記憶する第２のメモリセルと、こ
の第２のメモリセルに記憶されたプライオリティデータ
と外部から入力されるプライオリティデータとを比較演
算し、この演算結果にしたがって第１のメモリセルへの
データの入出力を制御するとともに、第１のメモリセル
へのデータの入出力が発生した場合にこのデータのプラ
イオリティデータを第２のメモリセルに記憶させる制御
回路とを設けたことを特徴とする。

【０００７】

【作用】この発明は上記した構成によって、第１のメモ
リセルのリード／ライト・サイクル中に第１のメモリセ
ルと同一アドレスにある第２のメモリセル上のデータに
基づいて第１のメモリセルに対する入出力の可否判定を
行うので、任意のアドレスに対するデータの読み出し・
書き込みの可否判定のステップを見掛け上省略し、高速
なデータ通信を実現できる。

【０００８】

【実施例】以下この発明の一実施例のデュアルポートメ
モリについて、図面を参照しながら説明する。 〔第１の実施例；請求項１に対応〕図１はこの発明の第
１の実施例のデュアルポートメモリのブロック図を示す
ものである。図１において、１０１，１０３はアドレス
デコーダ、１０４，１０５は入出力バッファ、１０２は
ｎワード（ｎは任意の自然数）のデータを記憶する第１
のメモリセル、１０６，１０７は入出力制御回路、１０
８は第２のメモリセルである。第２のメモリセル１０８
は、第１のメモリセル１０２よりも高速に読み書きで
き、第１のメモリセル１０２の同一アドレスにあるデー
タが有効であるか否かを示すヴァリッドビットを記憶す
る。ヴァリッドビットは有効・無効に対して“１”・
“０”を対応させる。第１，第２のメモリセル１０２，
１０８には、アドレスデコーダ１０１，１０３から共通
にアドレスのデコード結果が入力され、同時に同一アド
レスがアクセスされる。入出力制御回路１０６，１０７
は、第１のメモリセル１０２のデータと同一アドレスに
あるヴァリッドビットを第２のメモリセル１０８から読
み出し、読み出したヴァリッドビットと外部から入力さ
れる制御信号との論理演算を行い、第１のメモリセル１
０２に対するデータの入出力の可否を決定し、結果を入
出力バッファ１０４，１０５に出力するとともに第２の
メモリセル１０８にフィードバックして書き込む。

【０００９】以下、この発明によるデュアルポートメモ
リの動作について説明する。データの読み出し時には、
第１，第２のメモリセル１０２，１０８で同時にリード
サイクルを開始するが、第２のメモリセル１０８は第１
のメモリセル１０２よりも高速に読み書き可能なメモリ
セルであるので、先に第２のメモリセル１０８のヴァリ
ッドビットが読み出され、入出力制御回路１０６，１０
７に渡される。入出力制御回路１０６，１０７は渡され
たヴァリッドビットが“１”であれば、第１のメモリセ
ル１０２のリードサイクルを続行し、データバスにデー
タを出力すると同時に、第２のメモリセル１０８に対し
て“０”を書き込む。ヴァリッドビットが“０”であれ
ば、第１のメモリセル１０２のリードサイクルを中断す
る。

【００１０】またデータの書き込み時には、第１のメモ
リセル１０２に対してはライトサイクルに入るが、第２
のメモリセル１０８に対してはリードサイクルに入り、
先にヴァリッドビットを読み出す。このヴァリッドビッ
トが“０”であれば、第１のメモリセル１０２に対する
ライトサイクルを続行し、データバス上にあるデータを
第１のメモリセル１０２内に書き込むと共に第２のメモ
リセル１０８に“１”を書き込む。ヴァリッドビットが
“１”であれば、第１のメモリセル１０２のライトサイ
クルを中断する。

【００１１】この発明によるデュアルポートメモリは、
データを記憶する第１のメモリセル１０２よりも高速に
読み書き可能な第２のメモリセル１０８に、第１のメモ
リセル１０２にあるデータの有効／無効を示すヴァリッ
ドビットを記憶させ、このヴァリッドビットと制御信号
との論理演算によって第１のメモリセル１０２に対する
アクセスの可否判定を行うように構成しているのがポイ
ントであり、これによって第１のメモリセル１０２に対
するリード／ライトサイクルの中にそのアドレスに対す
るアクセスの可否判定のプロセスが隠される。また、ワ
ード毎にヴァリッドビットを付加し、制御信号との論理
演算を行うように構成しているので、複雑なシーケンス
によるアクセスでも全く独立に両方のポートから読み書
き可能である。

【００１２】以上のように請求項１記載の発明に基づく
この実施例によれば、データを記憶する第１のメモリセ
ル１０２よりも高速に読み書き可能な第２のメモリセル
１０８を設け、この第２のメモリセル１０８に第１のメ
モリセル１０２の同一アドレスにあるデータが有効／無
効を示すヴァリッドビットを記憶させ、このヴァリッド
ビットに基づいて第１のメモリセル１０２に対するデー
タの入出力を制御する入出力制御回路１０６，１０７を
設けるように構成することにより、任意のアドレスへの
アクセスの可否をソフトウェアによって決定することな
く、デュアルポートメモリの２つのポートから全く独立
に任意のアドレスにアクセスできるため、この発明によ
るデュアルポートメモリを用いたシステムにおいては２
つのＣＰＵ間で高速なデータ通信を実現できる。

【００１３】〔第２の実施例；請求項２に対応〕図２は
この発明の第２の実施例のデュアルポートメモリのブロ
ック図である。図２において、２０１，２０３はアドレ
スデコーダ、２０２はｎワード（ｎは任意の自然数）の
データを記憶する第１のメモリセル、２０４，２０５は
入出力バッファ、２０６，２０７は入出力制御回路、２
０８，２０９は比較演算回路，２１０は第１のメモリセ
ル２０２よりも高速に読み書き可能であり第１のメモリ
セル２０２に記憶されるデータの優先順位を表すｍビッ
ト（ｍは任意の自然数）からなるプライオリティデータ
を同一アドレスに記憶する第２のメモリセルである。な
お、制御回路は入出力制御回路２０６，２０７および比
較演算回路２０８，２０９により構成される。

【００１４】以上のように構成されたデュアルポートメ
モリについて、以下その動作を説明する。ここでは、こ
の発明によるデュアルポートメモリを用いたシステムに
於いて、２つのデータブロックからなるデータをマージ
して１つのデータブロックを再構成する場合を例に挙げ
る。データの優先順位を決定するプライオリティデータ
は、その値が小さいほど優先順位が高いものとする。各
データブロック内のデータにはワード毎に優先順位が与
えられている。

【００１５】それぞれのデータブロックの書き込みは、
デュアルポートメモリの両方のポートから同時に実行さ
れる。この時、入出力制御回路２０６，２０７で、第１
のメモリセル２０２に対してライトサイクル、第２のメ
モリセル２１０に対してはリードサイクルに入るよう制
御する。第２のメモリセル２１０は第１のメモリセル２
０２よりも高速に読み書き可能なので、先に第２のメモ
リセル２１０にあるプライオリティデータが読みださ
れ、比較演算回路２０８，２０９に入力される。比較演
算回路２０８，２０９は、外部から書き込もうとしてい
るデータのプライオリティデータと比較演算を行い、こ
の結果、第１のメモリセル２０２にあるデータの方が優
先順位が高ければ、第１のメモリセル２０２に対するラ
イトサイクルをすぐに中断する。逆に、外部から書き込
もうとするデータの方が優先順位が高ければ、第１のメ
モリセル２０２に対するライトサイクルを続行し、デー
タバス上にあるデータを第１のメモリセル２０２に書き
込むと同時に第２のメモリセル２１０のプライオリティ
データを更新する。

【００１６】この発明によるデュアルポートメモリは、
第１のメモリセル２０２のライトサイクル中にデータの
優先順位の比較演算を行い、この演算結果によって第１
のメモリセル２０２に対する書き込みの可否判定を行う
ことができるので、書き込みの可否判定のプロセスが見
掛け上なくなり連続的にデータを書き込むことができ
る。また、ワード毎に優先順位の比較演算を行うので、
２つのデータブロックからなるデータを全く独立に２つ
のポートからランダムに書き込むことができる。

【００１７】以上のように請求項２記載の発明に基づく
この実施例によれば、データを記憶する第１のメモリセ
ル２０２よりも高速に読み書き可能な第２のメモリセル
２１０を設け、この第２のメモリセル２１０に第１のメ
モリセル２０２の同一アドレスにあるデータの優先順位
を示すプライオリティデータを記憶させ、このプライオ
リティデータと外部から入力されるプライオリティデー
タとの比較演算を行うとともに第２のメモリセル２１０
のプライオリティデータの更新を行う比較演算回路２０
８，２０９と、その演算結果に基づいて第１のメモリセ
ル２０２に対する入出力を制御する入出力制御回路２０
６，２０７を設けるように構成することにより、両ポー
トから全く独立に優先順位の違うデータの混じったブロ
ックデータを書き込むことができるので、非常に高速に
優先順位の違うデータの混じったデータブロックをマー
ジすることが可能である。

【００１８】

【発明の効果】請求項１記載のデュアルポートメモリ
は、第１のメモリセルよりも高速に読み書き可能な第２
のメモリセルを付加し、この第２のメモリセルに第１の
メモリセルのデータが有効であるか否かを示すヴァリッ
ドビットを同一アドレスに記憶させ、このヴァリッドビ
ットと外部から入力される制御信号との論理演算結果に
したがって第１のメモリセルに対するデータの入出力を
制御するとともに、第１のメモリセルに対する入出力結
果を第２のメモリセルにフィードバックする入出力制御
回路を設けることにより、この発明によるデュアルポー
トメモリを２つのＣＰＵ間のデータ通信用に使ったシス
テムにおいて高速なデータ通信を実現できる。

【００１９】また、請求項２記載のデュアルポートメモ
リは、第１のメモリセルのデータのｍビット（ｍは任意
の自然数）からなるプライオリティデータを第２のメモ
リセルの同一アドレスに記憶させ、このプライオリティ
データと外部から入力されるプライオリティデータとを
比較演算し、この演算結果に従って第１のメモリセルへ
の入出力を制御するとともに第１のメモリセルに対する
データの入出力が発生した場合、このデータのプライオ
リティデータを第２のメモリセルに記憶させる制御回路
を設けたことにより、この発明によるデュアルポートメ
モリを用いたシステムで、優先順位の異なるデータを含
む複数のデータブロックをマージして１つのデータブロ
ックとする操作を高速に実行できると共に、ソフトウェ
アの負担が小さくなり、コンパクトなシステムができ
る。

【図面の簡単な説明】

【図１】この発明の第１の実施例のデュアルポートメモ
リのブロック図である。

【図２】この発明の第２の実施例のデュアルポートメモ
リのブロック図である。

【図３】従来のデュアルポートメモリのブロック図であ
る。

【符号の説明】

１０１，１０３ アドレスデコーダ １０２ 第１のメモリセル １０４，１０５ 入出力バッファ １０６，１０７ 入出力制御回路 １０８ 第２のメモリセル ２０１，２０３ アドレスデコーダ ２０２ 第１のメモリセル ２０４，２０５ 入出力バッファ ２０６，２０７ 入出力制御回路（制御回路） ２０８，２０９ 比較演算回路（制御回路） ２１０ 第２のメモリセル

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ｎワード（ｎは任意の自然数）のデータ
   を記憶する第１のメモリセルと、この第１のメモリセル
   を共有し互いに独立した２つのアドレスデコーダおよび
   データ入出力バッファとを備えたデュアルポートメモリ
   であって、 前記第１のメモリセルよりも高速に読み書き可能であ
   り、前記第１のメモリセルの同一アドレスに記憶された
   データが有効であるか否かを示すヴァリッドビットを記
   憶する第２のメモリセルと、 この第２のメモリセルに記憶されたヴァリッドビットと
   外部から入力される制御信号との論理演算結果にしたが
   って前記第１のメモリセルに対するデータの入出力を制
   御するとともに、前記第１のメモリセルに対する入出力
   結果を前記第２のメモリセルにフィードバックして記憶
   させる入出力制御回路とを設けたことを特徴とするデュ
   アルポートメモリ。
2. 【請求項２】 ｎワード（ｎは任意の自然数）のデータ
   を記憶する第１のメモリセルと、この第１のメモリセル
   を共有し互いに独立した２つのアドレスデコーダおよび
   データ入出力バッファとを備えたデュアルポートメモリ
   であって、 前記第１のメモリセルよりも高速に読み書き可能であ
   り、前記第１のメモリセルに記憶されるデータの優先順
   位を表すｍビット（ｍは任意の自然数）からなるプライ
   オリティデータを同一アドレスに記憶する第２のメモリ
   セルと、 この第２のメモリセルに記憶されたプライオリティデー
   タと外部から入力されるプライオリティデータとを比較
   演算し、この演算結果にしたがって前記第１のメモリセ
   ルへのデータの入出力を制御するとともに、前記第１の
   メモリセルへのデータの入出力が発生した場合にこのデ
   ータのプライオリティデータを前記第２のメモリセルに
   記憶させる制御回路とを設けたことを特徴とするデュア
   ルポートメモリ。