JPS6343769B2 - - Google Patents
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- JPS6343769B2 JPS6343769B2 JP58171111A JP17111183A JPS6343769B2 JP S6343769 B2 JPS6343769 B2 JP S6343769B2 JP 58171111 A JP58171111 A JP 58171111A JP 17111183 A JP17111183 A JP 17111183A JP S6343769 B2 JPS6343769 B2 JP S6343769B2
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- 238000001514 detection method Methods 0.000 claims description 23
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 238000011084 recovery Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、コンピユータシステムのエラー処理
回路に関するものである。
回路に関するものである。
第１図は従来のコンピユータシステムのエラー
処理回路を示したもので、図中、１は中央処理装
置（以下CPUと略す）を内蔵したマイクロコン
ピユータシステム（以下マイコンシステムと略
す）である。２はバスラインで、前記マイコンシ
ステム１の他、周辺回路やメモリ回路等と接続し
てある。３はマイコンシステム１のリセツト回路
であり、接地側に手動リセツトイツチ４が、また
電源側に抵抗５が接続している。６はアドレスス
トローブ・タイムアウトエラー（以下ASエラー
と略す）検出回路であり、所定の時間以上にアド
レスストローブが出力されない時、エラーと判断
するものである。７はウオツチドツグタイマーエ
ラー（以下WDTエラーと略す）検出回路であ
り、所定の時間以上マイコンシステム１が自
WDT検出回路をアクセスしなかつた場合、エラ
ーと判断する。８はデータアクノリツジタイムア
ウトエラー（以下DTA・CKエラーと略す）検出
回路であり、周辺回路９からのデータアクノリツ
ジが所定の時間以上に応答がなかつた場合、エラ
ーと判断するものである。１０は停止信号
（HALT）発生回路であり、各エラー検出回路か
らのエラー信号によりマイコンシステム１へ停止
指令をかけるものである。１１〜１３はドライバ
回路であり、エラー表示器１４〜１６を駆動する
ものである。また１７〜１９は抵抗である。
処理回路を示したもので、図中、１は中央処理装
置（以下CPUと略す）を内蔵したマイクロコン
ピユータシステム（以下マイコンシステムと略
す）である。２はバスラインで、前記マイコンシ
ステム１の他、周辺回路やメモリ回路等と接続し
てある。３はマイコンシステム１のリセツト回路
であり、接地側に手動リセツトイツチ４が、また
電源側に抵抗５が接続している。６はアドレスス
トローブ・タイムアウトエラー（以下ASエラー
と略す）検出回路であり、所定の時間以上にアド
レスストローブが出力されない時、エラーと判断
するものである。７はウオツチドツグタイマーエ
ラー（以下WDTエラーと略す）検出回路であ
り、所定の時間以上マイコンシステム１が自
WDT検出回路をアクセスしなかつた場合、エラ
ーと判断する。８はデータアクノリツジタイムア
ウトエラー（以下DTA・CKエラーと略す）検出
回路であり、周辺回路９からのデータアクノリツ
ジが所定の時間以上に応答がなかつた場合、エラ
ーと判断するものである。１０は停止信号
（HALT）発生回路であり、各エラー検出回路か
らのエラー信号によりマイコンシステム１へ停止
指令をかけるものである。１１〜１３はドライバ
回路であり、エラー表示器１４〜１６を駆動する
ものである。また１７〜１９は抵抗である。
第１図に示す如きの回路によると、エラー発生
時にはそのエラー内容を表示器１４〜１６が表示
すると共に、マイコンシステム１は停止状態とな
る。しかる後のマイコンシステム１の動作回復
は、手動リセツトスイツチ４による初期スタート
から始まる。つまり、マイコンシステム１の
CPUはエラー内容を認識できないため、エラー
の種類に対応した処理動作を行なうことができな
い。従つて、コンピユータシステムのエラー処理
および故障回復処理におけるメンテナンス性、サ
ービス性が悪いという欠点があつた。
時にはそのエラー内容を表示器１４〜１６が表示
すると共に、マイコンシステム１は停止状態とな
る。しかる後のマイコンシステム１の動作回復
は、手動リセツトスイツチ４による初期スタート
から始まる。つまり、マイコンシステム１の
CPUはエラー内容を認識できないため、エラー
の種類に対応した処理動作を行なうことができな
い。従つて、コンピユータシステムのエラー処理
および故障回復処理におけるメンテナンス性、サ
ービス性が悪いという欠点があつた。
本発明は、前記した従来技術の欠点に鑑みなさ
れたものであつて、コンピユータシステムのエラ
ー処理に対するメンテナンス性、サービス性、安
全性の向上を図ることを目的とする。
れたものであつて、コンピユータシステムのエラ
ー処理に対するメンテナンス性、サービス性、安
全性の向上を図ることを目的とする。
本発明の特徴は、エラーに対する処理および故
障回復をCRU自身に行なわせる回路構成とした
点である。すなわち、エラー信号をエラーモード
ラツチ回路にラツチさせることにより、エラーモ
ードラツチ回路から出力される割込信号およびエ
ラーデータによりCPU自身がエラーに対応した
エラー処理を行なえるように構成した点である。
障回復をCRU自身に行なわせる回路構成とした
点である。すなわち、エラー信号をエラーモード
ラツチ回路にラツチさせることにより、エラーモ
ードラツチ回路から出力される割込信号およびエ
ラーデータによりCPU自身がエラーに対応した
エラー処理を行なえるように構成した点である。
以下、第２図〜第５図に従つて本発明の一実施
例を説明する。第２図はエラー処理回路の具体的
なブロツク図であつて、第１図と同一符号を付し
てあるものは同一のものを示す。第２図におい
て、２０は周辺機器のエラーを検出するＩ／Ｏエ
ラー検出回路で、バスライン２と接続してある。
２１はメモリ回路のパリテイエラーを検出するパ
リテイエラー検出回路である。２２，２３はドラ
イバ回路であり、エラー表示器２４，２５を駆動
するものである。２６，２７は抵抗である。２
８，２９，３０，３１，３２はエラー信号を一時
記憶させるためのエラーモードラツチ回路であ
る。３３はマイコンシステム１に割込をかけるた
めの割込発生回路である。３４は電源リセツト回
路であり、手動リセツトスイツチ４は受けつけ
ず、電源停止時の場合のみリセツトがかかるよう
にしたものである。他の構成は従来と同一であ
る。
例を説明する。第２図はエラー処理回路の具体的
なブロツク図であつて、第１図と同一符号を付し
てあるものは同一のものを示す。第２図におい
て、２０は周辺機器のエラーを検出するＩ／Ｏエ
ラー検出回路で、バスライン２と接続してある。
２１はメモリ回路のパリテイエラーを検出するパ
リテイエラー検出回路である。２２，２３はドラ
イバ回路であり、エラー表示器２４，２５を駆動
するものである。２６，２７は抵抗である。２
８，２９，３０，３１，３２はエラー信号を一時
記憶させるためのエラーモードラツチ回路であ
る。３３はマイコンシステム１に割込をかけるた
めの割込発生回路である。３４は電源リセツト回
路であり、手動リセツトスイツチ４は受けつけ
ず、電源停止時の場合のみリセツトがかかるよう
にしたものである。他の構成は従来と同一であ
る。
かかる構成において、ASエラー検出回路６お
よびWDTエラー検出回路７が作動するというよ
うに、CPU自身が動作不能になるようなエラー
に対して、そのエラー信号をエラーモードラツチ
回路にラツチした後、CPUに停止指令信号およ
び割込信号（IRQ）を出力する。この時、マイコ
ンシステム１のCPUは動作停止状態となる。
CPUの再起動は、リセツトスイツチ４により行
なうが、この時エラーモードラツチ回路２８，２
９はリセツトされない。従つて、手動リセツト操
作後、エラーモードラツチ回路２８，２９より出
力される割込信号によりエラーに対する割込処理
を行なうことができる。またこの時、CPUはエ
ラーモードラツチ回路２８，２９からエラーデー
タを読み取ることができるのでエラーの種類も認
識でき、エラーの種類に対応した処理を行なうこ
とができる。
よびWDTエラー検出回路７が作動するというよ
うに、CPU自身が動作不能になるようなエラー
に対して、そのエラー信号をエラーモードラツチ
回路にラツチした後、CPUに停止指令信号およ
び割込信号（IRQ）を出力する。この時、マイコ
ンシステム１のCPUは動作停止状態となる。
CPUの再起動は、リセツトスイツチ４により行
なうが、この時エラーモードラツチ回路２８，２
９はリセツトされない。従つて、手動リセツト操
作後、エラーモードラツチ回路２８，２９より出
力される割込信号によりエラーに対する割込処理
を行なうことができる。またこの時、CPUはエ
ラーモードラツチ回路２８，２９からエラーデー
タを読み取ることができるのでエラーの種類も認
識でき、エラーの種類に対応した処理を行なうこ
とができる。
次に、DTA・CKエラー検出回路８、Ｉ／Ｏエ
ラー検出回路２０、パリテイエラー検出回路２１
のように、周辺回路、機器がエラーを起こした場
合について説明する。この場合、マイコンシステ
ム１のCPUに対して停止指令信号は入力させず、
割込信号のみを入力する。この時CPUは、直ち
にエラー割込処理を実行することができる。この
場合も、エラーモードラツチ回路３０，３１，３
２からエラーデータを読み取ることができるの
で、エラーの種類に対応した処理を行なうことが
できる。
ラー検出回路２０、パリテイエラー検出回路２１
のように、周辺回路、機器がエラーを起こした場
合について説明する。この場合、マイコンシステ
ム１のCPUに対して停止指令信号は入力させず、
割込信号のみを入力する。この時CPUは、直ち
にエラー割込処理を実行することができる。この
場合も、エラーモードラツチ回路３０，３１，３
２からエラーデータを読み取ることができるの
で、エラーの種類に対応した処理を行なうことが
できる。
以上のように同実施例によれば、CPU自身が
動作不能になるようなエラーに対しても、リセツ
ト操作後CPUはエラー内容の認識およびエラー
処理を行なうことができる。また周辺回路のエラ
ーに関しては、エラー割込処理によりCPUを停
止させずに、エラー処理を行なうことができる。
従つてメンテナンス性、サービス性、安全性は大
幅に向上し、信頼性の向上につながる。
動作不能になるようなエラーに対しても、リセツ
ト操作後CPUはエラー内容の認識およびエラー
処理を行なうことができる。また周辺回路のエラ
ーに関しては、エラー割込処理によりCPUを停
止させずに、エラー処理を行なうことができる。
従つてメンテナンス性、サービス性、安全性は大
幅に向上し、信頼性の向上につながる。
次に本発明の他の実施例を第３図により説明す
る。第３図中、３５はエラーアドレスラツチ回路
であり、エラー発生時点のアドレスを一時記憶さ
せることができるようにしてある。他の構成は、
前記実施例第２図と同一である。
る。第３図中、３５はエラーアドレスラツチ回路
であり、エラー発生時点のアドレスを一時記憶さ
せることができるようにしてある。他の構成は、
前記実施例第２図と同一である。
かかる構成において、エラーアドレスラツチ回
路３５を付加することにより、エラーが発生した
時点のアドレスをラツチすることができる。つま
り、エラー処理において、マイコンシステム１の
CPU自身がエラー時点のアドレスを認識するこ
とができる。従つて、オペレータにそのエラーア
ドレスをランプ表示等によつて知らせることも可
能であり、故障回復作業を早めることができる。
従つてメンテナンス性、サービス性がさらに向上
される。
路３５を付加することにより、エラーが発生した
時点のアドレスをラツチすることができる。つま
り、エラー処理において、マイコンシステム１の
CPU自身がエラー時点のアドレスを認識するこ
とができる。従つて、オペレータにそのエラーア
ドレスをランプ表示等によつて知らせることも可
能であり、故障回復作業を早めることができる。
従つてメンテナンス性、サービス性がさらに向上
される。
次に前述のエラーモードラツチ回路２８，２９
の具体的な回路構成について第４図を用いて説明
する。３６〜４０はラツチ回路であり、４１はラ
ツチデータの読み取り回路、４２はチツプセレク
ト回路である。
の具体的な回路構成について第４図を用いて説明
する。３６〜４０はラツチ回路であり、４１はラ
ツチデータの読み取り回路、４２はチツプセレク
ト回路である。
かかる構成において、動作を説明する。ますエ
ラー検出回路６，７，８，２０，２１からエラー
検出信号が出力された際、３６〜４０のラツチ回
路はプリセツトされる。つまり各ラツチ回路の反
転出力Ｑが“Ｌ”レベルになり、割込発生回路３
３を介して割込（IRQ）が出力される。割込処理
においてエラーデータの読み取り回路４１から
D0〜D4をCPUへ読み取ることによりエラーの種
類を認知することができる。この時、ラツチ回路
３６〜４０にはＤ端子より“Ｌ”レベルが取入ま
れ、割込が解除される。なお、３４は電源リセツ
ト回路であり、マイコンシステムの電源が停止し
た時、ラツチ回路３６〜４０をリセツトするもの
である。
ラー検出回路６，７，８，２０，２１からエラー
検出信号が出力された際、３６〜４０のラツチ回
路はプリセツトされる。つまり各ラツチ回路の反
転出力Ｑが“Ｌ”レベルになり、割込発生回路３
３を介して割込（IRQ）が出力される。割込処理
においてエラーデータの読み取り回路４１から
D0〜D4をCPUへ読み取ることによりエラーの種
類を認知することができる。この時、ラツチ回路
３６〜４０にはＤ端子より“Ｌ”レベルが取入ま
れ、割込が解除される。なお、３４は電源リセツ
ト回路であり、マイコンシステムの電源が停止し
た時、ラツチ回路３６〜４０をリセツトするもの
である。
次に、第３図に示すエラーアドレスラツチ回路
３５の詳細を第５図に示し説明する。第５図にお
いて４３，４４はエラーアドレスのラツチ回路で
あり、４５はチツプセレクト回路である。
３５の詳細を第５図に示し説明する。第５図にお
いて４３，４４はエラーアドレスのラツチ回路で
あり、４５はチツプセレクト回路である。
かかる構成において、割込発生信号（IRQ）に
よりエラーアドレスラツチ回路４３，４４はアド
レス端子A0〜A15の信号をラツチする。そして割
込処理において、出力端子D0〜D15のデータを読
み取ることにより、前述のマイコンシステム１の
CPUはエラー発生時点のアドレスを認知するこ
とができる。
よりエラーアドレスラツチ回路４３，４４はアド
レス端子A0〜A15の信号をラツチする。そして割
込処理において、出力端子D0〜D15のデータを読
み取ることにより、前述のマイコンシステム１の
CPUはエラー発生時点のアドレスを認知するこ
とができる。
以上の如実施例によれば、CPU自身が動作不
能になるようなエラーに対しては、手動スイツチ
４によりリセツト後、エラーモードラツチ回路２
８，２９から出力される割込信号およびエラーデ
ータにより、マイコンシステム１のCPU自身が
エラーに対応したエラー処理が行なえる。また周
辺回路のエラーに関しては、CPUを停止させず
に、直ちに割込をかけ、エラー処理が行なえるよ
うにしているので、メンテナンス性、サービス
性、安全性が向上するという効果がある。また、
エラーアドレスラツチ回路２８，２９を付加する
ことにより、CPU自身がエラー時点のアドレス
を認知することができる。従つてオペレータにそ
のエラーアドレスを知らせることも可能であり、
故障回復作業を早めることができ、メンテナンス
性、サービス性がさらに向上する。
能になるようなエラーに対しては、手動スイツチ
４によりリセツト後、エラーモードラツチ回路２
８，２９から出力される割込信号およびエラーデ
ータにより、マイコンシステム１のCPU自身が
エラーに対応したエラー処理が行なえる。また周
辺回路のエラーに関しては、CPUを停止させず
に、直ちに割込をかけ、エラー処理が行なえるよ
うにしているので、メンテナンス性、サービス
性、安全性が向上するという効果がある。また、
エラーアドレスラツチ回路２８，２９を付加する
ことにより、CPU自身がエラー時点のアドレス
を認知することができる。従つてオペレータにそ
のエラーアドレスを知らせることも可能であり、
故障回復作業を早めることができ、メンテナンス
性、サービス性がさらに向上する。
上述の実施例からも明らかなように本発明によ
れば、エラーに対する処理および故障回復を
CPU自身に行なわせるようにしたものであるか
ら、エラー処理に対するメンテナンス性、サービ
ス性並びに安全性が向上し、信頼性の向上に大き
く寄与するものである。
れば、エラーに対する処理および故障回復を
CPU自身に行なわせるようにしたものであるか
ら、エラー処理に対するメンテナンス性、サービ
ス性並びに安全性が向上し、信頼性の向上に大き
く寄与するものである。
第１図は従来のエラー処理回路のブロツク図、
第２図は本発明の一実施例を示すエラー処理回路
のブロツク図、第３図は本発明の他の実施例を示
すエラー処理回路のブロツク図、第４図はエラー
モードラツチ回路の具体的な回路図、第５図はエ
ラーアドレスラツチ回路の具体的な回路図であ
る。 １…マイコンシステム、３…リセツト回路、４
…リセツトスイツチ、６…ASエラー検出回路、
７…WDTエラー検出回路、８…DTA・CKエラ
ー検出回路、９…周辺回路、１０…停止信号発生
回路、１１〜１３，２２，２３…ドライバ回路、
１４〜１６…表示回路、２８〜３２…エラーモー
ドラツチ回路、３３…割込み信号発生回路、３４
…電源リセツト回路、３５…エラーアドレスラツ
チ回路、３６〜４０…ラツチ回路、４１…ラツチ
データ読取り回路、４２…チツプセレクト回路、
４３，４４…エラーアドレスラツチ回路、４５…
チツプセレクト回路。
第２図は本発明の一実施例を示すエラー処理回路
のブロツク図、第３図は本発明の他の実施例を示
すエラー処理回路のブロツク図、第４図はエラー
モードラツチ回路の具体的な回路図、第５図はエ
ラーアドレスラツチ回路の具体的な回路図であ
る。 １…マイコンシステム、３…リセツト回路、４
…リセツトスイツチ、６…ASエラー検出回路、
７…WDTエラー検出回路、８…DTA・CKエラ
ー検出回路、９…周辺回路、１０…停止信号発生
回路、１１〜１３，２２，２３…ドライバ回路、
１４〜１６…表示回路、２８〜３２…エラーモー
ドラツチ回路、３３…割込み信号発生回路、３４
…電源リセツト回路、３５…エラーアドレスラツ
チ回路、３６〜４０…ラツチ回路、４１…ラツチ
データ読取り回路、４２…チツプセレクト回路、
４３，４４…エラーアドレスラツチ回路、４５…
チツプセレクト回路。
Claims (1)
- １ 中央処理装置（CPU）を内蔵したマイクロ
コンピユータと、前記中央処理装置自身が動作不
能になるようなエラーを発生した際、該中央処理
装置の動作を停止させるための停止指令信号発生
回路と、前記中央処理装置自身にリセツトをかけ
るリセツト回路と、所定の時間以上アドレススト
ローブが出力されないときエラーと判断するアド
レスストローブ・タイムアウトエラー検出回路
と、所定の時間以上マイクロコンピユータがアク
セスしなかつた際にエラーと判断するウオツチド
ツグタイマエラー検出回路と、周辺回路からのデ
ータアクノリツジが所定の時間以上応答がなかつ
た場合にエラーと判断するデータアクノリツジ・
タイムアウトエラー検出回路と、夫々のエラー検
出回路がエラー検出した際にその旨を表示する表
示回路と、夫々のエラー検出回路からのエラー信
号を得てマイクロコンピユータへ停止指令信号を
出力する停止指令信号発生回路とを備えて成るコ
ンピユータシステムのエラー処理回路において、
前記中央処理装置にエラーが発生した際、それを
検出して一時記憶するエラーラツチ回路と、該エ
ラーラツチ回路の出力により割込み信号を発生す
る割込み信号発生回路と、前記エラーラツチ回路
のリセツトを行ない、電源停止時に自動リセツト
がかかるようにした電源リセツト回路とを備え、
前記エラーモードラツチ回路から出力される割込
み信号およびエラーデータを用いて中央処理装置
自身が、エラーに対応したエラー処理できるよう
に構成したことを特徴とするコンピユータシステ
ムのエラー処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171111A JPS6063641A (ja) | 1983-09-19 | 1983-09-19 | コンピユ−タシステムのエラ−処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171111A JPS6063641A (ja) | 1983-09-19 | 1983-09-19 | コンピユ−タシステムのエラ−処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6063641A JPS6063641A (ja) | 1985-04-12 |
| JPS6343769B2 true JPS6343769B2 (ja) | 1988-09-01 |
Family
ID=15917170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58171111A Granted JPS6063641A (ja) | 1983-09-19 | 1983-09-19 | コンピユ−タシステムのエラ−処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063641A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05100913A (ja) * | 1991-10-03 | 1993-04-23 | Fanuc Ltd | エラー要因探索システム |
| JP2006039678A (ja) | 2004-07-22 | 2006-02-09 | Fujitsu Ltd | 情報処理装置およびエラー検出方法 |
-
1983
- 1983-09-19 JP JP58171111A patent/JPS6063641A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6063641A (ja) | 1985-04-12 |
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