JPH05100913A - エラー要因探索システム - Google Patents
エラー要因探索システムInfo
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- JPH05100913A JPH05100913A JP3256364A JP25636491A JPH05100913A JP H05100913 A JPH05100913 A JP H05100913A JP 3256364 A JP3256364 A JP 3256364A JP 25636491 A JP25636491 A JP 25636491A JP H05100913 A JPH05100913 A JP H05100913A
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Abstract
(57)【要約】
【目的】 エラー要因を明確に特定できるエラー要因探
索システムを提供することを目的とする。 【構成】 クロック信号に同期したバスサイクル毎に、
エラー要因を探索するに必要な信号、例えば、アドレス
バス信号Ｃ、データバス信号Ｄ、ステータス信号Ａ、周
辺装置の状態信号Ｂ、およびバスマスタを示す信号Ｅ、
をフェッチ装置１１のシフトレジスタにフェッチする。
シフトレジスタは、クロック信号の供給毎に記憶内容を
更新する。エラー検出装置９によってエラーが検出され
ると、プロセッサ１に割り込み信号が出力されるととも
に、シフトレジスタへのクロック信号の供給が停止さ
れ、従ってシフトレジスタでの記憶内容の更新は停止さ
れ、エラー検出時のエラー要因を探索するに必要なデー
タが保存される。プロセッサ１は、割り込み信号の入力
に基づき、レジスタにフェッチされた記憶内容、即ち、
エラー要因を探索するに必要なデータを読み出してエラ
ー要因の探索を行う。
索システムを提供することを目的とする。 【構成】 クロック信号に同期したバスサイクル毎に、
エラー要因を探索するに必要な信号、例えば、アドレス
バス信号Ｃ、データバス信号Ｄ、ステータス信号Ａ、周
辺装置の状態信号Ｂ、およびバスマスタを示す信号Ｅ、
をフェッチ装置１１のシフトレジスタにフェッチする。
シフトレジスタは、クロック信号の供給毎に記憶内容を
更新する。エラー検出装置９によってエラーが検出され
ると、プロセッサ１に割り込み信号が出力されるととも
に、シフトレジスタへのクロック信号の供給が停止さ
れ、従ってシフトレジスタでの記憶内容の更新は停止さ
れ、エラー検出時のエラー要因を探索するに必要なデー
タが保存される。プロセッサ１は、割り込み信号の入力
に基づき、レジスタにフェッチされた記憶内容、即ち、
エラー要因を探索するに必要なデータを読み出してエラ
ー要因の探索を行う。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサを備えたシ
ステムの正常な作動を阻害するエラーの要因を探索する
エラー要因探索システムに関し、特にマルチプロセッサ
システムからなる数値制御装置やロボット装置の制御装
置のエラー要因探索システムに関する。
ステムの正常な作動を阻害するエラーの要因を探索する
エラー要因探索システムに関し、特にマルチプロセッサ
システムからなる数値制御装置やロボット装置の制御装
置のエラー要因探索システムに関する。
【０００２】
【従来の技術】近年、数値制御装置やロボット装置に使
用される制御装置は複雑化し、複数のプロセッサが分担
して処理を行うマルチプロセッサシステムが使用されて
いる。そうしたシステムでは、システムエラーが例え
ば、バスエラーやパリティエラーを検出することによっ
て検出される。このシステムエラーの発生時には、プロ
セッサに割り込み信号が送られて、それまでプロセッサ
で実行されていたプログラムは中断され、割り込み処理
ルーチンが実行される。割り込み処理ルーチンによっ
て、エラーの内容、即ちバスエラーやパリティエラーが
表示装置に表示されたり、エラー処理プログラムによる
フェイルセーフ処理が行われたりするようになってい
る。さらに、サービスマンによって、制御装置にエミュ
レータ、ロジックアナライザ等の外部装置が接続され、
エラー解析等が行われている。
用される制御装置は複雑化し、複数のプロセッサが分担
して処理を行うマルチプロセッサシステムが使用されて
いる。そうしたシステムでは、システムエラーが例え
ば、バスエラーやパリティエラーを検出することによっ
て検出される。このシステムエラーの発生時には、プロ
セッサに割り込み信号が送られて、それまでプロセッサ
で実行されていたプログラムは中断され、割り込み処理
ルーチンが実行される。割り込み処理ルーチンによっ
て、エラーの内容、即ちバスエラーやパリティエラーが
表示装置に表示されたり、エラー処理プログラムによる
フェイルセーフ処理が行われたりするようになってい
る。さらに、サービスマンによって、制御装置にエミュ
レータ、ロジックアナライザ等の外部装置が接続され、
エラー解析等が行われている。
【０００３】
【発明が解決しようとする課題】しかし、一般に、バス
エラーやパリティエラー等のシステムエラーが発生して
も、そのシステムエラーに対するプロセッサによる表示
処理やフェイルセーフ処理は、エラーが発生して即刻行
われるのではなく、そのシステムエラーが発生した時点
で行われているプロセッサの処理ステップを完了したあ
とに行われる。従って、システムエラーに起因するプロ
セッサによる諸処理が開始される時点では、エラー発生
時点のデータがバス等に残っておらず、エラーの特定が
非常に困難であった。
エラーやパリティエラー等のシステムエラーが発生して
も、そのシステムエラーに対するプロセッサによる表示
処理やフェイルセーフ処理は、エラーが発生して即刻行
われるのではなく、そのシステムエラーが発生した時点
で行われているプロセッサの処理ステップを完了したあ
とに行われる。従って、システムエラーに起因するプロ
セッサによる諸処理が開始される時点では、エラー発生
時点のデータがバス等に残っておらず、エラーの特定が
非常に困難であった。
【０００４】しかも、マルチプロセッサシステムでは、
バスサイクルを発生し得るプロセッサが複数存在するた
めに、エラー要因を探索しようとしても、どのプロセッ
サがどのようなバスサイクルを発生させたことによって
エラーが発生したかを特定することはできなかった。
バスサイクルを発生し得るプロセッサが複数存在するた
めに、エラー要因を探索しようとしても、どのプロセッ
サがどのようなバスサイクルを発生させたことによって
エラーが発生したかを特定することはできなかった。
【０００５】また、多くのエラーが連続的に発生するの
ではなく、かつその発生がシステム構成の違いや周囲の
環境によって左右されるので、エラー要因探索時に同様
のエラーを再現することが難しく、その点もエラー要因
を探索することを難しくしていた。
ではなく、かつその発生がシステム構成の違いや周囲の
環境によって左右されるので、エラー要因探索時に同様
のエラーを再現することが難しく、その点もエラー要因
を探索することを難しくしていた。
【０００６】本発明はこのような点に鑑みてなされたも
のであり、エラー要因を明確に特定できるエラー要因探
索システムを提供することを目的とする。
のであり、エラー要因を明確に特定できるエラー要因探
索システムを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明では上記課題を解
決するために、プロセッサを備えたシステムの正常な作
動を阻害するエラーの要因を前記プロセッサによって探
索するエラー要因探索システムにおいて、エラーを検出
して前記プロセッサに割り込み信号を送り、前記プロセ
ッサによるエラー要因の探索を開始させるエラー検出装
置と、クロック信号の供給毎に記憶内容が更新されると
ともに、この記憶内容に基づき前記プロセッサによるエ
ラー要因の探索が行われるシフトレジスタを有し、前記
クロック信号に同期したバスサイクル毎に、エラー要因
を探索するに必要な信号を前記シフトレジスタにフェッ
チするフェッチ装置と、前記エラー検出装置が前記割り
込み信号を出力した後、前記シフトレジスタへのクロッ
ク信号の供給を停止させるクロック停止装置とを有する
ことを特徴とするエラー要因探索システムが、提供され
る。
決するために、プロセッサを備えたシステムの正常な作
動を阻害するエラーの要因を前記プロセッサによって探
索するエラー要因探索システムにおいて、エラーを検出
して前記プロセッサに割り込み信号を送り、前記プロセ
ッサによるエラー要因の探索を開始させるエラー検出装
置と、クロック信号の供給毎に記憶内容が更新されると
ともに、この記憶内容に基づき前記プロセッサによるエ
ラー要因の探索が行われるシフトレジスタを有し、前記
クロック信号に同期したバスサイクル毎に、エラー要因
を探索するに必要な信号を前記シフトレジスタにフェッ
チするフェッチ装置と、前記エラー検出装置が前記割り
込み信号を出力した後、前記シフトレジスタへのクロッ
ク信号の供給を停止させるクロック停止装置とを有する
ことを特徴とするエラー要因探索システムが、提供され
る。
【０００８】
【作用】クロック信号に同期したバスサイクル毎に、エ
ラー要因を探索するに必要な信号、例えば、アドレスバ
ス信号、データバス信号、ステータス信号、周辺装置の
状態信号、およびバスマスタを示す信号、をシフトレジ
スタにフェッチする。シフトレジスタは、クロック信号
の供給毎に記憶内容を更新する。
ラー要因を探索するに必要な信号、例えば、アドレスバ
ス信号、データバス信号、ステータス信号、周辺装置の
状態信号、およびバスマスタを示す信号、をシフトレジ
スタにフェッチする。シフトレジスタは、クロック信号
の供給毎に記憶内容を更新する。
【０００９】エラー検出装置によってエラーが検出され
ると、プロセッサに割り込み信号が出力されるととも
に、シフトレジスタへのクロック信号の供給が停止さ
れ、従ってシフトレジスタでの記憶内容の更新は停止さ
れ、エラー検出時のエラー要因を探索するに必要なデー
タが保存される。プロセッサは、割り込み信号の入力に
基づき、レジスタにフェッチされた記憶内容、即ち、エ
ラー要因を探索するに必要なデータを読み出してエラー
要因の探索を行う。
ると、プロセッサに割り込み信号が出力されるととも
に、シフトレジスタへのクロック信号の供給が停止さ
れ、従ってシフトレジスタでの記憶内容の更新は停止さ
れ、エラー検出時のエラー要因を探索するに必要なデー
タが保存される。プロセッサは、割り込み信号の入力に
基づき、レジスタにフェッチされた記憶内容、即ち、エ
ラー要因を探索するに必要なデータを読み出してエラー
要因の探索を行う。
【００１０】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明のエラー要因探索システムを含む
数値制御装置の一部を示すブロック図である。マイクロ
プロセッサ（ＭＰＵ）１に、アドレスバス２およびデー
タバス３を介して、メモリ４、周辺装置５、表示装置
（ＣＲＴ）６、バッファ（ＢＵＦ）７が接続される。メ
モリ４はＲＡＭ、ＲＯＭ、不揮発性メモリからなる。周
辺装置５は例えば通信制御用ＬＳＩ、ファイル管理用フ
ロッピーディスク装置、ハードディスク装置等である。
明する。図１は本発明のエラー要因探索システムを含む
数値制御装置の一部を示すブロック図である。マイクロ
プロセッサ（ＭＰＵ）１に、アドレスバス２およびデー
タバス３を介して、メモリ４、周辺装置５、表示装置
（ＣＲＴ）６、バッファ（ＢＵＦ）７が接続される。メ
モリ４はＲＡＭ、ＲＯＭ、不揮発性メモリからなる。周
辺装置５は例えば通信制御用ＬＳＩ、ファイル管理用フ
ロッピーディスク装置、ハードディスク装置等である。
【００１１】プロセッサ１は、バッファ（ＢＵＦ）７を
経てグローバルバス８に接続され、グローバルバス８の
先には他の制御装置のプロセッサ（図示せず）が接続さ
れる。従って、これらの各プロセッサによってマルチプ
ロセッサシステムが構築されている。
経てグローバルバス８に接続され、グローバルバス８の
先には他の制御装置のプロセッサ（図示せず）が接続さ
れる。従って、これらの各プロセッサによってマルチプ
ロセッサシステムが構築されている。
【００１２】エラー検出装置９は、アドレスバス２およ
びデータバス３に接続されるとともに、プロセッサ１及
びクロック停止装置１０に接続される。エラー検出装置
９は、アドレスバス２およびデータバス３からの情報に
基づきシステムエラーを検出し、このシステムエラーを
検出したとき、プロセッサ１に割り込み信号を送り、同
時にクロック停止装置１０にクロック出力停止信号を送
る。システムエラーを検出するには、メモリ４のＲＡＭ
に記憶されたデータを読み出したときにパリティチェッ
クをしてパリティエラーを検出したり、バスサイクルの
継続時間を所定値と比較し、それが所定値を越えること
によってバスエラーを検出している。バスサイクルは、
プロセッサ１がメモリ４のＲＯＭを読むサイクルであ
り、クロック信号に同期している。
びデータバス３に接続されるとともに、プロセッサ１及
びクロック停止装置１０に接続される。エラー検出装置
９は、アドレスバス２およびデータバス３からの情報に
基づきシステムエラーを検出し、このシステムエラーを
検出したとき、プロセッサ１に割り込み信号を送り、同
時にクロック停止装置１０にクロック出力停止信号を送
る。システムエラーを検出するには、メモリ４のＲＡＭ
に記憶されたデータを読み出したときにパリティチェッ
クをしてパリティエラーを検出したり、バスサイクルの
継続時間を所定値と比較し、それが所定値を越えること
によってバスエラーを検出している。バスサイクルは、
プロセッサ１がメモリ４のＲＯＭを読むサイクルであ
り、クロック信号に同期している。
【００１３】クロック停止装置１０はフェッチ装置１１
に接続される。クロック停止装置１０は、常時、クロッ
ク信号をフェッチ装置１１に供給する一方、エラー検出
装置９からクロック供給停止信号を受け取ると、その
後、所定数（例えば１）のクロック信号をフェッチ装置
１１に供給した時点で、クロック信号をフェッチ装置１
１に供給することを停止する。
に接続される。クロック停止装置１０は、常時、クロッ
ク信号をフェッチ装置１１に供給する一方、エラー検出
装置９からクロック供給停止信号を受け取ると、その
後、所定数（例えば１）のクロック信号をフェッチ装置
１１に供給した時点で、クロック信号をフェッチ装置１
１に供給することを停止する。
【００１４】フェッチ装置１１にはプロセッサ１が接続
され、ステータス信号Ａがプロセッサ１からフェッチ装
置１１に送られる。ステータス信号Ａは、例えば、プロ
セッサ１で処理中のサイクルが、プログラムをフェッチ
したサイクルか、データを書き換えたサイクルか、デー
タを読んだサイクルか、スーパーバイザのリードサイク
ルか、等をファンクションコードによって示す信号であ
る。また、フェッチ装置１１にはアドレスバス２および
データバス３が接続され、各バスで伝送されるアドレス
バス信号Ｃおよびデータバス信号Ｄがそれぞれフェッチ
装置１１に供給される。さらに、フェッチ装置１１には
周辺装置５およびバスコントローラ１２が接続され、そ
れぞれ周辺装置５の状態を表す信号Ｂおよびバスマスタ
信号Ｅが供給される。バスコントローラ１２はバッファ
７に接続され、バスマスタを制御するものであり、バス
マスタ信号Ｅは現在バスマスタとなっているプロセッサ
名を表示する信号である。そして更に、フェッチ装置１
１にフェッチされた情報を読み出すために、フェッチ装
置１１の出力がアドレスバス信号Ｃおよびデータバス信
号Ｄに接続される。
され、ステータス信号Ａがプロセッサ１からフェッチ装
置１１に送られる。ステータス信号Ａは、例えば、プロ
セッサ１で処理中のサイクルが、プログラムをフェッチ
したサイクルか、データを書き換えたサイクルか、デー
タを読んだサイクルか、スーパーバイザのリードサイク
ルか、等をファンクションコードによって示す信号であ
る。また、フェッチ装置１１にはアドレスバス２および
データバス３が接続され、各バスで伝送されるアドレス
バス信号Ｃおよびデータバス信号Ｄがそれぞれフェッチ
装置１１に供給される。さらに、フェッチ装置１１には
周辺装置５およびバスコントローラ１２が接続され、そ
れぞれ周辺装置５の状態を表す信号Ｂおよびバスマスタ
信号Ｅが供給される。バスコントローラ１２はバッファ
７に接続され、バスマスタを制御するものであり、バス
マスタ信号Ｅは現在バスマスタとなっているプロセッサ
名を表示する信号である。そして更に、フェッチ装置１
１にフェッチされた情報を読み出すために、フェッチ装
置１１の出力がアドレスバス信号Ｃおよびデータバス信
号Ｄに接続される。
【００１５】図２はフェッチ装置１１の内部の構成を示
す図である。フェッチ装置１１は、４段の記憶部からな
るシフトレジスタ１１ａを含み、クロック信号の入力毎
に、シフトレジスタ１１ａの第１段目の記憶部に、ステ
ータス信号Ａ、周辺装置状態信号Ｂ、アドレスバス信号
Ｃ、データバス信号Ｄおよびバスマスタ信号Ｅの各現在
値を記憶するとともに、第１段目の記憶部の内容を第２
段目の記憶部に、第２段目の記憶部の内容を第３段目の
記憶部に、第３段目の記憶部の内容を第４段目の記憶部
に順次シフトする。そして第４段目の記憶部の内容は破
棄する。
す図である。フェッチ装置１１は、４段の記憶部からな
るシフトレジスタ１１ａを含み、クロック信号の入力毎
に、シフトレジスタ１１ａの第１段目の記憶部に、ステ
ータス信号Ａ、周辺装置状態信号Ｂ、アドレスバス信号
Ｃ、データバス信号Ｄおよびバスマスタ信号Ｅの各現在
値を記憶するとともに、第１段目の記憶部の内容を第２
段目の記憶部に、第２段目の記憶部の内容を第３段目の
記憶部に、第３段目の記憶部の内容を第４段目の記憶部
に順次シフトする。そして第４段目の記憶部の内容は破
棄する。
【００１６】エラー検出装置９、クロック停止装置１０
およびフェッチ装置１１はＬＳＩで構成されて、数値制
御装置に内蔵される。なお、上記数値制御装置は、さら
に、軸制御回路、スピンドル制御回路、入出力回路等を
含むが、それらの図示は省略する。また、プログラマブ
ル・マシン・コントローラ（ＰＭＣ）はグローバルバス
８の先に接続されている。
およびフェッチ装置１１はＬＳＩで構成されて、数値制
御装置に内蔵される。なお、上記数値制御装置は、さら
に、軸制御回路、スピンドル制御回路、入出力回路等を
含むが、それらの図示は省略する。また、プログラマブ
ル・マシン・コントローラ（ＰＭＣ）はグローバルバス
８の先に接続されている。
【００１７】以上のように構成される上記数値制御装置
の作動を以下に説明する。クロック停止装置１０からク
ロック信号がフェッチ装置１１に供給されている間は、
フェッチ装置１１のシフトレジスタ１１ａは信号Ａ，
Ｂ，Ｃ，Ｄ，Ｅのフェッチを継続し、信号Ａ，Ｂ，Ｃ，
Ｄ，Ｅの最新の各データがシフトレジスタ１１ａの第１
段目に記憶され、第１段目以降に順次古いデータが保存
され、第４段目から溢れたデータは破棄される。
の作動を以下に説明する。クロック停止装置１０からク
ロック信号がフェッチ装置１１に供給されている間は、
フェッチ装置１１のシフトレジスタ１１ａは信号Ａ，
Ｂ，Ｃ，Ｄ，Ｅのフェッチを継続し、信号Ａ，Ｂ，Ｃ，
Ｄ，Ｅの最新の各データがシフトレジスタ１１ａの第１
段目に記憶され、第１段目以降に順次古いデータが保存
され、第４段目から溢れたデータは破棄される。
【００１８】ところで、エラー検出装置９がシステムエ
ラーを検出すると、クロック供給停止信号がクロック停
止装置１０に出力される。クロック停止装置１０は、ク
ロック供給停止信号が出力されたあと、所定数のクロッ
ク信号をフェッチ装置１１に供給してから、クロック信
号の出力を停止する。これによって、フェッチ装置１１
のデータ更新は停止する。この所定数は、レジスタ１１
ａのシフト記憶部の数４よりも小さい値とする。従っ
て、システムエラーが発生した時点での信号Ａ，Ｂ，
Ｃ，Ｄ，Ｅの各データはシフトレジスタ１１ａの４つの
シフト記憶部のいずれかに記憶されていることになる。
所定数を例えば１とすれば、システムエラーが発生した
時点での信号Ａ，Ｂ，Ｃ，Ｄ，Ｅの各データはシフトレ
ジスタ１１ａの第２段目の記憶部に保存されており、ま
た、第１段目の記憶部には、システムエラー発生直後の
各データが保存され、第３段目および第４段目の記憶部
には、システムエラー発生直前の各データが保存され
る。
ラーを検出すると、クロック供給停止信号がクロック停
止装置１０に出力される。クロック停止装置１０は、ク
ロック供給停止信号が出力されたあと、所定数のクロッ
ク信号をフェッチ装置１１に供給してから、クロック信
号の出力を停止する。これによって、フェッチ装置１１
のデータ更新は停止する。この所定数は、レジスタ１１
ａのシフト記憶部の数４よりも小さい値とする。従っ
て、システムエラーが発生した時点での信号Ａ，Ｂ，
Ｃ，Ｄ，Ｅの各データはシフトレジスタ１１ａの４つの
シフト記憶部のいずれかに記憶されていることになる。
所定数を例えば１とすれば、システムエラーが発生した
時点での信号Ａ，Ｂ，Ｃ，Ｄ，Ｅの各データはシフトレ
ジスタ１１ａの第２段目の記憶部に保存されており、ま
た、第１段目の記憶部には、システムエラー発生直後の
各データが保存され、第３段目および第４段目の記憶部
には、システムエラー発生直前の各データが保存され
る。
【００１９】プロセッサ１はエラー検出回路９から割り
込み信号を受け取ると、その時点で行なっているステッ
プ処理を終了後、エラー要因の探索を行う処理ルーチン
の実行に移る。すなわち、フェッチ装置１１のシフトレ
ジスタ１１ａの４つのシフト記憶部に記憶された信号
Ａ，Ｂ，Ｃ，Ｄ，Ｅの各データを読みだし、これらのデ
ータを分析し、マルチプロセッサシステムのどのプロセ
ッサがどのようなバスサイクルを発生させたことによっ
てエラーが発生したかを見つけ、それを表示装置６に表
示する。
込み信号を受け取ると、その時点で行なっているステッ
プ処理を終了後、エラー要因の探索を行う処理ルーチン
の実行に移る。すなわち、フェッチ装置１１のシフトレ
ジスタ１１ａの４つのシフト記憶部に記憶された信号
Ａ，Ｂ，Ｃ，Ｄ，Ｅの各データを読みだし、これらのデ
ータを分析し、マルチプロセッサシステムのどのプロセ
ッサがどのようなバスサイクルを発生させたことによっ
てエラーが発生したかを見つけ、それを表示装置６に表
示する。
【００２０】上記の説明では、エラー検出回路９がシス
テムエラーを検出するようにしたが、エラー検出回路９
を次のように構成して割り込み信号やクロック供給停止
信号を発生することもできる。
テムエラーを検出するようにしたが、エラー検出回路９
を次のように構成して割り込み信号やクロック供給停止
信号を発生することもできる。
【００２１】すなわち、ＲＡＭの特定のアドレスに特定
のデータが書き込まれるといったアドレスバス、データ
バスの状態（アクセス条件）を予め設定しておき、アク
セスサイクル毎に実際のアクセス状態と予め設定された
アクセス条件とを比較し、両者が一致したときに割り込
み信号やクロック供給停止信号を出力する。アクセス条
件として、他に、ＲＥＡＤまたはＷＲＩＴＥか、いかな
るファンクションコードか、どの装置がバスマスタであ
るか等の条件を用いてもよい。
のデータが書き込まれるといったアドレスバス、データ
バスの状態（アクセス条件）を予め設定しておき、アク
セスサイクル毎に実際のアクセス状態と予め設定された
アクセス条件とを比較し、両者が一致したときに割り込
み信号やクロック供給停止信号を出力する。アクセス条
件として、他に、ＲＥＡＤまたはＷＲＩＴＥか、いかな
るファンクションコードか、どの装置がバスマスタであ
るか等の条件を用いてもよい。
【００２２】また、上記の説明では、４段の記憶部から
なるシフトレジスタを用い、システムエラーが発生して
から所定数のクロック信号の出力を待ってフェッチを停
止するようにしたが、シフトレジスタのシフト記憶部は
１段以上何段であってもよい。ただし、上記所定数は、
エラー発生時での信号Ａ，Ｂ，Ｃ，Ｄ，Ｅの各データを
保存するために、シフトレジスタのシフト記憶部の数よ
り小さいことが必要である。
なるシフトレジスタを用い、システムエラーが発生して
から所定数のクロック信号の出力を待ってフェッチを停
止するようにしたが、シフトレジスタのシフト記憶部は
１段以上何段であってもよい。ただし、上記所定数は、
エラー発生時での信号Ａ，Ｂ，Ｃ，Ｄ，Ｅの各データを
保存するために、シフトレジスタのシフト記憶部の数よ
り小さいことが必要である。
【００２３】
【発明の効果】以上説明したように本発明では、エラー
検出装置によってエラーが検出されると、プロセッサに
割り込み信号が出力されるとともに、シフトレジスタへ
のクロック信号の供給が停止され、従ってシフトレジス
タでの記憶内容の更新は停止され、エラー検出時のエラ
ー要因を探索するに必要な信号が保存される。プロセッ
サは、割り込み信号の入力に基づき、レジスタにフェッ
チされた記憶内容、即ち、エラー要因を探索するに必要
な信号を読み出してエラー要因の探索を行うように構成
した。このため、エラー要因を明確に特定することが可
能となる。すなわち、マルチプロセッサシステムのどの
プロセッサがどのようなバスサイクルを発生させたこと
によってエラーが発生したかを見つけ出し、表示するこ
とができる。これは、再現性のないエラーに対しても当
然有効である。
検出装置によってエラーが検出されると、プロセッサに
割り込み信号が出力されるとともに、シフトレジスタへ
のクロック信号の供給が停止され、従ってシフトレジス
タでの記憶内容の更新は停止され、エラー検出時のエラ
ー要因を探索するに必要な信号が保存される。プロセッ
サは、割り込み信号の入力に基づき、レジスタにフェッ
チされた記憶内容、即ち、エラー要因を探索するに必要
な信号を読み出してエラー要因の探索を行うように構成
した。このため、エラー要因を明確に特定することが可
能となる。すなわち、マルチプロセッサシステムのどの
プロセッサがどのようなバスサイクルを発生させたこと
によってエラーが発生したかを見つけ出し、表示するこ
とができる。これは、再現性のないエラーに対しても当
然有効である。
【図１】本発明のエラー要因探索システムを含む数値制
御装置の一部を示すブロック図である。
御装置の一部を示すブロック図である。
【図２】フェッチ装置の内部の構成を示す図である。
１ プロセッサ ２ アドレスバス ３ データバス ４ メモリ ５ 周辺装置 ６ 表示装置 ８ グローバルバス ９ エラー検出装置 １０ クロック停止装置 １１ フェッチ装置
Claims (7)
- 【請求項１】 プロセッサを備えたシステムの正常な作
動を阻害するエラーの要因を前記プロセッサによって探
索するエラー要因探索システムにおいて、 エラーを検出して前記プロセッサに割り込み信号を送
り、前記プロセッサによるエラー要因の探索を開始させ
るエラー検出装置と、 クロック信号の供給毎に記憶内容が更新されるととも
に、この記憶内容に基づき前記プロセッサによるエラー
要因の探索が行われるシフトレジスタを有し、前記クロ
ック信号に同期したバスサイクル毎に、エラー要因を探
索するに必要な信号を前記シフトレジスタにフェッチす
るフェッチ装置と、 前記エラー検出装置が前記割り込み信号を出力した後、
前記シフトレジスタへのクロック信号の供給を停止させ
るクロック停止装置とを有することを特徴とするエラー
要因探索システム。 - 【請求項２】 前記エラー要因を探索するに必要な信号
は、アドレスバス信号、データバス信号、ステータス信
号、周辺装置の状態信号、およびバスマスタを示す信号
であることを特徴とする請求項１記載のエラー要因探索
システム。 - 【請求項３】 前記シフトレジスタは、前記クロック信
号の供給毎に記憶内容を順次シフトできる、第１の所定
数の記憶部からなり、前記クロック停止装置は、前記エ
ラー検出装置が前記割り込み信号を出力した後、前記シ
フトレジスタへ第２の所定数のクロック信号を供給した
時点でクロック信号の供給を停止させることを特徴とす
る請求項１記載のエラー要因探索システム。 - 【請求項４】 前記第２の所定数は、前記第１の所定数
よりも小さい値であることを特徴とする請求項３記載の
エラー要因探索システム。 - 【請求項５】 前記エラー検出装置は、バスエラーまた
はパリティエラーを検出して前記割り込み信号を出力す
ることを特徴とする請求項１記載のエラー要因探索シス
テム。 - 【請求項６】 前記エラー検出装置は、予め所定のアク
セス条件を設定しておき、アクセスサイクル毎に実際の
アクセス状態と前記所定のアクセス条件とを比較し、両
者が一致したときに前記割り込み信号を出力することを
特徴とする請求項１記載のエラー要因探索システム。 - 【請求項７】 前記システムは、マルチプロセッサシム
テムであることを特徴とする請求項１記載のエラー要因
探索システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256364A JPH05100913A (ja) | 1991-10-03 | 1991-10-03 | エラー要因探索システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256364A JPH05100913A (ja) | 1991-10-03 | 1991-10-03 | エラー要因探索システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100913A true JPH05100913A (ja) | 1993-04-23 |
Family
ID=17291660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3256364A Pending JPH05100913A (ja) | 1991-10-03 | 1991-10-03 | エラー要因探索システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100913A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51135339A (en) * | 1975-05-20 | 1976-11-24 | Fujitsu Ltd | Hysteresis holding control system in a logical equipment |
| JPS6063641A (ja) * | 1983-09-19 | 1985-04-12 | Hitachi Ltd | コンピユ−タシステムのエラ−処理回路 |
| JPS63244250A (ja) * | 1987-03-31 | 1988-10-11 | Yokogawa Electric Corp | 計算機システムの動作監視システム |
| JPH02297227A (ja) * | 1989-05-11 | 1990-12-07 | Toshiba Corp | バグ発見方法 |
-
1991
- 1991-10-03 JP JP3256364A patent/JPH05100913A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51135339A (en) * | 1975-05-20 | 1976-11-24 | Fujitsu Ltd | Hysteresis holding control system in a logical equipment |
| JPS6063641A (ja) * | 1983-09-19 | 1985-04-12 | Hitachi Ltd | コンピユ−タシステムのエラ−処理回路 |
| JPS63244250A (ja) * | 1987-03-31 | 1988-10-11 | Yokogawa Electric Corp | 計算機システムの動作監視システム |
| JPH02297227A (ja) * | 1989-05-11 | 1990-12-07 | Toshiba Corp | バグ発見方法 |
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