JPS6063641A - コンピユ−タシステムのエラ−処理回路 - Google Patents
コンピユ−タシステムのエラ−処理回路Info
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- JPS6063641A JPS6063641A JP58171111A JP17111183A JPS6063641A JP S6063641 A JPS6063641 A JP S6063641A JP 58171111 A JP58171111 A JP 58171111A JP 17111183 A JP17111183 A JP 17111183A JP S6063641 A JPS6063641 A JP S6063641A
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- Japan
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- error
- circuit
- processing unit
- central processing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、コンピュータシステムのエラー処理回路に関
するものである。
するものである。
第１図は従来のコンピュータシステムのエラー処理回路
を示したもので、図中、１は中央処理装置（以下ＣＰＵ
と略す）を内蔵したマイクロコンピュータシステム（以
下マイコンシステムト略ス）である。２はパスラインで
、前記マイコンシステム１の他、周辺回路やメモリ回路
等と接続しである。３はマイコンシステム１．のりセッ
ト回路であり、接地側に手動リセットスイッチ４が、ま
た電源側に抵抗５が接続しである。６はアドレスストロ
ーブ・タイムアウトエラー （以下Ａｓエラーと略す）
検出回路であり、所定の時間以上にアドレスストローブ
が出力書れない時、エラーと判断するものである。７は
ウォッチドッグタイマエラー（以下ＶＤＴエラーと略す
）検出回路であり、所定の時間以上マイコンシステム１
が自ＶＤＴ検出回路をアクセスしなかった場合、エラー
と判断する。８はデータアクノリッジタイムアウトエラ
ー（以下ＤＴＡ−ＯＫエラーと略す）検出回路であり、
周辺回路９からのデータアクノリッジが所定の時間以上
に応答がなかった場合、エラーと判断するものである。
を示したもので、図中、１は中央処理装置（以下ＣＰＵ
と略す）を内蔵したマイクロコンピュータシステム（以
下マイコンシステムト略ス）である。２はパスラインで
、前記マイコンシステム１の他、周辺回路やメモリ回路
等と接続しである。３はマイコンシステム１．のりセッ
ト回路であり、接地側に手動リセットスイッチ４が、ま
た電源側に抵抗５が接続しである。６はアドレスストロ
ーブ・タイムアウトエラー （以下Ａｓエラーと略す）
検出回路であり、所定の時間以上にアドレスストローブ
が出力書れない時、エラーと判断するものである。７は
ウォッチドッグタイマエラー（以下ＶＤＴエラーと略す
）検出回路であり、所定の時間以上マイコンシステム１
が自ＶＤＴ検出回路をアクセスしなかった場合、エラー
と判断する。８はデータアクノリッジタイムアウトエラ
ー（以下ＤＴＡ−ＯＫエラーと略す）検出回路であり、
周辺回路９からのデータアクノリッジが所定の時間以上
に応答がなかった場合、エラーと判断するものである。
１０は停止信号（ＨＡ Ｌ Ｔ）発生回路であり、各エ
ラー検出回路からのエラー信号によりマイコンシステム
１へ停止指令をかけるものである。１１〜１ろはドライ
バ回路であり、エラー表示器１４〜１６を駆動するもの
である。
ラー検出回路からのエラー信号によりマイコンシステム
１へ停止指令をかけるものである。１１〜１ろはドライ
バ回路であり、エラー表示器１４〜１６を駆動するもの
である。
また１７〜１９は抵抗である。
第１図に示す如きの回路によると、エラー発生時にはそ
のエラー内容を表示器１４〜１６が表示すると共に、マ
イコンシステム１は停止状態となる。しかる後のマイコ
ンシステム１の動作回復は、手動リセットスイッチ４に
よる初期スタートから始マる。つまり、マイコンシステ
ム１のＣＰＵはエラー内容を認識できないため、エラー
の種類に対応した処理動作を行なうことがでにない。従
って、コンピュータシステムのエラー処理および故障回
復処理におけるメンテナンス性、サービス性が悪いとい
う欠点があった。
のエラー内容を表示器１４〜１６が表示すると共に、マ
イコンシステム１は停止状態となる。しかる後のマイコ
ンシステム１の動作回復は、手動リセットスイッチ４に
よる初期スタートから始マる。つまり、マイコンシステ
ム１のＣＰＵはエラー内容を認識できないため、エラー
の種類に対応した処理動作を行なうことがでにない。従
って、コンピュータシステムのエラー処理および故障回
復処理におけるメンテナンス性、サービス性が悪いとい
う欠点があった。
本発明は、前記した従来技術の欠点に鑑みなされたもの
であって、コンピュータシステムのエラー処理に対する
メンテナンス性、サービス性、安全性の向上を図ること
を目的とする。
であって、コンピュータシステムのエラー処理に対する
メンテナンス性、サービス性、安全性の向上を図ること
を目的とする。
本発明の特徴は、エラーに対する処理および故障回復を
ＣＰＵ自身に行なわせる回路構成とした点である。すな
わち、エラー信号をエラーモードラッチ回路にラッチさ
せることにより、エラーモードラッチ回路から出力され
る割込信号およびエラーデータによりＣＰＵ自身がエラ
ーに対応したエラー処理を行なえるように構成した点で
ある。
ＣＰＵ自身に行なわせる回路構成とした点である。すな
わち、エラー信号をエラーモードラッチ回路にラッチさ
せることにより、エラーモードラッチ回路から出力され
る割込信号およびエラーデータによりＣＰＵ自身がエラ
ーに対応したエラー処理を行なえるように構成した点で
ある。
以下、第２図〜第５図に従って本発明の一笑施例を説明
する。第２図はエラー処理回路の具体的なブロック図で
あって、第１図と同一符号を付しであるものは同一のも
のを示す。第２図において、２０は周辺機器のエラーを
検出する工１０エラー検出回路で、パスライン２と接続
しである。２１はメモリ回路のパリティエラーを検出す
るパリティエラー検出回路である。２２．２５はドライ
バ回路であり、エラー表示器２１１．２５を駆動するも
のである。２６．２７は抵抗である。２Ｂ、２９゜３０
．３１．３２はエラー信号を一時記憶させるためのエラ
ーモードラッチ回路である。３３はマイコンシステム１
に割込をかけるための割込発生回路である。３４は電源
リセット回路であり、手動リセットスイッチ４は受けつ
けず、電源停止時の場合のみリセットがかかるようにし
たものである。他の構成は従来と同一である。
する。第２図はエラー処理回路の具体的なブロック図で
あって、第１図と同一符号を付しであるものは同一のも
のを示す。第２図において、２０は周辺機器のエラーを
検出する工１０エラー検出回路で、パスライン２と接続
しである。２１はメモリ回路のパリティエラーを検出す
るパリティエラー検出回路である。２２．２５はドライ
バ回路であり、エラー表示器２１１．２５を駆動するも
のである。２６．２７は抵抗である。２Ｂ、２９゜３０
．３１．３２はエラー信号を一時記憶させるためのエラ
ーモードラッチ回路である。３３はマイコンシステム１
に割込をかけるための割込発生回路である。３４は電源
リセット回路であり、手動リセットスイッチ４は受けつ
けず、電源停止時の場合のみリセットがかかるようにし
たものである。他の構成は従来と同一である。
かかる構成において、Ａｓエラー検出回路６およびＷＤ
Ｔエラー検出回路７が作動するというように、ＣＰＵ自
身が動作不能になるようなエラーに対して、そのエラー
信号をエラーモードラッチ回路にラッチした後、ＣＰＵ
に停止指令信号および割込信号（ＩＲＱ）を出力する。
Ｔエラー検出回路７が作動するというように、ＣＰＵ自
身が動作不能になるようなエラーに対して、そのエラー
信号をエラーモードラッチ回路にラッチした後、ＣＰＵ
に停止指令信号および割込信号（ＩＲＱ）を出力する。
この時、マイコンシステム１のＣＰＵは動作停止状態と
なる。
なる。
ＣＰＨの再起動は、リセットスイッチ４により行なうが
、この時エラーモードラッチ回路２８．２９はリセット
されない。従って、手動リセット操作後、エラーモード
ラッチ回路２８．２９より出力−される割込信号により
エラーに対する割込処理を行なうことができる。またこ
の時、ＣＰＵはエラ−モードラッチ回路２８．２９から
エラーデータを読み取ることができるのでエラーの種類
も認識でき、エラーの種類に対応した処理を行なうこと
ができる。
、この時エラーモードラッチ回路２８．２９はリセット
されない。従って、手動リセット操作後、エラーモード
ラッチ回路２８．２９より出力−される割込信号により
エラーに対する割込処理を行なうことができる。またこ
の時、ＣＰＵはエラ−モードラッチ回路２８．２９から
エラーデータを読み取ることができるのでエラーの種類
も認識でき、エラーの種類に対応した処理を行なうこと
ができる。
次に、ＤＴＡ・ＯＫエラー検出回路８、工１０エラー検
出回路２０、パリティエラー検出回路２１のように、周
辺回路１機器がエラーを起こした場合について説明する
。この場合、マイコンシステム１のＯＰＨに対して停止
指令信号は入力させず、割込信号のみを入力する。この
時ＣＰＵは、直ちにエラー割込処理を実行することがで
きる。この場合も、エラーモードラッチ回路３０． ５
１．３２からエラーデータを読み取ることができるので
、エラーの種類に対応した処理を行なうことができる○ 以上のように同実施例によれば、ｃｐａ自身が動作不能
になるようなエラーに対しても、リセット操作後ＣＰＵ
はエラー内容の認識およびエラー処理を行なうことがで
きる。また周辺回路のエラーに関しては、エラー割込処
理によりＣＰＵを停止させずに、エラー処理を行なうこ
とができる。
出回路２０、パリティエラー検出回路２１のように、周
辺回路１機器がエラーを起こした場合について説明する
。この場合、マイコンシステム１のＯＰＨに対して停止
指令信号は入力させず、割込信号のみを入力する。この
時ＣＰＵは、直ちにエラー割込処理を実行することがで
きる。この場合も、エラーモードラッチ回路３０． ５
１．３２からエラーデータを読み取ることができるので
、エラーの種類に対応した処理を行なうことができる○ 以上のように同実施例によれば、ｃｐａ自身が動作不能
になるようなエラーに対しても、リセット操作後ＣＰＵ
はエラー内容の認識およびエラー処理を行なうことがで
きる。また周辺回路のエラーに関しては、エラー割込処
理によりＣＰＵを停止させずに、エラー処理を行なうこ
とができる。
従ってメンテナンス性、サービス性、安全性は大幅に向
上し、信頼性の向上につながる。
上し、信頼性の向上につながる。
次に本発明の他の実施例を第３図により説明する。第３
図中、３５はエラーアドレスラッチ回路であり、エラー
発生時点のアドレスを一時記憶させることができるよう
にしである。他の構成は、前記実施例第２図と同一であ
る。
図中、３５はエラーアドレスラッチ回路であり、エラー
発生時点のアドレスを一時記憶させることができるよう
にしである。他の構成は、前記実施例第２図と同一であ
る。
かかる構成において、エラーアドレスラッチ回路３５を
付加することにより、エラーが発生した時点のアドレス
をラッチすることができる。つまり、エラー処理におい
て、マイコンシステム１のＣＰＵ自身がエラ一時点のア
ドレスを認識することができる。従って、オペレータｆ
そのエラーアドレスをランプ表示等によって知らせるこ
とも可能であり、故障回復作業を早めることができる。
付加することにより、エラーが発生した時点のアドレス
をラッチすることができる。つまり、エラー処理におい
て、マイコンシステム１のＣＰＵ自身がエラ一時点のア
ドレスを認識することができる。従って、オペレータｆ
そのエラーアドレスをランプ表示等によって知らせるこ
とも可能であり、故障回復作業を早めることができる。
従ってメンテナンス性、サービス性がさらに向上される
。
。
次に前述のエラーモードラッチ回路２８．２９の具体的
な回路構成ついて第４図を用いて説明する。３６〜４０
はラッチ回路であり、４１はラッチデータの読み取り回
路、４２はチップセレクト回路である。
な回路構成ついて第４図を用いて説明する。３６〜４０
はラッチ回路であり、４１はラッチデータの読み取り回
路、４２はチップセレクト回路である。
かかる構成において、動作を説明する。ますエラー検出
回路６． ７． ８． ２０． ２１からエラー検出信
号が出力された際、３６〜４０のラッチ回路はプリセッ
トされる。つまり各ラッチ回路の反転出力Ｑが″Ｌルベ
ルになり、割込発生回路３３を介して割込（ＩＲＱ、）
が出力される。割込処理においてエラーデータの読み取
り回路４１からＤ０〜Ｄ４をＣＰＵへ読み取ることによ
りエラーの種類を認知することができる。この時、ラッ
チ回路３６〜４０にはＤ端子より”Ｌ”レベルが取入ま
れ、割込が解除される。なお、６４は電源リセット回路
であり、マイコンシステムの電源が停止した時、ラッチ
回路３６〜４０をリセットするものである。
回路６． ７． ８． ２０． ２１からエラー検出信
号が出力された際、３６〜４０のラッチ回路はプリセッ
トされる。つまり各ラッチ回路の反転出力Ｑが″Ｌルベ
ルになり、割込発生回路３３を介して割込（ＩＲＱ、）
が出力される。割込処理においてエラーデータの読み取
り回路４１からＤ０〜Ｄ４をＣＰＵへ読み取ることによ
りエラーの種類を認知することができる。この時、ラッ
チ回路３６〜４０にはＤ端子より”Ｌ”レベルが取入ま
れ、割込が解除される。なお、６４は電源リセット回路
であり、マイコンシステムの電源が停止した時、ラッチ
回路３６〜４０をリセットするものである。
次に、第３図に示すエラーアドレスラッチ回路３５の詳
細を第５図に示し説明する。第５図において４３．１！
＋４はエラーアドレスのラッチ回路であり、４５はチッ
プセレクト回路である。
細を第５図に示し説明する。第５図において４３．１！
＋４はエラーアドレスのラッチ回路であり、４５はチッ
プセレクト回路である。
かかる構成において、割込発生信号（ＩＲＱ、）により
エラーアドレスラッチ回路Ａ’、、Ａ４はアドレス端子
へ〇〜Ａｌｌ＋の信号をラッチする。そして割込処理に
おいて、出力端子り。−ＤＩ５のデータを読み取ること
により、前述のマイコンシステム１のＣＰＵはエラー発
生時点のアドレスを認知することができる。
エラーアドレスラッチ回路Ａ’、、Ａ４はアドレス端子
へ〇〜Ａｌｌ＋の信号をラッチする。そして割込処理に
おいて、出力端子り。−ＤＩ５のデータを読み取ること
により、前述のマイコンシステム１のＣＰＵはエラー発
生時点のアドレスを認知することができる。
以上の如実施例によれば、ＣＰＵ自身が動作不能になる
ようなエラーに対しては、手動スイッチ４によりリセッ
ト後、エラーモードラッチ回路２８゜２９から出力され
る割込信号およびエラーデータにより、マイコンシステ
ム１のＣＰＵ自身がエラーに対応したエラー処理が行な
える。また周辺回路のエラーに関しては、ＣＰＵを停止
させずに、直ちに割込をかけ、エラー処理が行なえるよ
うにしているので、メンテナンス性、サービス性、安全
性が向上するという効果がある。また、エラーアドレス
ラッチ回路２８．２９を付加することにより、ＣＰＵ自
身がエラ一時点のアドレスを認知することができる。従
ってオペレータにそのエラーアドレスレスを知らせるこ
とも可能であり、故障回復作業を早めることができ、メ
ンテナンス性サービス性がさらに向上する。
ようなエラーに対しては、手動スイッチ４によりリセッ
ト後、エラーモードラッチ回路２８゜２９から出力され
る割込信号およびエラーデータにより、マイコンシステ
ム１のＣＰＵ自身がエラーに対応したエラー処理が行な
える。また周辺回路のエラーに関しては、ＣＰＵを停止
させずに、直ちに割込をかけ、エラー処理が行なえるよ
うにしているので、メンテナンス性、サービス性、安全
性が向上するという効果がある。また、エラーアドレス
ラッチ回路２８．２９を付加することにより、ＣＰＵ自
身がエラ一時点のアドレスを認知することができる。従
ってオペレータにそのエラーアドレスレスを知らせるこ
とも可能であり、故障回復作業を早めることができ、メ
ンテナンス性サービス性がさらに向上する。
上述の実施例からも明らかなように本発明によれば、エ
ラーに対する処理および故障回復をＣＰＵ自身に行なわ
せるようにしたものであるから、エラー処理に対するメ
ンテナンス性、サービス性並び処安全性が向上し、信頼
性の向上に大きく寄与するものである。
ラーに対する処理および故障回復をＣＰＵ自身に行なわ
せるようにしたものであるから、エラー処理に対するメ
ンテナンス性、サービス性並び処安全性が向上し、信頼
性の向上に大きく寄与するものである。
第１図は従来のエラー処理回路のブロック図、第２図は
本発明の一実施例を示すエラー処理回路のブロック図、
第３図は本発明の他の実施例を示すエラー処理回路のブ
ロック図、第４図はエラーモードラッチ回路の具体的な
回路図、第５図はエラーアドレスラッチ回路の具体的な
回路図である。 １・・・マイコンシステム、３・・・リセット回路、４
・・・リセットスイッチ、６・・・Ａ８エラー検出回路
、７・・ＶＤＴエラー検出回路、８・・・ＤＴＡ・ＯＫ
エラー検出回路、９・・・周辺回路、１０・・・停止信
号発生回路、１１〜１３． ２２． ２！ｌ・・・ドラ
イバ回路、１４〜１６・、・表示回路、２８〜３２・・
・エラーモードラッチ回路、３３・・割込み信号発生回
路、５４・・・電源リセット回路、５５・・・エラーア
ドレスラッチ回路、３６〜４０・・・ラッチ回路、４１
・・・ラーツチデータ智、取り回路、４２・・・チップ
セレクト回路、４３．４４・・・エラーアドレスラッチ
回路、４５・・・チップセレクト回路 沸 Ｓ 図 Δ５ Ｏ ハ５
本発明の一実施例を示すエラー処理回路のブロック図、
第３図は本発明の他の実施例を示すエラー処理回路のブ
ロック図、第４図はエラーモードラッチ回路の具体的な
回路図、第５図はエラーアドレスラッチ回路の具体的な
回路図である。 １・・・マイコンシステム、３・・・リセット回路、４
・・・リセットスイッチ、６・・・Ａ８エラー検出回路
、７・・ＶＤＴエラー検出回路、８・・・ＤＴＡ・ＯＫ
エラー検出回路、９・・・周辺回路、１０・・・停止信
号発生回路、１１〜１３． ２２． ２！ｌ・・・ドラ
イバ回路、１４〜１６・、・表示回路、２８〜３２・・
・エラーモードラッチ回路、３３・・割込み信号発生回
路、５４・・・電源リセット回路、５５・・・エラーア
ドレスラッチ回路、３６〜４０・・・ラッチ回路、４１
・・・ラーツチデータ智、取り回路、４２・・・チップ
セレクト回路、４３．４４・・・エラーアドレスラッチ
回路、４５・・・チップセレクト回路 沸 Ｓ 図 Δ５ Ｏ ハ５
Claims (1)
- 中央処理装置（ＣＰＵ）を内蔵したマイクロコンピュー
タと、前記中央処理装置自身が動作不能になるようなエ
ラーを発生した際、該中央処理装置の動作を停止させる
ための停止指令信号発生回路と、前記中央処理装置自身
にリセットをかけるリセット回路と、所定の時間以上ア
ドレスストローブが出力されないときエラーと判断する
アドレスストループ・タイムアウトエラー検出回路と、
所定の時間以上マイクロコンピュータがアクセスしなか
った際にエラーと判断するウォッチドッグタイマエラー
検出回路と、周辺回路からのデータアクノリッジが所定
の時間以上応答がなかった場合にエラーと判断するデー
タアクノリッジ−タイムアウトエラー検出回路と、夫々
のエラー検出回路がエラー検出した際にその旨を表示す
る表示回路と、夫々のエラー検出回路からのエラー信号
な得てマイクロコンピュータへ停止指令信号をＷカする
停止指令信号発生回路とを備えて成るコンピュータシス
テムのエラー処理回路において、前記中央処理装置にエ
ラーが発生した際、それを検出して一時記憶するエラー
ラッチ回路と、該エラーラッチ回路の出力により割込み
信号を発生する割込み信号発生回路と、前記エラーラッ
チ回路のリセットを行ない、電源停止時に自動リセット
がかかるようにした電源リセット回路とを備え、前記エ
ラーモードラッチ回路から出力される割込み信号および
エラーデータを用いて中央処理装置自身が、エラーに対
応したエラー処理できるように構成したことを特徴とす
るコンピュータシステムのエラー処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171111A JPS6063641A (ja) | 1983-09-19 | 1983-09-19 | コンピユ−タシステムのエラ−処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171111A JPS6063641A (ja) | 1983-09-19 | 1983-09-19 | コンピユ−タシステムのエラ−処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6063641A true JPS6063641A (ja) | 1985-04-12 |
| JPS6343769B2 JPS6343769B2 (ja) | 1988-09-01 |
Family
ID=15917170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58171111A Granted JPS6063641A (ja) | 1983-09-19 | 1983-09-19 | コンピユ−タシステムのエラ−処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063641A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05100913A (ja) * | 1991-10-03 | 1993-04-23 | Fanuc Ltd | エラー要因探索システム |
| US7502956B2 (en) | 2004-07-22 | 2009-03-10 | Fujitsu Limited | Information processing apparatus and error detecting method |
-
1983
- 1983-09-19 JP JP58171111A patent/JPS6063641A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05100913A (ja) * | 1991-10-03 | 1993-04-23 | Fanuc Ltd | エラー要因探索システム |
| US7502956B2 (en) | 2004-07-22 | 2009-03-10 | Fujitsu Limited | Information processing apparatus and error detecting method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6343769B2 (ja) | 1988-09-01 |
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