CN103257905B - 一种嵌入式计算机系统内存数据校验电路及方法 - Google Patents

Abstract

本发明公开了一种嵌入式计算机系统内存数据校验电路，中央处理器的总线地址线分别与第一静态随机存储器和第二静态随机存储器连接；中央处理器的总线数据线与第一静态随机存储器和可编程逻辑器连接，并经过可编程逻辑器后与第二静态随机存储器连接，通过总线数据线向第一静态随机存储器和第二静态随机存储器写入数据；中央处理器的片选CS脚、读出使能OE脚和写入使能WE脚分别与第一静态随机存储器、第二静态随机存储器和可编程逻辑器连接，可编程逻辑器根据片选CS脚、读出使能OE脚和写入使能WE脚的输出状态，采集第一静态随机存储器和第二静态随机存储器的数据，并对采集的数据进行比较，输出比较结果。

Description

一种嵌入式计算机系统内存数据校验电路及方法

技术领域

本发明涉及嵌入式计算机系统技术领域，更具体地说，涉及一种嵌入式计算机系统内存数据校验电路及方法。

背景技术

在工业自动化领域中，为了提高系统的可靠性和确定性，一些系统中的关键内存数据通常采用校验电路来检测内存数据是否出错。通常的校验方式是采用ECC（ErrorCorrectingCode，错误检查和纠正）校验，但目前各大CPU厂商只有少数型号的CPU内部集成了ECC校验功能，外置的ECC校验电路由于复杂度较高，没有专门的芯片支持，因此，如何检测CPU的外部SRAM（StaticRAM，静态随机存储器）数据是否正确成为了一个难题。另一种内存数据校验的方式是采用软件检测，例如CRC（CyclicRedundancyCheck，循环冗余校验）校验，但是采用软件校验算法速度慢，且需要增加CPU大量负荷，对一些实时性高的应用显然不合适。

发明内容

有鉴于此，本发明提供一种嵌入式计算机系统内存数据校验电路及方法，以实现采用数据备份和读出比较的方法，通过硬件电路即可完成CPU外扩SRAM数据正确性的校验。

为解决上述技术问题，本发明采用的技术方案为：一种嵌入式计算机系统内存数据校验电路，包括：中央处理器、第一静态随机存储器、第二静态随机存储器和可编程逻辑器；其中：

所述中央处理器的总线地址线分别与所述第一静态随机存储器和第二静态随机存储器连接；

所述中央处理器的总线数据线与所述第一静态随机存储器和可编程逻辑器连接，并经过所述可编程逻辑器后与所述第二静态随机存储器连接，通过总线数据线向所述第一静态随机存储器和第二静态随机存储器写入数据；

所述中央处理器的片选CS脚、读出使能OE脚和写入使能WE脚分别与所述第一静态随机存储器、第二静态随机存储器和可编程逻辑器连接，所述可编程逻辑器根据所述片选CS脚信号、读出使能OE脚信号和写入使能WE脚信号的输出状态，采集所述第一静态随机存储器和第二静态随机存储器的数据，并对采集的数据进行比较，输出比较结果。

优选地，所述可编程逻辑器包括：缓冲电路、时序检测电路、数据采集电路、数据比较电路和报警输出电路；其中：

所述中央处理器的总线数据线经过所述缓冲电路后与所述第二静态随机存储器连接；

所述时序检测电路分别与所述中央处理器的片选CS脚、读出使能OE脚、写入使能WE脚和所述数据采集电路连接；

当所述时序检测电路检测到所述片选CS脚信号为低电平、写入使能WE脚信号为低电平时，使能所述中央处理器向所述第一静态随机存储器和第二静态随机存储器写入数据；

当所述时序检测电路检测到所述片选CS脚信号为低电平、读出使能OE脚信号为低电平时，使能所述中央处理器禁止向所述第二静态随机存储器写入数据，并使能所述数据采集电路采集所述第一静态随机存储器和第二静态随机存储器的数据；

所述数据比较电路分别与所述数据采集电路和报警输出电路连接，比较所述数据采集电路采集的所述第一静态随机存储器和第二静态随机存储器的数据，当比较结果不一致时输出内存错误报警至所述报警输出电路。

优选地，所述第一静态随机存储器和第二静态随机存储器具有相同的位宽和时序逻辑。

一种嵌入式计算机系统内存数据校验方法，其特征在于，包括：

向第一静态随机存储器和第二静态随机存储器写入数据；

读取第一静态随机存储器和第二静态随机存储器中的数据；

逐位比较读取的第一静态随机存储器的数据和第二静态随机存储器的数据；

输出比较结果。

优选地，所述向第一静态随机存储器和第二静态随机存储器写入数据具体为：

中央处理器通过总线数据线向第一静态随机存储器写入数据；

当可编程逻辑器中的时序检测电路检测到片选CS脚信号为低电平、写入使能WE脚信号为低电平时，使能中央处理器将数据反向后写入第二静态随机存储器。

优选地，所述读取第一静态随机存储器和第二静态随机存储器中的数据具体为：

中央处理器通过总线数据线向第一静态随机存储器读取数据；

当可编程逻辑器中的时序检测电路检测到片选CS脚信号为低电平、读出使能OE脚信号为低电平时，使能中央处理器禁止向第二静态随机存储器写入数据；

可编程逻辑器中的数据采集电路采集第一静态随机存储器的数据和经过反向后的第二静态随机存储器的数据。

优选地，所述逐位比较读取的第一静态随机存储器的数据和第二静态随机存储器的数据具体为：

可编程逻辑器中的数据比较电路比较采集的第一静态随机存储器的数据和经过反向后的第二静态随机存储器的数据是否一致，当比较结果不一致时输出内存错误报警至所述报警输出电路，反之则输出中央处理器读取第一静态随机存储器的数据有效。

从上述的技术方案可以看出，本发明公开的一种嵌入式计算机系统内存数据校验电路，通过中央处理器同时向第一静态随机存储器和第二静态随机存储器写入数据，中央处理器读出数据时，通过可编程逻辑器对第一静态随机存储器和第二静态随机存储器的数据进行比较，输出比较结果。此电路不用占用中央处理器的资源，通过硬件电路即可完成中央处理器外部存储器数据的正确性检查。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例公开的一种嵌入式计算机系统内存数据校验电路示意图；

图2为本发明实施例公开的一种嵌入式计算机系统内存数据校验方法流程图；

图3为本发明实施例公开的一种嵌入式计算机系统内存数据校验方法流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例公开了一种嵌入式计算机系统内存数据校验电路及方法，以实现采用数据备份和读出比较的方法，通过硬件电路即可完成CPU外扩SRAM数据正确性的校验。

如图1所示，一种嵌入式计算机系统内存数据校验电路，包括：中央处理器、第一静态随机存储器、第二静态随机存储器和可编程逻辑器；其中：

中央处理器的总线地址线ADDR[n:0]分别与第一静态随机存储器和第二静态随机存储器连接；

中央处理器的总线数据线DATA[15:0]与第一静态随机存储器和可编程逻辑器连接，并经过可编程逻辑器后与第二静态随机存储器连接，通过总线数据线DATA[15:0]向第一静态随机存储器和第二静态随机存储器写入数据；

中央处理器的片选脚、读出使能脚和写入使能脚分别与第一静态随机存储器、第二静态随机存储器和可编程逻辑器连接，可编程逻辑器根据片选CS脚信号、读出使能OE脚信号和写入使能WE脚信号的输出状态，采集第一静态随机存储器和第二静态随机存储器的数据，并对采集的数据进行比较，输出比较结果。

具体的，可编程逻辑器包括：缓冲电路、时序检测电路、数据采集电路、数据比较电路和报警输出电路；其中：

中央处理器的总线数据线经过缓冲电路后与第二静态随机存储器连接；

时序检测电路分别与中央处理器的片选CS脚、读出使能OE脚、写入使能WE脚和数据采集电路连接；

当时序检测电路检测到片选CS脚信号为低电平、写入使能WE脚信号为低电平时，使能中央处理器向第一静态随机存储器和第二静态随机存储器写入数据；

当时序检测电路检测到片选CS脚信号为低电平、读出使能OE脚信号为低电平时，使能中央处理器禁止向第二静态随机存储器写入数据，并使能数据采集电路采集第一静态随机存储器和第二静态随机存储器的数据；

数据比较电路分别与数据采集电路和报警输出电路连接，比较数据采集电路采集的第一静态随机存储器和第二静态随机存储器的数据，当比较结果不一致时输出内存错误报警至报警输出电路。

具体的，第一静态随机存储器和第二静态随机存储器具有相同的位宽和时序逻辑。

下面结合图1对本发明公开的嵌入式计算机系统内存数据校验电路的工作原理进行详细描述。

当中央处理器向第一静态随机存储器和第二静态随机存储器写入数据时，中央处理器通过总线数据线向第一静态随机存储器写入数据D0-D15，当可编程逻辑器中的时序检测电路检测到片选CS脚信号为低电平、写入使能WE脚信号为低电平时，使能数据D0-D15经过反向后输出至第二静态随机存储器；当中央处理器向第一静态随机存储器和第二静态随机存储器读取数据时，当可编程逻辑器中的时序检测电路检测到片选CS脚信号为低电平、读出使能OE脚信号为低电平时，使能中央处理器禁止数据D0-D15输出至第二静态随机存储器，可编程逻辑器中的数据采集电路同时采集第一静态随机存储器的数据D0-D15和经过反向后的第二静态随机存储器的数据D0-D15，通过数据比较电路逐位比较数据是否一致，在读出使能OE脚上升时锁存比较结果，当数据一致时中央处理器读取第一静态随机存储器的数据有效，比较结果为“真”，当数据不一致时中央处理器读取第一静态随机存储器的数据无效，输出内存错误报警至报警输出电路，比较结果为“假”。

如图2所示，本发明实施例公开了一种嵌入式计算机系统内存数据校验方法，包括：

S101、向第一静态随机存储器和第二静态随机存储器写入数据；

S102、读取第一静态随机存储器和第二静态随机存储器中的数据；

S103、逐位比较读取的第一静态随机存储器的数据和第二静态随机存储器的数据；

S104、输出比较结果。

具体的，如图3所示，步骤S101向第一静态随机存储器和第二静态随机存储器写入数据具体为：

S201、中央处理器通过总线数据线向第一静态随机存储器写入数据；

S202、当可编程逻辑器中的时序检测电路检测到片选CS脚信号为低电平、写入使能WE脚信号为低电平时，使能中央处理器将数据反向后写入第二静态随机存储器。

步骤S102读取第一静态随机存储器和第二静态随机存储器中的数据具体为：

S203、中央处理器通过总线数据线向第一静态随机存储器读取数据；

S204、当可编程逻辑器中的时序检测电路检测到片选CS脚信号为低电平、读出使能OE脚信号为低电平时，使能中央处理器禁止向第二静态随机存储器写入数据；

S205、可编程逻辑器中的数据采集电路采集第一静态随机存储器的数据和经过反向后的第二静态随机存储器的数据。

步骤S103逐位比较读取的第一静态随机存储器的数据和第二静态随机存储器的数据具体为：

S206、可编程逻辑器中的数据比较电路比较采集的第一静态随机存储器的数据和经过反向后的第二静态随机存储器的数据是否一致；

S207、当比较结果不一致时输出内存错误报警至所述报警输出电路；反之则进入步骤S208:

S208、输出中央处理器读取第一静态随机存储器的数据有效。

在上述实施例中，当中央处理器向第一静态随机存储器和第二静态随机存储器写入数据时，中央处理器通过总线数据线向第一静态随机存储器写入数据D0-D15，当可编程逻辑器中的时序检测电路检测到片选CS脚信号为低电平、写入使能WE脚信号为低电平时，使能数据D0-D15经过反向后输出至第二静态随机存储器；当中央处理器向第一静态随机存储器和第二静态随机存储器读取数据时，中央处理器通过总线数据线向第一静态随机存储器读取数据，当可编程逻辑器中的时序检测电路检测到片选CS脚信号为低电平、读出使能OE脚信号为低电平时，使能中央处理器禁止数据D0-D15输出至第二静态随机存储器，可编程逻辑器中的数据采集电路同时采集第一静态随机存储器的数据D0-D15和经过反向后的第二静态随机存储器的数据D0-D15，通过数据比较电路逐位比较数据是否一致，在读出使能OE脚上升时锁存比较结果，当数据一致时中央处理器读取第一静态随机存储器的数据有效，比较结果为“真”，当数据不一致时中央处理器读取第一静态随机存储器的数据无效，输出内存错误报警至报警输出电路，比较结果为“假”。

综上所述，本发明不再采用现有技术中采用软件错误检查和纠正的校验的方法，本发明采用两片相同的静态随机存储器，中央处理器同时向静态随机存储器写入相同的数据，中央处理器读取数据时，通过可编程逻辑器逐位比较总线数据线上的数据，当数据不一致时输出报警信息。本发明不需要占用中央处理器的资源，采用数据备份和读出比较的方法，通过硬件电路即可完成中央处理器外扩静态随机存储器数据正确性的校验。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (5)

1.一种嵌入式计算机系统内存数据校验电路，其特征在于，包括：中央处理器、第一静态随机存储器、第二静态随机存储器和可编程逻辑器；其中：

所述中央处理器的总线地址线分别与所述第一静态随机存储器和第二静态随机存储器连接；

所述中央处理器的总线数据线与所述第一静态随机存储器和可编程逻辑器连接，并经过所述可编程逻辑器后与所述第二静态随机存储器连接，通过总线数据线向所述第一静态随机存储器和第二静态随机存储器写入数据；

所述中央处理器的片选CS脚、读出使能OE脚和写入使能WE脚均与所述第一静态随机存储器、第二静态随机存储器和可编程逻辑器连接，所述可编程逻辑器根据所述片选CS脚信号、读出使能OE脚信号和写入使能WE脚信号的输出状态，采集所述第一静态随机存储器和第二静态随机存储器的数据，并对采集的数据进行比较，输出比较结果；

其中，所述可编程逻辑器包括：缓冲电路、时序检测电路、数据采集电路、数据比较电路和报警输出电路；其中：

所述中央处理器的总线数据线经过所述缓冲电路后与所述第二静态随机存储器连接；

所述时序检测电路分别与所述中央处理器的片选CS脚、读出使能OE脚、写入使能WE脚和所述数据采集电路连接；

当所述时序检测电路检测到所述片选CS脚信号为低电平、写入使能WE脚信号为低电平时，使能所述中央处理器向所述第一静态随机存储器写入数据，并使能所述中央处理器将数据按位取反后写入所述第二静态随机存储器；

当所述时序检测电路检测到所述片选CS脚信号为低电平、读出使能OE脚信号为低电平时，使能所述中央处理器禁止向所述第二静态随机存储器写入数据，并使能所述数据采集电路采集所述第一静态随机存储器和第二静态随机存储器的数据；

所述数据比较电路分别与所述数据采集电路和报警输出电路连接，比较所述数据采集电路采集的所述第一静态随机存储器和第二静态随机存储器的数据，当比较结果不一致时输出内存错误报警至所述报警输出电路。

2.根据权利要求1所述的电路，其特征在于，所述第一静态随机存储器和第二静态随机存储器具有相同的位宽和时序逻辑。

3.一种用于权利要求1-2中任意一项所述的嵌入式计算机系统内存数据校验电路的校验方法，其特征在于，包括：

向第一静态随机存储器和第二静态随机存储器写入数据；

读取第一静态随机存储器和第二静态随机存储器中的数据；

逐位比较读取的第一静态随机存储器的数据和第二静态随机存储器的数据；

输出比较结果；

其中，所述向第一静态随机存储器和第二静态随机存储器写入数据具体为：

中央处理器通过总线数据线向第一静态随机存储器写入数据；

当可编程逻辑器中的时序检测电路检测到片选CS脚信号为低电平、写入使能WE脚信号为低电平时，使能中央处理器将数据反向后写入第二静态随机存储器。

4.根据权利要求3所述的方法，其特征在于，所述读取第一静态随机存储器和第二静态随机存储器中的数据具体为：

中央处理器通过总线数据线向第一静态随机存储器读取数据；

当可编程逻辑器中的时序检测电路检测到片选CS脚信号为低电平、读出使能OE脚信号为低电平时，使能中央处理器禁止向第二静态随机存储器写入数据；

可编程逻辑器中的数据采集电路采集第一静态随机存储器的数据和经过反向后的第二静态随机存储器的数据。

5.根据权利要求3所述的方法，其特征在于，所述逐位比较读取的第一静态随机存储器的数据和第二静态随机存储器的数据具体为：

可编程逻辑器中的数据比较电路比较采集的第一静态随机存储器的数据和经过反向后的第二静态随机存储器的数据是否一致，当比较结果不一致时输出内存错误报警至所述报警输出电路，反之则输出中央处理器读取第一静态随机存储器的数据有效。