CN106294044B - 芯片内部寄存器的校验电路及芯片 - Google Patents

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Abstract

一种芯片内部寄存器的校验电路及芯片，所述校验电路设置在芯片内部，所述校验电路包括：第一校验单元、第二校验单元、比较电路以及反馈信号生成电路，其中：第一校验单元，适于对接收到的理论校验值进行第一校验运算，并当得到的第一校验结果与接收到的第一校验值不相等时，向反馈信号生成电路发送第一触发信号；第二校验单元，适于对写入寄存器组的配置数据进行校验，生成实际校验值；比较电路，适于将实际校验值与理论校验值进行比较；反馈信号生成电路，适于当实际校验值与理论校验值不同时，或接收到第一触发信号时，生成反馈信号并最终发送至上位机。上述方案能够提高对芯片内部寄存器的校验效率，提高校验结果的可靠性。

Description

芯片内部寄存器的校验电路及芯片
技术领域
本发明涉及芯片设计领域，尤其涉及一种芯片内部寄存器的校验电路及芯片。
背景技术
在通过外部通讯接口对芯片内部寄存器进行写入配置数据的过程中，由于容易受到外部环境的干扰、芯片供电电压异常等因素的影响，外部通讯接口的通讯电平可能会出现异常、抖动、毛刺等情况，导致写入芯片内部寄存器值可能出现错误。
因此，在对芯片内部寄存器进行写入配置数据后，需要对芯片内部寄存器进行校验，以判断写入芯片的配置值是否正确，确保芯片的正常工作。
在现有技术中，通常采用的校验方法如下：在芯片内部寄存器写入操作全部完成后，上位机通过芯片的外部通讯接口将芯片内部寄存器中的值读出，并与写入值进行一一比较，来校验写入时是否出现错误。然而，当芯片内配置的寄存器个数较多时，校验时长较长，校验效率较低。此外，上位机通过芯片的外部通讯接口将芯片内部寄存器的值读取的过程中，同样可能会受到外部干扰导致读取出错，因此校验结果可靠性较差。
发明内容
本发明解决的技术问题是提高对写入芯片内部寄存器数据的校验效率，提高校验结果的可靠性。
为解决上述技术问题，本发明实施例提供一种芯片内部寄存器的校验电路，所述校验电路设置在所述芯片内部，包括：第一校验单元、第二校验单元、比较电路以及反馈信号生成电路，其中：所述第一校验单元，与上位机耦接，适于接收所述上位机写入的理论校验值以及第一校验值，并对所述理论校验值进行第一校验运算，将得到的第一校验结果与所述第一校验值进行比较，并当所述第一校验结果与所述第一校验值不相等时，向所述反馈信号生成电路发送第一触发信号，其中：所述第一校验值由所述上位机根据所述理论校验值进行第一校验运算得到；所述第二校验单元，与所述芯片内部寄存器组耦接，适于对写入所述寄存器组的配置数据进行校验，生成实际校验值；所述比较电路，与所述第一校验单元以及所述第二校验单元耦接，适于将所述实际校验值与所述理论校验值进行比较，并将比较结果发送至所述反馈信号生成电路；所述反馈信号生成电路，适于当所述比较结果为所述实际校验值与所述理论校验值不同时，或接收到所述第一触发信号时，生成反馈信号，并将所述反馈信号最终发送至所述上位机。
可选的，所述第一校验单元包括：第一校验电路以及理论校验值寄存器，其中：所述第一校验电路，与所述理论校验值寄存器耦接，适于对所述理论校验值进行所述第一校验运算，并将得到的所述第一校验结果与所述第一校验值进行比较；当所述第一校验结果与所述第一校验值不相等时，向所述反馈信号生成电路发送所述第一触发信号；所述理论校验值寄存器，适于接收并保存上位机写入的所述理论校验值以及所述第一校验值，并将存储的数据更新为所述理论校验值以及所述第一校验值。
可选的，所述第一校验电路为高低字节按位取反电路，所述第一校验运算为高低字节按位取反运算。
可选的，所述第二校验单元包括：第二校验电路以及实际校验值寄存器，其中：所述第二校验电路，与所述芯片内部寄存器组耦接，适于对写入所述寄存器组的所述配置数据进行校验，生成所述实际校验值并发送至所述实际校验值寄存器；所述实际校验值寄存器，与所述第二校验电路耦接，适于在接收到所述实际校验值之后，将存储的数据更新为所述实际校验值。
可选的，所述第二校验电路为异或运算电路，适于对写入所述寄存器组的所述配置数据与所述实际校验值寄存器中存储的数据进行异或运算，得到所述实际校验值。
可选的，所述配置数据包括：待写入数据及与其对应的寄存器的地址。
可选的，所述实际校验值寄存器，还适于当接收到所述上位机发送的复位指令时，将存储的数据更新为预设的初始校验值。
可选的，所述反馈信号生成电路为中断电路，所述反馈信号为中断信号。
可选的，所述芯片内部寄存器的校验电路还包括：低电压检测电路，与所述反馈信号生成电路耦接，适于检测所述芯片的内部电压，并在检测到所述芯片的内部电压小于预设电压时，向所述反馈信号生成电路发送第二触发信号；所述反馈信号生成电路，还适于在接收到所述第二触发信号时，生成反馈信号并发送至所述上位机。
本发明实施例还提供了一种芯片，包括：寄存器组和外部通讯接口，以及上述任一种所述的芯片内部寄存器的校验电路。
可选的，所述芯片还包括：引脚滤波电路，与所述芯片的引脚耦接，适于对所述芯片的引脚上的电平信号进行滤波处理。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
采用第一校验单元对上位机输入的理论校验值进行校验，从而可以校验出上位机写入过程中是否出现因外部干扰而导致的写入错误的情况出现。采用第二校验单元生成实际校验值，通过比较电路将第一校验单元中的理论校验值与第二校验单元中的实际校验值进行校验，当二者不同时，则可以判定在对芯片内部寄存器进行写入操作时出现错误。由于校验电路设置在芯片内部，因此无需上位机再将内部寄存器的写入值读取出来再进行比较，因此可以提高校验效率。同时，校验电路设置值在芯片内部，可以避免上位机读取芯片内部寄存器的值时因外部干扰而导致读取出错，因此可以提高校验结果可靠性。
进一步，在校验电路中设置低电压检测电路，以对芯片的内部电压进行检测。当检测到芯片的内部电压小于一定值时，向反馈信号生成电路反馈第二触发信号，使得反馈信号生成电路生成反馈信号并最终发送至上位机，可以提高上位机与芯片之间通信的可靠性。
此外，在芯片引脚处设置引脚滤波电路，对芯片引脚上的电平信号进行滤波处理，可以去除芯片引脚上的电平信号的毛刺和抖动，提高上位机与芯片之间通信的可靠性。
附图说明
图1是本发明实施例中的一种芯片内部寄存器的校验电路的结构示意图；
图2是本发明实施例中的另一种芯片内部寄存器的校验电路的结构示意图；
图3是本发明实施例中的一种芯片内部寄存器校验系统的结构示意图；
图4是本发明实施例中的一种芯片内部寄存器的校验电路的工作原理流程图；
图5是本发明实施例中的一种芯片的结构示意图。
具体实施方式
在现有技术中，在完成向芯片内部寄存器的写入操作之后，还需要对芯片内部寄存器的写入值进行校验。在对芯片内部寄存器写入操作全部完成后，上位机通过芯片的外部通讯接口将芯片内部寄存器中的值读出，并与写入值进行一一比较，来校验写入时是否出现错误。然而，当芯片内配置的寄存器个数较多时，校验时长较长，校验效率较低。此外，上位机通过芯片的外部通讯接口将芯片内部寄存器的值读取的过程中，同样可能会受到外部干扰导致读取出错，因此校验结果可靠性较差。
在本发明实施例中，采用第一校验单元对上位机输入的理论校验值进行校验，从而可以校验出上位机写入过程中是否出现因外部干扰而导致的写入错误的情况出现。采用第二校验单元生成实际校验值，通过比较电路将第一校验单元中的理论校验值与第二校验单元中的实际校验值进行校验，当二者不同时，则可以判定在对芯片内部寄存器进行写入操作时出现错误。由于校验电路设置在芯片内部，因此无需上位机再将内部寄存器的写入值读取出来再进行比较，因此可以提高校验效率。同时，校验电路设置值在芯片内部，可以避免上位机读取芯片内部寄存器的值时，因外部干扰而导致读取出错，因此可以提高校验结果可靠性。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图1，本发明实施例提供了一种芯片内部寄存器的校验电路10，包括：第一校验单元11、第二校验单元12、比较电路13以及反馈信号生成电路14。下面对本发明实施例提供的芯片内部寄存器的校验电路10进行说明。
在具体实施中，第一校验单元11，与上位机耦接，接收上位机写入的理论校验值以及第一校验值，并对理论校验值进行第一校验运算，得到第一校验结果。第一校验单元11在得到第一校验结果之后，将第一校验结果与第一校验值进行比较。其中，第一校验值为上位机对理论校验值进行第一校验运算生成的校验值。
若第一校验结果与第一校验值相等，则可以判定上位机在向第一校验单元11写入理论校验值以及第一校验值时，未受到外部环境的干扰；若第一校验结果与第一校验值不等，则可以判定上位机在向第一校验单元11写入理论校验值以及第一校验值时，可能受到外部环境的干扰，导致上位机向第一校验单元11中写入的数据出错。当第一校验结果与第一校验值不等时，第一校验单元11可以向反馈信号生成电路14发送第一触发信号。
在本发明实施例中，上位机可以通过芯片的外部通讯接口与芯片耦接，从而与芯片进行通信，以对芯片内部寄存器组进行数据写入或读取操作。例如，上位机通过外部通讯接口向芯片内部的第一校验单元11写入理论校验值以及第一校验值。
在本发明实施例中，上位机可以通过通用异步收发传输器(UniversalAsynchronous Receiver Transmitter，UART)与芯片的外部通讯接口耦接，也可以通过通用串行总线(Universal Serial Bus，USB)与芯片的外部通讯接口耦接。上位机还可以通过UART、USB等转接串行外设接口(Serial Peripheral Interface，SPI)电路，对芯片内部寄存器组进行数据写入或读取操作。上位机也可以通过UART、USB等转接集成电路总线(Inter-Integrated Circuit，IIC)电路对芯片内部寄存器组进行数据写入或读取操作。
在具体实施中，第二校验单元12，与芯片内部寄存器组耦接，对写入到芯片内部寄存器组中的配置数据进行校验，生成实际校验值。
在本发明实施例中，第二校验单元12从芯片内部寄存器组中读取数据。当上位机向芯片内部寄存器组写入配置数据后，第二校验单元12对配置数据进行校验，将生成的校验值作为实际校验值。
在具体实施中，比较电路13，与第一校验单元11以及第二校验单元12耦接，适于将第一校验单元11中的理论校验值与第二校验单元12中的实际校验值进行比较，并将得到的比较结果发送至反馈信号生成电路14。
在具体实施中，反馈信号生成电路14，在接收到比较电路13发送的比较结果时，若比较结果为实际校验值与理论校验值不相等，则生成反馈信号。此外，反馈信号生成电路14在接收到第一校验单元11发送的第一触发信号时，也可以生成反馈信号。在生成反馈信号后，反馈信号生成电路14可以将反馈信号最终发送至上位机。上位机在接收到反馈信号后，即可获知上位机在向芯片内部寄存器组写入数据时出现错误。
当接收到的比较结果为校验成功时，反馈信号生成电路14可以保持当前状态不变，也即无需生成反馈信号。
参照图2，给出了本发明实施例中的另一种芯片内部寄存器的校验电路10的结构示意图。下面结合图2，对本发明上述实施例中提供的芯片内部寄存器的校验电路10进行说明。
在本发明实施例中，第一校验单元11可以包括第一校验电路111以及理论校验值寄存器112，其中：
理论校验值寄存器112可以与上位机耦接，适于接收并保存上位机写入的理论校验值以及对应的第一校验值；
第一校验电路111，与理论校验值寄存器112耦接，适于对上位机写入的理论校验值进行第一校验运算，并将得到的第一校验结果与理论校验值寄存器112中存储的第一校验值进行比较；当第一校验结果与第一校验值不相等时，可以判定芯片在向理论校验值寄存器112写入理论校验值以及第一校验值时，可能受到外部环境的干扰，导致写入数据出现错误。此时，第一校验电路111向反馈信号生成电路14发送第一触发信号。
在本发明实施例中，理论校验值寄存器112在接收到上位机写入的理论校验值以及第一校验值时，可以将之前存储的数据删除，也就是说，理论校验值寄存器112中只存储有上位机当前次写入的理论校验值以及第一校验值。
例如，在当前次对芯片内部寄存器进行校验之前，理论校验值寄存器112中存储的数据为上一次对芯片内部寄存器进行校验时的理论校验值A0以及对应的第一校验值B0。在当前次对芯片内部寄存器进行校验时，上位机生成理论校验值A1以及对应的第一校验值B1，并写入至理论校验值寄存器112。理论校验值寄存器112将存储的数据由A0和B0分别更新为A1以及B1。
在本发明实施例中，上位机可以对待写入芯片内部寄存器的数据、与上述待写入数据对应的寄存器的地址以及理论校验值初值做异或运算，将得到的异或运算结果作为理论校验值。之后，上位机对理论校验值做第一校验运算，得到理论校验值对应的第一校验值。
在实际应用中，理论校验值初值可以为一个预先设定的初始校验值，可以根据实际需要进行设定。例如，设定初始校验值为R0。
在本发明实施例中，上位机对理论校验值进行的第一校验运算可以为高低字节按位取反运算。相应地，第一校验单元11对理论校验值进行高低字节按位取反运算。
例如，上位机对待写入芯片内部寄存器的数据、待写入数据对应的寄存器的地址以及理论校验值进行异或运算，得到理论校验值A1＝0x55。之后，上位机对理论校验值进行高低字节按位取反运算，得到第一校验值B1＝0x55AA。之后，上位机将理论校验值A1以及第一校验值B1写入至理论校验值寄存器112。
在实际应用中，上位机通过芯片的外部通讯接口对芯片内部寄存器进行写入操作时，通常是以帧为单位进行写入操作。每一个传输帧中，可以包括多个待写入数据的寄存器的地址及对应的待写入数据。
例如，在一个传输帧中，包括8个待写入数据的寄存器的地址以及一一对应的待写入数据，8个待写入数据的寄存器的地址依次为address_0、address_1……、address_7，对应的待写入数据依次为data_0、data_1、……、data_7，初始校验值为R0，则上位机生成的理论校验值为Rn＝R0xor address_0xor data_0xor address_1xor data_1……xor data_7，也就是说，上位机生成的理论校验值是初始校验值依次与待写入数据的寄存器的地址以及对应的数据进行异或运算后得到。
在实际应用中，每一个寄存器的地址可能为7bit，而每一个寄存器地址对应的数据可能为8bit，二者位数不等，无法进行异或运算。此时，可以将每一个寄存器的地址扩展为8位，例如，在每一个寄存器的地址的第一位之前，添加一个bit位，该bit位的值为1。
例如，寄存器地址address_0对应的值为0001111，则扩展后的address_0对应的值为10001111。
可以理解的是，在本发明其他实施例中，第一校验运算还可以是其他类型的校验运算，此处不做赘述。
在实际应用中，配置数据中的待写入数据的寄存器的个数可以根据实际需要进行调整，相应地，对应的写入到寄存器中的数据也可以做调整。在进行调整时，上位机需要重新生成理论校验值。
此时，上位机可以将调整后的寄存器的地址及对应的待写入数据以及理论校验值寄存器112中的数据进行异或运算，得到新的理论校验值。
在本发明实施例中，第二校验单元12可以包括第二校验电路121以及实际校验值寄存器122。
第二校验电路121，可以与芯片内部寄存器组耦接，从芯片内部寄存器组中读取出上位机写入的配置数据，并对配置数据进行校验，得到的结果作为实际校验值并发送至实际校验值寄存器122。
实际校验值寄存器122，与第二校验电路121耦接，在接收到第二校验电路121发送的实际校验值之后，将之前存储的数据更新为实际校验值。
在本发明实施例中，第二校验电路121可以为异或运算电路。第二校验电路121可以将写入寄存器组的配置数据以实际校验值初值进行异或运算，得到的异或运算结果即为实际校验值。在得到实际校验值之后，第二校验电路121将得到的实际校验值发送至实际校验值寄存器122。实际校验值寄存器122在接收到实际校验值之后，将存储的数据更新为当前接收到的实际校验值。
需要说明的是，本发明实施例中所述的实际校验值初值与理论校验值初值相等，为同一个预先设定的初始校验值。
在本发明实施例中，写入寄存器组的配置数据中，可以包括待写入数据、以及与待写入数据对应的寄存器的地址。例如，待写入数据对应的寄存器地址分别为address_1、address_2，地址为address_1的寄存器对应的待写入数据为00001111，地址为address_2的寄存器对应的待写入数据为11110000，则配置数据包括：待写入数据00001111以及对应的寄存器地址address_1、待写入数据11110000以及对应的寄存器地址address_2。
在实际应用中，在一个传输帧中，包括8个寄存器的地址以及一一对应的数据，8个寄存器的地址依次为address_0、address_1……、address_7，对应的数据依次为data_0、data_1、……、data_7，初始校验值为R0。
与上位机生成理论校验值相似，第二校验电路121在生成实际校验值时，得到的实际校验值Rr＝R0xor address_0xor data_0xor address_1xor data_1……xor data_7。
在本发明实施例中，比较电路13分别与第一校验单元11中的理论校验值寄存器112以及第二校验单元12中的实际校验值寄存器122耦接，从而可以从理论校验值寄存器112中读取理论校验值，从实际校验值寄存器122中读取实际校验值。
在读取出理论校验值以及实际校验值之后，比较电路13可以对二者进行比较。当二者相等时，比较电路13可以向反馈信号生成电路14发送校验成功的比较结果；当二者不相等时，比较电路13可以向反馈信号生成电路14发送校验失败的比较结果。
在本发明实施例中，反馈信号生成电路14可以为中断电路。中断电路在接收到的比较结果为实际校验值与理论校验值不同时，或接收到第一触发信号时，生成中断信号并最终发送至上位机。
在本发明实施例中，在首次对芯片内部寄存器进行校验时，上位机可以向实际校验值寄存器122发送复位指令。实际校验值寄存器122在接收到复位指令后，将存储的数据更新为预设的初始校验值R0。
之后，上位机从实际校验值寄存器122中读取存储的数据，并判断实际校验值寄存器122中当前存储的数据是否为R0。若上位机从实际校验值寄存器122中读取到的数据为R0，则可以执行后续的校验流程；若上位机从实际校验值寄存器122中读取到的数据不等于R0，则可以判定上位机从实际校验值寄存器122中读取的数据是错误的。在实际应用中，导致上位机读取数据错误的原因可能是芯片供电电压异常，也可能是通讯引脚连接错误等，此时，无法继续对芯片内部寄存器进行校验。
在本发明实施例中，在芯片内部寄存器的校验电路10中，还可以设置有低电压检测电路(图1中未示出)。所述低电压检测电路与反馈信号生成电路耦接，适于对芯片的内部电压进行检测。
在实际应用中可知，当芯片的内部电压小于预设电压时，可以判定芯片失压，芯片可能无法与上位机进行正常通信，导致校验流程无法正常进行。因此，当低电压检测电路检测到芯片的内部电压小于预设电压时，可以向反馈信号生成电路发送第二触发信号。反馈信号生成电路在接收到第二触发信号时，可以生成反馈信号并通过芯片的外部通讯接口发送至上位机。上位机在接收到反馈信号后，即可获知当前上位机写入芯片内部寄存器组的配置数据校验失败。
下面对本发明上述实施例中提供的芯片内部寄存器的校验电路10的具体工作原理及流程进行说明。
参照图3，给出了本发明实施例中的一种芯片内部寄存器校验系统的结构示意图。图3中，上位机30通过芯片20的外部通讯接口31与芯片进行通信。在芯片20中，寄存器组32中包括N+1个寄存器，编号依次为0、1、……、N。
参照图4，给出了本发明实施例中的一种芯片内部寄存器的校验电路10的工作原理流程图。
下面结合图3及图4，对芯片内部寄存器的校验电路10的具体工作原理及流程进行说明。
步骤S401，上位机向实际校验值寄存器发送复位指令。
在首次对芯片内部寄存器进行校验时，上位机30先通过芯片20的外部通讯接口31向实际校验值寄存器122发送复位指令。实际校验值寄存器122在接收到复位指令后，将存储的数据更新为初始校验值R0。
步骤S402，上位机读取实际校验值寄存器中的数据。
在本发明实施例中，上位机30通过芯片20的外部通讯接口31从实际校验值寄存器122中读取数据。
步骤S403，上位机判断读取出的实际校验值寄存器中的数据是否为R0。
在本发明实施例中，当上位机30读取出的实际校验值寄存器122中的数据为R0时，可以执行步骤S404；否则，当上位机30读取出的实际校验值寄存器122中的数据不是R0时，可以结束校验流程，并提醒用户检查当前上位机与芯片20的通讯是否正常。
步骤S404，上位机计算理论校验值以及第一校验值，并写入至理论校验值寄存器。
在本发明实施例中，上位机30将待写入芯片内部寄存器的数据、与上述待写入数据对应的寄存器的地址以及R0进行异或运算，将得到的异或运算结果作为理论校验值。上位机30对理论校验值进行高低字节按位取反运算，将得到的结果作为第一校验值。之后，上位机30将理论校验值以及第一校验值写入至理论校验值寄存器112。
步骤S405，第一校验电路校验第一校验结果与第一校验值是否相等。
在本发明实施例中，第一校验电路111从理论校验值寄存器112中读取理论校验值，将理论校验值进行高低字节按位取反运算，得到第一校验结果。第一校验电路111将第一校验结果与理论校验值寄存器112中的第一校验值进行比较。
当第一校验结果与第一校验值相等时，执行步骤S406；否则，当第一校验结果与第一校验值不等时，执行步骤S409。
通过第一校验电路111对上位机30写入到理论校验值寄存器112中的理论校验值进行校验，可以避免上位机30在向理论校验值寄存器112的写入过程中，因受到干扰而导致理论校验值寄存器112中写入的理论校验值以及第一校验值出现错误，进而可以避免因写入的理论校验值及第一校验值出现错误而导致校验结果的误判。
步骤S406，上位机向寄存器组中写入配置数据。
在本发明实施例中，上位机30向寄存器组中写入配置数据，具体是：向待写入数据的寄存器地址中，写入对应的数据。例如，向寄存器地址为address_1的寄存器写入数据00001111，向寄存器地址为address_2的寄存器写入数据11110000。配置数据包括：待写入数据00001111以及对应的寄存器地址address_1、待写入数据11110000以及对应的寄存器地址address_2。
步骤S407，第二校验电路对配置数据进行异或运算，并将异或运算结果发送至实际校验值寄存器。
在本发明实施例中，第二校验电路121从寄存器组32中读取配置数据。由于实际校验值寄存器122已经复位，因此实际校验值寄存器122中存储的数据为R0。第二校验电路121将配置数据与R0进行异或运算，得到的结果作为实际校验值，并将实际校验值发送至实际校验值寄存器122。
步骤S408，比较电路判断理论校验值与实际校验值是否相等。
在本发明实施例中，比较电路13可以从理论校验值寄存器112中读取理论校验值，从实际校验值寄存器122中读取实际校验值。比较电路13在获取到实际校验值以及理论校验值之后，将二者进行比较。
当理论校验值与实际校验值不相等时，执行步骤S409；当理论校验值与实际校验值相等时，执行步骤S410。
步骤S409，反馈信号生成电路生成反馈信号并通过外部通讯接口发送至上位机。
上位机30在接收到反馈信号生成电路14生成的反馈信号后，即可获知当前校验失败。
步骤S410，上位机判断是否需要继续向寄存器组写入配置数据。
若上位机30仍需要向寄存器组32写入配置数据，则可以重新执行步骤S404；若写入配置数据操作已经完成，则可以退出校验流程。
参照图5，给出了本发明实施例中的一种芯片，所述芯片包括：寄存器组51、外部通讯接口53以及芯片内部寄存器的校验电路52。
在具体实施中，上位机可以通过外部通讯接口53向寄存器组51写入数据，芯片内部寄存器的校验电路52可以对写入到寄存器组51中的数据进行校验。
在本发明实施例中，芯片内部寄存器或寄存器组包括只读寄存器，只读寄存器的写入值由上位机直接判断生成。
在本发明实施例中，所述芯片中还可以包括引脚滤波电路(图5中未示出)，引脚滤波电路可以与芯片的所有的引脚耦接，对芯片的引脚上的电平信号进行滤波处理，从而可以滤波芯片的引脚上的电平信号的毛刺、抖动等干扰，提高上位机与芯片之间通信的可靠性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种芯片内部寄存器的校验电路，其特征在于，所述校验电路设置在所述芯片内部，所述校验电路包括：第一校验单元、第二校验单元、比较电路以及反馈信号生成电路，其中：
所述第一校验单元，与上位机耦接，适于接收所述上位机写入的理论校验值以及第一校验值，并对所述理论校验值进行第一校验运算，将得到的第一校验结果与所述第一校验值进行比较，并当所述第一校验结果与所述第一校验值不相等时，向所述反馈信号生成电路发送第一触发信号，其中：所述第一校验值由所述上位机根据所述理论校验值进行第一校验运算得到；
所述第二校验单元，与所述芯片内部寄存器组耦接，适于对写入所述寄存器组的配置数据进行校验，生成实际校验值；
所述比较电路，与所述第一校验单元以及所述第二校验单元耦接，适于将所述实际校验值与所述理论校验值进行比较，并将比较结果发送至所述反馈信号生成电路；
所述反馈信号生成电路，适于当所述比较结果为所述实际校验值与所述理论校验值不同时，或接收到所述第一触发信号时，生成反馈信号，并将所述反馈信号最终发送至所述上位机。
2.如权利要求1所述的芯片内部寄存器的校验电路，其特征在于，所述第一校验单元包括：第一校验电路以及理论校验值寄存器，其中：
所述第一校验电路，与所述理论校验值寄存器耦接，适于对所述理论校验值进行所述第一校验运算，并将得到的所述第一校验结果与所述第一校验值进行比较；当所述第一校验结果与所述第一校验值不相等时，向所述反馈信号生成电路发送所述第一触发信号；
所述理论校验值寄存器，适于接收所述上位机写入的所述理论校验值以及所述第一校验值，并将存储的数据更新为所述理论校验值以及所述第一校验值。
3.如权利要求2所述的芯片内部寄存器的校验电路，其特征在于，所述第一校验电路为高低字节按位取反电路，所述第一校验运算为高低字节按位取反运算。
4.如权利要求1所述的芯片内部寄存器的校验电路，其特征在于，所述第二校验单元包括：第二校验电路以及实际校验值寄存器，其中：
所述第二校验电路，与所述芯片内部寄存器组耦接，适于对写入所述寄存器组的所述配置数据进行校验，生成所述实际校验值并发送至所述实际校验值寄存器；
所述实际校验值寄存器，与所述第二校验电路耦接，适于在接收到所述实际校验值之后，将存储的数据更新为所述实际校验值。
5.如权利要求4所述的芯片内部寄存器的校验电路，其特征在于，所述第二校验电路为异或运算电路，适于对写入所述寄存器组的所述配置数据与所述实际校验值寄存器中存储的数据进行异或运算，得到所述实际校验值。
6.如权利要求5所述的芯片内部寄存器的校验电路，其特征在于，所述配置数据包括：待写入数据及与其对应的寄存器的地址。
7.如权利要求4所述的芯片内部寄存器的校验电路，其特征在于，所述实际校验值寄存器，还适于当接收到所述上位机发送的复位指令时，将存储的数据更新为预设的初始校验值。
8.如权利要求1所述的芯片内部寄存器的校验电路，其特征在于，所述反馈信号生成电路为中断电路，所述反馈信号为中断信号。
9.如权利要求1～8任一项所述的芯片内部寄存器的校验电路，其特征在于，还包括：低电压检测电路，与所述反馈信号生成电路耦接，适于检测所述芯片的内部电压，并在检测到所述芯片的内部电压小于预设电压时，向所述反馈信号生成电路发送第二触发信号；所述反馈信号生成电路，还适于在接收到所述第二触发信号时，生成反馈信号并发送至所述上位机。
10.一种芯片，其特征在于，包括：寄存器组和外部通讯接口，以及如权利要求1～9任一项所述的芯片内部寄存器的校验电路。
11.如权利要求10所述的芯片，其特征在于，还包括：引脚滤波电路，与所述芯片的引脚耦接，适于对所述芯片的引脚上的电平信号进行滤波处理。
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