KR20140028582A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 복수의 메모리 셀들이 서로 다른 문턱 전압 범위들에 각각 대응하는 제 1 내지 제 4 중간 상태들을 가질 때, 제 3 및 제 4 중간 상태들의 메모리 셀들에 대한 제 1 서브 프로그램을 수행하고; 그 후에, 제 1 및 제 2 중간 상태들의 메모리 셀들에 대한 제 2 서브 프로그램을 수행하는 것을 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
반도체 메모리 장치의 메모리 셀은 적어도 하나 이상의 데이터 비트를 저장할 수 있다. 싱글 레벨 셀(Single Level Cell)은 하나의 데이터 비트를 저장하는 메모리 셀이다. 멀티 레벨 셀(Multi Level Cell)은 2 이상의 데이터 비트들을 저장하는 메모리 셀이다.
메모리 셀 당 저장되는 데이터 비트들이 증가할수록, 메모리 셀을 구동하는 주변 회로는 복잡해진다. 예를 들면, 메모리 셀 당 2개의 데이터 비트들이 저장되는 경우보다 메모리 셀 당 3개의 데이터 비트들이 저장되는 경우에 주변 회로의 설계가 더 복잡해지고, 주변 회로의 소모 면적은 증가한다.
본 발명의 실시 예는 반도체 메모리 장치의 소모 면적을 감소시키기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 복수의 메모리 셀들이 서로 다른 문턱 전압 범위들에 각각 대응하는 제 1 내지 제 4 중간 상태들을 가질 때, 상기 제 3 및 제 4 중간 상태들의 메모리 셀들이 4개의 상위 상태들을 갖도록 제 1 서브 프로그램을 수행하고; 그 후에, 상기 제 1 및 제 2 중간 상태들의 메모리 셀들이 또 다른 4개의 상위 상태들을 갖도록 제 2 서브 프로그램을 수행하는 것을 포함한다.
실시 예로서, 상기 제 1 내지 제 4 중간 상태들은 해당 문턱 전압 범위가 낮은 순서대로 정의된다.
실시 예로서, 상기 또 다른 4개의 상위 상태들은 제 1 내지 제 4 상위 상태들이고, 상기 4개의 상위 상태들은 제 5 내지 제 8 상위 상태들이고, 상기 제 1 내지 제 8 상위 상태들은 해당 문턱 전압 범위가 낮은 순서대로 정의될 수 있다.
실시 예로서, 상기 제 1 서브 프로그램 시에, 상기 제 3 중간 상태의 메모리 셀들은 상기 제 5 및 제 6 상위 상태들을 갖도록 프로그램되고 상기 제 4 중간 상태의 메모리 셀들은 상기 제 7 및 제 8 상위 상태들을 갖도록 프로그램될 수 있다.
실시 예로서, 상기 동작 방법은 상기 제 5 상위 상태의 문턱 전압 범위를 좁히기 위한 제 3 서브 프로그램을 수행하는 것을 더 포함할 수 있다.
실시 예로서, 상기 제 2 서브 프로그램 시에, 상기 제 1 중간 상태의 메모리 셀들은 상기 제 1 및 제 2 상위 상태들을 갖도록 프로그램되고 상기 제 2 중간 상태의 메모리 셀들은 상기 제 3 및 제 4 상위 상태들을 갖도록 프로그램될 수 있다.
본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들; 및 상기 복수의 메모리 셀들을 제어하도록 구성되는 주변 회로를 포함한다. 상기 복수의 메모리 셀들이 서로 다른 문턱 전압 범위들에 각각 대응하는 제 1 내지 제 4 중간 상태들을 가질 때, 상기 주변 회로는 프로그램 요청에 응답하여 상기 제 3 및 제 4 중간 상태들의 메모리 셀들이 4개의 상위 상태들을 갖도록 제 1 서브 프로그램을 수행한 후에 상기 제 1 및 제 2 중간 상태들의 메모리 셀들이 또 다른 4개의 상위 상태들을 갖도록 제 2 서브 프로그램을 수행하도록 구성된다.
본 발명의 실시 예에 따르면 반도체 메모리 장치의 소모 면적은 감소된다.
도 1은 메모리 셀들에 대한 중간 페이지 프로그램 및 상위 페이지 프로그램 시에 문턱 전압 산포의 변화를 보여주는 다이어그램이다.
도 2는 반도체 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 복수의 메모리 블록들 중 어느 하나를 보여주는 블록도이다.
도 4는 도 2의 읽기 및 쓰기 회로를 보여주는 블록도이다.
도 5는 본 발명의 실시 예에 따른 상위 페이지 프로그램을 수행하는 방법을 보여주는 순서도이다.
도 6은 도 5의 실시 예에 따른 상위 페이지 프로그램이 수행될 때의 문턱 전압 산포를 보여주는 다이어그램이다.
도 7은 제 1 서브 프로그램을 수행하는 방법을 예시적으로 보여주는 순서도이다.
도 8은 제 2 서브 프로그램을 수행하는 방법을 예시적으로 보여주는 순서도이다.
도 9는 본 발명의 다른 실시 예에 따른 상위 페이지 프로그램을 수행하는 방법을 보여주는 순서도이다.
도 10은 도 9의 실시 예에 따른 상위 페이지 프로그램이 수행될 때의 문턱 전압 산포를 보여주는 다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 메모리 셀들에 대한 중간 페이지 프로그램 및 상위 페이지 프로그램 시에 문턱 전압 산포의 변화를 보여주는 다이어그램이다. 도 1에서, 가로축은 문턱 전압을 나타내고, 세로축은 메모리 셀들의 수를 나타낸다.
도 1을 참조하면, 메모리 셀들 각각에 싱글 비트가 저장될 때, 메모리 셀들은 소거 상태(E) 및 제 2 하위 상태(12)를 갖는다. 예를 들면, 소거 상태(E)의 메모리 셀은 "1"을 저장하고, 제 2 하위 상태(12)의 메모리 셀은 "0"을 저장한다.
중간 페이지 프로그램 시에, 먼저 메모리 셀들에 대한 읽기 동작이 요구된다. 예를 들면, 제 1 읽기 전압(Vr1)을 기준으로 메모리 셀들에 저장된 데이터가 읽혀진다. 읽혀진 데이터에 따라 각 메모리 셀이 소거 상태(E)에 대응하는지 또는 제 2 하위 상태(12)에 대응하는지가 판별된다.
판별 결과에 기반하여, 중간 페이지 프로그램이 수행된다. 소거 상태(E)의 메모리 셀들은 소거 상태(21, 이하, 제 1 중간 상태) 및 제 2 중간 상태(22)로 프로그램된다. 제 2 하위 상태(12)의 메모리 셀들은 제 3 중간 상태(23) 및 제 4 중간 상태(24)로 프로그램된다.
예를 들면, 도 1에 도시된 바와 같이, 제 1 중간 상태(21)의 메모리 셀은 "11"을 저장하고, 제 2 중간 상태(22)의 메모리 셀은 "01"을 저장하고, 제 3 중간 상태(23)의 메모리 셀은 "10"을 저장하고, 제 4 중간 상태(24)의 메모리 셀은 "00"을 저장한다. 즉, 제 1 중간 상태(21)의 메모리 셀은 하위 데이터 비트 "1" 및 상위 데이터 비트 "1"을 저장한다. 제 2 중간 상태(22)의 메모리 셀은 하위 데이터 비트 "1" 및 상위 데이터 비트 "0"을 저장한다. 제 3 중간 상태(23)의 메모리 셀은 하위 데이터 비트 "0" 및 상위 데이터 비트 "1"을 저장한다. 제 4 중간 상태(24)의 메모리 셀은 하위 데이터 비트 "0" 및 상위 데이터 비트 "0"을 저장한다.
예시적인 실시 예로서, 프로그램은 선택된 워드 라인에 프로그램 펄스를 인가하여 프로그램될 메모리 셀들의 문턱 전압들을 상승시키는 단계, 프로그램될 메모리 셀들의 문턱 전압들이 원하는 상태들에 해당하는지 여부를 검증하는 단계, 검증 결과에 따라 선택된 워드 라인에 상승된 프로그램 펄스를 재인가하여 프로그램될 메모리 셀들의 문턱 전압들을 더 상승시키는 단계를 포함한다. 프로그램 펄스가 인가될 때, 프로그램될 메모리 셀들(예를 들면, 소거 상태에서 제 2 중간 상태로 프로그램되어 문턱 전압이 상승하는 메모리 셀들)에 대응하는 비트 라인들에는 접지 전압이 인가되고, 프로그램 금지된 메모리 셀들(예를 들면, 소거 상태와 동일한 제 1 중간 상태를 가질 메모리 셀들)에 대응하는 비트 라인들에는 프로그램 금지 전압(예를 들면, 전원 전압)이 인가될 것이다. 이러한 과정을 통해, 각 상태의 메모리 셀들이 원하는 상태들을 갖도록 프로그램된다.
중간 페이지 프로그램 후에, 상위 페이지 프로그램이 수행된다. 상위 페이지 프로그램 시에, 먼저 메모리 셀들에 대한 읽기 동작들이 요구된다. 예를 들면, 제 1 읽기 전압(Vr21)을 이용한 읽기 동작에 의해, 메모리 셀들 각각에 저장된 하위 데이터 비트가 "1"인지 "0"인지 판별된다. 그리고, 제 2 읽기 전압(Vr22)을 이용한 읽기 동작 및 제 3 읽기 전압(Vr23)을 이용한 읽기 동작에 의해, 메모리 셀들 각각에 저장된 상위 데이터 비트가 "1"인지 "0"인지 판별된다. 이러한 읽기 동작들에 따라, 각 메모리 셀이 제 1 내지 제 4 중간 상태들(21~24) 중 어떤 상태를 갖는지가 판별된다.
판결 결과에 기반하여 상위 페이지 프로그램이 수행된다. 제 1 중간 상태(21)의 메모리 셀들은 소거 상태(31, 이하, 제 1 상위 상태) 및 제 2 상위 상태(32)를 갖도록 프로그램된다. 제 2 중간 상태(22)의 메모리 셀들은 제 3 상위 상태(33) 및 제 4 상위 상태(34)를 갖도록 프로그램된다. 제 3 중간 상태(23)의 메모리 셀들은 제 5 상위 상태(35) 및 제 6 상위 상태(36)를 갖도록 프로그램된다. 제 4 중간 상태(24)의 메모리 셀들은 제 7 상위 상태(37) 및 제 8 상위 상태(38)를 갖도록 프로그램된다. 예를 들면, 제 1 내지 제 8 상위 상태들(31~38)은 각각 "111", "011", "101", "001", "110", "010", "100", "000"에 대응한다.
위에서 설명된 바와 같이, 상위 페이지 프로그램 전에는 각 메모리 셀 당 2개의 데이터 비트들이 저장된다. 즉, 메모리 셀들은 4개의 중간 상태들(21~24)을 갖는다. 각 메모리 셀이 어떤 중간 상태를 갖는지가 판별하기 위해, 각 메모리 셀에 대응하는 페이지 버퍼부에는 적어도 2개의 래치들이 요구된다. 반면, 중간 페이지 프로그램 전에는 각 메모리 셀 당 1개의 데이터 비트가 저장된다. 즉, 메모리 셀들은 소거 상태(E) 및 제 2 하위 상태(12)를 갖는다. 따라서, 각 메모리 셀에 대응하는 페이지 버퍼부에는 각 메모리 셀이 어떤 상태를 갖는지 판별하기 위한 적어도 1개의 래치가 요구된다.
즉, 도 1을 참조한 실시 예에 따르면, 상위 페이지 프로그램은 중간 페이지 프로그램보다 더 많은 래치들을 요구한다. 더 나아가, 메모리 셀 당 더 많은 데이터 비트들이 저장될수록, 각 메모리 셀에 대응하는 페이지 버퍼부에는 더 많은 래치들이 요구된다.
도 2는 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 구동하기 위한 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 예시적인 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동하도록 구성된다. 주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 제어 로직(124)을 포함한다.
어드레스 디코더(121)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(124)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 외부 또는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록에 연결된 워드 라인들을 구동하도록 구성된다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(122)에 전송한다.
반도체 메모리 장치(100)의 프로그램은 페이지 단위로 수행된다. 프로그램 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(121)에 의해 디코딩되어 읽기 및 쓰기 회로(122)에 제공된다.
어드레스 디코더(121)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(124)의 제어에 응답하여 동작한다. 예시적인 실시 예로서, 전압 발생기(122)는 복수의 펌핑 커패시터들을 포함하고, 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 발생할 수 있다. 발생된 복수의 전압들은 어드레스 디코더(121)에 제공된다. 어드레스 디코더(121)는 제공된 복수의 전압들을 이용하여 선택된 메모리 블록에 연결된 워드 라인들을 구동한다.
읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)는 제어 로직(124)의 제어에 응답하여 동작한다.
프로그램 시에, 읽기 및 쓰기 회로(123)는 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 교환한다. 프로그램 시에, 읽기 및 쓰기 회로(123)는 프로그램될 데이터(DATA)를 수신한다. 그리고, 읽기 및 쓰기 회로(123)는 선택된 워드 라인에 프로그램 펄스가 인가될 때마다 프로그램될 데이터(DATA)를 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들에 전달한다. 전달된 데이터(DATA)는 선택된 워드 라인에 연결된 메모리 셀들에 프로그램된다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(124)은 어드레스 디코더(121), 전압 발생기(122) 및 읽기 및 쓰기 회로(123)에 연결된다. 제어 로직(124)은 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로부터 제어 신호(CTRL)를 수신한다. 제어 로직(124)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
반도체 메모리 장치(100)는 입출력 버퍼(미도시)를 더 포함할 수 있다. 입출력 버퍼는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 각각 제어 로직(124) 및 어드레스 디코더(121)에 전달할 것이다. 또한, 입출력 버퍼는 외부로부터의 데이터(DATA)를 읽기 및 쓰기 회로(123)에 전달하고, 읽기 및 쓰기 회로(123)로부터 수신된 데이터(DATA)를 외부로 전달하도록 구성될 것이다.
예시적인 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
도 3은 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 블록도이다.
도 3을 참조하면, 메모리 블록(BLK1)은 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 제 1 내지 제 n 워드 라인들(WL1~WLn)은 도 1의 워드 라인들(WL)에 포함된다.
메모리 블록(BLK1)은 제 1 내지 제 n 메모리 셀 그룹들(MC1~MCn)을 포함한다. 하나의 워드 라인에 연결된 메모리 셀들은 하나의 그룹을 구성한다. 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 제 1 메모리 셀 그룹(MC1)을 구성한다. 제 2 워드 라인(WL2)에 연결된 메모리 셀들은 제 2 메모리 셀 그룹(MC2)을 구성한다. 제 3 워드 라인(WL3)에 연결된 메모리 셀들은 제 3 메모리 셀 그룹(MC3)을 구성한다. 제 n 워드 라인(WLn)에 연결된 메모리 셀들은 제 n 메모리 셀 그룹(MCn)을 구성한다.
하나의 메모리 셀 그룹은 복수의 페이지들을 포함한다. 본 실시 예에서는, 하나의 메모리 셀 그룹은 3개의 페이지들(LP, MP, UP)을 포함한다. 즉, 하나의 메모리 셀 그룹은 하위 페이지(LP), 중간 페이지(MP) 및 상위 페이지(UP)를 포함한다. 하위 페이지(LP)는 해당 메모리 셀 그룹에 저장된 하위 데이터 비트들을 의미할 수 있다. 중간 페이지(MP)는 해당 메모리 셀 그룹에 저장된 중간 데이터 비트들을 의미할 수 있다. 상위 페이지(UP)는 해당 메모리 셀 그룹에 저장된 상위 데이터 비트들을 의미할 수 있다.
도 4는 도 2의 읽기 및 쓰기 회로(123)를 보여주는 블록도이다.
도 4를 참조하면, 읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼부들(210~2m0)을 포함한다. 제 1 내지 제 m 페이지 버퍼부들(210~2m0)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 도 2의 비트 라인들(BL)에 포함된다.
각 페이지 버퍼부는 복수의 래치들(211~21r)을 포함한다. 도 4에서, 설명의 편의를 위해 제 2 내지 제 m 페이지 버퍼부들(220~2m0)의 내부 구성들은 생략되나, 제 2 내지 제 m 페이지 버퍼부들(220~2m0) 각각은 제 1 페이지 버퍼부(210)와 마찬가지로 구성될 것이다.
반도체 메모리 장치(100)의 프로그램은 복수의 래치들(211~21r)을 이용하여 수행된다. 예를 들면, 중간 페이지 프로그램(도 1 참조) 시에, 제 1 래치(211)에 프로그램될 데이터가 저장되고, 제 3 래치(213)에 해당 메모리 셀로부터 읽혀진 하위 데이터 비트가 저장될 것이다. 제 1 래치(211)의 데이터와 제 3 래치(213)의 데이터에 따라 중간 상태들(21~24) 중 해당 메모리 셀이 프로그램될 중간 상태가 특정된다. 프로그램 동작 시에 제 1 래치(211)에 저장된 데이터에 따라 해당 비트 라인(BL1)에 프로그램 금지 전압 또는 전원 전압이 인가된다. 이에 따라 해당 메모리 셀의 문턱 전압이 유지되거나 상승할 것이다. 그 후의 검증 동작 시에, 해당 메모리 셀의 문턱 전압에 대응하는 데이터가 제 2 래치(212)에 저장되고, 제 2 래치(212)에 저장된 데이터를 제 1 래치(211)에 저장된 데이터 및 제 3 래치(213)에 저장된 하위 데이터 비트와 비교하여 해당 메모리 셀의 문턱 전압이 원하는 중간 상태에 해당하는지 여부가 판별될 것이다.
도 5는 본 발명의 실시 예에 따른 상위 페이지 프로그램을 수행하는 방법을 보여주는 순서도이다.
도 2 및 도 5를 참조하면, S110단계에서, 반도체 메모리 장치(100)에 프로그램 요청이 수신된다. 프로그램 요청으로서, 반도체 메모리 장치(100)에 제어 신호(CTRL), 어드레스(ADDR) 및 프로그램될 데이터(DATA)가 수신된다. 이때, 어드레스(ADDR)가 가리키는 워드 라인의 메모리 셀들에 대한 중간 페이지 프로그램은 완료된 상태라고 가정한다.
S120단계에서, 상위 페이지 프로그램이 수행된다. 상위 페이지 프로그램은 제 1 서브 프로그램(S121) 및 제 2 서브 프로그램(S122)을 포함한다.
도 6은 도 5의 실시 예에 따른 상위 페이지 프로그램이 수행될 때의 문턱 전압 산포를 보여주는 다이어그램이다. 도 7은 제 1 서브 프로그램을 수행하는 방법을 예시적으로 보여주는 순서도이다. 도 8은 제 2 서브 프로그램을 수행하는 방법을 예시적으로 보여주는 순서도이다.
먼저 도 6을 참조하면, 제 1 서브 프로그램이 수행되기 전에, 메모리 셀들 각각은 2개의 데이터 비트들을 저장한다. 메모리 셀들은 제 1 내지 제 4 중간 상태들(21~24)을 갖는다.
제 1 서브 프로그램에 따라, 제 3 중간 상태(23)의 메모리 셀들은 제 5 상위 상태(35) 및 제 6 상위 상태(36)로 프로그램되고, 제 4 중간 상태(24)의 메모리 셀들은 제 7 상위 상태(37) 및 제 8 상위 상태(38)로 프로그램된다.
제 1 서브 프로그램 시에, 제 1 및 제 2 중간 상태들(21, 22)의 메모리 셀들은 프로그램되지 않는다. 즉, 제 1 및 제 2 중간 상태들(21, 22)의 메모리 셀들은 프로그램 금지된다.
제 1 서브 프로그램이 완료되면, 메모리 셀들은 제 1 및 제 2 중간 상태들(21, 22), 그리고 제 5 내지 제 8 상위 상태들(35~38)을 갖는다.
도 4, 도 6 및 도 7을 참조하면, 제 1 서브 프로그램 시에, 먼저 각 페이지 버퍼부의 제 1 래치(211)에 프로그램될 데이터가 저장된다(S310).
제 1 읽기 전압(Vr31)을 기준으로 해당 메모리 셀의 데이터가 읽혀지고, 읽혀진 데이터가 제 2 래치(212)에 저장된다(S320). 이에 따라 메모리 셀이 제 1 및 제 2 중간 상태들(21, 22) 중 하나에 대응하는지 또는 메모리 셀이 제 3 및 제 4 중간 상태들(23, 24) 중 하나에 대응하는지 판별될 수 있다(S330).
메모리 셀이 제 1 및 제 2 중간 상태들(21, 22) 중 하나에 대응하는 경우에, 프로그램될 데이터가 저장된 제 1 래치(211)는 초기화된다(S340). 그리고, 제 1 래치(211)에 저장된 데이터에 따라 제 1 서브 프로그램이 수행된다(S350). 제 1 래치(211)가 초기화된 경우, 해당 비트 라인(BL1)에는 프로그램 금지 전압이 인가되어 해당 메모리 셀은 프로그램 금지된다. 제 1 래치(211)가 프로그램될 데이터를 유지한 경우, 제 1 래치(211)에 저장된 데이터에 따라 해당 비트 라인에는 프로그램 금지 전압 또는 전원 전압이 인가되고, 해당 메모리 셀의 문턱 전압은 유지되거나 상승한다.
이러한 방법을 통해, 제 1 및 제 2 중간 상태들(21, 22)의 메모리 셀들은 프로그램되지 않고, 제 3 및 제 4 중간 상태들(23, 24)의 메모리 셀들은 프로그램될 수 있다.
다시 도 6을 참조하면, 제 1 서브 프로그램 후에 제 2 서브 프로그램이 수행된다. 제 2 서브 프로그램에 따라, 제 1 중간 상태(21)의 메모리 셀들은 소거 상태(31, 이하 제 1 상위 상태) 및 제 2 상위 상태(32)로 프로그램되고 제 2 중간 상태(22)의 메모리 셀들은 제 3 상위 상태(33) 및 제 4 상위 상태(34)로 프로그램된다. 제 2 서브 프로그램 시에, 제 5 내지 제 8 상위 상태들(35~38)의 메모리 셀들의 문턱 전압들은 유지된다.
도 4, 도 6 및 도 8을 참조하면, 제 2 서브 프로그램 시에, 먼저 각 페이지 버퍼부의 제 1 래치(211)에 프로그램될 데이터가 다시 로드된다(S410). 그리고, 제 1 읽기 전압(Vr31)을 기준으로 해당 메모리 셀의 데이터가 읽혀지고, 읽혀진 데이터가 제 2 래치(212)에 저장된다(S420). 이에 따라, 메모리 셀이 제 1 읽기 전압(Vr31)보다 높은 문턱 전압을 갖는지 또는 메모리 셀이 제 1 읽기 전압(Vr31)보다 낮은 문턱 전압을 갖는지 판별된다(S430). 메모리 셀이 제 1 읽기 전압(Vr31)보다 높은 문턱 전압을 갖는 것은 메모리 셀이 제 5 내지 제 8 상위 상태들(35~38) 중 하나에 대응하는 것을 의미한다. 메모리 셀이 제 1 읽기 전압(Vr31)보다 낮은 문턱 전압을 갖는 것은 메모리 셀이 제 1 및 제 2 중간 상태들(21, 22) 중 하나에 대응하는 것을 의미한다. 메모리 셀이 제 5 내지 제 8 상위 상태들(35~38) 중 하나에 대응하는 경우에, 프로그램될 데이터가 저장된 제 1 래치(211)는 초기화된다(S440). 그리고, 제 1 래치(211)에 저장된 데이터에 따라 제 2 서브 프로그램이 수행될 것이다(S450).
제 2 서브 프로그램 동작이 완료되면, 메모리 셀들은 제 1 내지 제 8 상위 상태들(31~38)을 가질 것이다.
본 발명의 실시 예에 따르면, 제 1 및 제 2 서브 프로그램들에 따라 상위 페이지 프로그램이 수행된다. 제 1 내지 제 4 중간 상태들(21~24)이 제 1 내지 제 8 상위 상태들(31~38)로 한번에 프로그램되는 경우와 다르게, 읽기 및 쓰기 회로(123)에 요구되는 래치들의 개수는 감소할 수 있다. 따라서, 반도체 메모리 장치(100)의 소모 면적은 감소할 수 있다.
도 5 내지 도 8을 참조한 실시 예에서는, 제 3 및 제 4 중간 상태들(23, 24)의 메모리 셀들이 먼저 프로그램된 후에, 제 1 및 제 2 중간 상태들(21, 22)의 메모리 셀들이 프로그램된다. 그러나, 이는 예시적인 것으로서 본 발명의 기술적 사상은 여기에 한정되지 않음이 이해될 것이다. 예를 들면, 제 1 및 제 2 중간 상태들(21, 22)의 메모리 셀들이 먼저 프로그램된 후에, 제 3 및 제 4 중간 상태들(23, 24)의 메모리 셀들이 프로그램될 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 상위 페이지 프로그램을 수행하는 방법을 보여주는 순서도이다.
먼저 도 9를 참조하면, S510단계에서, 반도체 메모리 장치(100)에 프로그램 요청이 수신된다. 반도체 메모리 장치(100)에 제어 신호(CTRL), 어드레스(ADDR) 및 프로그램될 데이터(DATA)가 수신된다. 이때, 어드레스(ADDR)가 가리키는 워드 라인의 메모리 셀들에 대한 중간 페이지 프로그램은 완료된 상태라고 가정한다.
S520단계에서, 상위 페이지 프로그램이 수행된다. 상위 페이지 프로그램은 제 1 내지 제 3 서브 프로그램들(S521~S523)을 포함한다.
도 10은 도 9의 실시 예에 따른 상위 페이지 프로그램이 수행될 때의 문턱 전압 산포를 보여주는 다이어그램이다.
도 10을 참조하면, 먼저, 제 1 서브 프로그램이 수행된다. 제 1 서브 프로그램은 도 6을 참조하여 설명된 제 1 서브 프로그램과 마찬가지 방법으로 수행된다. 이하, 중복되는 설명은 생략된다.
제 1 서브 프로그램이 수행된 후에 제 5 상위 상태(35)의 문턱 전압 범위를 좁히기 위한 제 2 서브 프로그램이 더 수행될 수 있다.
상위 페이지 프로그램이 수행되면, 메모리 셀 당 3개의 데이터 비트들이 저장된다. 읽기 마진을 확보하기 위하여, 제 1 내지 제 8 상위 상태들(31~38)의 문턱 전압 범위들은 제 1 내지 제 4 중간 상태들(21~24)의 문턱 전압 범위들보다 좁을 것이 요구된다.
한편, 제 5 상위 상태(35)로 프로그램된 메모리 셀들은 제 3 중간 상태(23)의 메모리 셀들 중 프로그램 금지된 메모리 셀들에 해당하기 때문에, 제 5 상위 상태(35)의 문턱 전압 범위는 제 3 중간 상태(23)의 문턱 전압 범위와 동일할 수 있다.
본 발명의 실시 예에 따르면, 제 5 상위 상태(35)의 메모리 셀들을 제 5 상위 상태(35)보다 좁은 문턱 전압 범위를 갖는 제 9 상위 상태(35')로 프로그램하기 위한 제 2 서브 프로그램이 더 수행될 수 있다.
제 2 서브 프로그램 후에, 제 3 서브 프로그램이 수행된다. 제 3 서브 프로그램은 도 6을 참조하여 설명된 제 2 서브 프로그램과 마찬가지 방법으로 수행된다.
도 10을 참조한 설명에서, 제 2 서브 프로그램은 제 1 서브 프로그램 후 제 3 서브 프로그램 전에 수행되는 것으로 설명된다. 그러나, 이는 예시적인 것으로서 제 1 내지 제 3 서브 프로그램들이 수행되는 순서는 여기에 한정되지 않음이 이해될 것이다. 예를 들면, 제 1 및 제 3 서브 프로그램들이 수행된 후에, 제 2 서브 프로그램이 수행될 수 있다.
본 발명의 실시 예에 따르면, 복수의 서브 프로그램들이 수행되어 상위 페이지가 프로그램된다. 이에 따라, 읽기 및 쓰기 회로에 요구되는 래치들의 개수는 감소할 수 있다. 따라서, 반도체 메모리 장치의 소모 면적은 감소할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 전압 발생기
123: 읽기 및 쓰기 회로
124: 제어 로직
21~24: 제 1 내지 제 4 중간 상태들
31~38: 제 1 내지 제 8 상위 상태들

Claims (15)

  1. 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서:
    상기 복수의 메모리 셀들이 서로 다른 문턱 전압 범위들에 각각 대응하는 제 1 내지 제 4 중간 상태들을 가질 때,
    상기 제 3 및 제 4 중간 상태들의 메모리 셀들이 4개의 상위 상태들을 갖도록 제 1 서브 프로그램을 수행하고;
    그 후에, 상기 제 1 및 제 2 중간 상태들의 메모리 셀들이 또 다른 4개의 상위 상태들을 갖도록 제 2 서브 프로그램을 수행하는 것을 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 4 중간 상태들은 해당 문턱 전압 범위가 낮은 순서대로 정의되는 동작 방법.
  3. 제 2 항에 있어서,
    상기 또 다른 4개의 상위 상태들은 제 1 내지 제 4 상위 상태들이고, 상기 4개의 상위 상태들은 제 5 내지 제 8 상위 상태들이고,
    상기 제 1 내지 제 8 상위 상태들은 해당 문턱 전압 범위가 낮은 순서대로 정의되는 동작 방법.
  4. 제 3 항에 있어서,
    상기 제 1 서브 프로그램 시에, 상기 제 3 중간 상태의 메모리 셀들은 상기 제 5 및 제 6 상위 상태들을 갖도록 프로그램되고 상기 제 4 중간 상태의 메모리 셀들은 상기 제 7 및 제 8 상위 상태들을 갖도록 프로그램되는 동작 방법.
  5. 제 4 항에 있어서,
    상기 제 5 상위 상태의 문턱 전압 범위를 좁히기 위한 제 3 서브 프로그램을 수행하는 것을 더 포함하는 동작 방법.
  6. 제 3 항에 있어서,
    상기 제 2 서브 프로그램 시에, 상기 제 1 중간 상태의 메모리 셀들은 상기 제 1 및 제 2 상위 상태들을 갖도록 프로그램되고 상기 제 2 중간 상태의 메모리 셀들은 상기 제 3 및 제 4 상위 상태들을 갖도록 프로그램되는 동작 방법.
  7. 제 1 항에 있어서,
    상기 제 3 중간 상태, 상기 제 4 중간 상태, 상기 제 1 중간 상태 및 상기 제 2 중간 상태는 해당 문턱 전압 범위가 낮은 순서대로 정의되는 동작 방법.
  8. 제 1 항에 있어서,
    상기 복수의 메모리 셀들이 소거 상태를 가질 때, 상기 복수의 메모리 셀들이 제 1 및 제 2 하위 상태들을 갖도록 하위 페이지 프로그램을 수행하고;
    상기 제 1 및 제 2 하위 상태들의 메모리 셀들이 상기 제 1 내지 제 4 중간 상태들을 갖도록 중간 페이지 프로그램을 수행하는 것을 더 포함하는 동작 방법.
  9. 복수의 메모리 셀들; 및
    상기 복수의 메모리 셀들을 제어하도록 구성되는 주변 회로를 포함하되,
    상기 복수의 메모리 셀들이 서로 다른 문턱 전압 범위들에 각각 대응하는 제 1 내지 제 4 중간 상태들을 가질 때,
    상기 주변 회로는 프로그램 요청에 응답하여 상기 제 3 및 제 4 중간 상태들의 메모리 셀들이 4개의 상위 상태들을 갖도록 제 1 서브 프로그램을 수행한 후에 상기 제 1 및 제 2 중간 상태들의 메모리 셀들이 또 다른 4개의 상위 상태들을 갖도록 제 2 서브 프로그램을 수행하도록 구성되는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 내지 제 4 중간 상태들은 해당 문턱 전압 범위가 낮은 순서대로 정의되는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 또 다른 4개의 상위 상태들은 제 1 내지 제 4 상위 상태들이고, 상기 4개의 상위 상태들은 제 5 내지 제 8 상위 상태들이고,
    상기 제 1 내지 제 8 상위 상태들은 해당 문턱 전압 범위가 낮은 순서대로 정의되는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 서브 프로그램 시에, 상기 주변 회로는 상기 제 3 중간 상태의 메모리 셀들을 상기 제 5 및 제 6 상위 상태들을 갖도록 프로그램하고 상기 제 4 중간 상태의 메모리 셀들을 상기 제 7 및 제 8 상위 상태들을 갖도록 프로그램하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 주변 회로는 상기 제 5 상위 상태의 문턱 전압 범위를 좁히기 위한 제 3 서브 프로그램을 더 수행하도록 구성되는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 제 2 서브 프로그램 시에, 상기 주변 회로는 상기 제 1 중간 상태의 메모리 셀들을 상기 제 1 및 제 2 상위 상태들을 갖도록 프로그램하고 상기 제 2 중간 상태의 메모리 셀들을 상기 제 3 및 제 4 상위 상태들을 갖도록 프로그램하는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 주변 회로는 상기 복수의 메모리 셀들이 소거 상태를 가질 때, 상기 복수의 메모리 셀들이 제 1 및 제 2 하위 상태들을 갖도록 하위 페이지 프로그램을 수행하고, 상기 제 1 및 제 2 하위 상태들의 메모리 셀들이 상기 제 1 내지 제 4 중간 상태들을 갖도록 중간 페이지 프로그램을 수행하도록 구성되는 반도체 메모리 장치.
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