TWI813886B - 3d nand快閃記憶體的控制方法和控制器 - Google Patents

3d nand快閃記憶體的控制方法和控制器 Download PDF

Info

Publication number
TWI813886B
TWI813886B TW109120969A TW109120969A TWI813886B TW I813886 B TWI813886 B TW I813886B TW 109120969 A TW109120969 A TW 109120969A TW 109120969 A TW109120969 A TW 109120969A TW I813886 B TWI813886 B TW I813886B
Authority
TW
Taiwan
Prior art keywords
programming
voltage pulses
nand flash
flash memory
memory array
Prior art date
Application number
TW109120969A
Other languages
English (en)
Other versions
TW202143451A (zh
Inventor
黃瑩
劉紅濤
王啟光
魏文喆
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW202143451A publication Critical patent/TW202143451A/zh
Application granted granted Critical
Publication of TWI813886B publication Critical patent/TWI813886B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3481—Circuits or methods to verify correct programming of nonvolatile memory cells whilst programming is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Ultra Sonic Daignosis Equipment (AREA)
  • Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)

Abstract

一種三維（3D）NAND快閃（Flash）記憶體陣列的編程過程的控制方法，包括：在一編程階段中對該3D NAND快閃記憶體陣列的一位元單元進行編程；以及在該編程階段之後的一驗證階段中驗證該3D NAND快閃記憶體陣列中該位元單元是否被編程；其中，該編程階段包括：利用複數個編程電壓脈衝對該3D NAND快閃記憶體陣列中該位元單元進行編程；其中，該驗證階段包括：讀取該3D NAND快閃記憶體陣列的具有低於或高於正常讀取電壓脈衝電壓的該位元單元。

Description

3D　NAND快閃記憶體的控制方法和控制器
本發明係指一種3D NAND快閃記憶體的控制方法和控制器，尤指一種能夠增強3D NAND快閃記憶體編程效能的控制方法和控制器。
半導體記憶體廣泛地用在各種電子設備（諸如行動電話、數位攝影機、個人數位助理、醫學電子設備、行動計算裝置和非行動計算裝置）中。非揮發性記憶體允許資訊被儲存和保留。非揮發性記憶體包括快閃記憶體（例如，NAND（反及閘）型和NOR（反閘）非型快閃記憶體（flash memory））和電子抹除式可複寫唯讀記憶體（Electrically Erasable Programmable Read-Only Memory，EEPROM）。
在NAND快閃記憶體中，每個記憶體元件被配置為儲存電荷、電壓或其它電參數以表示在從浮柵電晶體形成的多個位元單元（bit-cell）（或記憶體元件（memory elements））中的資料。編程過程包括在複數個編程（programming）階段中的複數個編程電壓脈衝，其中，複數個編程電壓脈衝的電壓增加了增量步進脈衝編程脈衝電壓差值Vispp以確保編程成功。然而，隨著在多級單元（MLC）、三級單元（TLC）和四級單元（QLC）中的發展，編程時間的需求比以前更苛刻。換句話說，編程電壓脈衝之數量（所謂的脈衝計數）應被很好地控制。
因此，習知技術實有改善之必要。
因此，本發明之主要目的即在於提供一種3D NAND快閃記憶體的控制方法和控制器以改善習知技術的缺點。
本發明實施例揭露一種三維（3D）NAND快閃（Flash）記憶體陣列的編程過程的控制方法，包括：在一編程階段中對該3D NAND快閃記憶體陣列的一位元單元進行編程；以及在該編程階段之後的一驗證階段中驗證該3D NAND快閃記憶體陣列中該位元單元是否被編程；其中，該編程階段包括：利用複數個編程電壓脈衝對該3D NAND快閃記憶體陣列中該位元單元進行編程；其中，該驗證階段包括：讀取該3D NAND快閃記憶體陣列的具有低於或高於正常讀取電壓脈衝電壓的該位元單元。
本發明實施例另揭露一種用於三維（3D）NAND快閃記憶體陣列的編程過程的控制器，包括：儲存單元，用來為儲存程式碼；以及處理單元，用來為執行下列步驟：在編程階段中對該3D NAND快閃記憶體陣列中位元單元進行編程；以及在該編程階段之後的驗證階段中驗證該3D NAND快閃記憶體陣列中該位元單元是否被編程；其中，該編程階段包括：利用複數個編程電壓脈衝對該3D NAND快閃記憶體陣列中該位元單元進行編程；其中，該驗證階段包括：讀取該3D NAND快閃記憶體陣列的具有低於或高於正常讀取電壓脈衝之電壓的該位元單元。
第1圖是記憶體系統10的示意圖。記憶體系統10包括用來以邏輯0或邏輯1的形式來儲存資料的記憶體陣列12，以及用來為接收外部命令並切換波形以控制記憶體陣列12的控制器14。底部選擇柵極線由控制器14啟用來切換波形或接收外部命令。於一實施例中，控制器14可以包括處理器和儲存單元。儲存單元可以儲存程式碼以指示處理器執行本發明的切換波形的功能。此外，處理器可以是處理單元、應用處理器（AP）或數位訊號處理器（DSP），其中處理單元可以是中央處理單元（CPU）、圖形處理單元（GPU）或張量處理單元（TPU），且不限於此。儲存單元可以是記憶體，其可以是非揮發性記憶體（例如電子抹除式可複寫唯讀記憶體（EEPROM）或快閃記憶體，且不限於此）。
三維（3D）NAND快閃記憶體包括記憶體陣列，其包括記憶體元件的複數個分頁。每個記憶體元件用來儲存電荷、電壓或其它電參數以表示所儲存的資料。然而，隨著在每個分頁中的記憶體元件的數量的增加，編程時間將隨之增加。在非揮發性記憶體（NVM）處被處理的編程（或其它等效）運作中可以由複數個編程階段中由複數個編程電壓脈衝所實現，其中，該複數個編程電壓脈衝之電壓以值Vispp遞增，以確保編程成功。
更特別地，在編程階段中，管理位元單元，如果位元單元不足夠「強」或電荷捕獲線之電壓不等效地滿足閾值，則位元單元可能在老化期間由邏輯1轉變到邏輯0，而降低了3D NAND快閃記憶體的可靠性。因此，驗證被需要以透過測量電荷捕獲線之電壓來檢查位元單元是「強」邏輯1還是「弱」邏輯1。
第2圖為習知技術一3D NAND快閃記憶體陣列中位元單元的編程過程的波形之示意圖。可以得知，複數個編程電壓脈衝具有相同的脈衝寬度，其中，在這些脈衝中的電壓增加了值Vispp。這是因為位元單元須在某個閾值電壓中被才會被編程；也就是說，位元單元須等到編程電壓大於具有恆定脈衝寬度的閾值電壓後才會被編程。最後，需要驗證階段來驗證編程是否成功。換句話說，在編程階段中的編程電壓脈衝之數量（脈衝計數）在每個位元單元中是不同的。因此，編程時間相應地將是不同的。
換句話說，可以使用遞增地增加每個脈衝的電壓準位的遞增脈衝來執行編程運作，這進而增加儲存在位元單元處的電壓準位。然而，隨著在多級單元（MLC）、三級單元（TLC）和四級單元（QLC）中的發展，編程時間的需求比以前更苛刻。換句話說，編程電壓脈衝之數量應被很好地控制。
例如，3D NAND快閃記憶體陣列中位元單元不能在編程電壓脈衝期間服務其它請求；也就是說，脈衝計數越大，可以服務其它請求的閒置時間就越短。換句話說，當脈衝計數的數量增加時，讀取延遲時間將會增加。
不同於習知技術，本發明的控制方法透過在編程階段中調整複數個編程電壓脈衝之電壓和複數個編程電壓脈衝之脈衝寬度來執行3D NAND快閃記憶體陣列中位元單元的編程過程。因此，3D NAND快閃記憶體陣列中位元單元的編程時間可以縮短。
例如，第3A圖為本發明實施例一3D NAND快閃記憶體陣列中位元單元的編程過程的波形之示意圖。如圖3A所示，每個編程電壓脈衝之脈衝寬度與在習知技術中的編程電壓脈衝之脈衝寬度相同，其中，差異在於複數個編程電壓脈衝的順序。換句話說，如上面所述，於本發明一實施例中的複數個編程電壓脈衝之電壓為遞減的；然而在習知技術中，複數個編程電壓脈衝之電壓為遞增的。
更特別地，複數個編程電壓脈衝之電壓以Vispp遞減，其為與在習知技術中的遞增量相同的量。例如，如果編程電壓脈衝計數是三，且最大編程電壓脈衝是Vpgm+7Vispp，則編程電壓脈衝之電壓在習知技術中是Vpgm、Vpgm+Vispp、Vpgm+2Vispp。然而，編程電壓脈衝之電壓於本發明一實施例中是Vpgm+7Vispp、Vpgm+6Vispp、Vpgm+5Vispp。因此，輸入到本發明的位元單元的功率大於習知技術的功率，以便使編程電壓脈衝計數與習知技術比較變得更少。
第3B圖為本發明實施例一3D NAND快閃記憶體陣列中位元單元的編程過程的波形之示意圖。可以得知，複數個編程電壓脈衝之脈衝寬度增加了Tispp。例如，編程電壓脈衝的前三個脈衝寬度是Tpgm、Tpgm+Tispp、Tpgm+2Tispp。類似地，編程時間可以減少，因為其可以為功率放大器節省到每個編程電壓脈衝的轉態時間。
顯著地，如果脈衝寬度增加，讀取窗期邊距將減小，以及3D NAND快閃記憶體陣列無法快速地對讀取請求做出回應，可能使得讀取延遲時間增加。因此，本領域中的技術人員可以在編程和讀取之間的效能的建立平衡。
更特別地，在高狀態中的閾值電壓Vt的分佈寬度較窄，因為在高編程狀態中的Vt的分佈需要是更收斂的。換句話說，由於3D NAND快閃記憶體的過程，編程電壓脈衝的較高電壓的脈衝寬度可以比編程電壓脈衝的較低電壓的脈衝寬度小。
例如，可以組合在第3A圖和第3B圖中所示方法的優點。請參考第4圖，為本發明實施例一3D NAND快閃記憶體陣列中位元單元的編程過程的波形之示意圖。如圖4所示，複數個編程電壓脈衝之電壓以Vispp遞減，且複數個編程電壓脈衝之脈衝寬度以Tispp遞減。
本發明的編程過程的運作可以被總結為編程過程50，如第5圖所示。編程過程50包括以下步驟：
步驟500：開始。
步驟502：設置下一編程電壓脈衝之電壓和脈衝寬度。
步驟504：在編程階段中對3D NAND快閃記憶體陣列中位元單元進行編程。
步驟506：在編程階段之後的驗證階段中驗證3D NAND快閃記憶體陣列中位元單元是否被編程。
步驟508：確定位元單元是否被成功地編程，如果是，轉到步驟510；如果否，轉到步驟502。
步驟510：結束。
在步驟502中，根據不同的使用情形，複數個電壓脈衝之初始電壓和初始脈衝寬度為可調整的。於一實施例中，編程電壓脈衝之電壓和脈衝寬度可以透過預先確定、校正、由映射表確定或相應地被調整以符合實際情形之固定值，其對應於電壓、電流、溫度、老化或其組合。本領域中的技術人員可以相應地做出對決策規則的修改和變更，且不限於此。
此外，在步驟502中，複數個編程電壓脈衝之複數個電壓和脈衝寬度可以是遞減而不是遞增的。例如，第6圖為本發明實施例一3D NAND快閃記憶體陣列中位元單元的編程過程的波形之示意圖。如第6圖所示，編程電壓脈衝的前三個電壓是Vpgm、Vpgm、Vpgm+Vispp。類似地，複數個編程電壓脈衝的複數個電壓和脈衝寬度可以是部分地遞減的。
在步驟504中，編程過程50可以被修改為具有驗證階段以依次跟隨複數個編程階段。例如，於一實施例中，編程過程50可以包括第一編程階段和第二編程階段，後面是驗證階段。
在步驟506中，控制器14可以在壓力準則下讀取記憶體；也就是說，控制器14可以在驗證階段中從3D NAND快閃記憶體陣列的具有低於或高於正常讀取電壓脈衝的電壓的位元單元讀取資料。可以得知，如果在位元單元中的資料由高電阻儲存，則控制器可以使用較低的電壓來讀取以保證在位元單元中的資料支援足夠高的電阻，反之亦然，因此為了簡潔起見故不再贅述。例如，如果正常讀取電壓是3.3V，即3D NAND快閃記憶體為了在3.3V處讀取而運作，則在本發明中的驗證電壓可以是2V（其低於3.3V）或5V（其高於3.3V），以讀取3D NAND快閃記憶體來保證在位元單元中的資料支援足夠高（或低）的電阻。
此外，每個編程電壓脈衝之電壓可以不是Vispp的倍數。例如，編程電壓脈衝的前三個電壓可以是Vpgm、Vpgm+0.2、Vpgm+0.6、Vpgm+0.9（伏特）、...。也就是說，複數個編程電壓脈衝之電壓可以被調整，且複數個編程電壓脈衝之脈衝寬度與其類似。
編程過程50的詳細運作可以參考前面的描述，為了簡潔起見故不再贅述。
特別地，如果編程過程50的驗證階段（步驟506）因為控制器14確定位元單元的邏輯1不夠強而失敗，則控制器14可以重複編程過程50以保證位元單元準確地被編程。而且，如果驗證階段（步驟506）失敗太多次數，則編程過程50可以被視為失敗，且控制器14可以將錯誤訊息輸出到外部系統。確定編程過程50的失敗的標準不被限制，且可以基於閾值時間、為3D NAND快閃記憶體執行擦除和驗證過程的閾值次數或其任何組合。本領域中的技術人員可以相應地做出對決策規則的修改和變更，且不限於此。
於一實施例中，3D NAND快閃記憶體陣列可以包括頂部選擇柵極線、底部選擇柵極線、電荷捕獲線、共源線和p阱線。在編程階段中，編程波形被輸入以邏輯0或邏輯1的形式來儲存資料。然而，3D NAND快閃記憶體陣列中位元單元的介面在上文中不被限制，且本領域中的技術人員可以根據在整個系統中的3D NAND快閃記憶體陣列做出修改和變更。
特別地，前述實施例用以說明本發明之概念，本領域具通常知識者當可據以做不同的修飾，而不限於此。因此，只要在編程階段中的複數個編程電壓脈衝之電壓和複數個編程電壓脈衝之脈衝寬度可以被調整或是可編程的，即滿足本發明的要求，而屬於本發明之範疇。
綜上所述，透過在編程階段中調整複數個編程電壓脈衝之電壓和複數個編程電壓脈衝之脈衝寬度，在本發明中的3D NAND快閃記憶體的方法和控制器具有在編程過程中減少編程電壓脈衝計數的優點，這可減少3D NAND快閃記憶體陣列中位元單元的編程時間，以便增強編程效能。 以上該僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:記憶體系統 12:記憶體陣列 14:控制器 Wp(0)、Wp(1)、Wp(N):編程電壓脈衝之脈衝寬度 Vpgem(0)、Vpgm(N):編程電壓脈衝之電壓 Vispp:增量步進脈衝編程脈衝電壓差值 Tispp:增量步進脈衝編程脈衝寬度差值 500～510:步驟
第1圖為一記憶體系統之示意圖。 第2圖為習知技術一3D NAND快閃記憶體陣列中位元單元的編程過程的波形之示意圖。 第3A～3B圖為本發明實施例一3D NAND快閃記憶體陣列中位元單元的編程過程的波形之示意圖。 第4圖為本發明實施例一3D NAND快閃記憶體陣列中位元單元的編程過程的波形之示意圖。 第5圖為本發明實施例一記憶體系統的編程過程之示意圖。 第6圖為本發明實施例一3D NAND快閃記憶體陣列中位元單元的編程過程的波形之示意圖。
500~510:步驟

Claims (20)

  1. 一種三維(3D)NAND快閃記憶體陣列的編程過程的控制方法，包括：在一編程階段中對該3D NAND快閃記憶體陣列的一位元單元進行編程；以及在該編程階段之後的一驗證階段中驗證該3D NAND快閃記憶體陣列中該位元單元是否被編程；其中，該編程階段包括：利用複數個編程電壓脈衝對該3D NAND快閃記憶體陣列中該位元單元進行編程；其中，在該編程階段中，該複數個編程電壓脈衝中的每個編程電壓脈衝之電壓和脈衝寬度是可編程的；其中該複數個編程電壓脈衝中的一部分編程電壓脈衝之電壓是不變的，複數個編程電壓脈衝的另一部份編程電壓脈衝之電壓是遞增的；其中，該驗證階段包括：讀取該3D NAND快閃記憶體陣列的具有低於或高於正常讀取電壓脈衝電壓的該位元單元。
  2. 如請求項1所述的控制方法，其中，該複數個編程電壓脈衝之脈衝寬度是遞增的。
  3. 如請求項1所述的控制方法，其中，該複數個編程電壓脈衝之脈衝寬度是遞減的。
  4. 如請求項1所述的控制方法，其中，該複數個編程電壓脈衝中的一部分編程電壓脈衝之脈衝寬度是遞增的。
  5. 如請求項1所述的控制方法，其中，該複數個編程電壓脈衝中的一部分編程電壓脈衝之脈衝寬度是遞減的。
  6. 一種三維(3D)NAND快閃記憶體陣列的編程過程的控制方法，包括：在一編程階段中對該3D NAND快閃記憶體陣列的一位元單元進行編程；以及在該編程階段之後的一驗證階段中驗證該3D NAND快閃記憶體陣列中該位元單元是否被編程；其中，該編程階段包括：利用複數個編程電壓脈衝對該3D NAND快閃記憶體陣列中該位元單元進行編程；其中，在該編程階段中，該複數個編程電壓脈衝中的每個編程電壓脈衝之電壓和脈衝寬度是可編程的；其中該複數個編程電壓脈衝中的一部分編程電壓脈衝之電壓是不變的，複數個編程電壓脈衝的另一部份編程電壓脈衝之電壓是遞減的；其中，該驗證階段包括：讀取該3D NAND快閃記憶體陣列的具有低於或高於正常讀取電壓脈衝電壓的該位元單元。
  7. 如請求項6所述的控制方法，其中，該複數個編程電壓脈衝之脈 衝寬度是遞增的。
  8. 如請求項6所述的控制方法，其中，該複數個編程電壓脈衝之脈衝寬度是遞減的。
  9. 如請求項6所述的控制方法，其中，該複數個編程電壓脈衝中的一部分編程電壓脈衝之脈衝寬度是遞增的。
  10. 如請求項6所述的控制方法，其中，該複數個編程電壓脈衝中的一部分編程電壓脈衝之脈衝寬度是遞減的。
  11. 一種用於三維(3D)NAND快閃記憶體陣列的編程過程的控制器，包括：儲存單元，用來為儲存程式碼；以及處理單元，用來為執行下列步驟：在編程階段中對該3D NAND快閃記憶體陣列中位元單元進行編程；以及在該編程階段之後的驗證階段中驗證該3D NAND快閃記憶體陣列中該位元單元是否被編程；其中，該編程階段包括：利用複數個編程電壓脈衝對該3D NAND快閃記憶體陣列中該位元單元進行編程；其中，在該編程階段中，該複數個編程電壓脈衝中的每個電壓脈衝之電壓和脈衝寬度是可編程的；其中該複數個編程電壓脈衝中的一部分編程電壓脈衝之電壓是不變的，複 數個編程電壓脈衝的另一部份編程電壓脈衝之電壓是遞增的；其中，該驗證階段包括：讀取該3D NAND快閃記憶體陣列的具有低於或高於正常讀取電壓脈衝之電壓的該位元單元。
  12. 如請求項11所述的控制器，其中，該複數個編程電壓脈衝之脈衝寬度是遞增的。
  13. 如請求項11所述的控制器，其中，該複數個編程電壓脈衝之脈衝寬度是遞減的。
  14. 如請求項11所述的控制器，其中，該複數個編程電壓脈衝中的一部分編程電壓脈衝之脈衝寬度是遞增的。
  15. 如請求項11所述的控制器，其中，該複數個編程電壓脈衝中的一部分編程電壓脈衝之脈衝寬度是遞減的。
  16. 一種用於三維(3D)NAND快閃記憶體陣列的編程過程的控制器，包括：儲存單元，用來為儲存程式碼；以及處理單元，用來為執行下列步驟：在編程階段中對該3D NAND快閃記憶體陣列中位元單元進行編程；以及在該編程階段之後的驗證階段中驗證該3D NAND快閃記憶體陣列中該位元單元是否被編程； 其中，該編程階段包括：利用複數個編程電壓脈衝對該3D NAND快閃記憶體陣列中該位元單元進行編程；其中，在該編程階段中，該複數個編程電壓脈衝中的每個電壓脈衝之電壓和脈衝寬度是可編程的；其中該複數個編程電壓脈衝中的一部分編程電壓脈衝之電壓是不變的，複數個編程電壓脈衝的另一部份編程電壓脈衝之電壓是遞減的；其中，該驗證階段包括：讀取該3D NAND快閃記憶體陣列的具有低於或高於正常讀取電壓脈衝之電壓的該位元單元。
  17. 如請求項16所述的控制器，其中，該複數個編程電壓脈衝之脈衝寬度是遞增的。
  18. 如請求項16所述的控制器，其中，該複數個編程電壓脈衝之脈衝寬度是遞減的。
  19. 如請求項16所述的控制器，其中，該複數個編程電壓脈衝中的一部分編程電壓脈衝之脈衝寬度是遞增的。
  20. 如請求項16所述的控制器，其中，該複數個編程電壓脈衝中的一部分編程電壓脈衝之脈衝寬度是遞減的。
TW109120969A 2020-05-06 2020-06-20 3d nand快閃記憶體的控制方法和控制器 TWI813886B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/CN2020/088769 WO2021223099A1 (en) 2020-05-06 2020-05-06 Control method and controller of 3d nand flash
WOPCT/CN2020/088769 2020-05-06

Publications (2)

Publication Number Publication Date
TW202143451A TW202143451A (zh) 2021-11-16
TWI813886B true TWI813886B (zh) 2023-09-01

Family

ID=72574219

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109120969A TWI813886B (zh) 2020-05-06 2020-06-20 3d nand快閃記憶體的控制方法和控制器

Country Status (4)

Country Link
US (3) US11250910B2 (zh)
CN (1) CN111727477A (zh)
TW (1) TWI813886B (zh)
WO (1) WO2021223099A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11887668B2 (en) * 2021-03-26 2024-01-30 Micron Technology, Inc. All levels programming of a memory device in a memory sub-system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102132351A (zh) * 2008-08-25 2011-07-20 桑迪士克公司 非易失性存储器和斜下降编程的方法
CN102576567A (zh) * 2009-06-22 2012-07-11 桑迪士克技术有限公司 用于非易失性存储器中的增强沟道升压的减小的编程脉宽
CN104835527A (zh) * 2014-02-10 2015-08-12 爱思开海力士有限公司 半导体器件及其操作方法

Family Cites Families (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5694356A (en) * 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
EP0809256A3 (en) * 1996-05-21 1999-04-14 Information Storage Devices, Inc. Method and circuit for linearized reading of analog floating gate storage cell
CN1539131A (zh) * 2001-06-12 2004-10-20 ���µ�����ҵ��ʽ���� 等离子体显示装置
US6894931B2 (en) * 2002-06-20 2005-05-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP4245437B2 (ja) * 2003-08-08 2009-03-25 シャープ株式会社 不揮発性半導体記憶装置の書き込み方法
US7251739B1 (en) * 2003-12-31 2007-07-31 Intel Corporation System and method for sequencing multiple write state machines
KR100635203B1 (ko) * 2004-05-14 2006-10-16 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 장치 및 그 구동 방법
KR100632944B1 (ko) * 2004-05-31 2006-10-12 삼성전자주식회사 동작 모드에 따라 프로그램 전압의 증가분을 가변할 수있는 불 휘발성 메모리 장치
KR100626377B1 (ko) * 2004-06-07 2006-09-20 삼성전자주식회사 동작 모드에 따라 프로그램 전압의 증가분을 가변할 수있는 불 휘발성 메모리 장치
US6934190B1 (en) * 2004-06-09 2005-08-23 Advanced Micro Devices, Inc. Ramp source hot-hole programming for trap based non-volatile memory devices
KR100564636B1 (ko) * 2004-10-26 2006-03-28 삼성전자주식회사 반도체 메모리 장치
KR100855959B1 (ko) * 2005-04-04 2008-09-02 삼성전자주식회사 펄스 폭이 제어되는 전류 펄스를 이용한 메모리 셀어레이의 프로그래밍 방법
JP4313372B2 (ja) * 2005-05-11 2009-08-12 シャープ株式会社 不揮発性半導体記憶装置
KR100719368B1 (ko) * 2005-06-27 2007-05-17 삼성전자주식회사 플래시 메모리 장치의 적응적 프로그램 방법 및 장치
US7656710B1 (en) * 2005-07-14 2010-02-02 Sau Ching Wong Adaptive operations for nonvolatile memories
US7403425B2 (en) * 2006-03-07 2008-07-22 Micron Technology, Inc. Programming a flash memory device
KR100763231B1 (ko) * 2006-09-11 2007-10-04 삼성전자주식회사 상변화 메모리 장치
US7474561B2 (en) * 2006-10-10 2009-01-06 Sandisk Corporation Variable program voltage increment values in non-volatile memory program operations
KR100781550B1 (ko) * 2006-11-08 2007-12-03 삼성전자주식회사 상변화 메모리 장치 및 그 파이어링 방법
US7978520B2 (en) * 2007-09-27 2011-07-12 Sandisk Corporation Compensation of non-volatile memory chip non-idealities by program pulse adjustment
TWI517156B (zh) * 2008-02-29 2016-01-11 Toshiba Kk Semiconductor memory device
US8031517B2 (en) * 2008-07-30 2011-10-04 Samsung Electronics Co., Ltd. Memory device, memory system having the same, and programming method of a memory cell
KR101448915B1 (ko) * 2008-10-17 2014-10-14 삼성전자주식회사 프로그램 및 검증 동작을 수행하는 가변 저항 메모리 장치
JP5292052B2 (ja) * 2008-10-21 2013-09-18 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその書き込み方法
KR101532584B1 (ko) * 2009-01-30 2015-06-30 삼성전자주식회사 비휘발성 메모리 장치, 및 그의 프로그램 방법
CN101552037B (zh) * 2009-02-11 2012-12-26 北京兆易创新科技有限公司 一种非易失存储器的擦除方法及装置
JP2011070717A (ja) * 2009-09-24 2011-04-07 Toshiba Corp 不揮発性半導体記憶装置
KR101634363B1 (ko) * 2009-10-05 2016-06-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US8243521B2 (en) * 2009-12-04 2012-08-14 Micron Technology, Inc. Method for kink compensation in a memory
US9378831B2 (en) * 2010-02-09 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
KR101676816B1 (ko) * 2010-02-11 2016-11-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US8116140B2 (en) * 2010-04-09 2012-02-14 Sandisk Technologies Inc. Saw-shaped multi-pulse programming for program noise reduction in memory
US8432732B2 (en) * 2010-07-09 2013-04-30 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays
JP2012027966A (ja) * 2010-07-20 2012-02-09 Toshiba Corp 不揮発性半導体記憶装置
KR101212745B1 (ko) * 2010-09-30 2012-12-14 에스케이하이닉스 주식회사 플래시 메모리 장치 및 프로그램 검증 방법
JP2012119019A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
KR101218896B1 (ko) * 2011-02-18 2013-01-08 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 프로그램 검증 방법
US8379454B2 (en) * 2011-05-05 2013-02-19 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
KR20120126436A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 프로그램 방법
US8547154B2 (en) * 2011-06-22 2013-10-01 International Business Machines Corporation Programmable duty cycle selection using incremental pulse widths
KR101787612B1 (ko) * 2011-07-12 2017-10-19 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법 및 구동 방법
KR101845509B1 (ko) * 2011-10-05 2018-04-05 삼성전자주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
US8737131B2 (en) * 2011-11-29 2014-05-27 Micron Technology, Inc. Programming memory cells using smaller step voltages for higher program levels
US8804430B2 (en) * 2012-03-26 2014-08-12 Sandisk Technologies Inc. Selected word line dependent select gate diffusion region voltage during programming
US9165644B2 (en) * 2012-05-11 2015-10-20 Axon Technologies Corporation Method of operating a resistive memory device with a ramp-up/ramp-down program/erase pulse
US8842477B2 (en) * 2012-06-01 2014-09-23 Spansion Llc Method, apparatus, and manufacture for flash memory adaptive algorithm
JP5488652B2 (ja) * 2012-07-13 2014-05-14 株式会社デンソー 誤差補正装置
KR102016041B1 (ko) * 2012-10-11 2019-08-30 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
US8743618B1 (en) * 2012-11-15 2014-06-03 Sandisk Technologies Inc. Bit line resistance compensation
KR102154296B1 (ko) * 2012-12-18 2020-09-14 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치의 구동 방법 및 비휘발성 메모리 장치
KR102022030B1 (ko) * 2013-02-21 2019-09-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 쓰기 방법
KR102175039B1 (ko) * 2013-06-25 2020-11-05 삼성전자주식회사 불휘발성 메모리 장치의 데이터 기입 방법
US9082502B2 (en) 2013-10-10 2015-07-14 Sandisk Technologies Inc. Bit line and compare voltage modulation for sensing nonvolatile storage elements
US9482719B2 (en) * 2014-01-10 2016-11-01 Stmicroelectronics International N.V. On-the-fly test and debug logic for ATPG failures of designs using on-chip clocking
JP6027567B2 (ja) * 2014-03-07 2016-11-16 株式会社東芝 キャッシュメモリおよびプロセッサシステム
US9318204B1 (en) * 2014-10-07 2016-04-19 SanDisk Technologies, Inc. Non-volatile memory and method with adjusted timing for individual programming pulses
KR102204389B1 (ko) * 2015-01-06 2021-01-18 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102271462B1 (ko) * 2015-01-13 2021-07-05 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것의 프로그램 방법
US9875805B2 (en) * 2015-01-23 2018-01-23 Sandisk Technologies Llc Double lockout in non-volatile memory
JP6364365B2 (ja) * 2015-02-25 2018-07-25 株式会社東芝 半導体記憶装置
KR102372889B1 (ko) * 2015-10-23 2022-03-10 삼성전자주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템
KR102005849B1 (ko) 2015-11-14 2019-07-31 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법
KR102683414B1 (ko) * 2017-01-26 2024-07-10 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
JP2018156714A (ja) * 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体記憶装置
US11727997B2 (en) * 2017-07-07 2023-08-15 Micron Technology, Inc. RPMB improvements to managed NAND
JP2019057350A (ja) * 2017-09-21 2019-04-11 東芝メモリ株式会社 半導体メモリ
KR102504295B1 (ko) * 2017-11-24 2023-02-27 삼성전자 주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
US10824376B2 (en) * 2017-12-08 2020-11-03 Sandisk Technologies Llc Microcontroller architecture for non-volatile memory
KR102442337B1 (ko) * 2018-05-14 2022-09-13 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
KR102598735B1 (ko) * 2018-05-18 2023-11-07 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR102575476B1 (ko) * 2018-07-11 2023-09-07 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법, 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
US10832766B2 (en) * 2018-09-28 2020-11-10 Intel Corporation Program verification time reduction in non-volatile memory devices
KR102520540B1 (ko) * 2018-10-23 2023-04-12 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102688480B1 (ko) * 2018-12-11 2024-07-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102641097B1 (ko) * 2018-12-31 2024-02-27 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법
CN109903799B (zh) 2019-01-29 2021-08-03 华中科技大学 一种可变编程级数的三维闪存阵列单元操作方法
US10971234B2 (en) * 2019-04-08 2021-04-06 SK Hynix Inc. Page buffer, a memory device having page buffer, and a method of operating the memory device
US11164640B2 (en) * 2019-04-30 2021-11-02 Samsung Electronics Co., Ltd. Non-volatile memory device and programming method thereof
KR20200144000A (ko) * 2019-06-17 2020-12-28 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
US10971199B2 (en) * 2019-06-20 2021-04-06 Sandisk Technologies Llc Microcontroller for non-volatile memory with combinational logic
CN110619916A (zh) 2019-08-12 2019-12-27 长江存储科技有限责任公司 存储器编程方法、装置、电子设备及可读存储介质
WO2021035562A1 (en) 2019-08-28 2021-03-04 Yangtze Memory Technologies Co., Ltd. Method of programming in flash memory devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102132351A (zh) * 2008-08-25 2011-07-20 桑迪士克公司 非易失性存储器和斜下降编程的方法
CN102576567A (zh) * 2009-06-22 2012-07-11 桑迪士克技术有限公司 用于非易失性存储器中的增强沟道升压的减小的编程脉宽
CN104835527A (zh) * 2014-02-10 2015-08-12 爱思开海力士有限公司 半导体器件及其操作方法

Also Published As

Publication number Publication date
US20220101922A1 (en) 2022-03-31
TW202143451A (zh) 2021-11-16
US20210350853A1 (en) 2021-11-11
US11250910B2 (en) 2022-02-15
US11948641B2 (en) 2024-04-02
CN111727477A (zh) 2020-09-29
US20240203497A1 (en) 2024-06-20
WO2021223099A1 (en) 2021-11-11

Similar Documents

Publication Publication Date Title
US11688458B2 (en) Semiconductor memory device and memory system
JP4221196B2 (ja) 複数のデータ状態で動作する不揮発性メモリのストレージエレメント間の結合による影響を低減させるための動作技術
US8238161B2 (en) Nonvolatile memory device
US6519184B2 (en) Non-volatile memory device with plurality of threshold voltage distributions
US9269444B2 (en) Adaptive initial program voltage for non-volatile memory
US10839928B1 (en) Non-volatile memory with countermeasure for over programming
US11081198B2 (en) Non-volatile memory with countermeasure for over programming
US9496041B2 (en) Memory programming method, memory control circuit unit and memory storage device
US9530507B2 (en) Non-volatile memory apparatus and writing circuit and method for non-volatile memory apparatus
US20240203497A1 (en) Control method and controller of 3d nand flash
US20200395082A1 (en) Dynamic read voltages in non-volatile memory
US20170148526A1 (en) Reprogramming single bit memory cells
TWI727857B (zh) 用於記憶體的程序暫停和恢復的控制方法與控制器
US9196371B2 (en) Nonvolatile semiconductor memory device and read method thereof
KR20110001101A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
US8000154B2 (en) Non-volatile memory device and method of controlling a bulk voltage thereof
KR100861378B1 (ko) 플래시 메모리소자의 프로그램 방법
US20200090764A1 (en) Semiconductor memory device, memory system, and method
US9728268B1 (en) Memory device
JP2009301679A (ja) 不揮発性半導体記憶装置とその書き込み方法
US11901020B2 (en) Semiconductor storage device comprising a control circuit for changing a rate of increase of a voltage applied to non-selected word lines
US20240071533A1 (en) Adaptive gidl voltage for erasing non-volatile memory
US20220262444A1 (en) Semiconductor storage device
JP2014154191A (ja) 半導体記憶装置
US8248855B2 (en) Method of handling reference cells in NVM arrays