KR20180057057A - 페일 비트 카운터 및 이를 포함하는 반도체 메모리 장치 - Google Patents
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Abstract
페일 비트 카운터는 패스/페일 데이터 수신부 및 페일 비트 누적부를 포함한다. 상기 패스/페일 데이터 수신부는 비트 라인과 연결된 메모리 셀들의 순차적인 패스/페일 여부를 나타내는 패스/페일 데이터를 수신한다. 상기 페일 비트 누적부는 상기 패스/페일 데이터 수신부로부터 페일 비트 발생 신호를 수신하여, 발생한 페일 비트의 수를 누적적으로 카운트한다.
Description
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 페일 비트 카운터 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 일 실시예는 페일 비트(fail bit)의 개수를 누적적으로 카운트하는 페일 비트 카운터(fail bit counter)를 제공한다.
본 발명의 다른 실시예는 페일 비트의 개수를 누적적으로 카운트하는 페일 비트 카운터를 포함하는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따른 페일 비트 카운터는 패스/페일 데이터 수신부 및 페일 비트 누적부를 포함한다. 상기 패스/페일 데이터 수신부는 비트 라인과 연결된 메모리 셀들의 순차적인 패스/페일 여부를 나타내는 패스/페일 데이터를 수신한다. 상기 페일 비트 누적부는 상기 패스/페일 데이터 수신부로부터 페일 비트 발생 신호를 수신하여, 발생한 페일 비트의 수를 누적적으로 카운트한다.
일 실시예에서, 상기 패스/페일 데이터 수신부는, 리셋 신호에 의해 초기화되며, 읽기 신호에 기초하여 상기 패스/페일 데이터를 입력으로 수신하는 수신 D 플립플롭(flip-flop)을 포함할 수 있다.
일 실시예에서, 상기 수신 D 플립플롭은, 상기 읽기 신호 및 상기 패스-페일 데이터에 기초하여 상기 페일 비트 발생 신호를 출력할 수 있다.
일 실시예에서, 상기 페일 비트 누적부는, 상기 페일 비트 발생 신호에 기초하여, 1 이상의 페일 비트 발생시 활성화되는 제 1 페일 비트 활성화 신호를 출력하는 제 1 누적부를 포함할 수 있다.
일 실시예에서, 상기 페일 비트 누적부는, 제 2 누적부 내지 제 N 누적부를 더 포함할 수 있다. 이 경우, 상기 제 2 누적부 내지 제 N 누적부 중 제 i 누적부는, 상기 페일 비트 발생 신호에 기초하여, i 개 이상의 페일 비트 발생시 활성화되는 제 i 페일 비트 활성화 신호를 출력할 수 있다. 여기에서, N은 1보다 크거나 같은 자연수이고, i는 2 보다 크거나 같고 N 보다 작거나 같은 자연수이다.
일 실시예에서, 상기 제 i 누적부는, 제 (i-1) 누적부와 연결되며, 상기 페일 비트 발생 신호에 기초하여, 제 (i-1) 누적부로부터 출력되는 제 (i-1) 페일 비트 활성화 신호를 전달받을 수 있다.
일 실시예에서, 상기 제 i 누적부는, 전달받은 상기 제 (i-1) 페일 비트 활성화 신호를 제 i 페일 비트 활성화 신호로서 출력할 수 있다.
일 실시예에서, 상기 제 1 누적부는 제 1 멀티플렉서(multiplexer) 및 제 1 누적 D 플립플롭을 포함할 수 있다. 상기 제 1 멀티플렉서는 상기 페일 비트 발생 신호를 제 1 입력으로 수신할 수 있다. 상기 제 1 누적 D 플립플롭은 초기화 신호에 의해 초기화되며, 제 1 전달 신호에 기초하여 상기 제 1 멀티플렉서의 출력을 수신할 수 있다. 여기에서, 상기 제 1 누적 D 플립플롭의 출력은 상기 제 1 멀티플렉서의 제 2 입력으로 피드백 될 수 있다. 또한, 상기 제 1 멀티플렉서는 상기 페일 비트 발생 신호에 기초하여 상기 제 1 입력 및 제 2 입력 중 어느 하나를 출력할 수 있다.
일 실시예에서, 상기 제 i 누적부는 제 i 멀티플렉서 및 제 i 누적 D 플립플롭을 포함할 수 있다. 상기 제 i 멀티플렉서는 상기 제 (i-1) 페일 비트 활성화 신호를 제 1 입력으로 수신할 수 있다. 상기 제 i 누적 D 플립플롭은 상기 초기화 신호에 의해 초기화되며, 제 i 전달 신호에 기초하여 상기 제 i 멀티플렉서의 출력을 수신할 수 있다. 여기에서, 상기 제 i 누적 D 플립플롭의 출력은 상기 제 i 멀티플렉서의 제 2 입력으로 피드백될 수 있다. 또한, 상기 제 i 멀티플렉서는 상기 페일 비트 발생 신호에 기초하여 상기 제 1 입력 및 제 2 입력 중 어느 하나를 출력할 수 있다.
일 실시예에서, 상기 패스/페일 데이터 수신부는 수신 래치, 수신 세트 트랜지스터, 수신 리셋 트랜지스터, 수신 트랜지스터 및 마스킹 트랜지스터를 포함할 수 있다. 상기 수신 래치는 패스/페일 데이터의 값을 임시 저장할 수 있다. 상기 수신 세트 트랜지스터는 상기 수신 래치의 제 1 단과 공통 전달 노드 사이에 연결될 수 있다. 상기 수신 리셋 트랜지스터는 상기 수신 래치의 제 2 단과 상기 공통 전달 노드 사이에 연결될 수 있다. 상기 수신 트랜지스터는 상기 수신 래치의 제 1 단에 게이트 전극이 연결될 수 있다. 상기 마스킹 트랜지스터는 상기 수신 트랜지스터와 SO 노드 사이에 연결될 수 있다.
일 실시예에서, 상기 페일 비트 누적부는, 상기 SO 노드와 상기 공통 전달 노드 사이에 연결되는 제 1 누적부를 포함할 수 있다. 여기에서, SO 마스킹에 의해, 상기 패스/페일 데이터가 상기 제 1 누적부로 전달될 수 있다.
일 실시예에서, 상기 제 1 누적부는 제 1 누적 래치, 제 1 세트 트랜지스터, 제 1 리셋 트랜지스터 및 제 1 전달 트랜지스터를 포함할 수 있다. 상기 제 1 세트 트랜지스터는 상기 제 1 누적 래치의 제 1 단과 상기 공통 전달 노드 사이에 연결될 수 있다. 상기 제 1 리셋 트랜지스터는 상기 제 1 누적 래치의 제 2 단과 상기 공통 전달 노드 사이에 연결될 수 있다. 상기 제 1 전달 트랜지스터는 상기 제 1 누적 래치의 제 2 단과 상기 SO 노드 사이에 연결될 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이, 페이지 버퍼 및 페일 비트 카운터를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 페이지 버퍼는 비트 라인들을 통해 상기 메모리 셀 어레이에 연결된다. 상기 페일 비트 카운터는 상기 페이지 버퍼를 통해, 상기 비트 라인과 연결된 메모리 셀들의 순차적인 패스/페일 여부를 나타내는 패스/페일 데이터를 수신하고, 상기 패스/페일 데이터에 기초하여, 발생한 페일 비트의 수를 누적적으로 카운트한다.
일 실시예에서, 상기 페일 비트 카운터는 패스/페일 수신부 및 페일 비트 누적부를 포함할 수 있다. 상기 패스/페일 데이터 수신부는 리셋 신호에 의해 초기화되며, 읽기 신호에 기초하여 상기 패스/페일 데이터를 입력으로 수신하는 수신 D 플립플롭(flip-flop)으로 구성될 수 있다. 상기 페일 비트 누적부는 상기 패스/페일 데이터 수신부에 의해 출력되는 페일 비트 발생 신호에 기초하여, 복수의 페일 비트 활성화 신호를 출력할 수 있다.
일 실시예에서, 상기 페일 비트 누적부는 제 1 내지 제 N 누적부를 포함할 수 있다. 상기 제 1 내지 제 N 누적부 중 제 i 누적부는, 상기 상기 페일 비트 발생 신호에 기초하여, i 개 이상의 페일 비트 발생시 활성화되는 제 i 페일 비트 활성화 신호를 출력할 수 있다. 여기에서, N은 1보다 크거나 같은 자연수이고, i는 1 보다 크거나 같고 N 보다 작거나 같은 자연수이다.
일 실시예에서, 상기 제 i 누적부는 제 i 멀티플렉서 및 제 i 누적 D 플립플롭을 포함할 수 있다. 상기 제 i 멀티플렉서는 제 i 누적부의 입력을 수신할 수 있다. 상기 제 i 누적 D 플립플롭은 상기 제 i 멀티플렉서의 출력단을 입력으로 수신할 수 있다. 상기 제 i 누적 D 플립플롭의 출력은 상기 제 i 멀티플렉서의 입력으로 피드백될 수 있다.
본 발명의 일 실시예에 의하면, 페일 비트의 개수를 누적적으로 카운트하는 페일 비트 카운터를 제공할 수 있다.
본 발명의 다른 실시예에 의하면, 페일 비트의 개수를 누적적으로 카운트하는 페일 비트 카운터를 포함하는 반도체 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예에 따른 페일 비트 카운터를 나타내는 블록도이다.
도 3은 도 2의 페일 비트 누적부의 예시적인 실시예를 나타내는 블록도이다.
도 4는 도 2의 페일 비트 카운터의 예시적인 실시예를 보다 상세히 나타낸 블록도이다.
도 5는 도 4에 도시된 페일 비트 카운터의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 2의 페일 비트 카운터의 다른 예시적인 실시예를 나타내는 회로도이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 8는 도 7의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 9은 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예에 따른 페일 비트 카운터를 나타내는 블록도이다.
도 3은 도 2의 페일 비트 누적부의 예시적인 실시예를 나타내는 블록도이다.
도 4는 도 2의 페일 비트 카운터의 예시적인 실시예를 보다 상세히 나타낸 블록도이다.
도 5는 도 4에 도시된 페일 비트 카운터의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 2의 페일 비트 카운터의 다른 예시적인 실시예를 나타내는 회로도이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 8는 도 7의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 9은 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)에 포함되는 다수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 서브 블록들을 포함할 수 있다. 예를 들어, 상기 다수의 메모리 블록들(BLK1~BLKz) 각각은 두 개의 서브 블록들을 포함할 수 있다. 다른 예에서, 상기 다수의 메모리 블록들(BLK1~BLKz) 각각은 네 개의 서브 블록들을 포함할 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 메모리 블록들에 포함되는 서브 블록은 이에 제한 되지 않으며, 다양한 개수의 서브 블록들이 메모리 블록들 각각에 포함될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작 시에는 "읽기 회로(read circuit)"로 동작하고, 쓰기 동작 시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작 시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 읽기 동작 시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
페일 비트 카운터(160)는 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1~PBm) 중 적어도 하나와 연결될 수 있다. 또한, 도 1에서 페일 비트 카운터(160)는 읽기 및 쓰기 회로(130)와 별개의 구성인 것으로 도시되어 있으나, 실시예에 따라, 페일 비트 카운터(160)는 읽기 및 쓰기 회로(130)의 일부로서 구현될 수도 있다. 또한, 실시예에 따라, 페일 비트 카운터(160)는 페이지 버퍼들(PB1~PBm) 중 적어도 하나의 일부로서 구현될 수도 있다. 페일 비트 카운터(160)는 페이지 버퍼를 통해, 비트 라인들(BL1 내지 BLm) 중 적어도 하나와 연결된 메모리 셀들의 순차적인 패스/페일 여부를 나타내는 패스/페일 데이터(P/F Data)를 수신할 수 있다. 또한 페일 비트 카운터(160)는 패스/페일 데이터(P/F Data)에 기초하여, 발생한 페일 비트의 개수를 누적적으로 카운트한다. 특히, 본 발명에 따른 페일 비트 카운터는 비트 라인 방향으로 판독된 데이터의 페일 수를 누적하되, 특정 열(column)의 페일 비트가 일정 개수 이상인 상황을 감지할 수 있다. 이에 따라, 별도의 장비 없이 반도체 메모리 장치 내부에서 패스/페일 검사를 진행할 수 있으며, 이에 따라 검사 비용을 절감할 수 있다.
도 2는 본 발명의 실시예에 따른 페일 비트 카운터를 나타내는 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 페일 비트 카운터(200)는 패스/페일 데이터 수신부(210) 및 페일 비트 누적부(230)를 포함한다. 패스/페일 데이터 수신부(210)는 패스/페일 데이터(P/F Data)를 수신한다. 패스/페일 데이터(P/F Data)는 비트 라인들(BL1 내지 BLm) 중 적어도 하나와 연결된 메모리 셀들의 순차적인 패스/페일 여부를 나타내는 데이터이다. 페일 데이터 수신부(210)는 패스/페일 데이터(P/F Data)에 기초하여 페일 비트 발생 신호(FB)를 생성한다. 페일 비트 누적부(230)는 패스/페일 데이터 수신부(210)로부터 페일 비트 발생 신호(FB)를 수신하여, 발생한 페일 비트의 수를 누적적으로 카운트한다. 상기 카운트 결과는 페일 비트 카운트 신호(FBA)로서 출력된다. 도 2에 도시된 페일 비트 카운터의 예시적인 실시예에 대해서는 도 4 및 도 5를 참조하여 후술하기로 한다.
도 3은 도 2의 페일 비트 누적부의 예시적인 실시예를 나타내는 블록도이다.
도 3을 참조하면, 도 2의 페일 비트 누적부(330)는 제 1 누적부 내지 제 N 누적부(331_1, 331_2, ..., 331_N)를 포함한다. 여기에서 N은 1보다 크거나 같은 자연수이다. 따라서, 실시예에 따라 페일 비트 누적부(330)는 제 1 누적부(331_N)를 포함할 수도 있고, 복수 개의 누적부들을 포함할 수도 있다.
제 1 누적부(331_1)는 페일 비트 발생 신호(FB)에 기초하여 1개 이상의 페일 비트가 발생하는 경우에 활성화되는 제 1 페일 비트 활성화 신호(FN1)를 출력한다. 즉, 제 1 누적부(331_1)는, 페일 비트의 개수가 0일 때에는 비활성화되고, 페일 비트의 개수가 1 이상일 때에는 활성화된다.
제 1 누적부(331_1)는 페일 비트 발생 신호(FB)에 기초하여 1개 이상의 페일 비트가 발생하는 경우에 활성화되는 제 1 페일 비트 활성화 신호(FN1)를 출력한다. 즉, 제 1 페일 비트 활성화 신호(FN1)는, 페일 비트의 개수가 0일 때에는 비활성화되고, 페일 비트의 개수가 1 이상일 때에는 활성화된다.
제 2 누적부(331_2)는 페일 비트 발생 신호(FB)에 기초하여 2개 이상의 페일 비트가 발생하는 경우에 활성화되는 제 2 페일 비트 활성화 신호(FN2)를 출력한다. 즉, 제 2 페일 비트 활성화 신호(FN2)는, 페일 비트의 개수가 0 또는 1일 때에는 비활성화되고, 페일 비트의 개수가 2 이상일 때에는 활성화된다.
이러한 방식으로, 제 N 누적부(331_N)는 페일 비트 발생 신호(FB)에 기초하여 N개 이상의 페일 비트가 발생하는 경우에 활성화되는 제 N 페일 비트 활성화 신호(FNN)를 출력한다. 즉, 제 N 페일 비트 활성화 신호(FNN), 페일 비트의 개수가 N 미만일 때에는 비활성화되고, 페일 비트의 개수가 N 이상일 때에는 활성화된다.
제 1 내지 제 N 페일 비트 활성화 신호(FN1~FNN)는 도 2에 도시된 페일 비트 카운트 신호(FBA)로서 출력될 수 있다.
도 3을 참조하여 설명한 바와 같이, 본 발명의 일 실시예에 따른 페일 비트 카운터는, 페일 비트 누적부(230)에 포함된 누적부의 개수에 따라, 페일 비트의 누적 개수를 카운트할 수 있다.
예를 들어, 누적부의 개수가 1개인 경우, 본 발명의 실시예에 따른 페일 비트 카운터는, 페일 비트가 0개인지, 또는 1개 이상인지 카운트할 수 있다. 누적부의 개수가 2개인 경우, 본 발명의 실시예에 따른 페일 비트 카운터는, 페일 비트가 0개인지, 1개인지, 또는 2개 이상인지 카운트할 수 있다. 누적부의 개수가 3개인 경우, 본 발명의 실시예에 따른 페일 비트 카운터는, 페일 비트가 0개인지, 1개인지, 2개인지, 또는 3개 이상인지 카운트할 수 있다. 이와 같은 방식으로, 누적부의 개수가 N개인 경우, 본 발명의 실시예에 따른 페일 비트 카운터는, 페일 비트의 개수가 0개 내지 (N-1)개 중 어느 하나인지, 또는 N개 이상인지 카운트할 수 있다.
제 2 누적부(331_2)는 제 1 누적부(331_1)와 연결된다. 또한, 도 3에 상세히 도시되지는 않았으나, 제 2 누적부(331_2)는 페일 비트 발생 신호(FB)에 기초하여, 제 1 누적부(331_1)로부터 출력되는 제 1 페일 비트 활성화 신호(FN1)를 전달 받는다. 또한 제 2 누적부(331_2)는 전달받은 제 1 페일 비트 활성화 신호(FN1)를 제 2 페일 비트 활성화 신호(FN2)로서 출력할 수 있다.
제 2 누적부와 유사하게, 2보다 크고 N보다 작은 자연수인 i에 대하여, 제 i 누적부는 제 (i-1) 누적부와 연결된다. 또한, 제 i 누적부는 페일 비트 발생 신호(FB)에 기초하여, 제 (i-1) 누적부로부터 출력되는 제 (i-1) 페일 비트 활성화 신호를 전달 받는다. 또한 제 i 누적부는 전달받은 제 (i-1) 페일 비트 활성화 신호를 제 i 페일 비트 활성화 신호로서 출력할 수 있다.
페일 비트 누적부(300)의 예시적인 실시예에 대해서는 도 4를 참조하여 후술하기로 한다.
도 4는 도 2의 페일 비트 카운터의 예시적인 실시예를 보다 상세히 나타낸 블록도이다. 도 4를 참조하면, 페일 비트 카운터(400)는 패스/페일 데이터 수신부(410) 및 페일 비트 누적부(430)를 포함한다.
패스/페일 데이터 수신부(410)는 수신 D 플립플롭(receiving D flipflop; 415)을 포함한다. 수신 D 플립플롭(415)은 리셋 신호(Rst)에 의해 초기화되며, 읽기 신호(Read)에 기초하여 패스/페일 데이터(P/F Data)를 입력으로 수신한다. 수신 D 플립플롭(415)은 읽기 신호(Read) 및 패스-페일 데이터(P/F Data)에 기초하여, 페일 비트 발생 신호(FB)를 출력한다.
페일 비트 누적부(430)는 제 1 누적부(431_1), 제 2 누적부(431_2) 및 제 3 누적부(431_3)를 포함한다. 즉, 페일 비트 누적부(430)는 3 개의 누적부들을 포함한다. 이에 따라, 전술한 바와 같이, 도 4에 도시된 페일 비트 카운터(400)는 페일 비트가 0개인지, 1개인지, 2개인지, 또는 3개 이상인지 카운트할 수 있다.
제 1 누적부(431_1)는 제 1 멀티플렉서(multiplexer; 433_1) 및 제 1 누적 D 플립플롭(435_1)을 포함한다. 제 1 멀티플렉서(433_1)는 수신 D 플립플롭(415)의 출력단과 연결되어 페일 비트 발생 신호(FB)를 제 1 입력으로서 수신한다. 제 1 멀티플렉서(433_1)의 출력단은 제 1 누적 D 플립플롭(435_1)의 입력단에 연결된다. 또한, 제 1 누적 D 플립플롭(435_1)의 출력은 제 1 멀티플렉서(433_1)의 제 2 입력으로 피드백된다. 한편, 제 1 누적 D 플립플롭(435_1)은 초기화 신호(Init)에 의해 초기화되고, 제 1 전달 신호(TR1)에 기초하여 제 1 멀티플렉서(433_1)의 출력을 수신한다. 그리고, 제 1 멀티 플렉서(433_1)는, 페일 비트 발생 신호(FB)에 기초하여, 제 1 입력으로 수신되는 페일 비트 발생 신호(FB) 및 제 2 입력으로 피드백되는 제 1 페일 비트 활성화 신호(FN1) 중 어느 하나를 선택하여 출력한다.
제 2 누적부(431_2)는 제 2 멀티플렉서(433_2) 및 제 2 누적 D 플립플롭(435_2)을 포함한다. 제 2 멀티플렉서(433_2)는 제 1 누적 D 플립플롭(435_1)의 출력단과 연결되어 제 1 페일 비트 활성화 신호(FN1)를 제 1 입력으로서 수신한다. 제 2 멀티플렉서(433_2)의 출력단은 제 2 누적 D 플립플롭(435_2)의 입력단에 연결된다. 또한, 제 2 누적 D 플립플롭(435_2)의 출력은 제 2 멀티플렉서(433_2)의 제 2 입력으로 피드백된다. 한편, 제 2 누적 D 플립플롭(435_2)은 초기화 신호(Init)에 의해 초기화되고, 제 2 전달 신호(TR2)에 기초하여 제 2 멀티플렉서(433_2)의 출력을 수신한다. 그리고, 제 2 멀티 플렉서(433_2)는, 페일 비트 발생 신호(FB)에 기초하여, 제 1 입력으로 수신되는 제 1 페일 비트 활성화 신호(FN1) 및 제 2 입력으로 피드백되는 제 2 페일 비트 활성화 신호(FN2) 중 어느 하나를 선택하여 출력한다.
제 3 누적부(431_3)는 제 3 멀티플렉서(433_3) 및 제 3 누적 D 플립플롭(435_3)을 포함한다. 제 3 멀티플렉서(433_3)는 제 2 누적 D 플립플롭(435_2)의 출력단과 연결되어 제 2 페일 비트 활성화 신호(FN2)를 제 1 입력으로서 수신한다. 제 3 멀티플렉서(433_3)의 출력단은 제 3 누적 D 플립플롭(435_3)의 입력단에 연결된다. 또한, 제 3 누적 D 플립플롭(435_3)의 출력은 제 3 멀티플렉서(433_3)의 제 2 입력으로 피드백된다. 한편, 제 3 누적 D 플립플롭(435_3)은 초기화 신호(Init)에 의해 초기화되고, 제 3 전달 신호(TR3)에 기초하여 제 3 멀티플렉서(433_3)의 출력을 수신한다. 그리고, 제 3 멀티 플렉서(433_3)는, 페일 비트 발생 신호(FB)에 기초하여, 제 1 입력으로 수신되는 제 2 페일 비트 활성화 신호(FN2) 및 제 2 입력으로 피드백되는 제 3 페일 비트 활성화 신호(FN3) 중 어느 하나를 선택하여 출력한다.
도 4에 도시된 페일 비트 카운터(400)의 동작을 개략적으로 설명하면, 패스/페일 데이터 수신부(410)가 패스/페일 데이터(P/F Data)를 수신한다. 예시적으로, 비트 페일이 발생한 경우, 패스/페일 데이터(P/F Data)는 논리-하이(logic-high), 즉 "1" 값을 가질 수 있고, 비트 패스가 발생한 경우, 패스/페일 데이터(P/F Data)는 논리-로우(logic-low), 즉 "0"값을 가질 수 있다. 패스/페일 데이터(P/F Data)는 논리-로우(logic-low)인 경우에는 상기 "0"의 데이터가 페일 비트 누적부(430)로 전달되지 않지만, 패스/페일 데이터(P/F Data)는 논리-하이(logic-high)인 경우 상기 "1"의 데이터가 페일 비트 발생 신호(FB)로서 페일 비트 누적부(430)로 전달된다.
페일 비트 누적부(430)의 제 1 내지 제 3 누적부(431_1, 431_2, 431_3)에 포함된 제 1 내지 제 3 누적 D 플립플롭(435_1, 435_2, 435_3)은 초기에 0의 값을 출력하게 된다. 최초 페일 비트가 발생하여, "1"의 데이터가 페일 비트 발생 신호(FB)로서 제 1 누적부(431_1)에 전달되면, 제 1 누적 D 플립플롭(435_1)는 1의 값을 출력하고, 제 2 및 제 3 누적 D 플립플롭(435_2, 435_3)은 초기 상태와 같이 0의 값을 출력한다. 이 상태에서 다시 두 번째 페일 비트가 발생하여, "1"의 데이터가 페일 비트 발생 신호(FB)로서 제 1 누적부(431_1)에 전달되면, 제 1 및 제 2 누적 D 플립플롭(435_1, 435_2)는 1의 값을 출력하고, 제 3 누적 D 플립플롭(435_3)은 초기 상태와 같이 0의 값을 출력한다. 이 상태에서 다시 세 번째 페일 비트가 발생하여, "1"의 데이터가 페일 비트 발생 신호(FB)로서 제 1 누적부(431_1)에 전달되면, 제 1 내지 제 3 누적 D 플립플롭(435_1, 435_2, 435_3) 모두 1의 값을 출력한다. 이후에 네 번째 또는 그 이상 횟수의 페일 비트가 발생하더라도, 제 1 내지 제 3 누적 D 플립플롭(435_1, 435_2, 435_3) 모두 1의 값을 출력한다.
따라서, 페일 비트가 발생하지 않은 경우, 제 1 내지 제 3 페일 비트 활성화 신호(FN1, FN2, FN3)는 0의 값을 갖게 된다. 페일 비트가 한 번 발생한 경우, 제 1 페일 비트 활성화 신호(FN1)는 1의 값을 갖는 한편, 제 2 및 제 3 페일 비트 활성화 신호(FN2, FN3)는 0의 값을 갖게 된다. 페일 비트가 두 번 발생한 경우, 제 1 및 제 2 페일 비트 활성화 신호(FN1, FN2)는 1의 값을 갖는 한편, 제 3 페일 비트 활성화 신호(FN3)는 0의 값을 갖게 된다. 페일 비트가 세 번 또는 그 이상 발생한 경우, 제 1 내지 제 3 페일 비트 활성화 신호(FN1, FN2, FN3) 모두 1의 값을 갖게 된다. 이에 따라 누적부의 개수가 3개인 도 4의 실시예에서, 페일 비트 카운터(400)는 페일 비트가 0개인지, 1개인지, 2개인지, 또는 3개 이상인지 카운트할 수 있다. 실제 각 신호의 인가에 따른 페일 비트 카운터(400)의 구체적 동작은 도 5를 참조하여 후술하기로 한다.
도 5는 도 4에 도시된 페일 비트 카운터(400)의 동작을 설명하기 위한 타이밍도이다. 도 5를 참조하면, 초기화 신호(Init), 리셋 신호(Rst), 읽기 신호(Read), 제 3 전달 신호(TR3), 제 2 전달 신호(TR2), 제 1 전달 신호(TR1), P/F 데이터(P/F Data), 페일 비트 발생 신호(FB), 제 1 페일 비트 활성화 신호(FN1), 제 2 페일 비트 활성화 신호(FN2), 제 3 페일 비트 활성화 신호(FN3)가 순차적으로 도시되어 있다. 도 4에 도시된 바와 같이, 초기화 신호(Init)는 제 1 내지 제 3 누적 D 플립플롭(435_1, 435_2, 435_3)에 인가되고, 리셋 신호(Rst) 및 읽기 신호(Read)는 수신 D 플립플롭(415)에 인가된다. 제 1 내지 제 3 전달 신호(TR1~TR3)는 각각 제 1 내지 제 3 누적 D 플립플롭(435_1, 435_2, 435_3)에 인가된다. P/F 데이터(P/F Data)는 수신 D 플립플롭(415)에 인가된다. 또한, 페일 비트 발생 신호(FB)는 수신 D 플립플롭(415)에서 출력되며, 제 1 내지 제 3 멀티플렉서(433_1, 433_2, 433_3)의 선택 신호로서 인가된다. 또한 페일 비트 발생 신호(FB)는 제 1 멀티플렉서(433_1)의 제 1 입력으로 인가된다. 제 1 페일 비트 활성화 신호(FN1)는 제 1 누적 D 플립플롭(435_1)에서 출력되며, 제 1 멀티플렉서(433_1)의 제 2 입력으로 피드백되고, 제 2 멀티플렉서(433_2)의 제 1 입력으로서 인가된다. 제 2 페일 비트 활성화 신호(FN2)는 제 2 누적 D 플립플롭(435_2)에서 출력되며, 제 2 멀티플렉서(433_2)의 제 2 입력으로 피드백되고, 제 3 멀티플렉서(433_3)의 제 1 입력으로서 인가된다. 제 3 페일 비트 활성화 신호(FN3)는 제 3 누적 D 플립플롭(435_3)에서 출력되며, 제 3 멀티플렉서(433_3)의 제 2 입력으로 피드백된다.
시간(t0)에서, 초기화 신호(Init)가 활성화된다. 이에 따라, 제 1 내지 제 3 누적 D 플립플롭(435_1, 435_2, 435_3)의 출력이 "0"으로 초기화된다.
시간(t1)에서, 제 1 패스/페일 카운트 기간이 시작된다. 제 2 패스/페일 카운트 기간은 시간(t2)에서 시작되고, 제 3 패스/페일 카운트 기간은 시간(t3)에서 시작되며, 제 4 패스/페일 카운트 기간은 시간(t4)에서 시작된다. 즉, 도 5에서, 전체 네 주기의 패스/페일 카운트 기간이 도시되었다. 이에 따라, 패스/페일 데이터(P/F Data)도 네 비트의 패스/페일 여부를 전달하게 된다. 도 5에 도시된 바에 의하면, "1011"의 값을 갖는 패스/페일 데이터(P/F Data)가 예시적으로 인가된다.
시간(t1)에서, 제 1 패스/페일 카운트 기간이 시작되어, 리셋 신호(Rst)가 활성화된다. 이에 따라, 수신 D 플립플롭(415)의 출력, 즉 페일 비트 발생 신호(FB)가 0으로 초기화된다.
시간(t11)에서, 활성화된 읽기 신호(Read)가 인가되고, 입력되는 패스/페일 데이터(P/F Data)가 페일(fail)을 나타내는 "1"이므로, 수신 D 플립플롭(415)의 출력인 페일 비트 발생 신호(FB)는 1로 천이하게 된다. 활성화된 읽기 신호(Read)는 시간(t12)에서 비활성화된다.
시간(t13)에서, 제 3 전달 신호(TR3)가 먼저 활성화된다. 이에 따라, 제 3 누적 D 플립플롭(435_3)은 입력단(D)으로 들어오는 신호를 그대로 출력단(Q)으로 출력하게 된다. 이 때, 제 3 멀티플렉서(433_3)는 페일 비트 발생 신호(FB)에 따라 제 1 입력 또는 제 2 입력 중 어느 하나를 선택하여 제 3 누적 D 플립플롭(435_3)의 입력단(D)으로 전달한다. 시간(t13)에서 페일 비트 발생 신호(FB)는 논리-하이인 "1"값을 가지므로, 제 1 입력인 제 2 페일 비트 활성화 신호(FN2)가 제 3 누적 D 플립플롭(435_3)으로 전달된다. 제 3 전달 신호(TR3)가 활성화되었으므로, 제 3 누적 D 플립플롭(435_3)은 입력받은 제 2 페일 비트 활성화 신호(FN2)를 출력단(Q)으로 출력한다. 다만, 시간(t13)에서 제 2 페일 비트 활성화 신호(FN2)는 "0"의 값을 가지므로, 제 3 누적 D 플립플롭(435_3)의 출력(Q)인 제 3 페일 비트 활성화 신호(FN3) 또한 "0"의 값을 유지하게 된다.
시간(t14)에서, 제 2 전달 신호(TR2)가 활성화된다. 이에 따라, 제 2 누적 D 플립플롭(435_2)은 입력단(D)으로 들어오는 신호를 그대로 출력단(Q)으로 출력하게 된다. 이 때, 제 2 멀티플렉서(433_2)는 페일 비트 발생 신호(FB)에 따라 제 1 입력 또는 제 2 입력 중 어느 하나를 선택하여 제 2 누적 D 플립플롭(435_2)의 입력단(D)으로 전달한다. 시간(t14)에서 페일 비트 발생 신호(FB)는 논리-하이인 "1"값을 가지므로, 제 1 입력인 제 1 페일 비트 활성화 신호(FN1)가 제 2 누적 D 플립플롭(435_2)으로 전달된다. 제 2 전달 신호(TR2)가 활성화되었으므로, 제 2 누적 D 플립플롭(435_2)은 입력받은 제 1 페일 비트 활성화 신호(FN1)를 출력단(Q)으로 출력한다. 다만, 시간(t14)에서 제 1 페일 비트 활성화 신호(FN1)는 "0"의 값을 가지므로, 제 2 누적 D 플립플롭(435_2)의 출력(Q)인 제 2 페일 비트 활성화 신호(FN2) 또한 "0"의 값을 유지하게 된다.
시간(t15)에서, 제 1 전달 신호(TR1)가 활성화된다. 이에 따라, 제 1 누적 D 플립플롭(435_1)은 입력단(D)으로 들어오는 신호를 그대로 출력단(Q)으로 출력하게 된다. 이 때, 제 1 멀티플렉서(433_1)는 페일 비트 발생 신호(FB)에 따라 제 1 입력 또는 제 2 입력 중 어느 하나를 선택하여 제 1 누적 D 플립플롭(435_1)의 입력단(D)으로 전달한다. 시간(t15)에서 페일 비트 발생 신호(FB)는 논리-하이인 "1"값을 가지므로, 제 1 입력인 페일 비트 발생 신호(FB)가 제 1 누적 D 플립플롭(435_1)으로 전달된다. 제 1 전달 신호(TR1)가 활성화되었으므로, 제 1 누적 D 플립플롭(435_1)은 입력받은 페일 비트 발생 신호(FB)를 출력단(Q)으로 출력한다. 시간(t15)에서 페일 비트 발생 신호(FB)는 "1"의 값을 가지므로, 제 1 누적 D 플립플롭(435_1)의 출력(Q)인 제 1 페일 비트 활성화 신호(FN1)는 "1"의 값으로 천이하게 된다.
이에 따라, 제 1 패스/페일 카운트 기간(t1~t2)동안, 발생한 비트 페일에 응답하여 제 1 누적 D 플립플롭(435_1)의 출력 신호인 제 1 페일 비트 활성화 신호(FN1)는 1의 값으로 천이하고, 제 2 및 제 3 페일 비트 활성화 신호(FN2, FN3)는 0의 값을 유지한다.
시간(t2)에서, 제 2 패스/페일 카운트 기간이 시작되어, 리셋 신호(Rst)가 활성화된다. 이에 따라, 수신 D 플립플롭(415)의 출력, 즉 페일 비트 발생 신호(FB)가 0으로 초기화된다.
시간(t21)에서, 활성화된 읽기 신호(Read)가 인가되고, 입력되는 패스/페일 데이터(P/F Data)가 패스(pass)을 나타내는 "0"이므로, 수신 D 플립플롭(415)의 출력인 페일 비트 발생 신호(FB)는 0 값을 유지하게 된다. 활성화된 읽기 신호(Read)는 시간(t22)에서 비활성화된다.
시간(t23)에서, 제 3 전달 신호(TR3)가 먼저 활성화된다. 이에 따라, 제 3 누적 D 플립플롭(435_3)은 입력단(D)으로 들어오는 신호를 그대로 출력단(Q)으로 출력하게 된다. 이 때, 제 3 멀티플렉서(433_3)는 페일 비트 발생 신호(FB)에 따라 제 1 입력 또는 제 2 입력 중 어느 하나를 선택하여 제 3 누적 D 플립플롭(435_3)의 입력단(D)으로 전달한다. 시간(t23)에서 페일 비트 발생 신호(FB)는 논리-로우인 "0"값을 가지므로, 제 2 입력인 제 3 페일 비트 활성화 신호(FN3)가 제 3 누적 D 플립플롭(435_3)의 입력(D)으로 전달된다. 따라서, 제 3 누적 D 플립플롭(435_3)의 출력(Q)은 "0"의 값을 유지한다.
시간(t24)에서, 제 2 전달 신호(TR2)가 활성화된다. 이에 따라, 제 2 누적 D 플립플롭(435_2)은 입력단(D)으로 들어오는 신호를 그대로 출력단(Q)으로 출력하게 된다. 이 때, 제 3 멀티플렉서(433_3)와 유사하게, 제 2 멀티플렉서(433_2)는 피드백된 제 2 페일 비트 활성화 신호(FN2)를 제 2 누적 D 플립플롭(435_2)의 입력(D)으로 전달한다. 이에 따라, 제 3 누적 D 플립플롭(435_3)과 유사하게, 제 2 누적 D 플립플롭(435_3) 의 출력(Q)은 "0"의 값을 유지한다.
시간(t25)에서, 제 1 전달 신호(TR1)가 활성화된다. 이에 따라, 제 1 누적 D 플립플롭(435_1)은 입력단(D)으로 들어오는 신호를 그대로 출력단(Q)으로 출력하게 된다. 시간(t25)에서 페일 비트 발생 신호(FB)는 논리-로우인 "0"값을 가지므로, 피드백된 제 1 페일 비트 활성화 신호(FN1)가 제 1 누적 D 플립플롭(435_1)의 입력(D)으로 전달된다. 따라서, 제 1 누적 D 플립플롭(435_1)의 출력(Q)은 "1"의 값을 유지한다.
이에 따라, 제 2 패스/페일 카운트 기간(t2~t3)동안, 발생한 비트 패스에 응답하여 제 1 내지 제 3 누적 D 플립플롭(435_1, 435_2, 435_3)의 출력 신호인 제 1 내지 제 3 페일 비트 활성화 신호(FN1, FN2, FN3)는 이전 값을 유지하게 된다.
시간(t3)에서, 제 3 패스/페일 카운트 기간이 시작되어, 리셋 신호(Rst)가 활성화된다. 이에 따라, 수신 D 플립플롭(415)의 출력, 즉 페일 비트 발생 신호(FB)가 0으로 초기화된다.
시간(t31)에서, 활성화된 읽기 신호(Read)가 인가되고, 입력되는 패스/페일 데이터(P/F Data)가 페일(fail)을 나타내는 "1"이므로, 수신 D 플립플롭(415)의 출력인 페일 비트 발생 신호(FB)는 1로 천이하게 된다. 활성화된 읽기 신호(Read)는 시간(t32)에서 비활성화된다.
시간(t33)에서, 제 3 전달 신호(TR3)가 먼저 활성화된다. 이에 따라, 제 3 누적 D 플립플롭(435_3)은 입력단(D)으로 들어오는 신호를 그대로 출력단(Q)으로 출력하게 된다. 이 때, 제 3 멀티플렉서(433_3)는 페일 비트 발생 신호(FB)에 따라 제 1 입력 또는 제 2 입력 중 어느 하나를 선택하여 제 3 누적 D 플립플롭(435_3)의 입력단(D)으로 전달한다. 시간(t33)에서 페일 비트 발생 신호(FB)는 논리-하이인 "1"값을 가지므로, 제 1 입력인 제 2 페일 비트 활성화 신호(FN2)가 제 3 누적 D 플립플롭(435_3)으로 전달된다. 시간(t33)에서 제 2 페일 비트 활성화 신호(FN2)는 "0"의 값을 가지므로, 제 3 누적 D 플립플롭(435_3)의 출력(Q)인 제 3 페일 비트 활성화 신호(FN3) 또한 "0"의 값을 유지하게 된다.
시간(t34)에서, 제 2 전달 신호(TR2)가 활성화된다. 이에 따라, 제 2 누적 D 플립플롭(435_2)은 입력단(D)으로 들어오는 신호를 그대로 출력단(Q)으로 출력하게 된다. 이 때, 제 3 멀티플렉서(433_3)와 유사하게, 제 2 멀티플렉서(433_2)는 제 1 입력인 제 1 페일 비트 활성화 신호(FN1)를 제 2 누적 D 플립플롭(435_2)의 입력(D)으로 전달한다. 시간(t34)에서 제 1 페일 비트 활성화 신호(FN1)는 "1"의 값을 가지므로, 제 2 누적 D 플립플롭(435_2)의 출력(Q)인 제 2 페일 비트 활성화 신호(FN2)는 "1"로 천이하게 된다.
시간(t35)에서, 제 1 전달 신호(TR1)가 활성화된다. 이에 따라, 제 1 누적 D 플립플롭(435_1)은 입력단(D)으로 들어오는 신호를 그대로 출력단(Q)으로 출력하게 된다. 시간(t35)에서 페일 비트 발생 신호(FB)는 논리-로우인 "1"값을 가지므로, 제 1 입력인 페일 비트 발생 신호(FB)가 제 1 누적 D 플립플롭(435_1)으로 전달된다. 따라서, 제 1 누적 D 플립플롭(435_1)의 출력(Q)은 "1"의 값을 유지한다.
이에 따라, 제 3 패스/페일 카운트 기간(t3~t4)동안, 발생한 비트 페일에 응답하여, 제 1 페일 비트 활성화 신호(FN1)는 "1"의 값을 유지하고, 제 2 페일 비트 활성화 신호(FN2)는 "1"의 값으로 천이하며, 제 3 페일 비트 활성화 신호(FN3)는 "0"의 값을 유지한다.
시간(t4)에서, 제 4 패스/페일 카운트 기간이 시작되어, 리셋 신호(Rst)가 활성화된다. 이에 따라, 수신 D 플립플롭(415)의 출력, 즉 페일 비트 발생 신호(FB)가 0으로 초기화된다.
시간(t41)에서, 활성화된 읽기 신호(Read)가 인가되고, 입력되는 패스/페일 데이터(P/F Data)가 페일(fail)을 나타내는 "1"이므로, 수신 D 플립플롭(415)의 출력인 페일 비트 발생 신호(FB)는 1로 천이하게 된다. 활성화된 읽기 신호(Read)는 시간(t42)에서 비활성화된다.
시간(t43)에서, 제 3 전달 신호(TR3)가 먼저 활성화된다. 이에 따라, 제 3 누적 D 플립플롭(435_3)은 입력단(D)으로 들어오는 신호를 그대로 출력단(Q)으로 출력하게 된다. 이 때, 제 3 멀티플렉서(433_3)는 페일 비트 발생 신호(FB)에 따라 제 1 입력 또는 제 2 입력 중 어느 하나를 선택하여 제 3 누적 D 플립플롭(435_3)의 입력단(D)으로 전달한다. 시간(t43)에서 페일 비트 발생 신호(FB)는 논리-하이인 "1"값을 가지므로, 제 1 입력인 제 2 페일 비트 활성화 신호(FN2)가 제 3 누적 D 플립플롭(435_3)으로 전달된다. 시간(t43)에서 제 2 페일 비트 활성화 신호(FN2)는 "1"의 값을 가지므로, 제 3 누적 D 플립플롭(435_3)의 출력(Q)인 제 3 페일 비트 활성화 신호(FN3)는 "1"로 천이하게 된다.
시간(t44)에서, 제 2 전달 신호(TR2)가 활성화된다. 이에 따라, 제 2 누적 D 플립플롭(435_2)은 입력단(D)으로 들어오는 신호를 그대로 출력단(Q)으로 출력하게 된다. 이 때, 제 3 멀티플렉서(433_3)와 유사하게, 제 2 멀티플렉서(433_2)는 제 1 입력인 제 1 페일 비트 활성화 신호(FN1)를 제 2 누적 D 플립플롭(435_2)의 입력(D)으로 전달한다. 시간(t44)에서 제 1 페일 비트 활성화 신호(FN1)는 "1"의 값을 가지므로, 제 2 누적 D 플립플롭(435_2)의 출력(Q)인 제 2 페일 비트 활성화 신호(FN2)는 "1"의 값을 유지하게 된다.
시간(t45)에서, 제 1 전달 신호(TR1)가 활성화된다. 이에 따라, 제 1 누적 D 플립플롭(435_1)은 입력단(D)으로 들어오는 신호를 그대로 출력단(Q)으로 출력하게 된다. 시간(t45)에서 페일 비트 발생 신호(FB)는 논리-로우인 "1"값을 가지므로, 제 1 입력인 페일 비트 발생 신호(FB)가 제 1 누적 D 플립플롭(435_1)으로 전달된다. 따라서, 제 1 누적 D 플립플롭(435_1)의 출력(Q)은 "1"의 값을 유지한다.
이에 따라, 제 4 패스/페일 카운트 기간동안, 발생한 비트 페일에 응답하여, 제 1 및 제 2 페일 비트 활성화 신호(FN1)는 "1"의 값을 유지하고, 제 3 페일 비트 활성화 신호(FN3)는 "1"의 값으로 천이하게 된다.
상술한 페일 비트 카운터(400)의 동작을 간략히 설명하면, 제 1 내지 제 3 누적 D 플립플롭(435_1, 435_2, 435_3)의 출력은 "0"으로 초기화 되었다가, 페일 비트가 발생할 때마다 "1"의 값이 제 1 누적 D 플립플롭(435_1)에서부터 제 3 누적 D 플립플롭(435_3) 방향으로 전달되게 된다. 따라서, 각 시점에서, 누적되는 페일 비트의 개수를 검출할 수 있다.
도 6은 도 2의 페일 비트 카운터의 다른 예시적인 실시예를 나타내는 회로도이다.
도 6을 참조하면, 페일 비트 카운터(600)는 트랜지스터들(TPR, TMS, TN, TRN1, TRAN2, TRAN3, TSS, TS0, TS1, TS2, TS3, TRS0, TRS1, TRS2, TRS3) 및 래치들(610_0, 610_1, 610_2, 610_3)을 포함한다. 래치들(610_0, 610_1, 610_2, 610_3)은 제어 신호들(SET0, SET1, SET2, SET3)에 의해 세트되고, 제어 신호(RST0, RST1, RST2, RST2)에 의해 리셋될 수 있다. 도 6에 도시된 페일 비트 카운터는, 이른바 "SO 마스킹(SO-Masking)" 기법에 의해 페일 비트의 개수를 누적적으로 카운트하게 된다. 패스/페일 데이터는 노드(ND0)에 인가된다. 도 6에 도시된 페일 비트 카운터(600)는 비트 라인과 연결된 페이지 버퍼와 함께 일체로 구현 가능하다.
도 6의 실시예에서, 노드들(ND1, ND2, ND3)의 전압에 의해 페일 비트의 개수가 카운트된다. 도 6에 도시된 실시예를 간략히 설명하면, 페일 비트가 발생할 때마다 노드(ND0)의 전압이 논리-하이인 "1"의 값을 갖게 되고, 패스 비트가 발생하는 경우 노드(ND0)의 전압이 논리-로우인 "0"의 값을 갖게 된다. 노드(ND0)의 전압이 논리-하이(1)의 값을 갖게 될 때마다, 노드(ND2)의 전압값이 노드(ND3)로 전달되고, 노드(ND1)의 값이 노드(ND2)로 전달되며, 노드(ND0)의 값이 노드(ND1)로 전달된다. 노드(ND0)의 전압이 논리-로우(0)의 값을 갖는 경우, 위와 같은 전압 전달은 발생하지 않는다.
먼저, 노드(ND2)의 전압값을 노드(ND3)로 전달하는 단계는 다음과 같은 과정을 통해 수행된다. 초기화를 통해 노드(ND3)는 "0"의 값을 갖도록 한다. 이는 제어 신호(RST3)를 통해 트랜지스터(TRS3)를 턴-온시키고, 제어신호(SO_PRECH_N)을 통해 트랜지스터(TPR, TSS)를 턴-온시킴으로써 수행될 수 있다. 이 상태에서, 트랜지스터(TRN2)의 게이트로 인가되는 제어신호(Tran2)를 "1"값으로 활성화하면, 노드(ND2)의 전압값이 노드(SO)로 전달된다. 제어신호(Tran2)를 다시 "0"값으로 비활성화하면, 노드(SO)는 플로팅(floating)되며, 전압값을 유지한다. 다음으로, 트랜지스터(TMS)의 게이트로 인가되는 제어신호(Masking)가 "1"값으로 활성화되면, 래치(610_0) 내 노드(ND0)의 값에 따라 노드(SO)의 값이 결정된다. 제어신호(Masking)가 "1"값으로 활성화될 때 노드(ND0)의 값이 "0"인 경우 - 즉, 비트 패스가 발생한 경우 -, 노드(NI)의 값은 "1"이 되며, 이에 따라 트랜지스터(TN)이 턴-온되어 노드(SO)가 접지와 연결된다. 이에 따라 노드(SO)의 전압은 "0"이 되며, 이를 "마스킹(Masking)"이라 한다. 제어신호(Masking)가 "1"값으로 활성화될 때 노드(ND0)의 값이 "1"인 경우 - 즉, 비트 페일이 발생한 경우-, 노드(NI)의 값은 "0"이 되며, 이에 따라 트랜지스터(TN)이 턴-오프 되어 노드(SO)는 이전 값을 유지하게 된다. 그 다음으로, 트랜지스터(TS3)의 게이트에 인가되는 제어신호(SET3)를 활성화하면, 트랜지스터(TS3)가 턴-온된다.
트랜지스터(TS3)가 턴-온될 때, 노드(S0)가 마스킹되어 전압이 "0"인 경우 - 즉, 비트 패스가 발생한 경우 -, 트랜지스터(TSS)가 턴-오프 상태를 유지하므로 노드(NS)도 플로팅된다. 이에 따라, 트랜지스터(TS3)가 턴-온 되더라도 노드(ND3)의 전압은 변화가 없게 된다.
트랜지스터(TS3)가 턴-온될 때, 노드(S0)가 마스킹되지 않은 경우 - 즉, 비트 페일이 발생한 경우 -, 노드(SO)는 노드(ND2)로부터 전달받은 전압값을 유지하고 있다. 만약, 노드(ND2)가 "0"인 경우, 노드(SO)도 "0"의 값을 갖게 되며, 노드(ND3)의 전압은 변화가 없게 되어 "0"값을 유지한다. 만약, 노드(ND2)가 "1"인 경우, 노드(SO)도 "1"값을 갖게 되며, 트랜지스터(TSS)가 턴-온되어 트랜지스터(TS3)는 접지 전압을 래치(610_3)로 전달하게 된다. 이에 따라, 노드(ND3)는 "1"의 값을 갖게 된다. 결과적으로, 제어 신호(Tran2)를 일정 시간 활성화시키고, 이후에 제어 신호(Masking)를 일정 시간 활성화시킨 후, 제어 신호(SET3)를 일정 시간 활성화 시킴으로써, 노드(ND0)의 값이 "0"인 경우 - 즉, 비트 페일이 발생한 경우 - 에만 노드(ND2)의 전압값을 노드(ND3)로 전달할 수 있다.
마찬가지로, 제어 신호(Tran1)를 일정 시간 활성화시키고, 이후에 제어 신호(Masking)를 일정 시간 활성화시킨 후, 제어 신호(SET2)를 일정 시간 활성화 시킴으로써, 노드(ND0)의 값이 "0"인 경우에만 노드(ND1)의 전압값을 노드(ND2)로 전달할 수 있다.
패스/페일 데이터가 수신되는 노드(ND0)의 값은 다음 과정에 의해 노드(ND1)로 전달될 수 있다. 먼저, 노드(ND1)는 "0"으로 초기화 된다. 이는 제어 신호(RST1)를 통해 트랜지스터(TRS1)를 턴-온시키고, 제어신호(SO_PRECH_N)을 통해 트랜지스터(TPR, TSS)를 턴-온시킴으로써 수행될 수 있다.
제어 신호(SO_PRECH_N)를 "0"의 값을 갖게 하는 경우, 노드(SO)는 "1"의 값을 갖게 된다. 다음으로 제어 신호(SO_PRECH_N)가 "1"의 값을 갖게 하면, 노드(SO)는 플로팅 되며 "1"의 값을 유지한다. 이후에, 제어 신호(Masking)가 "1"값으로 활성화되면, 래치(610_0) 내 노드(ND0)의 값에 따라 노드(SO)의 값이 결정된다. 제어신호(Masking)가 "1"값으로 활성화될 때 노드(ND0)의 값이 "0"인 경우 - 즉, 비트 패스가 발생한 경우 -, 노드(NI)의 값은 "1"이 되며, 이에 따라 트랜지스터(TN)이 턴-온되어 노드(SO)가 접지와 연결된다. 이에 따라 노드(SO)의 전압은 "0"이 되어, 마스킹(Masking)된다. 제어신호(Masking)가 "1"값으로 활성화될 때 노드(ND0)의 값이 "1"인 경우 - 즉, 비트 페일이 발생한 경우-, 노드(NI)의 값은 "0"이 되며, 이에 따라 트랜지스터(TN)이 턴-오프 되어 노드(SO)는 이전 값인 "1"을 유지하게 된다. 그 다음으로, 트랜지스터(TS1)의 게이트에 인가되는 제어신호(SET1)를 활성화하면, 트랜지스터(TS1)가 턴-온된다.
트랜지스터(TS1)가 턴-온될 때, 노드(S0)가 마스킹되어 전압이 "0"인 경우 - 즉, 비트 패스가 발생한 경우 -, 트랜지스터(TSS)가 턴-오프 상태를 유지하므로 노드(NS)도 플로팅된다. 이에 따라, 트랜지스터(TS3)가 턴-온 되더라도 노드(ND1)의 전압은 변화가 없게 되며, "0"을 유지하게 된다.
트랜지스터(TS1)가 턴-온될 때, 노드(S0)가 마스킹되지 않은 경우 - 즉, 비트 페일이 발생한 경우 -, 노드(SO)는 "1"의 값을 유지하고 있다. 이에 따라, 트랜지스터(TSS)가 턴-온되어 트랜지스터(TS1)는 접지 전압을 래치(610_1)로 전달하게 된다. 이에 따라, 노드(ND1)는 "1"의 값을 갖게 된다. 결과적으로, 제어 신호(SO_PRECH_N)를 일정 시간 활성화시키고, 이후에 제어 신호(Masking)를 일정 시간 활성화시킨 후, 제어 신호(SET1)를 일정 시간 활성화 시킴으로써, 노드(ND0)의 값이 "0"인 경우 - 즉, 비트 페일이 발생한 경우 - 에만 노드(ND1)의 전압값이 "0"에서 "1"로 천이하게 된다. 따라서, 도 6에 도시된 페일 비트 카운터(600)는 도 4에 도시된 페일 비트 카운터(400)와 실질적으로 동일한 기능을 수행하게 된다.
도 2와 도 6을 함께 참조하면, 도 2의 패스/페일 데이터 수신부(210)는 도 6의 래치(610_0), 트랜지스터들(TS0, TRS0, TN, TMS)로 구현될 수 있다. 본 명세서에서, 래치(610_0)는 "수신 래치"로, 트랜지스터(TS0, TRS0)는 각각 "수신 세트 트랜지스터" 및 "수신 리셋 트랜지스터"로 지칭할 수 있다. 또한, 트랜지스터(TN)는 "수신 트랜지스터"로, 트랜지스터(TMS)는 "마스킹 트랜지스터"로 지칭할 수 있다. 한편, 노드(NS)는 "공통 전달 노드"로, 노드(SO)는 "SO 노드"로 지칭할 수 있다. 이에 따라, 도 6의 실시예에서, 패스/페일 데이터 수신부(210)는 "수신 래치", 상기 수신 래치의 제 1 단과 공통 전달 노드 사이에 연결되는 "수신 세트 트랜지스터", 상기 수신 래치의 제 2 단과 상기 공통 전달 노드 사이에 연결되는 "수신 리셋 트랜지스터", 상기 수신 래치의 제 1 단에 게이트 전극이 연결되는 "수신 트랜지스터", 및 상기 수신 트랜지스터와 SO 노드 사이에 연결되는 "마스킹 트랜지스터"를 포함하여 구성될 수 있다.
한편, 본 명세서에서, 도 2의 페일 비트 누적부(210)는 도 3에 도시된 바와 같이 제 1 내지 제 N 누적부(331_1, 331_2, ..., 331_N)를 포함하여 구현될 수 있다. 도 3과 도 6을 함께 참조하면, 도 3의 제 1 누적부(331_1)는 도 6에 도시된 래치(610_1), 트랜지스터들(TRN1, SET1, RST1)로 구현될 수 있다. 본 명세서에서, 래치(610_1)는 "제 1 누적 래치"로, 트랜지스터(TRN1)는 "제 1 전달 트랜지스터"로, 트랜지스터(TS1, TRS1)는 각각 "제 1 세트 트랜지스터" 및 "제 1 리셋 트랜지스터"로 지칭할 수 있다. 이에 따라, 도 6에 도시된 실시예에서, 페일 비트 누적부(330)에 포함되는 제 1 누적부(331_1)는 상기 "SO 노드"와 상기 "공통 전달 노드" 사이에 연결될 수 있다. 또한, 제 1 누적부(331_1)는 "제 1 누적 래치", 상기 제 1 누적 래치의 제 1 단과 상기 공통 전달 노드 사이에 연결되는 "제 1 세트 트랜지스터", 상기 제 1 누적 래치의 제 2 단과 상기 공통 전달 노드 사이에 연결되는 "제 1 리셋 트랜지스터", 및 상기 제 1 누적 래치의 제 2 단과 상기 SO 노드 사이에 연결되는 "제 1 전달 트랜지스터"를 포함하여 구현될 수 있다.
마찬가지로, 도 3의 제 2 누적부(331_2)는 도 6에 도시된 래치(610_2), 트랜지스터들(TRN2, SET2, RST2)로 구현될 수 있다. 제 1 누적부(331_1)과 유사하게, 제 2 누적부(331_2)는 "제 2 누적 래치", 상기 제 2 누적 래치의 제 1 단과 상기 공통 전달 노드 사이에 연결되는 "제 2 세트 트랜지스터", 상기 제 2 누적 래치의 제 2 단과 상기 공통 전달 노드 사이에 연결되는 "제 2 리셋 트랜지스터", 및 상기 제 2 누적 래치의 제 2 단과 상기 SO 노드 사이에 연결되는 "제 2 전달 트랜지스터"를 포함하여 구현될 수 있다.
도 6에는 3 개의 누적부만이 포함된 페일 비트 카운터(600)가 도시되어 있으나, 실시예에 따라 4 개 이상의 누적부를 포함하는 페일 비트 카운터가 구현 가능함은 본 발명의 기술 분야에서 통상의 지식을 갖는 자가 쉽게 이해할 수 있을 것이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작 시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8는 도 7의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 8에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 7을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 9은 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 7 및 도 8을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
160: 페일 비트 카운터
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
160: 페일 비트 카운터
Claims (16)
- 비트 라인과 연결된 메모리 셀들의 순차적인 패스/페일 여부를 나타내는 패스/페일 데이터를 수신하는 패스/페일 데이터 수신부; 및
상기 패스/페일 데이터 수신부로부터 페일 비트 발생 신호를 수신하여, 발생한 페일 비트의 수를 누적적으로 카운트하는 페일 비트 누적부를 포함하는 페일 비트 카운터. - 제 1 항에 있어서, 상기 패스/페일 데이터 수신부는,
리셋 신호에 의해 초기화되며, 읽기 신호에 기초하여 상기 패스/페일 데이터를 입력으로 수신하는 수신 D 플립플롭(flip-flop)을 포함하는 것을 특징으로 하는, 페일 비트 카운터. - 제 2 항에 있어서, 상기 수신 D 플립플롭은, 상기 읽기 신호 및 상기 패스-페일 데이터에 기초하여 상기 페일 비트 발생 신호를 출력하는 것을 특징으로 하는, 페일 비트 카운터.
- 제 1 항에 있어서, 상기 페일 비트 누적부는,
상기 페일 비트 발생 신호에 기초하여, 1 이상의 페일 비트 발생시 활성화되는 제 1 페일 비트 활성화 신호를 출력하는 제 1 누적부를 포함하는 것을 특징으로 하는, 페일 비트 카운터. - 제 4 항에 있어서, 상기 페일 비트 누적부는, 제 2 누적부 내지 제 N 누적부를 더 포함하고,
상기 제 2 누적부 내지 제 N 누적부 중 제 i 누적부는, 상기 페일 비트 발생 신호에 기초하여, i 개 이상의 페일 비트 발생시 활성화되는 제 i 페일 비트 활성화 신호를 출력하는 것을 특징으로 하는, 페일 비트 카운터.
(여기에서, N은 1보다 크거나 같은 자연수이고, i는 2 보다 크거나 같고 N 보다 작거나 같은 자연수) - 제 5 항에 있어서,
상기 제 i 누적부는, 제 (i-1) 누적부와 연결되며, 상기 페일 비트 발생 신호에 기초하여, 제 (i-1) 누적부로부터 출력되는 제 (i-1) 페일 비트 활성화 신호를 전달받는 것을 특징으로 하는, 페일 비트 카운터. - 제 6 항에 있어서,
상기 제 i 누적부는, 전달받은 상기 제 (i-1) 페일 비트 활성화 신호를 제 i 페일 비트 활성화 신호로서 출력하는 것을 특징으로 하는, 페일 비트 카운터. - 제 7 항에 있어서, 상기 제 1 누적부는:
상기 페일 비트 발생 신호를 제 1 입력으로 수신하는 제 1 멀티플렉서(multiplexer); 및
초기화 신호에 의해 초기화되며, 제 1 전달 신호에 기초하여 상기 제 1 멀티플렉서의 출력을 수신하는 제 1 누적 D 플립플롭을 포함하고,
상기 제 1 누적 D 플립플롭의 출력은 상기 제 1 멀티플렉서의 제 2 입력으로 피드백되고,
상기 제 1 멀티플렉서는 상기 페일 비트 발생 신호에 기초하여 상기 제 1 입력 및 제 2 입력 중 어느 하나를 출력하는 것을 특징으로 하는, 페일 비트 카운터. - 제 8 항에 있어서, 상기 제 i 누적부는:
상기 제 (i-1) 페일 비트 활성화 신호를 제 1 입력으로 수신하는 제 i 멀티플렉서; 및
상기 초기화 신호에 의해 초기화되며, 제 i 전달 신호에 기초하여 상기 제 i 멀티플렉서의 출력을 수신하는 제 i 누적 D 플립플롭을 포함하고,
상기 제 i 누적 D 플립플롭의 출력은 상기 제 i 멀티플렉서의 제 2 입력으로 피드백되고,
상기 제 i 멀티플렉서는 상기 페일 비트 발생 신호에 기초하여 상기 제 1 입력 및 제 2 입력 중 어느 하나를 출력하는 것을 특징으로 하는, 페일 비트 카운터. - 제 1 항에 있어서, 상기 패스/페일 데이터 수신부는,
패스/페일 데이터의 값을 임시 저장하는 수신 래치;
상기 수신 래치의 제 1 단과 공통 전달 노드 사이에 연결되는 수신 세트 트랜지스터;
상기 수신 래치의 제 2 단과 상기 공통 전달 노드 사이에 연결되는 수신 리셋 트랜지스터;
상기 수신 래치의 제 1 단에 게이트 전극이 연결되는 수신 트랜지스터; 및
상기 수신 트랜지스터와 SO 노드 사이에 연결되는 마스킹 트랜지스터를 포함하는 것을 특징으로 하는, 페일 비트 카운터. - 제 10 항에 있어서,
상기 페일 비트 누적부는, 상기 SO 노드와 상기 공통 전달 노드 사이에 연결되는 제 1 누적부를 포함하고,
SO 마스킹에 의해, 상기 패스/페일 데이터가 상기 제 1 누적부로 전달되는 것을 특징으로 하는, 페일 비트 카운터. - 제 11 항에 있어서, 상기 제 1 누적부는:
제 1 누적 래치;
상기 제 1 누적 래치의 제 1 단과 상기 공통 전달 노드 사이에 연결되는 제 1 세트 트랜지스터;
상기 제 1 누적 래치의 제 2 단과 상기 공통 전달 노드 사이에 연결되는 제 1 리셋 트랜지스터; 및
상기 제 1 누적 래치의 제 2 단과 상기 SO 노드 사이에 연결되는 제 1 전달 트랜지스터를 포함하는 것을 특징으로 하는, 페일 비트 카운터. - 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼; 및
상기 페이지 버퍼를 통해, 상기 비트 라인과 연결된 메모리 셀들의 순차적인 패스/페일 여부를 나타내는 패스/페일 데이터를 수신하고, 상기 패스/페일 데이터에 기초하여, 발생한 페일 비트의 수를 누적적으로 카운트하는 페일 비트 카운터를 포함하는, 반도체 메모리 장치. - 제 13 항에 있어서,
상기 페일 비트 카운터는:
리셋 신호에 의해 초기화되며, 읽기 신호에 기초하여 상기 패스/페일 데이터를 입력으로 수신하는 수신 D 플립플롭(flip-flop)으로 구성되는 패스/페일 데이터 수신부; 및
상기 패스/페일 데이터 수신부에 의해 출력되는 페일 비트 발생 신호에 기초하여, 복수의 페일 비트 활성화 신호를 출력하는 페일 비트 누적부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치. - 제 14 항에 있어서, 상기 페일 비트 누적부는 제 1 내지 제 N 누적부를 포함하고,
상기 제 1 내지 제 N 누적부 중 제 i 누적부는, 상기 상기 페일 비트 발생 신호에 기초하여, i 개 이상의 페일 비트 발생시 활성화되는 제 i 페일 비트 활성화 신호를 출력하는 것을 특징으로 하는, 반도체 메모리 장치.
(여기에서, N은 1보다 크거나 같은 자연수이고, i는 1 보다 크거나 같고 N 보다 작거나 같은 자연수) - 제 15 항에 있어서, 상기 제 i 누적부는:
제 i 누적부의 입력을 수신하는 제 i 멀티플렉서; 및
상기 제 i 멀티플렉서의 출력단을 입력으로 수신하는 제 i 누적 D 플립플롭을 포함하고,
상기 제 i 누적 D 플립플롭의 출력은 상기 제 i 멀티플렉서의 입력으로 피드백되는 것을 특징으로 하는, 반도체 메모리 장치.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10714179B2 (en) * | 2016-10-07 | 2020-07-14 | Hewlett-Packard Development Company, L.P. | Hybrid memory devices |
| KR102451163B1 (ko) * | 2018-02-01 | 2022-10-06 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 리페어 방법 |
| US11474785B2 (en) | 2019-02-08 | 2022-10-18 | Samsung Electronics Co., Ltd. | Memory device and computing device using the same |
| KR20200097396A (ko) | 2019-02-08 | 2020-08-19 | 삼성전자주식회사 | 메모리 장치 및 이를 이용한 컴퓨팅 장치 |
| KR20200136743A (ko) | 2019-05-28 | 2020-12-08 | 에스케이하이닉스 주식회사 | 저장 장치 및 그 동작 방법 |
| KR20210004135A (ko) * | 2019-07-03 | 2021-01-13 | 에스케이하이닉스 주식회사 | 패일 정보 제어회로, 이를 포함하는 반도체 장치 및 반도체 장치의 패일 정보 제어방법 |
| CN112331255B (zh) * | 2020-10-21 | 2022-01-25 | 长江存储科技有限责任公司 | 3d nand存储器的验证统计电路、方法及3d nand存储器 |
| US11755399B1 (en) | 2022-05-24 | 2023-09-12 | Macronix International Co., Ltd. | Bit error rate reduction technology |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020080653A1 (en) * | 2000-10-26 | 2002-06-27 | Samsung Electronics Co., Ltd. | Method for preventing over-erasing of memory cells and flash memory device using the same |
| US20110179322A1 (en) * | 2010-01-19 | 2011-07-21 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and related program verification circuit |
| US20120155186A1 (en) * | 2010-12-20 | 2012-06-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of operating the same |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0933615A (ja) * | 1995-07-19 | 1997-02-07 | Advantest Corp | 半導体メモリ試験装置のメモリ不良解析装置 |
| US6950971B2 (en) * | 2001-11-05 | 2005-09-27 | Infineon Technologies Ag | Using data compression for faster testing of embedded memory |
| JP4041076B2 (ja) | 2004-02-27 | 2008-01-30 | 株式会社東芝 | データ記憶システム |
| KR100933859B1 (ko) * | 2007-11-29 | 2009-12-24 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그것의 프로그램 방법 |
| JP2010040144A (ja) * | 2008-08-07 | 2010-02-18 | Toshiba Corp | 不揮発性半導体記憶システム |
| US8595593B2 (en) * | 2008-12-24 | 2013-11-26 | Hynix Semiconductor Inc. | Nonvolatile memory device having a copy back operation and method of operating the same |
| KR101022882B1 (ko) * | 2009-06-12 | 2011-03-16 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 동작 방법 |
| KR101039962B1 (ko) * | 2009-06-29 | 2011-06-09 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 프로그램 방법 |
| KR101802815B1 (ko) * | 2011-06-08 | 2017-12-29 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법 |
| JP5259765B2 (ja) * | 2011-03-29 | 2013-08-07 | 株式会社東芝 | 不揮発性半導体メモリ |
| JP2013122793A (ja) * | 2011-12-09 | 2013-06-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR101942863B1 (ko) * | 2012-06-19 | 2019-01-28 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
| KR20140020155A (ko) * | 2012-08-08 | 2014-02-18 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| KR102077811B1 (ko) * | 2012-08-29 | 2020-02-14 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| JP2014053056A (ja) * | 2012-09-06 | 2014-03-20 | Toshiba Corp | 半導体記憶装置 |
| US9548135B2 (en) * | 2013-03-11 | 2017-01-17 | Macronix International Co., Ltd. | Method and apparatus for determining status element total with sequentially coupled counting status circuits |
| US9478314B2 (en) * | 2014-09-15 | 2016-10-25 | Macronix International Co., Ltd. | Memory utilizing bundle-level status values and bundle status circuits |
| KR102291456B1 (ko) * | 2015-08-13 | 2021-08-23 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 및 프로그램 검증 방법 |
| KR102420588B1 (ko) * | 2015-12-04 | 2022-07-13 | 삼성전자주식회사 | 비휘발성 메모리 장치, 메모리 시스템, 비휘발성 메모리 장치의 동작 방법 및 메모리 시스템의 동작 방법 |
| KR102505852B1 (ko) * | 2016-01-15 | 2023-03-03 | 삼성전자 주식회사 | 비휘발성 메모리 장치의 동작 방법 |
-
2016
- 2016-11-21 KR KR1020160155188A patent/KR102634421B1/ko active IP Right Grant
-
2017
- 2017-06-26 US US15/632,606 patent/US10297336B2/en active Active
- 2017-07-21 CN CN201710598870.7A patent/CN108091367B/zh active Active
- 2017-08-25 TW TW106128994A patent/TWI735638B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020080653A1 (en) * | 2000-10-26 | 2002-06-27 | Samsung Electronics Co., Ltd. | Method for preventing over-erasing of memory cells and flash memory device using the same |
| US20110179322A1 (en) * | 2010-01-19 | 2011-07-21 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and related program verification circuit |
| US20120155186A1 (en) * | 2010-12-20 | 2012-06-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of operating the same |
Also Published As
| Publication number | Publication date |
|---|---|
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