JP2014525642A - クロスポイントアレイにおける結合キャパシタを利用したタイルレベルでのスナップバック検出 - Google Patents

Abstract

【解決手段】 本開示の実施形態は、相変化メモリアレイにおいて結合キャパシタを用いてタイルレベルでのスナップバック検出を行う方法、装置およびシステムの構成を説明する。他の実施形態も説明および請求するとしてよい。
【選択図】 図１

Description

本開示の実施形態は概して、集積回路の分野に関する。特に、クロスポイントアレイにおける結合キャパシタを利用したタイルレベルでのスナップバック検出に関する。

相変化メモリスイッチ（ＰＣＭＳ）型メモリアレイは、垂直方向に集積化されているメモリセルであり、相変化メモリ（ＰＣＭ）素子およびオボニックしきい値スイッチ（ＯＴＳ）が積層されている。ＰＣＭＳ型メモリアレイでは、以前は単純なロジックレベルゲートを用いてワードライン電圧の０ボルト（Ｖ）から１Ｖへの上昇を検出することで、スナップバック動作のタイルレベルでの検出が行われていた。このような検出方式は実質的に、ワードライン選択電圧を０Ｖに限定してしまう。

実施形態は、以下に記載する詳細な説明と共に添付図面を参照することで容易に理解されるであろう。理解し易いよう、同様の参照番号は同様の構造要素を示している。実施形態は、添付図面において、一例として図示されているのであって、限定を目的としたものではない。
一部の実施形態に係るメモリデバイスを示す図である。 一部の実施形態に係るアクセス処理に対応するタイミングチャートである。 一部の実施形態に係るアクセス処理に対応するフローチャートである。 一部の実施形態に係るアクセス処理に対応するタイミングチャートである。 一部の実施形態に係るシステムの一例を示す図である。

以下に記載する詳細な説明では、本明細書の一部を成す添付図面を参照する。添付図面では、同様の参照番号は同様の構成要素を複数の図面にわたって指定する。添付図面では、実施され得る実施形態を図示する。本開示の範囲から逸脱することなく他の実施形態を利用して構造または論理を変更し得るものと理解されたい。このため、以下に記載する詳細な説明は、限定的に解釈すべきではなく、実施形態の範囲は、特許請求の範囲およびその均等物で定義するものとする。

さまざまな処理は、請求の対象となる主題を最も理解し易いように、複数の別箇の動作または処理として説明され得る。しかし、説明の順序は、複数の処理が必ずその順序で実行されることを暗示するものと解釈されるべきではない。特に、これらの処理は、提示した順序で実行されないとしてもよい。説明する処理は、説明する実施形態とは異なる順序で実行されるとしてよい。さまざまな処理を追加で実行するとしてよく、および／または、説明した処理を別の実施形態では省略するとしてもよい。

本開示において、「Ａおよび／またはＢ」は、（Ａ）、（Ｂ）または（ＡおよびＢ）を意味する。本開示において、「Ａ、Ｂおよび／またはＣ」は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。

本明細書では、「ある実施形態において」または「実施形態において」という表現を用いるが、これらは同一または異なる実施形態のうち１以上を意味するとしてよい。さらに、「備える」、「有する」、「含む」等の用語は、本開示の実施形態について用いられる限りにおいて、同義語と見なす。

図１は、一部の実施形態に係るメモリデバイス１００を示す概略図である。メモリデバイス１００は、図示しているように、アレイ状に構成されるメモリセル１０２を備えるとしてよい。メモリセル１０２は、例えば、電流で発生させる熱を加えることで、結晶状態とアモルファス状態とを切り替えることが可能なカルコゲニドガラス等の相変化材料を含むとしてよい。相変化材料の状態（例えば、結晶状態／アモルファス状態）は、メモリセル１０２の論理値（例えば、１または０）に対応するとしてよい。このような実施形態によると、メモリデバイス１００は、相変化メモリ（ＰＣＭ）デバイスであってよい。

一部の実施形態によると、メモリデバイス１００は、ＰＣＭスイッチ（ＰＣＭＳ）型メモリアレイであってよい。この場合、メモリセル１０２は、ＰＣＭ要素と、オボニックしきい値スイッチ（ＯＴＳ）とが積層されている。主題はこれに限定されず、メモリデバイス１００は、本明細書で説明する原理から恩恵を受ける他の種類のメモリデバイスを含むとしてもよい。

メモリデバイス１００はさらに、図示しているように、メモリセル１０２に結合されているアドレスライン、例えば、ビットライン１０４およびワードライン１０６を備えるとしてよい。ビットライン１０４およびワードライン１０６は、各メモリセル１０２が各ビットラインと各ワードラインとが交差する箇所に配置されるように構成されるとしてよい。読出処理または書込処理のためにターゲットセルを選択するべく、特定のワードラインおよびビットラインを利用してターゲットメモリセルに電圧またはバイアスを印加するとしてよい。メモリセル１０２のデコード／選択を実行し易くするべく、図示されているように、ビットラインドライバ１２８がビットライン１０４に結合されているとしてよく、ワードラインドライバ１２６がワードライン１０６に結合されているとしてよい。各ワードラインドライバ１２６は、対応するレベルシフタ１３０（図示しているのは１つのみ）に結合されているとしてよい。レベルシフタ１３０は、電源、例えば、ワードライン電源１３２に結合されているとしてよく、デコード経路１１０を介してワードラインをデコーダ１３４に結合するべく、対応するドライバを選択的に制御するとしてよい。キャパシタ１３６は、図示されているように、ビットライン１０４およびワードライン１０６に結合されているとしてよい。

メモリデバイス１００は、複数のタイル、例えば、タイル１２４を備えるとしてよい。タイル１２４は、アレイのうち、対応するデコーダ、例えば、デコーダ１３４を持つ、ワードライン１０６、ビットライン１０４およびメモリセル１０２で形成される一部分を含むとしてよい。タイル１２４は、ターゲットメモリセルの選択処理において、独立した一単位として扱われる。つまり、一部の実施形態によると、タイル１２４は、アレイの一部であって、ターゲットメモリセルを選択するべくバイアスが印加される一単位である。タイルレベルで検出することにより、一のコントローラユニットの元で動作している複数のタイル列毎に、複数のタイルを同時に読み出し易くなる。図示している実施形態によると、タイル１２４は、４つのワードラインおよび４つのビットライン（４ＷＬ×４ＢＬ）で形成されるアレイを含む。しかし、他の実施形態では他のタイルサイズも利用することができる。例えば、１０００個のワードラインと１０００個のビットライン（１０００ＷＬ×１０００ＢＬ）で形成されるタイルサイズを含む。

ビットライン１０４は、経路１０８（ビットライン電極とも呼ばれる）に結合されている。経路１０８はさらに、ビットライン１０４に対して電力を供給するビットライン電源１３８に結合されるとしてよい。ワードライン１０６は、デコード経路１１０（ワードライン電極とも呼ばれる）に結合されている。デコード経路１１０はさらに、ワードライン１０６に対して電力を供給するワードライン電源１３２に結合されるとしてよい。経路１０８および１１０はそれぞれ、メモリセル１０２に対する電流経路であってよい。

デコーダ１３４は、デコード経路１１０とワードライン電源１３２とを選択的に結合するグローバルセレクタ１４０と、デコード経路１１０のセンス電圧を示すセンスノード１４２と、センスノード１４２で示されているセンス電圧に基づいて低電圧であるセンス電圧を提供するために用いられる調整回路１４４と、選択されたターゲットメモリセルの設定状態を決定するために用いるデコード回路１５２とを含むとしてよい。本明細書で用いる場合、ノードまたはラインは、示されている電圧を提供、提示または出現させることで、電圧を示すとしてよい。

センスノード１４２は、タイル１２４に対して、グローバルノードであるとしてよい。このグローバルノードで検出することによって、先行技術に係る構成と比べて、タイルレベルで必要なデバイスの数を減らすことができる。尚、先行技術では、タイルレベルのセンスは、デコード後のワードライン経路上で行われており、センスノードとデコード回路との間に追加のデバイスが必要であった。

調整回路１４４は、これに限定されないがデコード回路１５２等、メモリデバイス１００の構成要素の設計および処理を円滑化するように低電圧であるセンス電圧を提供するべく、センス電圧を調整するとしてよい。調整回路１４４は、センスノード１４２に結合されているキャパシタ１４６と、初期化回路１４８とを有するとしてよい。キャパシタ１４６は、センスノード１４２とセンス＿ＬＶノード１５０との間に配置され結合されるとしてよく、センス電圧に対応するセンス＿ＬＶノード１５０におけるセンス＿ＬＶ電圧を供給するとしてよい。一部の実施形態によると、ノード１４２上の寄生容量は、センス＿ＬＶがキャパシタ１４６内を通過できるようなスナップ動作を発生させるべく、可能な限り小さくするように設計するとしてよい。一部の実施形態によると、キャパシタ１４６は、キャパシタンスが約５０フェムトファラド（ｆＦ）である比較的小型のｐ−チャネル金属酸化膜半導体（ｐＭＯＳ）デバイスまたはｎ−チャネル金属酸化膜半導体（ｎＭＯＳ）デバイスであってよい。

初期化回路１４８は、センス＿ＬＶノード１５０上のセンス＿ＬＶ電圧を初期状態に初期化するためのトランジスタであってよい。初期化回路１４８のゲートは、ストレージコントローラの制御ロジックから受信する初期化信号（ＩＮＩＴ）によって制御されるとしてよい。センス＿ＬＶ電圧は、基準電圧ＶＲＥＦに初期化されるとしてよい。

デコード回路１５２は、センス＿ＬＶ電圧を受信するべくセンス＿ＬＶノード１５０に結合されている入力と、イネーブル信号（ＥＮＡＢＬＥ）を受信するべくストレージコントローラの制御ロジックに結合されている入力とを含むロジック回路１５４を有するとしてよい。ロジック回路１５４は、論理演算、例えば、ＡＮＤ演算を２つの入力に対して実行してデコード回路１５２のラッチ１５６に対する出力を得るとしてよい。ラッチ１５６は、ストレージコントローラの制御ロジックからのリセット信号（ＲＥＳＥＴ）によってリセットされた後、ロジック回路１５４の出力値を格納する。

メモリデバイス１００の読出処理は、ターゲットメモリセルの設定状態を決定するために用いられ、図２のタイミングチャート２００および図３のフローチャート３００を参照しつつ一実施形態に基づいてさらに詳細に図示および説明する。

読出処理は、図３のブロック３０２において、ターゲットメモリセルに対応するワードラインを初期化することから開始されるとしてよい。ワードラインの初期化は、ワードラインドライバ１２６が適切なワードラインを、ワードライン電源１３２をデコード経路１１０に結合しているデコード経路１１０およびグローバルセレクタ１４０に選択的に結合することによって実行されるとしてよい。この結果、図２から分かるように、選択されたワードラインのワードライン電圧（ＷＬ）およびセンスノード１４２のセンス電圧（ＳＥＮＳＥ）がワードライン電源１３２の値、例えば、−５Ｖまで変化する。

ブロック３０４において、読出処理は、ラッチ１５６をリセットすることと、センス＿ＬＶノード１５０を初期化することとを含むとしてよい。簡単に上述したが、制御ロジックは、ＲＥＳＥＴ信号を出力してラッチ１５６をリセットすることで、ロジック回路１５４からの値をこの後格納できるようにするとしてよい。ＲＥＳＥＴ信号のアクティブ化と同時に、制御ロジックはさらに、ＩＮＩＴ信号をアクティブ化して、センス＿ＬＶノード１５０を初期値ＶＲＥＦへと初期化するとしてよい。初期値ＶＲＥＦは、この場合、グラウンドであってよい。

ブロック３０６において、読出処理は、ロジック回路１５４をイネーブルすることを含むとしてよい。ロジック回路１５４のイネーブルは、制御ロジックがロジック回路１５４の入力のうち１つに供給するイネーブル信号をアクティブ化することによって実行されるとしてよい。

ブロック３０８において、読出処理は、ターゲットメモリセルに対応するビットラインを初期化することを含むとしてよい。ビットラインの初期化は、ビットラインドライバ１２８が適切なビットラインを経路１０８を介してビットライン電源１３８に選択的に結合することで実行されるとしてよい。この結果、ビットライン電圧（ＢＬ）がビットライン電源１３８の値、例えば、５Ｖまで変化するとしてよい。

ターゲットメモリセルが設定状態である場合、ターゲットメモリセルの電圧は、ビットラインの初期化の後でしきい値電圧を超えて変化する。この時点で、ターゲットメモリセルの電圧はスナップバックして保持電圧まで戻る。ビットライン電圧およびワードライン電圧の両方は中間、または、容量負荷がより大きい側（この場合、ビットライン側が、容量負荷が大きくなるように構成されている）に向かってコラプスする。センスノード１４２におけるセンス電圧はこの後、−５Ｖから負の値がより小さい電圧へと昇圧するとしてよい。

ブロック３１０において、読出処理は、センス電圧に基づきセンス＿ＬＶ電圧を提供することを含むとしてよい。調整回路１４４、特に、キャパシタ１４６は、センス電圧が変化するとセンス＿ＬＶ電圧がこれに応じて変化するように、センス＿ＬＶ電圧を提供するとしてよい。このように、センス電圧が示した昇圧動作を、センス＿ＬＶ電圧も示すとしてよい。しかし、センス電圧は昇圧動作の後であっても負であるが、センス＿ＬＶ電圧は初期値のＶＲＥＦ値、例えば、グラウンドから昇圧して、ロジック回路１５４をトリップするために十分な値に到達するとしてよい。

ブロック３１２において、読出処理は、ロジック回路１５４が出力した値をラッチすることを含むとしてよい。イネーブル信号およびセンス＿ＬＶ信号の両方がＨＩＧＨになっているので、ロジック回路１５４もＨＩＧＨの値（ＤＡＴＡＯＵＴ）を出力するとしてよい。このＨＩＧＨの値は、ターゲットメモリセルの設定状態を示すべくラッチ１５６に格納されるとしてよい。

上述した実施形態はセンス＿ＬＶ電圧の初期値ＶＲＥＦをグラウンドとして説明しているが、センス＿ＬＶ電圧の初期値はさまざまな実施形態において変化させるとしてよく、デコード回路１５２の特定の構成、スナップバック状態に対応付けられる電圧スイング、および／または、スナップバック動作の前の選択タイミングにおける複数の異なるデータパターンについてのセルリークに起因するセンス電圧のオフセットに応じて決まるとしてよい。例えば、完全に設定されたアレイにおけるリークによって電位の移動が発生するので、センスノード１４２は、リセットビットを読み出す際にわずかに移動するとしてよい（スナップバック動作無し）。このような場合、センス＿ＬＶ電圧は、適切なレベルに初期化されなければ、ロジック回路１５４のトリップポイントを超えて、誤検出を発生させてしまう可能性がある。このように、ＶＲＥＦ電圧を慎重に選択することで、設定されたメモリセルとリセットされたメモリセルとを正しく検出し易くなるとしてよい。

上述した説明ではスナップバック状態が発生する際に検出するものとして説明しているが、他の実施形態では、スナップバックイベントの際に、デコード経路１１０がスナップバックイベントに電気的に干渉しないように、ターゲットメモリセルをセンスノード１４２から分離することが望ましいとしてよい。図４は、このような実施形態での処理を示すタイミングチャートである。期間４０４において、メモリデバイス１００は、図２を参照しつつ上述したのと同様の方法で初期化するとしてよい。期間４０８において、ターゲットメモリセルではスナップバックイベントが発生するとしてよい。本実施形態によると、センスノード１４２は、スナップバックイベント中にワードラインとの接続を切断するとしてよく、このため、センス電圧は変化しない。期間４１２において、センスノード１４２は、ワードラインに再接続されるとしてよく、ワードラインとセンスノード１４２との間で電荷を共有するとしてよい。ロジック回路１５４は、センス＿ＬＶを通じて示されるこの電荷共有を感知して、ターゲットメモリセルの設定状態を示すＨＩＧＨのＤＡＴＡＯＵＴ値を出力するとしてよい。

説明した実施形態によると、調整回路１４４によるセンス信号の調整は、図示しているように、ワードラインおよびビットラインの選択電圧がそれぞれ任意の値で、−５Ｖおよび５Ｖであるシステムを提供することによって、メモリデバイス１００の構成要素の設計および動作を円滑化する。一方、センス電圧を直接検出する必要があるシステムは、ロジックゲートが０ＶからＶｃｃの間で動作することを考慮すると、ワードライン電圧は負ではない選択電圧に実質的に限定される。

本明細書で説明するメモリデバイスは、任意の適切なハードウェアおよび／またはソフトウェアを用いて所望に応じて設定することでシステムに組み込むとしてよい。図５は、一実施形態として、システム５００の一例を示す図である。システム５００は、１以上のプロセッサ５０２と、プロセッサ５０２のうち少なくとも１つに結合されているシステム制御ロジック５０４と、システム制御ロジック５０４に結合されているメモリデバイス１００と、システム制御ロジック５０４に結合されている１以上の通信インターフェース５０６とを備える。

通信インターフェース５０６は、１以上のネットワークを介して、および／または、任意のその他の適切なデバイスとの間で通信を行うべくシステム５００用のインターフェースを構成するとしてよい。通信インターフェース５０６は、任意の適切なハードウェアおよび／またはファームウェアを含むとしてよい。一実施形態に係る通信インターフェース５０６は、例えば、ネットワークアダプタ、無線ネットワークアダプタ、電話モデムおよび／または無線モデムを含むとしてよい。無線通信について、一実施形態に係る通信インターフェース５０６は、１以上のアンテナを利用するとしてよい。

一実施形態について、プロセッサ５０２のうち少なくとも１つは、システム制御ロジック５０４の１以上のコントローラのためのロジックと共にパッケージングされるとしてよい。一実施形態について、プロセッサ５０２のうち少なくとも１つは、システム制御ロジック５０４の１以上のコントローラ用のロジックと共にパッケージングされて、システムインパッケージ（ＳｉＰ）を形成するとしてよい。一実施形態について、プロセッサ５０２の少なくとも１つは、システム制御ロジック５０４の１以上のコントローラのためのロジックと共に同じダイに集積化されているとしてよい。一実施形態について、プロセッサ５０２の少なくとも１つは、システム制御ロジック５０４の１以上のコントローラのためのロジックと共に同じダイに集積化されてシステムオンチップ（ＳｏＣ）を形成するとしてよい。

一実施形態のシステム制御ロジック５０４は、プロセッサ５０２のうち少なくとも１つに対して、および／または、システム制御ロジック５０４と通信する任意の適切なデバイスまたはコンポーネントに対して任意の適切なインターフェースを構成するべく、任意の適切なインターフェースコントローラを含むとしてよい。

一実施形態に係るシステム制御ロジック５０４は、これらに限定されないが、設定処理、リセット処理および読出処理等のさまざまなアクセス処理を制御することを目的としてメモリデバイス１００に対するインターフェースを構成するべくストレージコントローラ５０８を含むとしてよい。ストレージコントローラ４０８は、上述したように、イネーブル信号、初期化信号およびリセット信号の生成および発行によって、メモリデバイス１００を制御するように特に構成されている制御ロジック４１０を含むとしてよい。制御ロジック４１０はさらに、ドライバ、レベルシフタ、グローバルセレクタ等を制御するべくさまざまな選択信号を生成するとしてよい。さまざまな実施形態によると、制御ロジック４１０は、非一時的なコンピュータ可読媒体に格納されている命令であってよい。これらの命令は、プロセッサ５０２のうち少なくとも一つによって実行されると、ストレージコントローラに上記の処理を実行させる。

さまざまな実施形態によると、システム５００は、デスクトップコンピューティングデバイス、ラップトップコンピューティングデバイス、モバイルコンピューティングデバイス（例えば、スマートフォン、タブレット等）であってよい。システム５００は、コンポーネントの数を増減させるとしてもよく、および／または、アーキテクチャを変更するとしてもよい。

説明を目的として本明細書では特定の実施形態を図示および説明してきたが、同じ目的を実現するように算出される多岐にわたる代替および／または均等な実施形態または実施例は、本開示の範囲から逸脱することなく、図示および説明した実施形態と置換するとしてもよい。本願は、本明細書で説明した実施形態の適応例または変形例を含むものとする。このため、本明細書で説明した実施形態はその請求項および均等物によってのみ限定されると明確に意図する。

Claims (20)

1. 相変化メモリにおいてタイルレベルでスナップバック検出を行う装置であって、
   複数のメモリセルを含むタイルを有する相変化メモリアレイと、
   デコーダと
   を備え、
   前記デコーダは、
   第１の電圧を示すセンスノードを含むデコード経路と、
   第１の端子において前記センスノードに結合されており、前記第１の電圧に基づき第２の電圧を提供するキャパシタと、
   前記キャパシタの第２の端子に結合されており、受信したイネーブル信号および前記第２の電圧に基づきラッチを制御するロジック回路と
   を有する装置。
2. 相変化メモリスイッチ（ＰＣＭＳ）デバイスを備える請求項１に記載の装置。
3. 前記キャパシタは、前記第１の電圧の変化に応じて前記第２の電圧が対応して変化するように前記センスノードに結合されており、
   前記第１の電圧および前記第２の電圧は値が異なる請求項１または２に記載の装置。
4. 前記デコーダはさらに、前記キャパシタに結合されている初期化回路を有し、前記初期化回路は、スナップバックイベントを検出する前に前記第２の電圧を初期状態に設定する請求項１から３のいずれか一項に記載の装置。
5. 前記初期状態はグラウンドである請求項４に記載の装置。
6. 前記ロジック回路は、前記第２の電圧および前記イネーブル信号に対するＡＮＤ演算の結果に基づいて、前記ラッチを制御する請求項１から５のいずれか一項に記載の装置。
7. 前記第１の電圧は、スナップバックイベントが発生する前後において、負の値である請求項１から６のいずれか一項に記載の装置。
8. 前記キャパシタは、容量が約５０フェムトファラドである請求項１から７のいずれか一項に記載の装置。
9. 相変化メモリにおいてタイルレベルでスナップバック検出を行うシステムであって、
   デコーダを有する相変化メモリデバイス（ＰＣＭデバイス）と、
   前記ＰＣＭデバイスに結合され、イネーブル信号を提供するストレージコントローラと
   を備え、
   前記デコーダは、
   第２のノードにおける負のセンス電圧に基づき第１のノードにおける負でないセンス電圧を提供する調整回路と、
   前記負でないセンス電圧および前記イネーブル信号に基づき、スナップバック動作を検出するロジック回路と
   を含み、
   前記調整回路は、第１の端子において前記第２のノードに結合され、第２の端子において前記ロジック回路に結合されるキャパシタを含むシステム。
10. 前記負のセンス電圧を示す前記第２のノードを持つデコード経路をさらに備える請求項９に記載のシステム。
11. 前記調整回路は、前記第１のノードおよび前記第２のノードに結合されているキャパシタを含み、前記キャパシタは、前記負でないセンス電圧を前記ロジック回路の第１の入力に供給する請求項１０に記載のシステム。
12. 前記調整回路はさらに、初期化回路を含み、
    前記初期化回路は、
    前記ストレージコントローラから初期化信号を受信し、
    前記初期化信号に基づき前記負でないセンス電圧を初期状態に設定する請求項１１に記載のシステム。
13. 前記ＰＣＭデバイスは、複数のタイル、および、前記複数のタイルにそれぞれ対応する複数のデコーダを有する請求項９から１２のいずれか一項に記載のシステム。
14. 前記システムは、ラップトップコンピューティングデバイスまたはモバイルコンピューティングデバイスを備える
    請求項９から１３のいずれか一項に記載のシステム。
15. スナップバック状態を検出する方法であって、
    第１の電圧でビットラインを、第２の電圧でワードラインを選択的に駆動することによって、タイルのメモリセルを選択する段階と、
    前記タイルのデコーダのロジック回路にイネーブル信号を供給する段階と、
    デコード経路のセンスノードに示される負の第２のセンス電圧に基づいて前記ロジック回路に対して正の第１のセンス電圧を提供する段階と、
    前記ロジック回路が出力する値をラッチする段階と
    を備え、
    前記第２のセンス電圧の変化は、前記第１のセンス電圧において対応する変化を引き起こす方法。
16. 前記イネーブル信号を供給する段階の前に、前記第１の電圧を第１の状態に初期化する段階をさらに備える請求項１５に記載の方法。
17. 前記第１の状態はグラウンドである請求項１６に記載の方法。
18. 前記第２のセンス電圧は、前記メモリセルを選択する段階を実行した結果発生するスナップバックイベントの前後において、負である請求項１５から１７のいずれか一項に記載の方法。
19. 前記第１のセンス電圧を、前記センスノードに結合されているキャパシタに供給する段階をさらに備える請求項１５から１８のいずれか一項に記載の方法。
20. 前記メモリセルを選択する段階の前に、選択された前記ワードラインからデコーダを切り離す段階と、
    前記メモリセルを選択する段階を実行した結果発生するスナップバックイベントの後で、前記デコーダを前記選択されたワードラインに再接続する段階と
    ラッチされた前記値に基づいて前記メモリセルの設定状態を決定する段階と
    をさらに備える請求項１５から１９のいずれか一項に記載の方法。

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