JP2008016144A - 不揮発性メモリ及びその制御方法 - Google Patents

Abstract

【課題】負性抵抗特性を有する不揮発性メモリ素子をセットする際のスナップバックによる過剰電流の発生を抑制する。
【解決手段】不揮発性メモリ素子に直列接続された選択トランジスタに選択電圧を供給するワード線駆動回路３０を備える。ワード線駆動回路３０は、第１の期間においては選択トランジスタの制御電極に第１の選択電圧ＶＤＤを与え、第１の期間に続く第２の期間おいては選択トランジスタの制御電極に第１の選択電圧ＶＤＤよりも高い第２の選択電圧ＶＰＰを与える。これにより、選択トランジスタの電流駆動能力が段階的に変化することから、スナップバックが発生するタイミングにおける選択トランジスタの電流駆動能力を制限することができる。その結果、スナップバックにより発生する過剰電流が抑制されることから、不揮発性メモリ素子に加わるダメージを低減することが可能となる。
【選択図】図３

Description

本発明は、電気的に書き替え可能な不揮発性メモリ及びその制御方法に関し、特に、負性抵抗特性を有する不揮発性メモリ素子を用いた不揮発性メモリ及びその制御方法に関する。

パーソナルコンピュータやサーバなどには、階層的に構築された種々の記憶装置が用いられる。下層の記憶装置は安価で且つ大容量であることが求められ、上層の記憶装置には高速アクセスが求められる。最も下層の記憶装置としては、一般的にハードディスクドライブや磁気テープなどの磁気ストレージが用いられる。磁気ストレージは不揮発性であり、しかも、半導体メモリなどに比べて極めて大容量のデータを安価に保存することが可能であるが、アクセススピードが遅く、しかも、多くの場合ランダムアクセス性を有していない。このため、磁気ストレージには、プログラムや長期的に保存すべきデータなどが格納され、必要に応じてより上層の記憶装置に転送される。

メインメモリは、磁気ストレージよりも上層の記憶装置である。一般的に、メインメモリにはＤＲＡＭ（Dynamic Random Access Memory）が用いられる。ＤＲＡＭは、磁気ストレージに比べて高速アクセスが可能であり、しかも、ランダムアクセス性を有している。また、ＳＲＡＭ（Static Random Access Memory）などの高速半導体メモリよりも、ビット単価が安いという特徴を有している。

最も上層の記憶装置は、ＭＰＵ（Micro Processing Unit）に内蔵された内蔵キャッシュメモリである。内蔵キャッシュメモリは、ＭＰＵのコアと内部バスを介して接続されることから、極めて高速なアクセスが可能である。しかしながら、確保できる記録容量は極めて少ない。尚、内蔵キャッシュとメインメモリとの間の階層を構成する記憶装置として、２次キャッシュや３次キャッシュなどが使用されることもある。

ＤＲＡＭがメインメモリとして選択される理由は、アクセス速度とビット単価のバランスが非常に良いからである。しかも、半導体メモリの中では大容量であり、近年においては１ギガビットを超える容量を持つチップも開発されている。しかしながら、ＤＲＡＭは揮発性メモリであり、電源を切ると記憶データが失われてしまうため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。

大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。

一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている（特許文献１参照）。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用して、データを記録することができる。

相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。

図９は、相変化材料を用いた不揮発性メモリ素子の電流−電圧特性を示すグラフである。

図９に示すように、結晶状態（本明細書では「セット状態」と定義する）にある不揮発性メモリ素子はほぼリニアな電流−電圧特性Ａを示し、一般的な抵抗体と見なすことができる。これに対し、アモルファス状態（本明細書では「リセット状態」と定義する）にある不揮発性メモリ素子はいわゆる負性抵抗特性Ｂを有しており、所定のしきい値Ｖｔを超える電圧を印加しない限りほぼ絶縁状態である。そして、電圧がしきい値Ｖｔを超えると、スナップバックして低抵抗となる。

このような特性を有する不揮発性メモリ素子をセット状態からリセット状態に遷移させるためには、図９に示すリセット領域の電流を不揮発性メモリ素子に流せばよい。リセット領域の電流は、不揮発性メモリ素子を構成する相変化材料を融点以上の温度に加熱するために必要な電流であり、このような電流を流した後、電流を遮断することによって冷却すれば、相変化材料がアモルファス化する。

また、不揮発性メモリ素子をリセット状態からセット状態に遷移させるためには、図９に示すセット領域の電流を不揮発性メモリ素子に流せばよい。セット領域の電流は、不揮発性メモリ素子を構成する相変化材料を結晶化温度以上、融点未満の温度に加熱するために必要な電流であり、このような電流を流した後、電流を遮断することによって冷却すれば、相変化材料が結晶化する。

しかしながら、上述の通り、リセット状態にある不揮発性メモリ素子は負性抵抗特性Ｂを有している。このため、リセット状態からセット状態に遷移させるためには、まず不揮発性メモリ素子にしきい値Ｖｔを超える電圧を印加する必要がある。このため、書き込み動作の初期においては、ビット線にＣ_ＢＬ×Ｖｔで定義される電荷Ｑが蓄積されることになる。ここでＣ_ＢＬはビット線の容量である。蓄積された電荷Ｑは、スナップバックにより不揮発性メモリ素子を介して放電される。したがって、ビット線容量Ｃ_ＢＬが大きくなるにつれて、スナップバックにより不揮発性メモリ素子を介して放電される電流量は増大する。

図１０は、不揮発性メモリ素子をリセット状態からセット状態に遷移させる際の電流波形を示すグラフである。

図１０に示すように、不揮発性メモリ素子をリセット状態からセット状態に遷移させるためには、本来、図１０に示すセット領域に相当する電流を不揮発性メモリ素子に流せばよい。しかしながら、上述の通り、リセット状態にある不揮発性メモリ素子は負性抵抗特性を有しているため、スナップバックにより電荷Ｑが放出される際に過剰電流が流れる。過剰電流の量はビット線容量Ｃ_ＢＬにもよるが、多くの場合、リセット領域の電流よりも大電流であり、相変化材料は瞬間的に高熱に晒されることになる。

したがって、スナップバックによる過剰電流は相変化材料にダメージを与えるおそれがあり、書き替え可能な回数（書き替え寿命）を低下させる原因となることが考えられる。
米国特許第５，５３６，９４７号明細書

本発明は、このような問題を解決すべくなされたものであって、スナップバックによる過剰電流の発生が抑制された不揮発性メモリ及びその制御方法を提供することを目的とする。

本発明による不揮発性メモリは、負性抵抗特性を有する不揮発性メモリ素子と、不揮発性メモリ素子に直列接続された選択トランジスタと、不揮発性メモリ素子に電流を供給するビット線と、不揮発性メモリ素子に対する書き込み時において、選択トランジスタの電流駆動能力を段階的又は連続的に変化させる手段とを備えることを特徴とする。

本発明によれば、書き込み時において選択トランジスタの電流駆動能力を段階的又は連続的に変化させる手段を有していることから、スナップバックが発生するタイミングにおける選択トランジスタの電流駆動能力を制限することができる。これにより、スナップバックにより発生する過剰電流が抑制されることから、不揮発性メモリ素子に加わるダメージを低減することが可能となる。

また、本発明による不揮発性メモリの制御方法は、負性抵抗特性を有する不揮発性メモリ素子と、不揮発性メモリ素子に直列接続された選択トランジスタと、不揮発性メモリ素子に電流を供給するビット線とを備える不揮発性メモリの制御方法であって、第１の期間においては選択トランジスタの制御電極に第１の選択電圧を与え、第１の期間に続く第２の期間おいては選択トランジスタの制御電極に第１の選択電圧よりも高い第２の選択電圧を与えることを特徴とする。

本発明によれば、第１の期間において選択トランジスタの電流駆動能力が制限されることから、この期間にスナップバックを発生させれば、過剰電流を抑制することが可能となる。

不揮発性メモリ素子の種類については、負性抵抗特性を有する素子である限り特に限定されないが、代表的な素子としてカルコゲナイド材料などの相変化材料を用いた不揮発性メモリ素子を挙げることができる。

このように、本発明によれば、スナップバックにより発生する過剰電流を抑制することができる。その結果、不揮発性メモリ素子に加わるダメージを低減することができることから、不揮発性メモリの書き替え可能な回数（書き替え寿命）の低減を防止することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による不揮発性メモリの主要部の構成を模式的に示すブロック図である。

図１に示すように、本実施形態による不揮発性メモリのメモリセルアレイ２は、互いに交差する複数のワード線ＷＬ及び複数のビット線ＢＬを備え、各交点にメモリセルＭＣが配置された構成を有している。

図２は、メモリセルＭＣの回路図である。

図２に示すように、メモリセルＭＣは、相変化材料からなる不揮発性メモリ素子Ｐｃと選択トランジスタＴｒによって構成され、これらがビット線ＢＬとソース電位ＶＳＳとの間に直列接続されている。

不揮発性メモリ素子Ｐｃを構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ_２Ｔｅ_３、ＧｅＴｅ等の２元系元素、Ｇｅ_２Ｓｂ_２Ｔｅ_５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ_２Ｔｅ_４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ_８１Ｇｅ_１５Ｓｂ_２Ｓ_２等の４元系元素が挙げられる。

カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。

選択トランジスタＴｒは、ＮチャンネルＭＯＳトランジスタによって構成され、そのゲート電極は対応するワード線ＷＬに接続されている。これにより、ワード線ＷＬが活性化すると、ビット線ＢＬとソース電位ＶＳＳとの間に不揮発性メモリ素子Ｐｃが接続された状態となる。

図１に戻って、ワード線ＷＬは、コントローラ１０の制御のもとロウデコーダ１１によって駆動される。ロウデコーダ１１には、コントローラ１０よりロウアドレスＸが供給されており、ロウデコーダ１１は、ロウアドレスＸに基づいて複数のワード線ＷＬのいずれか一つを活性化する。但し、メモリセルアレイ２が複数のサブアレイに分割されている場合には、ビット線を共用しない複数のワード線ＷＬを同時に活性化させても構わない。

一方、ビット線ＢＬは、コントローラ１０の制御のもとカラムデコーダ１２によって駆動され、読み出し動作時及び書き込み動作時において、それぞれ適切な電流を各ビット線ＢＬに供給する。カラムデコーダ１２には、コントローラ１０よりカラムアドレスＹ及びリードライト信号Ｒ／Ｗが供給されており、リードライト信号Ｒ／Ｗが読み出し動作を示している場合には、各ビット線ＢＬから読み出されたデータのうち、カラムアドレスＹが示すデータＤＱをデータ入出力端子２１に出力する。一方、リードライト信号Ｒ／Ｗが書き込み動作を示している場合には、データ入出力端子２１より供給されたデータＤＱ及びカラムアドレスＹに基づいて各ビット線ＢＬを駆動する。書き込み動作時におけるビット線ＢＬの駆動方法については追って詳述する。

コントローラ１０には、クロック端子２２、アドレス端子２３及びコマンド端子２４をそれぞれ介してクロック信号ＣＬＫ、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤが供給される。コントローラ１０は、これらクロック信号ＣＬＫ、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づき、上述したロウデコーダ１１及びカラムデコーダ１２を制御する。

また、コントローラ１０は、セット信号ＳＥＴ及びリセット信号ＲＥＳＥＴを生成する。これらセット信号ＳＥＴ及びリセット信号ＲＥＳＥＴは、リードライト信号Ｒ／Ｗが書き込み動作を示している場合におけるタイミング信号であり、セット信号ＳＥＴについてはカラムデコーダ１２に供給され、リセット信号ＲＥＳＥＴについてはロウデコーダ１１及びカラムデコーダ１２の両方に供給される。

図３は、ロウデコーダ１１に含まれるワード線駆動回路３０の回路図である。

図３に示すワード線駆動回路３０は、一つのワード線ＷＬに対応する回路であり、したがって、ロウデコーダ１１内には各ワード線ＷＬに対応するワード線駆動回路３０が設けられている。

図３に示すように、ワード線駆動回路３０は、第１の電源電位ＶＤＤとソース電位ＶＳＳとの間に直列接続されたＰチャンネルＭＯＳトランジスタ３１及びＮチャンネルＭＯＳトランジスタ３２と、第２の電源電位ＶＰＰ（＞ＶＤＤ）とソース電位ＶＳＳとの間に直列接続されたＰチャンネルＭＯＳトランジスタ３３及びＮチャンネルＭＯＳトランジスタ３４とを備えている。トランジスタ３１〜３４のドレインは共通接続され、対応するワード線ＷＬに接続される。

また、ワード線駆動回路３０は、選択信号Ｆ及びリセット信号ＲＥＳＥＴを受けるＮＡＮＤゲート３５と、選択信号Ｆを受けるインバータ３６とをさらに備えており、これらの出力はそれぞれトランジスタ３１，３２のゲート電極に供給される。リセット信号ＲＥＳＥＴは、トランジスタ３３のゲート電極にも直接供給される。選択信号ＦはロウアドレスＸに基づいて生成される信号であり、活性化すべきワード線ＷＬに対応する選択信号Ｆがハイレベルとなる。

また、ワード線駆動回路３０は、リセット信号ＲＥＳＥＴを受ける遅延回路３７、遅延回路３７の出力を受けるインバータ３８、並びに、インバータ３８の出力及びリセット信号ＲＥＳＥＴを受けるＡＮＤゲート３９をさらに備えており、ＡＮＤゲート３９の出力はトランジスタ３４のゲート電極に供給される。

このような回路構成により、ワード線駆動回路３０の出力は、第１の電源電位ＶＤＤ、第２の電源電位ＶＰＰ及びソース電位ＶＳＳのいずれかレベルとなる。つまり、各ワード線ＷＬは、上記３値のいずれかのレベルに駆動されることになる。

図４は、カラムデコーダ１２に含まれるビット線駆動回路４０の回路図である。

ビット線駆動回路４０は、リードライト信号Ｒ／Ｗが書き込み動作を示している場合に活性化される回路であり、図４に示すように、一つのビット線ＢＬに対応している。カラムデコーダ１２内には複数のビット線駆動回路４０が設けられているが、全てのビット線ＢＬに対してビット線駆動回路４０を割り当てる必要はなく、カラムスイッチにより択一的に選択される複数のビット線ＢＬに対して一つ割り当てればよい。

図４に示すように、ビット線駆動回路４０は、第１の電源電位ＶＤＤに接続されたセット用定電流回路４１と、第２の電源電位ＶＰＰに接続されたリセット用定電流回路４２とを備えている。セット用定電流回路４１はセット領域の電流を供給する電流源であり、リセット用定電流回路４２はリセット領域の電流を供給する電流源である。また、ビット線駆動回路４０は、ソースがセット用定電流回路４１に接続されたＰチャンネルＭＯＳトランジスタ４３と、ソースがリセット用定電流回路４２に接続されたＰチャンネルＭＯＳトランジスタ４４をさらに備えている。トランジスタ４３，４４のドレインは共通接続され、対応するビット線ＢＬに接続される。

トランジスタ４３のゲート電極にはセット信号ＳＥＴが供給されている。これにより、セット用定電流回路４１及びトランジスタ４３は、不揮発性メモリ素子Ｐｃをセットするための駆動回路を構成する。一方、トランジスタ４４のゲート電極にはリセット信号ＲＥＳＥＴが供給されている。これにより、リセット用定電流回路４２及びトランジスタ４４は、不揮発性メモリ素子Ｐｃをリセットするための駆動回路を構成する。

トランジスタ４３，４４のいずれを導通させるかは、書き込むべきデータ、すなわちデータＤＱの論理レベルによって選択される。具体的には、セットすべき不揮発性メモリ素子Ｐｃに対応するビット線ＢＬに接続されたビット線駆動回路４０には、セット信号ＳＥＴが供給され、これによりトランジスタ４３がオンする。一方、リセットすべき不揮発性メモリ素子Ｐｃに対応するビット線ＢＬに接続されたビット線駆動回路４０には、リセット信号ＲＥＳＥＴが供給され、これによりトランジスタ４４がオンする。

図５は、カラムデコーダ１２に含まれる読み出し回路５０の回路図である。

読み出し回路５０は、リードライト信号Ｒ／Ｗが読み出し動作を示している場合に活性化される回路であり、図５に示すように、一つのビット線ＢＬに対応している。しかしながら、ビット線駆動回路４０と同様、全てのビット線ＢＬに対して読み出し回路５０を割り当てる必要はなく、カラムスイッチにより択一的に選択される複数のビット線ＢＬに対して一つ割り当てればよい。

図５に示すように、読み出し回路５０は、第１の電源電位ＶＤＤと対応するビット線ＢＬとの間に直列に接続されたＰチャンネルＭＯＳトランジスタ５１及びＮチャンネルＭＯＳトランジスタ５２とを備えている。トランジスタ５１はダイオード接続されており、そのドレイン及びゲートはアンプ５３の一方の入力端に供給される。アンプ５３の他方の入力端には基準電位Ｖｒｅｆが供給されている。アンプ５３の出力は、データＤＱとしてデータ入出力端子２１に供給される。

また、読み出し回路５０はアンプ５４をさらに備えており、その出力はトランジスタ５３のゲート電極に供給される。アンプ５４の一方の入力端にはバイアス電位Ｖｂｉａｓが供給され、他方の入力端はトランジスタ５２のドレインに接続されている。これにより、読み出し動作時においては、ビット線ＢＬのレベルがバイアス電位Ｖｂｉａｓ近傍に調整されるとともに、ビット線ＢＬに流れる電流量に応じてアンプ５３の出力、すなわちデータＤＱの論理レベルが定められる。

以上が本実施形態による不揮発性メモリの構成である。次に、本実施形態による不揮発性メモリの書き込み動作について説明する。

図６は、本実施形態による不揮発性メモリの書き込み動作を示すタイミング図である。

図６に示すように、データの書き込み動作では、クロック信号ＣＬＫに同期した時刻ｔ１において活性化コマンドＡＣＴ及びロウアドレスＸが供給され、次いで、時刻ｔ２において書き込みコマンドＷＲＴ、カラムアドレスＹ及び書き込みデータＤＱが供給される。これに応答して、ロウアドレスＸに基づく所定の選択信号Ｆがハイレベルに変化するとともに、セット信号ＳＥＴ及びリセット信号ＲＥＳＥＴがこの順にローレベルに活性化するが、時刻ｔ２以前の期間においては、全ての選択信号Ｆはローレベルに固定され、セット信号ＳＥＴ及びリセット信号ＲＥＳＥＴはいずれもハイレベル固定されている。

このため、図３に示したワード線駆動回路３０は、トランジスタ３２がオン、その他のトランジスタがオフとなることから、全てのワード線ＷＬはソース電位ＶＳＳに固定されている。したがって、各メモリセルＭＣに含まれる選択トランジスタＴｒは全てオフしている。

そして、時刻ｔ２において所定の選択信号Ｆがハイレベルに変化するとともに、セット信号ＳＥＴがローレベルに変化すると、ワード線駆動回路３０に含まれるトランジスタ３１がオン、その他のトランジスタがオフとなることから、選択されたワード線ＷＬには、選択電圧として第１の電源電位ＶＤＤが供給される。これにより、当該ワード線ＷＬに接続された選択トランジスタＴｒは全てオン状態となる。

また、セット信号ＳＥＴは、セットすべき不揮発性メモリ素子Ｐｃに対応するビット線駆動回路４０にも供給され、当該ビット線駆動回路４０に含まれるトランジスタ４３がオン状態となる。これにより、セットすべき不揮発性メモリ素子Ｐｃに対応するビット線ＢＬには、書き込み電圧としてＶＤＤが供給され、セット領域の電流が供給されることになる。この時、ビット線ＢＬに流れる電流波形は、図６のＢＬ（ＲＥＳＥＴ→ＳＥＴ）にて示されている。その結果、セットすべき不揮発性メモリ素子Ｐｃがリセット状態であった場合、不揮発性メモリ素子Ｐｃにはしきい値Ｖｔを超える電圧が印加されることから、スナップバックが発生する。

しかしながら、この時点ではゲート電圧がＶＤＤであり、電流駆動能力が相対的に低く抑えられている。このため、スナップバックによって生じる過剰電流は、選択トランジスタＴｒの現在の電流駆動能力によって制限される。

また、この時点では、リセット信号ＲＥＳＥＴはハイレベルのままである。したがって、リセットすべき不揮発性メモリ素子Ｐｃに対応するビット線ＢＬは非活性状態とされる。

その後、時刻ｔ３においてリセット信号ＲＥＳＥＴがローレベルに変化すると、ワード線駆動回路３０に含まれるトランジスタ３３がオン、その他のトランジスタがオフとなることから、選択されたワード線ＷＬの選択電圧は、第２の電源電位ＶＰＰに変化する。これにより、当該ワード線ＷＬに接続された選択トランジスタＴｒの電流駆動能力が上昇する。

また、リセット信号ＲＥＳＥＴは、リセットすべき不揮発性メモリ素子Ｐｃに対応するビット線駆動回路４０にも供給され、当該ビット線駆動回路４０に含まれるトランジスタ４４がオン状態となる。これにより、リセットすべき不揮発性メモリ素子Ｐｃに対応するビット線ＢＬには、書き込み電圧としてＶＰＰが供給され、リセット領域の電流が供給されることになる。この時、ビット線ＢＬに流れる電流波形は、図６のＢＬ（ＳＥＴ→ＲＥＳＥＴ）にて示されている。リセット領域の電流は、不揮発性メモリ素子Ｐｃを構成する相変化材料が融点以上の温度に加熱するために必要な電流であり、比較的大きな電流量であるが、この時点では選択トランジスタＴｒのゲート電圧がＶＰＰに高められていることから、リセットするのに十分な電流を不揮発性メモリ素子Ｐｃに供給することができる。

リセット信号ＲＥＳＥＴがローレベルに活性化している間は、セット信号ＳＥＴも引き続き活性化されている。これにより、セットすべき不揮発性メモリ素子Ｐｃにはセット領域の電流が流れ続け、不揮発性メモリ素子Ｐｃを構成する相変化材料が結晶化温度以上、融点未満の温度に加熱される。

そして、時刻ｔ４において選択信号Ｆがローレベル、セット信号ＳＥＴ及びリセット信号ＲＥＳＥＴがハイレベルに戻る。これにより、ワード線駆動回路３０に含まれるトランジスタ３２，３４がオンし、ワード線ＷＬはソース電位ＶＳＳに戻る。また、ビット線駆動回路４０に含まれるトランジスタ４３，４４はいずれもオフとなり、電流の供給が終了する。

図７は、不揮発性メモリ素子Ｐｃをリセット状態からセット状態に遷移させる際の電流波形を示すグラフである。

リセット状態、つまり相変化材料がアモルファス状態である不揮発性メモリ素子Ｐｃは、負性抵抗特性を有していることから、図７の波形Ｃに示すように、本実施形態においてもスナップバックによって多少の過剰電流が流れる。しかしながら、この時点では選択トランジスタＴｒのゲート電圧がＶＤＤに設定されており、電流駆動能力が制限されていることから、過剰電流のピークが大幅に抑制されることになる。つまり、セット領域の電流から大きく外れることなく、安定した電流量を供給することができる。このため、不揮発性メモリ素子Ｐｃに加わるダメージは、従来に比べて非常に少ない。尚、比較のために示した波形Ｄは、従来の不揮発性メモリにおいて流れる電流波形であり、図１０に示した波形と同じである。

図８は、不揮発性メモリ素子Ｐｃをセット状態からリセット状態に遷移させる際の電流波形を示すグラフである。

セット状態にある不揮発性メモリ素子Ｐｃは負性抵抗特性を有しておらず、通常の抵抗体としての性質を示すため、図８の波形Ｅに示すように、ほぼ一定の電流を供給することができる。

上述の通り、リセット領域の電流は、不揮発性メモリ素子Ｐｃを構成する相変化材料が融点以上の温度に加熱するために必要な電流であり、比較的大きな電流量となるが、リセット信号ＲＥＳＥＴが活性化するタイミングで選択トランジスタＴｒのゲート電圧がＶＰＰに高められていることから、リセットするのに十分な電流を不揮発性メモリ素子Ｐｃに供給することが可能となる。

このようにして所望の不揮発性メモリ素子Ｐｃをセット又はリセットした後、読み出し回路５０を用いてビット線ＢＬに所定量の電流が流れるか否かを検出すれば、書き込まれたデータを読み出すことが可能となる。

以上説明したように、本実施形態によれば、書き込み動作の前半部分である時刻ｔ２〜ｔ３の期間においては、ワード線ＷＬのレベルをＶＤＤに設定するとともにセット信号ＳＥＴを活性化させ、書き込み動作の後半部分である時刻ｔ３〜ｔ４の期間においては、ワード線ＷＬのレベルをＶＰＰに設定するとともにリセット信号ＲＥＳＥＴを活性化させていることから、スナップバックによる過剰電流を効果的に抑制しつつ、不揮発性メモリ素子Ｐｃのセット及びリセットを正しく行うことが可能となる。

しかも、本実施形態によれば、不揮発性メモリ素子Ｐｃをセットする場合とリセットする場合とで同じシーケンスを用いていることから、同一のワード線ＷＬに接続された複数のメモリセルＭＣに対して異なるデータを同時に書き込むことが可能である。したがって、制御の簡素化及び書き込み動作の高速化を実現することも可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、ワード線ＷＬのレベルを２段階、つまり、ＶＳＳからＶＤＤに変化させた後、ＶＤＤからＶＰＰに変化させているが、本発明においてワード線レベルの制御が２段階に限定されるものではない。したがって、ワード線のレベルを３段階以上に制御しても構わないし、ワード線のレベルを連続的に変化させても構わない。

また、上記実施形態では、書き込み動作の前半部分である時刻ｔ２〜ｔ３の期間におけるワード線ＷＬのレベルと、セットすべき不揮発性メモリ素子Ｐｃに対応するビット線ＢＬのレベルをいずれもＶＤＤに設定しているが、本発明においてこれらのレベルが一致していることは必須でない。同様に、上記実施形態では、書き込み動作の後半部分である時刻ｔ３〜ｔ４の期間におけるワード線ＷＬのレベルと、リセットすべき不揮発性メモリ素子Ｐｃに対応するビット線ＢＬのレベルをいずれもＶＰＰに設定しているが、本発明においてこれらのレベルが一致していることも必須でない。

さらに、上記実施形態では、ワード線ＷＬのレベルをＶＤＤからＶＰＰに変化させるタイミングと、リセット信号ＲＥＳＥＴを活性化させるタイミングを一致させているが（時刻ｔ３）、本発明においてこれらが完全に一致していることは必須でない。

また、上記実施形態では、不揮発性メモリ素子Ｐｃが相変化材料によって構成されているが、本発明がこれに限定されるものではなく、負性抵抗特性を有する不揮発性メモリ素子を用いたメモリであれば、他の種類の不揮発性メモリに対しても本発明を適用することが可能である。

本発明の好ましい実施形態による不揮発性メモリの主要部の構成を模式的に示すブロック図である。 メモリセルＭＣの回路図である。 ロウデコーダ１１に含まれるワード線駆動回路３０の回路図である。 カラムデコーダ１２に含まれるビット線駆動回路４０の回路図である。 カラムデコーダ１２に含まれる読み出し回路５０の回路図である。 本発明の好ましい実施形態による不揮発性メモリの書き込み動作を示すタイミング図である。 本発明の好ましい実施形態による不揮発性メモリにおいて、不揮発性メモリ素子Ｐｃをリセット状態からセット状態に遷移させる際の電流波形を示すグラフである。 本発明の好ましい実施形態による不揮発性メモリにおいて、不揮発性メモリ素子Ｐｃをセット状態からリセット状態に遷移させる際の電流波形を示すグラフである。 相変化材料を用いた不揮発性メモリ素子の電流−電圧特性を示すグラフである。 一般的な不揮発性メモリにおいて、不揮発性メモリ素子をリセット状態からセット状態に遷移させる際の電流波形を示すグラフである。

符号の説明

２ メモリセルアレイ
１０ コントローラ
１１ ロウデコーダ
１２ カラムデコーダ
２１ データ入出力端子
２２ クロック端子
２３ アドレス端子
２４ コマンド端子
３０ ワード線駆動回路
３１〜３４ トランジスタ
３５ ＮＡＮＤゲート
３６，３８ インバータ
３７ 遅延回路
３９ ＡＮＤゲート
４０ ビット線駆動回路
４１ セット用定電流回路
４２ リセット用定電流回路
４３，４４ トランジスタ
５０ 読み出し回路
５１，５２ トランジスタ
５３，５４ アンプ
ＢＬ ビット線
ＭＣ メモリセル
Ｐｃ 不揮発性メモリ素子
Ｔｒ 選択トランジスタ
ＷＬ ワード線

Claims (12)

1. 負性抵抗特性を有する不揮発性メモリ素子と、前記不揮発性メモリ素子に直列接続された選択トランジスタと、前記不揮発性メモリ素子に電流を供給するビット線と、前記不揮発性メモリ素子に対する書き込み時において、前記選択トランジスタの電流駆動能力を段階的又は連続的に変化させる手段とを備えることを特徴とする不揮発性メモリ。
2. 前記不揮発性メモリ素子は、互いに電気抵抗の異なる少なくとも第１及び第２の状態に遷移可能な素子であることを特徴とする請求項１に記載の不揮発性メモリ。
3. 前記不揮発性メモリ素子が相変化材料を含んでいることを特徴とする請求項２に記載の不揮発性メモリ。
4. 前記手段は、第１の期間においては前記選択トランジスタの制御電極に第１の選択電圧を与え、前記第１の期間に続く第２の期間おいては前記選択トランジスタの前記制御電極に前記第１の選択電圧よりも高い第２の選択電圧を与えることを特徴とする請求項２又は３に記載の不揮発性メモリ。
5. 前記ビット線に第１の書き込み電圧を与える第１の駆動回路と、前記ビット線に前記第１の書き込み電圧よりも高い第２の書き込み電圧を与える第２の駆動回路とをさらに備え、
   前記不揮発性メモリ素子を前記第１の状態とする場合には、前記第１の駆動回路を少なくとも前記第１の期間において活性化させ、
   前記不揮発性メモリ素子を前記第２の状態とする場合には、前記第２の駆動回路を前記第１の期間において非活性化させ、第２の期間において活性化させることを特徴とする請求項４に記載の不揮発性メモリ。
6. 前記第１の選択電圧は、少なくとも前記第２の書き込み電圧よりも低いことを特徴とする請求項５に記載の不揮発性メモリ。
7. 前記第１の選択電圧と前記第１の書き込み電圧が実質的に等しく、前記第２の選択電圧と前記第２の書き込み電圧が実質的に等しいことを特徴とする請求項６に記載の不揮発性メモリ。
8. 複数のビット線と、前記複数のビット線にそれぞれ直列接続された負性抵抗特性を有する複数の不揮発性メモリ素子及び複数の選択トランジスタと、前記複数の選択トランジスタの制御電極に共通接続されたワード線と、前記複数のビット線をそれぞれ駆動する複数のビット線駆動回路と、前記ワード線を駆動するワード線駆動回路とを備え、
   前記ワード線駆動回路は、第１の期間においては前記ワード線に第１の選択電圧を与え、前記第１の期間に続く第２の期間おいては前記ワード線に前記第１の選択電圧よりも高い第２の選択電圧を与え、
   前記複数のビット線駆動回路のうち、対応する不揮発性メモリ素子を相対的に低抵抗な第１の状態とすべきビット線駆動回路は、少なくとも第１の期間において対応するビット線に第１の書き込み電圧を与え、
   前記複数のビット線駆動回路のうち、対応する不揮発性メモリ素子を相対的に高抵抗な第２の状態とすべきビット線駆動回路は、前記第２の期間において対応するビット線に前記第１の書き込み電圧よりも高い第２の書き込み電圧を与えることを特徴とする不揮発性メモリ。
9. 前記複数のビット線駆動回路のうち、対応する不揮発性メモリ素子を前記第１の状態とすべきビット線駆動回路は、前記第１及び第２の期間において対応するビット線に前記第１の書き込み電圧を与えることを特徴とする請求項８に記載の不揮発性メモリ。
10. 前記複数のビット線駆動回路のうち、対応する不揮発性メモリ素子を前記第２の状態とすべきビット線駆動回路は、前記第１の期間において対応するビット線を非活性化することを特徴とする請求項８又は９不揮発性メモリ。
11. 負性抵抗特性を有する不揮発性メモリ素子と、前記不揮発性メモリ素子に直列接続された選択トランジスタと、前記不揮発性メモリ素子に電流を供給するビット線とを備える不揮発性メモリの制御方法であって、
    第１の期間においては前記選択トランジスタの制御電極に第１の選択電圧を与え、前記第１の期間に続く第２の期間おいては前記選択トランジスタの前記制御電極に前記第１の選択電圧よりも高い第２の選択電圧を与えることを特徴とする不揮発性メモリの制御方法。
12. 前記不揮発性メモリ素子を第１の状態とする場合には、少なくとも前記第１の期間において前記ビット線に第１の書き込み電圧を与え、
    前記不揮発性メモリ素子を第２の状態とする場合には、前記第２の期間において前記ビット線に前記第１の書き込み電圧よりも高い第２の書き込み電圧を与えることを特徴とする請求項１１に記載の不揮発性メモリの制御方法。
    

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