CN101101791A - 非易失性存储器及其控制方法 - Google Patents

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Abstract

提供了一种非易失性存储器，该非易失性存储器包括用于提供选择电压到与非易失性存储器件串联连接的选择晶体管的字线驱动电路。在第一时段中，该字线驱动电路施加第一选择电压VDD到所述选择晶体管的控制电极，以及在第一时段随后的第二时段中，施加高于第一选择电压VDD的第二选择电压VPP到该选择晶体管的控制电极。由此，逐渐地改变选择晶体管的电流驱动能力。因此，可以限制在引起快恢复时的所述选择晶体管的电流驱动能力。结果，由快恢复引起的过剩电流被抑制，由此降低了非易失性存储器件上造成的损坏。

Description

非易失性存储器及其控制方法
技术领域
本发明涉及一种电-可重写的非易失性存储器件及其控制方法。更具体地说，本发明涉及一种使用具有负阻特性的非易失性存储元件的非易失性存储器件及其控制方法。
背景技术
在个人电脑或服务器中，使用分等级构成的各种存储器件。较低等级的存储器件要求是廉价的并具有大容量，而较高等级的存储器件要求能够被高速访问。作为最低等级的存储器件，通常使用诸如硬盘驱动器和磁带的磁存储器。磁存储器是非易失性的，且与半导体存储器件等相比，能够以较低的价格保存相当大的数据量。但是，磁存储器的访问速度是慢的，以及在很多情况下不具有随机可访问性。因此，要被长期保存的程序或者数据被存储在磁存储器中，并且可以选择性地改变至较高等级的存储器件。
主存储器是比磁存储的级别更高的存储器件。通常，DRAM(动态随机存取存储器)用于主存储器。与磁存储器相比较，DRAM可以被高速访问，此外，DRAM具有随机可访问性。此外，DRAM具有在其每位成本(cost-per-bit)的价格方面比诸如SRAM(静态随机存取存储器)的高速半导体存储器更低的特性。
最高等级的存储器件是MPU(微处理单元)中包括的内部高速缓冲存储器(internal cache memory)。内部高速缓冲存储器经由内部总线连接到MPU的核心，因此它可以以非比寻常的高速度访问。但是，所保护的记录容量是相当小的。作为配置为内部高速缓存和主存储器之间级别的存储器件，有时使用二级高速缓存或三级高速缓存等。
DRAM被选为主存储器的原因是它在访问速度和每位成本之间具有很好的平衡。此外，在半导体存储器当中，DRAM具有大容量，并且最近已开发出了具有1千兆位或更大容量的芯片。但是，DRAM是易失性存储器，当电源被关断时，存储数据丢失。因此，DRAM不适合于要长期保存的程序或数据。在DRAM中，为了保存数据，即使当接通电源时，也需要周期性地执行刷新操作。因此，对于功耗降低存在限制，并且存在需要通过控制器进行复杂控制的问题。
作为大容量的非易失性半导体存储器，闪存是已知的。但是，闪存具有其中写和删除数据需要大量电力以及记录时间和删除时间非常长的缺点。由此，它不适合于代替DRAM作为主存储器。已提出的其他非易失性存储器包括MRAM(磁阻随机存取存储器)、FRAM(铁电随机存取存储器)等等。但是，很难获得与DRAM相等的存储容量。
另一方面，作为代替DRAM的半导体存储器，提出了其中使用相变材料进行记录的PRAM(相变随机存取存储器)  (参见美国专利号5,536,947)。在PRAM中，通过记录层中包括的相变材料的相态来存储数据。亦即，相变材料的电阻在结晶相和非晶相之间极大不同。通过使用该性能可以存储数据。
通过施加写电流到该相变材料，而加热了相变材料，从而可以改变相态。通过施加读电流到相变材料并读取阻抗值，执行数据-读取。与写电流相比较，读电流被设为足够小的值，使得没有相变发生。因此，除非在其处施加高热量否则相变材料的相态不改变，由此即使当电源被关断时，数据也不会丢失。
图9示出了其中使用相变材料的非易失性存储元件的电流-电压特性曲线。
如图9所示，结晶态中的非易失性存储元件(在此定义为“设置态”)示出近似线性的电流-电压特性曲线A，可以被认为是常用电阻器件。相反，非晶态中的非易失性存储元件(在此定义为“复位态”)具有所谓的负阻特性曲线B，除非施加超过预定阈值Vt的电压否则处于几乎绝缘的状态。当电压超过阈值Vt时，引起快恢复(snap-back)，因此导致低电阻。
为了将具有这种特性的非易失性存储元件从设置态改变为复位状态，图9所示的复位区中的电流可以被施加到该非易失性存储元件。复位区中的电流是用于将构成非易失性存储元件的相变材料加热至高于熔点的温度所必需的电流。当施加这种电流时，之后将电流切断以迅速地冷却该相变材料。结果，该相变材料转变为非晶态。
为了将非易失性存储元件从复位态改变为设置态，图9所示的设置区中的电流可以被施加到非易失性存储元件。设置区中的电流是用于将构成非易失性存储元件的相变材料加热至高于结晶温度并低于熔点的温度所必需的电流。当这种电流被施加预定时间时，随后切断该电流以冷却该相变材料。结果，该相变材料被晶化。
但是，如上所述，复位态中的非易失性存储元件具有负阻特性曲线B。因此，为了从复位状态改变为设置态，首先，必须施加超过阈值Vt的电压到该非易失性存储元件。这在写操作的初始阶段，导致被CBL×Vt限定的电荷Q积累到位线中，其中CBL是位线的电容。通过快恢复，积累的电荷Q经由非易失性存储元件放电。由此，当位线的电容CBL变大时，经由非易失性存储元件通过快恢复放电的电流量增加。
图10示出了将非易失性存储元件从复位态变为设置态时的电流波形的曲线。
如图10所示，为了将非易失性存储元件从复位态改变为设置态，与图10所示的设置区相等的电流可以被施加到该非易失性存储元件。但是，如上所述，复位态中的非易失性存储元件具有负阻特性曲线。因此，当通过快恢复来放电电荷Q时，过剩电流通过。尽管过剩电流量取决于位线的电容CBL，但是在大多数情况下，该过剩电流大于复位区中的电流，结果，该相变材料会瞬间地面临高热量。
由此，通过快恢复导致的过剩电流可能损坏该相变材料。因此，这可能是降低重写数目(可重写寿命)的原因。
发明内容
本发明已经解决这种问题，并且本发明的目的是提供一种非易失性存储器件及其控制方法，其中由快恢复所引起的过剩电流的发生被抑制。
根据本发明的非易失性存储器件，包括：
具有负阻特性的非易失性存储元件；
被串联连接到该非易失性存储元件的选择晶体管；
为非易失性存储元件提供电流的位线；以及
在对非易失性存储元件的写操作的过程中，逐渐地或连续地改变选择晶体管的电流驱动能力的控制器。
根据本发明，提供一种在写入时逐渐地或连续地改变选择晶体管的电流驱动能力的单元，其允许在引起快恢复时的时间限制选择晶体管的电流驱动能力。因此，由快恢复产生的过剩电流被抑制，且因此，可以减小非易失性存储元件上造成的损坏。
根据本发明的非易失性存储器件的控制方法，该非易失性存储器件包括：具有负阻特性的非易失性存储元件、被串联连接到非易失性存储元件的选择晶体管以及为非易失性存储元件提供电流的位线，该控制方法包括：
在第一时段中，施加第一选择电压到该选择晶体管的控制电极；以及
在第一时段随后的第二时段中，施加高于第一选择电压的第二选择电压到选择晶体管的控制电极。
根据本发明，在第一时段中，选择晶体管的电流驱动能力被限制。因此，当在该时段中被促使发生快恢复时，可以抑制过剩电流。
对于非易失性存储器件没有限制，只要该非易失性存储器件是具有负阻特性的器件。典型的器件包括其中使用诸如硫族化物材料的相变材料的非易失性存储元件。
如上所述，根据本发明，可以抑制由快恢复引起的过剩电流。因此，可以减小非易失性存储元件上造成的损坏，由此防止非易失性存储器的重写数目(可重写寿命)的降低。
附图说明
通过结合附图，参考本发明的下列详细描述，将明白本发明的上述及其他目的、特点和优点，其中：
图1示意地示出了根据本发明优选实施例的非易失性存储器件的主要部分的结构框图；
图2是存储单元的电路图；
图3是图1中所示的行译码器中包括的字线驱动电路的电路图；
图4是图1中所示的列译码器中包括的位线驱动电路的电路图；
图5是图1中所示的列译码器中包括的读电路的电路图；
图6示出了根据本发明优选实施例的非易失性存储器件的写操作的时序图；
图7示出了将非易失性存储元件从复位态改变为设置态时的电流波形的曲线；
图8示出了将非易失性存储元件从设置态改变为复位态时的电流波形的曲线；
图9示出了其中使用相变材料的非易失性存储元件的电流-电压特性曲线；
图10示出了将非易失性存储元件从复位态改变为设置态时的电流波形的曲线；以及
图11示出了使用PRAM的数据处理系统的框图。
具体实施方式
现在将参考附图详细说明本发明的优选实施例。
图1示意地示出了根据本发明优选实施例的非易失性存储器件的主要部分的结构框图。
如图1所示，根据本实施例的非易失性存储器的存储单元阵列2具有这样一种结构，该结构包括互相交叉的多条字线WL和多条位线BL，以及具有在每个交叉点布置的存储单元MC。
图2是存储单元MC的电路图。
如图2所示，存储单元MC由非易失性存储元件PC和选择晶体管Tr构成，非易失性存储元件PC由相变材料形成。非易失性存储元件PC和选择晶体管Tr被串联连接在位线BL和源电位VSS之间。
对于构成非易失性存储元件PC的相变材料没有限制，只要它采用两种或多种相态并且其电阻取决于相态而不同。但是，优选选择所谓的硫族化物材料。硫族化物材料意味着包含锗(Ge)、锑(Sb)、碲(Te)、铟(In)、硒(Se)等等中的至少一种元素的合金。例子包括二元系合金，如GaSb、InSb、InSe、Sb2Te3以及GeTe；三元系合金如Ge2Sb2Te5、InSbTe、GaSeTe、SnSb2Te4以及InSbGe；以及四元系合金如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)以及Te81Ge15Sb2S2。
包括硫族化物材料的相变材料可以采用下述相态的任何一  ，亦即，非晶相或结晶相。在非晶相中，相变材料处于相对高阻态，在结晶相中，它处于相对低阻态。
选择晶体管Tr由N-沟道MOS晶体管构成，其栅电极被连接到相应字线WL。由此，字线WL的激活导致其中非易失性存储元件PC被连接在位线BL和源电位VSS之间的状态。
返回图1，在控制器10的控制下，通过行译码器11驱动字线WL。行译码器11通过控制器10提供行地址X，并基于行地址X激活多条字线WL中的任意一条。但是，当存储单元阵列2被分为多个子阵列时，没有共享该位线的多条字线WL可以被同时激活。
另一方面，在控制器10的控制下，通过列译码器12驱动位线BL，以及在读或写操作时，每个位线BL提供有合适的电流。通过控制器10为列译码器12提供列地址Y和读/写信号R/W。当读/写信号R/W表示读操作时，列译码器12从每条BL读出的数据当中输出由列地址Y表示的数据DQ到数据输入/输出端21。另一方面，当读/写信号R/W表示写操作时，列译码器12基于从数据输入/输出端21和列地址Y提供的数据DQ，驱动每条位线BL。在写操作时驱动位线BL的方法之后将被详细描述。
控制器10经由时钟端22、地址端23以及指令端24分别提供时钟信号CLK、地址信号ADD以及指令信号CMD。控制器10基于时钟信号CLK、地址信号ADD以及指令信号CMD控制行译码器11和列译码器12。
控制器10产生设置信号SET和复位信号RESET。当读/写信号R/W表示写操作时，设置信号SET和复位信号RESET是定时信号。设置信号SET被提供给列译码器12。复位信号RESET被提供给行译码器11和列译码器12。
图3是行译码器11中包括的字线驱动电路30的电路图。
图3所示的字线驱动电路30是对应于一条字线WL的电路，由此，在行译码器11内，布置对应于每条字线WL的字线驱动电路30。
如图3所示，字线驱动电路30包括：在第一电源电位VDD和源电位VSS之间串联连接的P-沟道MOS晶体管31和N-沟道MOS晶体管32；以及在第二电源电位VPP(＞VDD)和源电位VSS之间串联连接的P-沟道MOS晶体管33和N-沟道MOS晶体管34。晶体管31至34的漏极被公共连接，并被连接到相应字线WL。
字线驱动电路30还包括用于接收选择信号F和复位信号RESET的与非门35，以及用于接收选择信号F的反相器36。这些输出被提供给每个晶体管31和32的栅电极。该复位信号RESET也被直接提供给晶体管33的栅电极。选择信号F是基于行地址X产生的信号，并且对应于将被激活的字线WL的选择信号F变为高电平。
字线驱动电路30还包括用于接收复位信号RESET的延迟电路37、用于接收延迟电路37的输出的反相器38、以及用于接收反相器38的输出和复位信号RESET的与门39。与门39的输出被提供给晶体管34的栅电极。
利用这种电路结构，字线驱动电路30的输出导致第一电源电位VDD、第二电源电位VPP以及源电位VSS中的任意一种电平。亦即，每条字线WL导致被以三个值中的任意一种电平来驱动。
图4是列译码器12中包括的位线驱动电路40的电路图。
当读/写信号R/W表示写操作时，位线驱动电路40被激活，并对应于如图4所示的一条位线BL。在列译码器12内，布置多条位线驱动电路40。但是，不必将位线驱动电路40分配给所有位线BL。将一个位线驱动电路40分配给被列开关交替地选择的多条位线BL就足够了。
如图4所示，位线驱动电路40包括设置使用(set-use)的恒流电路41和复位使用(reset-use)的恒流电路42，设置使用的恒流电路41被连接到第一电源电位VDD，复位使用的恒流电路42被连接到第二电源电位VPP。设置使用的恒流电路41是提供设置区中的电流的电流源，以及复位使用的恒流电路42是提供复位区中的电流的电流源。位线驱动电路40还包括其源极被连接到设置使用的恒流电路41的P-沟道MOS晶体管43以及其源极被连接到复位使用的恒流电路42的P-沟道MOS晶体管44。晶体管31至34的漏极被公共连接，并被连接到相应字线BL。
晶体管43的栅电极被提供设置信号SET。由此，设置使用的恒流电路41和晶体管43构成用于设置非易失性存储元件PC的驱动电路。另一方面，晶体管44的栅电极被提供复位信号RESET。由此，复位使用的恒流电路42和晶体管44构成用于复位非易失性存储元件PC的驱动电路。
通过将被写入的数据，亦即，数据DQ的逻辑电平，来选择导通的晶体管43或44。具体地，对应于将被设置的非易失性存储元件PC，连接到位线BL的位线驱动电路40被提供设置信号SET，由此，晶体管43被导通，。另一方面，对应于应该被复位的非易失性存储元件PC，连接到位线BL的位线驱动电路40被提供复位信号RESET，由此，晶体管44被导通。
图5是列译码器12中包括的读电路50的电路图。
当读/写信号R/W表示读操作时，读电路50被激活，并且对应于如图5所示的一个位线BL。但是，类似于位线驱动电路40，不必将读电路50分配给所有位线BL。将一个读电路50分配给通过列开关交替地选择的多条位线BL就足够了。
如图5所示，读电路50包括在第一电源电位VDD和相应位线BL之间串联连接的P-沟道MOS晶体管51和N-沟道MOS晶体管52。晶体管51是等效二极管，并且其漏极和栅极被提供给放大器53的一个输入端。放大器53的另一输入端提供基准电位Vref。放大器53的输出作为数据DQ被提供给数据输入/输出端21。
读电路50还包括放大器54，其输出被提供给晶体管53的栅电极。放大器54的一个输入端被提供偏置电位Vbias，并且另一输入端被连接到晶体管52的漏极。由此，在读操作的时候，位线BL的电平被调整处于偏置电位Vbias附近，并且根据位线BL中将流过的电流量，亦即，数据DQ的逻辑电平，决定放大器53的输出。
根据本实施例的非易失性存储器件如上所述构成。接下来描述本实施例的非易失性存储器件的写操作。
图6示出了根据本发明的该实施例的非易失性存储器件的写操作的时序图。
如图6所示，在数据的写操作中，在与时钟信号CLK同步的时间t1，提供激活指令ACT和行地址X。接着，在时间t2，提供写指令WRT、列地址Y以及写数据DQ。响应于此，基于行地址X的预定选择信号F被转变为高电平。设置信号SET和复位信号RESET被依次激活为低电平。但是，在时间t2之前的任意时段，所有选择信号F被固定为低电平。设置信号SET和复位信号RESET都被固定为高电平。
因此，在图3所示的字线驱动电路30中，晶体管32被导通，并且其他晶体管被截止，由此，所有字线WL被固定为源电位VSS。由此，每个存储单元MC中包括的所有选择晶体管Tr截止。
此后，在时间t2，预定选择信号F被转变为高电平，并且当设置信号SET转变为低电平时，字线驱动电路30中包括的晶体管31被导通并且其它晶体管被截止。该选择字线WL被提供第一电源电位VDD作为选择电压。由此，连接到字线WL的所有选择晶体管Tr进入导通状态。
设置信号SET也被提供给与将被设置的非易失性存储元件PC相对应的位线驱动电路40，并且位线驱动电路40中包括的晶体管43处于导通状态。由此，与将被设置的非易失性存储元件PC相对应的位线BL被提供VDD作为写电压，因此，提供设置区中的电流。在图6中的BL(RESET至SET)中，示出了此时位线BL中流过的电流波形。结果，当将被设置的非易失性存储元件PC处于复位状态时，非易失性存储元件PC被施加超过阈值Vt的电压，因此引起快恢复。
但是，此时，栅压是VDD，并且电流驱动能力被相对地限制为低级别。因此，通过所述选择晶体管Tr的当前电流驱动能力，限制了由于快恢复引起的过剩电流。
此外，此时，复位信号RESET保持高电平。由此，与将被复位的非易失性存储元件PC相对应的位线BL是停用(inactived)状态。
此后，当在时间t3，复位信号RESET转变为低电平时，字线驱动电路30中包括的晶体管33被导通并且其他晶体管被截止。因此，选择字线WL的选择电压转变为第二电源电位VPP。由此，连接到字线WL的选择晶体管Tr的电流驱动能力增加。
复位信号RESET还被提供给与将被复位的非易失性存储元件PC相对应的位线驱动电路40，并且位线驱动电路40中包括的晶体管44处于导通状态。由此，与将被复位的非易失性存储元件PC相对应的位线BL被提供VDD作为写电压，因此，提供复位区中的电流。此时，在图6中的BL(SET至RESET)中，示出了位线BL中流过的电流的波形。复位区中的电流是用于将构成非易失性存储元件PC的相变材料加热至高于熔化点的温度所必需的电流，并且是较大的电流量。但是，此时，选择晶体管Tr的栅压增加到VPP，因此，可以为非易失性存储元件PC提供用于复位的足够电流量。
当复位信号RESET被激活为低电平时，设置信号SET也保持激活。由此，设置区中的电流连续地流过将被设置的非易失性存储元件PC，因此，构成非易失性存储元件PC的相变材料被加热到高于结晶温度并低于熔化点的温度。
在时间t4，选择信号F恢复到低电平，设置信号SET和复位信号RESET恢复到高电平。由此，字线驱动电路30中包括的晶体管32和34被导通，并且字线WL恢复到源电位VSS。另外，位线驱动电路40中包括的晶体管43和44被截止，电流供给结束。
图7示出了将非易失性存储元件PC从复位状态改变为设置态时的电流波形曲线。
复位状态中的非易失性存储元件PC，亦即，其相变材料处于非晶态的非易失性存储元件PC，具有负阻特性。因此，如图7中的波形C所示，在该实施例中由于快恢复而有少量过剩电流通过。但是，此时，选择晶体管Tr的栅压被设为VDD，并且电流驱动能力被限制。结果，过剩电流的峰值被大大地抑止。亦即，可以提供稳定电流量而不会严重地偏离于设置区中的电流。由此，与常规情况相比较，非易失性存储元件上造成的损坏是非常小的。应当注意，用于比较所示的波形是常规非易失性存储器中流过的电流的波形，与图10所示相同。
图8示出了将非易失性存储元件PC从设置态改变为复位态时的电流波形的曲线。
设置态中的非易失性存储元件PC不具有负阻特性，示出与普通电阻器件一样的性能。因此，如图8中的波形E所示，可以提供几乎恒定的电流。
如上所述，复位区中的电流是用于将构成非易失性存储元件的相变材料加热至高于熔化点的温度所必需的电流，并且是较大的电流量。但是，在复位信号RESET被激活时，选择晶体管Tr的栅压增加到VPP，因此可以为非易失性存储元件PC提供用于复位的足够电流量。
当因此设置了或复位了希望的非易失性存储元件PC时，随后，使用读电路50来探测是否有预定电流量流过位线BL，可以读取该写入的数据。
如上所述，根据本实施例，在时间t2至t3的时间段中，t2至t3的时间段是写操作的前面部分，字线WL的电平被设为VDD并且设置信号SET被激活，在t3至t4的时间段中，t3至t4的时间段是写操作的后面部分，字线WL的电平被设为VPP并且复位信号RESET被激活。因此，可以有效地抑制由于快恢复引起的过剩电流并且正确地设置和复位非易失性存储元件PC。
此外，根据本实施例，在设置和复位非易失性存储元件PC的情况下都使用相同顺序。因此，可以同时将不同的数据写入与相同字线WL相连接的多条存储单元MC中。由此，可以实现控制的简化和高速写操作。
本发明可以优选应用于半导体存储器件，特别是PRAM。
图11示出了使用PRAM的数据处理系统的框图，该PRAM应用本发明。
图11所示的数据处理系统100包括数据处理器120和应用本发明的PRAM 130，数据处理器120和PRAM 130经由系统总线110互相连接。数据处理器120可以选自微处理器(MPU)和数字信号处理器(DSP)的至少一种。在图11中，尽管数据处理器120和PRAM为了简化该视图而经由系统总线110连接，但是它们可以不经由系统总线110而是经由本地总线连接。
此外，在图11中，尽管在数据处理系统100中为了简化视图而仅仅采用一组系统总线110，但是也可以提供经由连接器连接到系统总线110的串行总线或并行总线。如图11所示，存储器件140、I/O器件150以及ROM 160被连接到系统总线110。但是，它们不是用于数据处理系统100的必需元件。
存储器件140可以选自硬盘驱动器、光盘驱动器以及闪存器件中的至少一种。I/O器件150可以选自诸如液晶显示器LCD的显示装置和诸如键盘或鼠标的输入装置。I/O装置150可以由输入/输出装置构成。此外，尽管如图11所示对于每种元件仅提供一个，但是在数据处理系统中可以提供两个或更多相同元件。
尽管上面已经说明了优选实施例，但是本发明不限于此。在不脱离本发明的范围的条件下，可以进行各种改进，这种改进也包含在其中。
例如，在本实施例中，字线WL的电平被两级改变，亦即，从VSS至VDD的改变，以及此后，从VDD至VPP的改变。字线电平的控制不局限于本发明中的两级。由此，可以通过三级或更多级控制字线的电平，并且字线的电平可以被连续地改变。
在本实施例中，在时间t2至t3的时间段中，字线WL的电平以及与将被设置的非易失性存储元件PC相对应的位线BL的电平都被设为VDD，时间t2至t3的时间段是写操作的前面部分。但是，不要求这些电平相等。同样，在本实施例中，时间t3至t4的时间段中的字线WL的电平和与将被复位的非易失性存储元件PC相对应的位线BL的电平都设为VPP，时间t3至t4的时间段是写操作的后面部分。但是，不要求这些电平相等。
此外，在本实施例中，字线WL的电平从VDD改变为VPP的定时以及复位信号RESET被激活的定时是相等的(时间t3)。但是，不要求这些定时完全相等。
尽管在本实施例中，非易失性存储元件PC由相变材料构成，但是本发明不限于此。只要使用的是应用了具有负阻特性的非易失性存储元件的存储器件，本发明也可以适用于其他类型的非易失性存储器。
如上所述，根据本发明，可以抑制由快恢复引起的过剩电流。因此，可以减小非易失性存储元件上造成的损坏，由此防止非易失性存储器的重写数目(可重写寿命)的降低。

Claims (19)

1.一种非易失性存储器件，包括：
具有负阻特性的非易失性存储元件；
被串联连接到非易失性存储元件的选择晶体管；
为非易失性存储元件提供电流的位线；以及
用于在对非易失性存储元件的写操作过程中，逐渐地或连续地改变该选择晶体管的电流驱动能力的控制器。
2.如权利要求1要求的非易失性存储器件，其中该非易失性存储元件至少可变为第一状态和第二状态，每个状态的电阻不同。
3.如权利要求2要求的非易失性存储器件，其中该非易失性存储元件包括相变材料。
4.如权利要求2或3要求的非易失性存储器件，还包括由所述控制器控制的字线驱动电路，其中
在第一时段中，该字线驱动电路施加第一选择电压到选择晶体管的控制电极，并且在该第一时段随后的第二时段中，该字线驱动电路将高于第一选择电压的第二选择电压施加至该选择晶体管的控制电极。
5.如权利要求4要求的非易失性存储器件，还包括由该控制器控制的位线驱动电路，
该位线驱动电路包括：用于将第一写电压施加至该位线的第一驱动电路和用于将高于第一写电压的第二写电压施加至该位线的第二驱动电路，
至少在当非易失性存储元件转变为第一状态时的该第一时间段中，该控制器激活该第一驱动电路，
在第一时段中，该控制器停用该第一驱动电路，并且在当该非易失性存储元件变为第二状态时的第二时段中，该控制器激活该第二驱动电路。
6.如权利要求5要求的非易失性存储器件，其中在当非易失性存储元件转变为第一状态时的第一时段和第二时段中，该控制器激活该第一驱动电路。
7.如权利要求6要求的非易失性存储器件，其中该第一选择电压至少低于该第二写电压。
8.如权利要求7要求的非易失性存储器件，其中该第一选择电压和第一写电压大体上相等，并且该第二选择电压和第二写电压大体上相等。
9.一种非易失性存储器件，包括：
多条位线；
具有负阻特性的多个非易失性存储元件和多个选择晶体管，每一个被串联连接到所述多条位线；
与所述多个选择晶体管的控制电极公共连接的字线；
用于驱动所述多条位线中的每一个的多个位线驱动电路；以及
用于驱动所述字线的字线驱动电路，其中
在第一时段中，该字线驱动电路将第一选择电压施加给该字线，并且在第一时段随后的第二时段中，该字线驱动电路将高于第一选择电压的第二选择电压施加给该字线，
在多个位线驱动电路当中，至少在第一时段中，与将要转变为相对低电阻的第一状态的那些非易失性存储器件相对应的各位线驱动电路将第一写电压施加给相应的各位线，以及
在多个位线驱动电路当中，在第二时段中，与将要转变为相对高电阻的第二状态的那些非易失性存储器件相对应的各位线驱动电路将高于第一写电压的第二写电压施加给相应的各位线。
10.如权利要求9要求的非易失性存储器件，其中在第一时段和第二时段中，与将要转变为第一状态的那些非易失性存储器件相对应的各位线驱动电路将第一写电压施加给相应的各位线。
11.如权利要求9或10要求的非易失性存储器件，其中在第一时段中，与将要转变为第二状态的那些非易失性存储器件相对应的各位线驱动电路既不施加第一写电压也不施加第二写电压到相应的各位线。
12.如权利要求9或10要求的非易失性存储器件，其中该第一选择电压和第一写电压大体上相等，而该第二选择电压和第二写电压大体上相等。
13.一种非易失性存储器件的控制方法，该非易失性存储器件包括：具有负阻特性的非易失性存储元件、串联连接到该非易失性存储元件的选择晶体管、以及为该非易失性存储元件提供电流的位线，该控制方法包括：
在第一时段中，将第一选择电压施加给该选择晶体管的控制电极；以及
在第一时段随后的第二时段中，将高于第一选择电压的第二选择电压施加给该选择晶体管的该控制电极。
14.如权利要求13要求的非易失性存储器件的控制方法，其中
至少在当非易失性存储元件转变为第一状态时的所述第一时段中，将第一写电压施加给该位线，
至少在当非易失性存储元件转变为第二状态时的所述第二时段中，将高于第一写电压的第二写电压施加给该位线。
15.如权利要求14要求的非易失性存储器件的控制方法，其中
在当非易失性存储元件要转变为第一状态时的第一时段和第二时段中，将第一写电压施加给该位线。
16.如权利要求14或15要求的非易失性存储器件的控制方法，其中
在当非易失性存储元件要转变为第二状态时的第一时段中，不将第二写电压施加给该位线。
17.如权利要求14或15要求的非易失性存储器件的控制方法，其中该第一选择电压和第一写电压大体上相等，并且该第二选择电压和第二写电压大体上相等。
18.如权利要求14或15要求的非易失性存储器件的控制方法，其中第一状态是相对低阻态，而第二状态是相对高阻态。
19.一种包括数据处理器和非易失性存储器件的数据处理系统，该非易失性存储器件包括：
具有负阻特性的非易失性存储元件；
被串联连接到非易失性存储元件的选择晶体管；
为非易失性存储元件提供电流的位线；以及
用于在对非易失性存储元件写操作过程中，逐渐地或连续地改变选择晶体管的电流驱动能力的控制器。
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